JPH03184083A - 電子システム - Google Patents
電子システムInfo
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- JPH03184083A JPH03184083A JP2210139A JP21013990A JPH03184083A JP H03184083 A JPH03184083 A JP H03184083A JP 2210139 A JP2210139 A JP 2210139A JP 21013990 A JP21013990 A JP 21013990A JP H03184083 A JPH03184083 A JP H03184083A
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Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
- G09G5/39—Control of the bit-mapped memory
-
- G—PHYSICS
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- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2360/00—Aspects of the architecture of display systems
- G09G2360/12—Frame memory handling
- G09G2360/126—The frame memory having additional data ports, not inclusive of standard details of the output serial port of a VRAM
Landscapes
- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
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- Memory System (AREA)
- Digital Computer Display Output (AREA)
- Management, Administration, Business Operations System, And Electronic Commerce (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の背景
本発明は、ビデオデータの記憶の為のビア)マツピング
されたメモリを使うビデオシステムに関し、さらに詳し
く;マ、直列と並列1両方のアクセスが可能なMOSラ
ンダムアクセス形式読出し/書込みメモリ装置を使うビ
デオディスプレイ又はそれと同様の装置内で使用される
半導体メモリ装置に関する。
されたメモリを使うビデオシステムに関し、さらに詳し
く;マ、直列と並列1両方のアクセスが可能なMOSラ
ンダムアクセス形式読出し/書込みメモリ装置を使うビ
デオディスプレイ又はそれと同様の装置内で使用される
半導体メモリ装置に関する。
ビデオディスプレイは、ワードプロセッサ、ホームコン
ピュータ、ヒ゛ジネスコンピュータ及びターミナル等こ
れと同様の装置のような広範囲のマイクロコンビ二一夕
に基づくシステムで使用されている。このようなシステ
ムの典型的な仕様装備の中のビデオ画面上に表示される
データはビデオメモリから読出される。ビデオメモリは
ビットマツピングされ、即ちメモリアレイ内に記憶され
るデータと(画素と呼ばれる)画面上の目で見ることの
できる点との間の一対一対応を含んでいる。
ピュータ、ヒ゛ジネスコンピュータ及びターミナル等こ
れと同様の装置のような広範囲のマイクロコンビ二一夕
に基づくシステムで使用されている。このようなシステ
ムの典型的な仕様装備の中のビデオ画面上に表示される
データはビデオメモリから読出される。ビデオメモリは
ビットマツピングされ、即ちメモリアレイ内に記憶され
るデータと(画素と呼ばれる)画面上の目で見ることの
できる点との間の一対一対応を含んでいる。
メモリは特にカラービデオの場合には非常に大規模なも
のでなくてはたらず、ビデオデータへのアクセスレート
は、20!、lHz又はそれ以上の速度で非常に高速で
ある必要がある。更に有効期間のほぼ何分の1かの期間
に更新を行えるようにマイクロコンピュータは、メモリ
にアクセスしなければならずメモリの操作速度に関する
要請をさらにきびしくしている。速度に関する要請は、
バイポーラ又は、スタティックMO3RAMを使うこと
によって満足することができるであろうがこれらの装置
は、コスト高でビット密度が低い為システム自体の大き
さ及び複雑製が増し、システムのコストは高くなってし
まう。
のでなくてはたらず、ビデオデータへのアクセスレート
は、20!、lHz又はそれ以上の速度で非常に高速で
ある必要がある。更に有効期間のほぼ何分の1かの期間
に更新を行えるようにマイクロコンピュータは、メモリ
にアクセスしなければならずメモリの操作速度に関する
要請をさらにきびしくしている。速度に関する要請は、
バイポーラ又は、スタティックMO3RAMを使うこと
によって満足することができるであろうがこれらの装置
は、コスト高でビット密度が低い為システム自体の大き
さ及び複雑製が増し、システムのコストは高くなってし
まう。
ワントランジスタダイナミックセルを使うNチャンネル
シリコアゲ−4MO3型メモリ装置では、セルのサイズ
を最少にすることができ、ビット密度を上げ、コストを
低減することができる。故にこれらは、コンピュータや
デジタル装置に最も広範囲jこ使用されている。このよ
うな装置を非常に大量に生産することによって、「ラー
ニングカーブ」の法則に従いコストは低下の一途をたど
り、生産量の増加に伴いこのコストの低下現象が続く傾
向にある。さらに、描線の解像度やその他の工程技術が
改良されたことが要因となってビット密度(ま、装置あ
たり最近10年間でIKから4Kまでの増加を実現する
ことができた。今日では16Kから64にビットの装置
が大量生産され256にビア)又は1メガビツトの装置
が設計されている。MOSダイナミックRAM はバイ
ポーラやスタティックMO3RAMに比べ比較的アクセ
スタイムが低速であるが現在の生産のすう勢では高速ダ
イナミックRA ’Jは、通常歩留りが低く故に最も高
価である。
シリコアゲ−4MO3型メモリ装置では、セルのサイズ
を最少にすることができ、ビット密度を上げ、コストを
低減することができる。故にこれらは、コンピュータや
デジタル装置に最も広範囲jこ使用されている。このよ
うな装置を非常に大量に生産することによって、「ラー
ニングカーブ」の法則に従いコストは低下の一途をたど
り、生産量の増加に伴いこのコストの低下現象が続く傾
向にある。さらに、描線の解像度やその他の工程技術が
改良されたことが要因となってビット密度(ま、装置あ
たり最近10年間でIKから4Kまでの増加を実現する
ことができた。今日では16Kから64にビットの装置
が大量生産され256にビア)又は1メガビツトの装置
が設計されている。MOSダイナミックRAM はバイ
ポーラやスタティックMO3RAMに比べ比較的アクセ
スタイムが低速であるが現在の生産のすう勢では高速ダ
イナミックRA ’Jは、通常歩留りが低く故に最も高
価である。
直列ポートを持つダイナミックRAM装置は、G。
R0!、Iohan Raoに付与された米国特許第4
.347.587号、Donald J、 Redwi
ne、 Lionel S、White及びG。
.347.587号、Donald J、 Redwi
ne、 Lionel S、White及びG。
R,!、Iohan Raoに付与された米国特許第4
.281.401号及σ第4.330.852号、及び
Donald J、Redwineに付与された米国特
許第4.322.635号及び第4,321、695号
に開示されている。これらは全てテキサス・インスッル
メンツに譲渡されている。これらの装置:′!、米国特
許第4.239.993号に説明される広範囲に使用さ
れている64にビット「バイl」ダイナミックRAM装
置と構造が同様であるが直列I10の為に256ビツト
直列シフトレジスタが加えられている。
.281.401号及σ第4.330.852号、及び
Donald J、Redwineに付与された米国特
許第4.322.635号及び第4,321、695号
に開示されている。これらは全てテキサス・インスッル
メンツに譲渡されている。これらの装置:′!、米国特
許第4.239.993号に説明される広範囲に使用さ
れている64にビット「バイl」ダイナミックRAM装
置と構造が同様であるが直列I10の為に256ビツト
直列シフトレジスタが加えられている。
本発明の第1の目的は、基本的な設定と同じ凡用MOS
ダイナミックRAMに追加のシーケンシャル直列アクセ
ス機能を加えたものを使って性能を落とさずに従来の並
列ランダムアクセス機能も保持し、大量生産による経済
性も持ちMOS DRAMの設計にお)する改良も行わ
れる一方で、高い解像度のカラービデオディスプレイに
必要とされる高いビットレート性能を満足させるビデオ
ディスプレイのようなシステム内で使用する為のデュア
ルポート半導体メモリ装置を提供することである。本発
明の第2の目的は、コストが低く大量生産に適していて
ビデオディスプレイシステムのような応用に特に適して
いるこの改良された直列/並列形式のメモリ装置内での
アクセスを提供することである。
ダイナミックRAMに追加のシーケンシャル直列アクセ
ス機能を加えたものを使って性能を落とさずに従来の並
列ランダムアクセス機能も保持し、大量生産による経済
性も持ちMOS DRAMの設計にお)する改良も行わ
れる一方で、高い解像度のカラービデオディスプレイに
必要とされる高いビットレート性能を満足させるビデオ
ディスプレイのようなシステム内で使用する為のデュア
ルポート半導体メモリ装置を提供することである。本発
明の第2の目的は、コストが低く大量生産に適していて
ビデオディスプレイシステムのような応用に特に適して
いるこの改良された直列/並列形式のメモリ装置内での
アクセスを提供することである。
発明の概要
本発明の実施例に従うとビデオディスプレイシステムは
、ビットマツピングされたビデオ情報を高速クロックレ
ートで直列読出しする為にアクセスされ且つ表示すべき
情報を発生し、更新する為に並列にアクセスされるビデ
オデータを記憶する為のメモリ装置を使用する。マイク
ロコンピュータによるメモリへの並列アクセスは、直列
ビデオデータがクロック出力される一方で発生するので
、マイクロコンピュータI10とビデオ出力との対立は
非常にわずかの量ですむ。直列レジスタがつけ加えられ
たダイナミックMO3RA?4がこのデ二アルポートメ
モリを提供する。
、ビットマツピングされたビデオ情報を高速クロックレ
ートで直列読出しする為にアクセスされ且つ表示すべき
情報を発生し、更新する為に並列にアクセスされるビデ
オデータを記憶する為のメモリ装置を使用する。マイク
ロコンピュータによるメモリへの並列アクセスは、直列
ビデオデータがクロック出力される一方で発生するので
、マイクロコンピュータI10とビデオ出力との対立は
非常にわずかの量ですむ。直列レジスタがつけ加えられ
たダイナミックMO3RA?4がこのデ二アルポートメ
モリを提供する。
特定の実施例に関する説明
第1図を参照すると、本発明の第1実施例であるデュア
ルポート、ビットマツピングメモリ装置を使うビデオデ
ィスプレイシステムが図示されている。従来のラスター
走査CRT形式のビデオディスプレイ1が使用され、こ
のディスプレイに対するビデオ信号入力2は、約20M
Hz又はそれ以上のビットレートのビット直列データか
ら絞る。標準のテレビ信号は、毎秒60フレームを提供
し、とびこし走査で各フレームごとに512の走査線を
提供し、各々の走査線は、数百の点又は画素から成ると
考えることができる。これらの数のデータの発生は20
MHzのオーダーで行われる。黒白画像に対しては、各
々の点は、単純な白又は黒の表示の為に要する1ビツト
から16の濃淡の灰色を表示する為に要するだいたい4
ビツトまでによって規定される。色を示す為には、3又
は4ストリーム又はブレーンのデータが必要でたとえ比
較的簡単なディスプレイの場合でも画素1つに対して少
なくとも1バイト(=8ビット)のデータを必要とする
。縦横走査及び同期回路3及びビデオ信号形成回路4は
この発明の一部ではIヨ<、ここでは説明しないが、必
要とされる完全t;テレビモニター又は受信器がディス
プレイlと共働していると仮定する。入力2の上のビデ
オデータは後で説明するビットマツピングビデオメモリ
5かう受けとったものであり、このメモリは、2つのレ
ベルを持つ白黒ディスプレイのような簡単な例の場合に
;ま、ビデオ画面1上の対応する各々のビットに対し1
ビツトを有している。メモリ5は、直列ポート2の他に
「並列」ポート6を有していて、このポート6は、マイ
クロコンピュータ(又はマイクロプロセッサ〉8の多重
アドレス/ブーツ入力/出カバスフに接続される。メモ
リ5は、バス7上のアドレスを受けとって直列ポート2
の為のアドレスを規定し、並列ポート6を介したメモリ
への書込み(又はメモリからの読出し)を行う為のアド
レスも規定している。マイクロコンピュータ8をメモリ
5に接続する制御バス9は、基礎クロック周期φを提供
している。このクロック周期φは、直列ビデオデータを
回線2の上にクロック出力させ、メモリ装置及びマイク
ロコンビ二一夕の特徴に従って必要とされるアドレスラ
ッチ、邪、蕩、直列選択、書込み可能等といったメモリ
制御信号も出力させている。
ルポート、ビットマツピングメモリ装置を使うビデオデ
ィスプレイシステムが図示されている。従来のラスター
走査CRT形式のビデオディスプレイ1が使用され、こ
のディスプレイに対するビデオ信号入力2は、約20M
Hz又はそれ以上のビットレートのビット直列データか
ら絞る。標準のテレビ信号は、毎秒60フレームを提供
し、とびこし走査で各フレームごとに512の走査線を
提供し、各々の走査線は、数百の点又は画素から成ると
考えることができる。これらの数のデータの発生は20
MHzのオーダーで行われる。黒白画像に対しては、各
々の点は、単純な白又は黒の表示の為に要する1ビツト
から16の濃淡の灰色を表示する為に要するだいたい4
ビツトまでによって規定される。色を示す為には、3又
は4ストリーム又はブレーンのデータが必要でたとえ比
較的簡単なディスプレイの場合でも画素1つに対して少
なくとも1バイト(=8ビット)のデータを必要とする
。縦横走査及び同期回路3及びビデオ信号形成回路4は
この発明の一部ではIヨ<、ここでは説明しないが、必
要とされる完全t;テレビモニター又は受信器がディス
プレイlと共働していると仮定する。入力2の上のビデ
オデータは後で説明するビットマツピングビデオメモリ
5かう受けとったものであり、このメモリは、2つのレ
ベルを持つ白黒ディスプレイのような簡単な例の場合に
;ま、ビデオ画面1上の対応する各々のビットに対し1
ビツトを有している。メモリ5は、直列ポート2の他に
「並列」ポート6を有していて、このポート6は、マイ
クロコンピュータ(又はマイクロプロセッサ〉8の多重
アドレス/ブーツ入力/出カバスフに接続される。メモ
リ5は、バス7上のアドレスを受けとって直列ポート2
の為のアドレスを規定し、並列ポート6を介したメモリ
への書込み(又はメモリからの読出し)を行う為のアド
レスも規定している。マイクロコンピュータ8をメモリ
5に接続する制御バス9は、基礎クロック周期φを提供
している。このクロック周期φは、直列ビデオデータを
回線2の上にクロック出力させ、メモリ装置及びマイク
ロコンビ二一夕の特徴に従って必要とされるアドレスラ
ッチ、邪、蕩、直列選択、書込み可能等といったメモリ
制御信号も出力させている。
メモリ5は、メモリセルの行列から収りビデオディスプ
レイlのサイズ及σ形式と選択したメモリの形式とに従
って区分されたメモリアレイlOを有している。即ち、
標準の2つのレベルを持つ白黒テレビラスフ走査には、
完全な1フレーム当たり約512X512又は256に
ビットのメモリが必要とされるので、64にメモリ装置
が使用される場合メモリ5を構成する為には4つ必要と
なる。これら4つのメモリは、回線2上に交互に256
ビツトのブロックに対する出力を接続しているが或いは
他の形式も適宜に使うことができる。
レイlのサイズ及σ形式と選択したメモリの形式とに従
って区分されたメモリアレイlOを有している。即ち、
標準の2つのレベルを持つ白黒テレビラスフ走査には、
完全な1フレーム当たり約512X512又は256に
ビットのメモリが必要とされるので、64にメモリ装置
が使用される場合メモリ5を構成する為には4つ必要と
なる。これら4つのメモリは、回線2上に交互に256
ビツトのブロックに対する出力を接続しているが或いは
他の形式も適宜に使うことができる。
解像度の低い白黒ディスプレイは、たった1つの64に
メモリアレイを使用し256X256の画素を提供して
いる。
メモリアレイを使用し256X256の画素を提供して
いる。
第1図のシステムで使用されるメモリ装置5の一例を第
2図に示す。これは、McAlexander。
2図に示す。これは、McAlexander。
White、及びRaoに付与され、テキサス・インス
ッルメンツに譲渡された米国特許第4.239.993
号に示すワントランジスタ型セルを使った64にピッ)
MOSダイナミック読出し/書込みメモリであってこ
れに直列レジスタが加え与れていて、ランダムアクセス
部分はこの実施例ではバイトの規模になっていて典型的
8ビツトマイクロコンピユータ8に適合させである。
ッルメンツに譲渡された米国特許第4.239.993
号に示すワントランジスタ型セルを使った64にピッ)
MOSダイナミック読出し/書込みメモリであってこ
れに直列レジスタが加え与れていて、ランダムアクセス
部分はこの実施例ではバイトの規模になっていて典型的
8ビツトマイクロコンピユータ8に適合させである。
以下で説明する通り、例えば8チツプを含むようにメモ
リが区分される場合価々の装置はXlメモリであってこ
れらの8つの部分は、マイクロコンピュータによってア
クセスされるように並列して接続される。X4メモリの
ような他の区分方法も用いることはできる。
リが区分される場合価々の装置はXlメモリであってこ
れらの8つの部分は、マイクロコンピュータによってア
クセスされるように並列して接続される。X4メモリの
ような他の区分方法も用いることはできる。
第2図のメモリ装置は、典型的に全ての装置が24本の
ビン又は端子を持つmlのデュアルインラインパッケー
ジ内に通常搭載される約1/30スクエアインチ(約0
.2Ncm)のサイズの1つのシリコンチップに含まれ
るNチャンネル自己整合シリコンゲートニ重ポリシリコ
ン層MO3技術で形成される。この例では、装置は25
6の行及び256の列から成る通例のパターンに配置さ
れ、各々が32768個のセルを含む2つの半分部分2
0a、20bに三等分されたアレイを有している。25
6本の行又はX線のうち、アレイの半分部分10aに1
28本、もう半分の部分10bに128本が存在する。
ビン又は端子を持つmlのデュアルインラインパッケー
ジ内に通常搭載される約1/30スクエアインチ(約0
.2Ncm)のサイズの1つのシリコンチップに含まれ
るNチャンネル自己整合シリコンゲートニ重ポリシリコ
ン層MO3技術で形成される。この例では、装置は25
6の行及び256の列から成る通例のパターンに配置さ
れ、各々が32768個のセルを含む2つの半分部分2
0a、20bに三等分されたアレイを有している。25
6本の行又はX線のうち、アレイの半分部分10aに1
28本、もう半分の部分10bに128本が存在する。
256本の列又はY線はアレイのそれぞれの半分部分1
0a及び10bに半分が割り当てられるように三等分さ
れる。アレイの中央には 256のセンス増幅器11が
ある。
0a及び10bに半分が割り当てられるように三等分さ
れる。アレイの中央には 256のセンス増幅器11が
ある。
これらは、White、 McAdams及びRedw
ine に付与し、これもテキサス・インスソルメンツ
に譲渡された上記米国特許第4.239.993号又は
米国特許第4,081.701号に開示された発明に従
って作った差動形式双安定回路である。各々のセンス増
幅器は、列線の中央に接続されるので、128のメモリ
セルは半分の列線によってそれぞれの側の各々のセンス
増幅器に接続される。チップはただ1つの5V74RV
dd及び接地端子Vssのみを必要とする。
ine に付与し、これもテキサス・インスソルメンツ
に譲渡された上記米国特許第4.239.993号又は
米国特許第4,081.701号に開示された発明に従
って作った差動形式双安定回路である。各々のセンス増
幅器は、列線の中央に接続されるので、128のメモリ
セルは半分の列線によってそれぞれの側の各々のセンス
増幅器に接続される。チップはただ1つの5V74RV
dd及び接地端子Vssのみを必要とする。
三等分された行又は、Xアドレスデコーダ12は、16
本の回線13によって8つのアドレスバッファ又はラッ
チ回路14に接続される。バッファ14は、Reese
、 White及びMC,A1eXander付与され
テキサス・インスツルメンツに譲渡された米国特許第4
.288.706号に開示される発明に従って形成され
ている。8つのアドレス入力端子15によって8ビツト
×アドレスがアドレスバッファ■4の入力に与えられる
。Xデコーダ12は、バス7ヲ介しマイクロコンピュー
タ8から受けとった入力端子上の8ビツトアドレスによ
って規定される256本の行線のいずれか1本を選択す
る機能を行う。
本の回線13によって8つのアドレスバッファ又はラッ
チ回路14に接続される。バッファ14は、Reese
、 White及びMC,A1eXander付与され
テキサス・インスツルメンツに譲渡された米国特許第4
.288.706号に開示される発明に従って形成され
ている。8つのアドレス入力端子15によって8ビツト
×アドレスがアドレスバッファ■4の入力に与えられる
。Xデコーダ12は、バス7ヲ介しマイクロコンピュー
タ8から受けとった入力端子上の8ビツトアドレスによ
って規定される256本の行線のいずれか1本を選択す
る機能を行う。
列アドレスも入力ピン15で受けとられ、列アドレスラ
ッチ16の中でラッチされる。バイト規模のランダムア
クセスデータ入力/出力に関しては、マイクロコンピュ
ータは、いくつかあるチップの中のいずれかを選択する
為に追加の列アドレスビットを出力するが、列アドレス
ビットは5つのみ必要とされる。これらのチップは、従
来構造のチップ選択デコーダによって制御されている。
ッチ16の中でラッチされる。バイト規模のランダムア
クセスデータ入力/出力に関しては、マイクロコンピュ
ータは、いくつかあるチップの中のいずれかを選択する
為に追加の列アドレスビットを出力するが、列アドレス
ビットは5つのみ必要とされる。これらのチップは、従
来構造のチップ選択デコーダによって制御されている。
列アドレスラッチ16の出力は回線17によってアレイ
の中央にあるデコーダ18に接続され、256本の列線
のうち8本を選択し8本の回線19上iニバイト規模の
入力/出力を発生する。ダミーセル(図示せず)は、通
常の実装方法通りに各々のセンス増幅器の各側に含まれ
る。
の中央にあるデコーダ18に接続され、256本の列線
のうち8本を選択し8本の回線19上iニバイト規模の
入力/出力を発生する。ダミーセル(図示せず)は、通
常の実装方法通りに各々のセンス増幅器の各側に含まれ
る。
故;二上記で説明した通り、メモリ装置は、バイト規模
又はその他の並列アクセスが可能な形式の標準のダイナ
ミックRA ’、I と同様である。しかしながら本発
明に従うと、単1ビット又はバイト規模のランダムアク
セスに加えて直列の入力/出力が可能である。2つ別々
の半分部分20a及び20bに三等分された256ビツ
ト直列シフトレジスタ20を利用し半分部分はそれぞれ
アレイ10の相対する両側に位置される。シフトレジス
タ20は、一方の側の128の転送ゲート21a又は、
他方の側の同数の転送ゲー)21bによって読出しサイ
クルにはアレイlOの列線からロードされ、書込みサイ
クルには列線にロードする。
又はその他の並列アクセスが可能な形式の標準のダイナ
ミックRA ’、I と同様である。しかしながら本発
明に従うと、単1ビット又はバイト規模のランダムアク
セスに加えて直列の入力/出力が可能である。2つ別々
の半分部分20a及び20bに三等分された256ビツ
ト直列シフトレジスタ20を利用し半分部分はそれぞれ
アレイ10の相対する両側に位置される。シフトレジス
タ20は、一方の側の128の転送ゲート21a又は、
他方の側の同数の転送ゲー)21bによって読出しサイ
クルにはアレイlOの列線からロードされ、書込みサイ
クルには列線にロードする。
(これは、第1図に示す最も簡単な応用例には必要ない
。)直列書込みの為の装置へのデータ入力は、マルチプ
レクス回路23を介しシフトレジスタの半分部分の入力
24a及び24bに接続されるデータ入力端子22から
行われる。データは、回線25a、25bからデータ出
力マルチプレクス回路26、バッファ及びデータ出力端
子27を通ってレジスタの半分部分20a、20bから
直列に読出される。シフトレジスタ20alぴ20bは
、クロックΦによって操作され、クロックφは、各々の
クロックサイクルに対し2段を持つレジスタの段を通し
ビットをシフトする為に使用される。読出し操作の為に
、256ビツトの三等分したレジスタ20a120bか
ら256ビツトを出力するには128サイクルのクロッ
クΦの期間だけですむ。ゲー)21a、21bに制御信
号ΦTが与えられると、256ビツトのシフトレジスタ
とアレイの半分部分10a、10b内の256本の列線
とが接続される。直列書込み操作では、)(Wによって
(ラッチ14内のアドレスによって選択された〉 1本
の行線がアクティブにされ、この行のメモリセルの中ヘ
データが書込まれた後でセンス増幅器11は、ΦTの後
に発生するΦSによって操作され、列線をフル論理レベ
ルにセットする。直列読出しサイクルは入力15上のア
ドレスによって開始する。このアドレスは、解読され2
56本のX又は行アドレス線(及び反対側のダミーセル
〉をアクティブにする。センス増幅器11は次にΦSク
ロックによってアクティブとなり列線をフル論理レベル
にセットし、さらにΦTによってアクティブにされた転
送ゲート21a及び21bは256ビツトを選択した行
線から対応するシフトレジスタの半分部分20a、20
bへと移動させる。次にシフトクロックΦが与えられ、
256ビツトは各クロックサイクルごとに2段で処理を
行うマルチプレクス回路26を介し直列形式で出力ピン
27上に移動され、故に128クロツクΦサイクルを必
要とする。出力ピン27は第1図のビデオ入力2に接続
される。
。)直列書込みの為の装置へのデータ入力は、マルチプ
レクス回路23を介しシフトレジスタの半分部分の入力
24a及び24bに接続されるデータ入力端子22から
行われる。データは、回線25a、25bからデータ出
力マルチプレクス回路26、バッファ及びデータ出力端
子27を通ってレジスタの半分部分20a、20bから
直列に読出される。シフトレジスタ20alぴ20bは
、クロックΦによって操作され、クロックφは、各々の
クロックサイクルに対し2段を持つレジスタの段を通し
ビットをシフトする為に使用される。読出し操作の為に
、256ビツトの三等分したレジスタ20a120bか
ら256ビツトを出力するには128サイクルのクロッ
クΦの期間だけですむ。ゲー)21a、21bに制御信
号ΦTが与えられると、256ビツトのシフトレジスタ
とアレイの半分部分10a、10b内の256本の列線
とが接続される。直列書込み操作では、)(Wによって
(ラッチ14内のアドレスによって選択された〉 1本
の行線がアクティブにされ、この行のメモリセルの中ヘ
データが書込まれた後でセンス増幅器11は、ΦTの後
に発生するΦSによって操作され、列線をフル論理レベ
ルにセットする。直列読出しサイクルは入力15上のア
ドレスによって開始する。このアドレスは、解読され2
56本のX又は行アドレス線(及び反対側のダミーセル
〉をアクティブにする。センス増幅器11は次にΦSク
ロックによってアクティブとなり列線をフル論理レベル
にセットし、さらにΦTによってアクティブにされた転
送ゲート21a及び21bは256ビツトを選択した行
線から対応するシフトレジスタの半分部分20a、20
bへと移動させる。次にシフトクロックΦが与えられ、
256ビツトは各クロックサイクルごとに2段で処理を
行うマルチプレクス回路26を介し直列形式で出力ピン
27上に移動され、故に128クロツクΦサイクルを必
要とする。出力ピン27は第1図のビデオ入力2に接続
される。
第3A図のaに示す行アドレスストロ−1品が制御入力
28に与えられるとき、Xアドレスが入力15に現われ
なくてはならない。第3A図のbに示す列アドレススト
ローブ5否、及び読出シ/書込み制御Wは、装置:二ラ
ンダム並列アクセスを行うその他の制御信号28である
。これらの入力は、クロック発生及び制御回路30に与
えられる。回路30は装置の種々の部分の操作を規定す
るいくつかのクロック及び制御信号を発生する。
28に与えられるとき、Xアドレスが入力15に現われ
なくてはならない。第3A図のbに示す列アドレススト
ローブ5否、及び読出シ/書込み制御Wは、装置:二ラ
ンダム並列アクセスを行うその他の制御信号28である
。これらの入力は、クロック発生及び制御回路30に与
えられる。回路30は装置の種々の部分の操作を規定す
るいくつかのクロック及び制御信号を発生する。
例えば、第3A図のaに示す通りRASが低レベルにな
るとRASから得られるこれらのクロックはバッファ1
4を、その時入力15に現われる8ビツトを受は入れ、
ラッチさせる。行アドレスは、第3A図のCで示す期間
中、有効な状態でなくてはならない。直列アクセスは入
力29上のy)直列選択命令によって制御される。直列
読出し操作では、第3A図のbに示す期間中7丁はアク
ティブロー(低レベル〉になりW信号は高レベルになり
、端子27上のデータ出力は第3A図のdに示す128
サイクルの期間の間発生する。直列書込みの操作の間、
第3A図のbに示す通り丁1及びW信号は、アクティブ
ロー(低レベル)でなくてはならず第3A図のeに示す
通り、前の128サイクルの期間の間データ入力ビット
は、有効でなくて:まならtい。行アドレスが入力16
に発生し旅が低レベルになる度ごとにリフレッシュが起
こる。故に、シフトレジスタの半分部分20a及σ20
bがデータ入力ピン27を通って読み出されるときの1
28サイクルの間、新しい行アドレスをRAS信号とい
っしょにチップ5内にロードすることによってリフレッ
シュを起こすことができる。シフトレジスタ20a及び
20bの動作は、ΦTが発生しない限り、妨げられるこ
とはない。
るとRASから得られるこれらのクロックはバッファ1
4を、その時入力15に現われる8ビツトを受は入れ、
ラッチさせる。行アドレスは、第3A図のCで示す期間
中、有効な状態でなくてはならない。直列アクセスは入
力29上のy)直列選択命令によって制御される。直列
読出し操作では、第3A図のbに示す期間中7丁はアク
ティブロー(低レベル〉になりW信号は高レベルになり
、端子27上のデータ出力は第3A図のdに示す128
サイクルの期間の間発生する。直列書込みの操作の間、
第3A図のbに示す通り丁1及びW信号は、アクティブ
ロー(低レベル)でなくてはならず第3A図のeに示す
通り、前の128サイクルの期間の間データ入力ビット
は、有効でなくて:まならtい。行アドレスが入力16
に発生し旅が低レベルになる度ごとにリフレッシュが起
こる。故に、シフトレジスタの半分部分20a及σ20
bがデータ入力ピン27を通って読み出されるときの1
28サイクルの間、新しい行アドレスをRAS信号とい
っしょにチップ5内にロードすることによってリフレッ
シュを起こすことができる。シフトレジスタ20a及び
20bの動作は、ΦTが発生しない限り、妨げられるこ
とはない。
転送命令ΦTは、SSによって制御される。シフトレジ
スタの半分部分20a及び20bでは、データがシフト
して出てゆく一方、直列するデータがシフトしながら入
力されてくるので読出し操作が開始された直後も書込み
操作を始めることができる。第1図のシステムでは必要
とされないが、この特徴は他の実施例に関し重要である
。
スタの半分部分20a及び20bでは、データがシフト
して出てゆく一方、直列するデータがシフトしながら入
力されてくるので読出し操作が開始された直後も書込み
操作を始めることができる。第1図のシステムでは必要
とされないが、この特徴は他の実施例に関し重要である
。
第3B図のjからqのタイミング表で示す通り、並列ア
クセスは発生する。これらの図は、第3A図のa−iに
比較し、時間の尺度が拡大されている点に注意しなくて
はなとない。入力28に行アドレスストローブ信号mが
与えられる時、入力15には、Xアドレスが存在してい
なければならない。同様にもう一方の入力28に列アド
レスストローブ信号CASが与えられる間は、Y又は列
アドレスが入力15に現れなくてはならない。入力28
にある読出し書込み制御信号Wは、並列するアクセスを
行う為の他の制御信号である。爾が第3B図のjで示す
通り低レベルになる時、□から作り出されたクロックに
よって、バッファ14は、入力線15にその時現われる
8 TTLレベルビットを受は入れ、ラッチするように
なる。第3B図のkで示すように軒が低レベルになる時
は、ついで回路30でクロックが発生され、これによっ
てバッファ16は入力15上のTTLレベルYアドレス
をラッチする。第3B図のmで示す期間の間荷及び列ア
ドレスは有効でなくてはならないC続出しサイクルに関
しては、入力29上のW信号は、第3B図のnに示す期
間の間高レベルにあって、端子19に存在する出力は、
第3B図のQに示す時間の有効となる。書込みサイクル
についで:ま、第3B図のpで示す期間W信号は低レベ
ルでなくてはならず、第3B図のqに示す期間の間、端
子19上のデータ入力ビットは、有効でなくてはならた
い。
クセスは発生する。これらの図は、第3A図のa−iに
比較し、時間の尺度が拡大されている点に注意しなくて
はなとない。入力28に行アドレスストローブ信号mが
与えられる時、入力15には、Xアドレスが存在してい
なければならない。同様にもう一方の入力28に列アド
レスストローブ信号CASが与えられる間は、Y又は列
アドレスが入力15に現れなくてはならない。入力28
にある読出し書込み制御信号Wは、並列するアクセスを
行う為の他の制御信号である。爾が第3B図のjで示す
通り低レベルになる時、□から作り出されたクロックに
よって、バッファ14は、入力線15にその時現われる
8 TTLレベルビットを受は入れ、ラッチするように
なる。第3B図のkで示すように軒が低レベルになる時
は、ついで回路30でクロックが発生され、これによっ
てバッファ16は入力15上のTTLレベルYアドレス
をラッチする。第3B図のmで示す期間の間荷及び列ア
ドレスは有効でなくてはならないC続出しサイクルに関
しては、入力29上のW信号は、第3B図のnに示す期
間の間高レベルにあって、端子19に存在する出力は、
第3B図のQに示す時間の有効となる。書込みサイクル
についで:ま、第3B図のpで示す期間W信号は低レベ
ルでなくてはならず、第3B図のqに示す期間の間、端
子19上のデータ入力ビットは、有効でなくてはならた
い。
行アドレスは、次にくる各々のアクセスによって1づつ
インクレメントされるので、端子22.27及びシフト
レジスタ20を介する直列アクセスは、通常ひき続き連
続している。ビデオデータは、次から次へと続く256
ビツトの直列ブロックからなる連続するストリーム(流
れ)であるので、ΦT転送りロックが発生した後の直列
アクセスの為の次のアドレスは、常に最後の行アドレス
に1を加えたものになる。最も簡単な実施例では、マイ
クロコンピュータ8が、直列読出しの為の行アドレスを
送っているので、各々の直列読出し命令が発生した後で
マイクロコンピュータ内のアドレスカウンタは、インク
レメントされる。この機能は以下で説明する通り第2図
のチップ上で行われる。これに対し、端子19を介して
の並列アクセスは順番にではなくランダムに行われ、ア
ドレスはマイクロコンピュータ8内で発生されなければ
ならない。
インクレメントされるので、端子22.27及びシフト
レジスタ20を介する直列アクセスは、通常ひき続き連
続している。ビデオデータは、次から次へと続く256
ビツトの直列ブロックからなる連続するストリーム(流
れ)であるので、ΦT転送りロックが発生した後の直列
アクセスの為の次のアドレスは、常に最後の行アドレス
に1を加えたものになる。最も簡単な実施例では、マイ
クロコンピュータ8が、直列読出しの為の行アドレスを
送っているので、各々の直列読出し命令が発生した後で
マイクロコンピュータ内のアドレスカウンタは、インク
レメントされる。この機能は以下で説明する通り第2図
のチップ上で行われる。これに対し、端子19を介して
の並列アクセスは順番にではなくランダムに行われ、ア
ドレスはマイクロコンピュータ8内で発生されなければ
ならない。
第4図では、第2の装置に関するセルアレイ10の一部
及び共働するシフトレジスタ段20a及び20bが概略
図で示されている。アレイの中央に位置された4つの2
56の同一のセンス増幅器11は、半分の4本の列線3
8a及び38bに接続され、図示されている。各々の半
分の列線38a又は38bには、容量素子40及びトラ
ンジスタ41を持つ128のワントランジスタセルが接
続される。このセルはC−KKouに付与されテキサス
・インクレメントに譲渡された米国特許第4.204.
092号又は米国特許第4.012.757号に開示さ
れる形式のものである。行線43は、行デコーダ12の
出力線であって各々の行に含まれる全てのトランジスタ
のゲートに接続される。アレイの中には256の同一の
行線43がある。各々の半分の列線38a又は38bに
は、図示されていないが従来の形式のダミーセルが接続
される。
及び共働するシフトレジスタ段20a及び20bが概略
図で示されている。アレイの中央に位置された4つの2
56の同一のセンス増幅器11は、半分の4本の列線3
8a及び38bに接続され、図示されている。各々の半
分の列線38a又は38bには、容量素子40及びトラ
ンジスタ41を持つ128のワントランジスタセルが接
続される。このセルはC−KKouに付与されテキサス
・インクレメントに譲渡された米国特許第4.204.
092号又は米国特許第4.012.757号に開示さ
れる形式のものである。行線43は、行デコーダ12の
出力線であって各々の行に含まれる全てのトランジスタ
のゲートに接続される。アレイの中には256の同一の
行線43がある。各々の半分の列線38a又は38bに
は、図示されていないが従来の形式のダミーセルが接続
される。
Xw (X書込み)アドレスが左側のアレイの半分部分
10aの中の回線43のうちの1本を選択する時、これ
と共働するトランジスタ41がオンになり、この選択さ
れたセルの為の容量素子40を半分の列線38aに接続
する。一方、同時にこの選択された線の反対側にあるダ
ミーセルがアクティブになり、ダミー容量素子を半分の
列線38bに接続する。
10aの中の回線43のうちの1本を選択する時、これ
と共働するトランジスタ41がオンになり、この選択さ
れたセルの為の容量素子40を半分の列線38aに接続
する。一方、同時にこの選択された線の反対側にあるダ
ミーセルがアクティブになり、ダミー容量素子を半分の
列線38bに接続する。
直列I10 レジスタ20a及び20bはセルアレイの
反対側に位置されるシフトレジスタ段50a又は50b
から構成される。各々の段の入力51は、通常の方法で
次にくる段の出力52を受けとるように接続される。レ
ジスタは、チップ外部から与えられるクロックΦから生
まれた2相のクロックΦ1、Φ2と遅延されたクロック
Φld及びΦ2dで操作される。即ち、クロックΦは、
反対の位相のもう1つのクロックを発生する為に使用す
る。各々のこれらクロックは遅延クロックを発生する為
に使用される。第1段50a又は50bの入力24a又
は24bは、データ入カマルチブレクス回路23から接
続され、最終段50a及び50bからの出力は、データ
出力マルチプレクス回路26に与えられる。転送ゲー)
21a、21bは、半分の列線38a又は38bとシフ
トレジスタ段50a又は50bとの間を直列に接続する
ソースからドレインへの電気的パスを持つ256の同一
のトランジスタから構成される。トランジスタ53のゲ
ートは回線54によってΦTのソースに接続される。
反対側に位置されるシフトレジスタ段50a又は50b
から構成される。各々の段の入力51は、通常の方法で
次にくる段の出力52を受けとるように接続される。レ
ジスタは、チップ外部から与えられるクロックΦから生
まれた2相のクロックΦ1、Φ2と遅延されたクロック
Φld及びΦ2dで操作される。即ち、クロックΦは、
反対の位相のもう1つのクロックを発生する為に使用す
る。各々のこれらクロックは遅延クロックを発生する為
に使用される。第1段50a又は50bの入力24a又
は24bは、データ入カマルチブレクス回路23から接
続され、最終段50a及び50bからの出力は、データ
出力マルチプレクス回路26に与えられる。転送ゲー)
21a、21bは、半分の列線38a又は38bとシフ
トレジスタ段50a又は50bとの間を直列に接続する
ソースからドレインへの電気的パスを持つ256の同一
のトランジスタから構成される。トランジスタ53のゲ
ートは回線54によってΦTのソースに接続される。
シフトレジスタの段50a又は50bは、Donald
J、 Redwine ニ付与され、テキサス・イン
スツルメンツに譲渡された米国特許第4.322.63
5号に開示される雑音限界が向上され、高速性能を持つ
四位相ダイナミックラジオレス(比率の少い)形式であ
る。この形式のシフトレジスタ段は、最小のサイズのト
ランジスタを用い、低電力消費でさらに高いレートでク
ロックされることが可能である。各々のレジスタ段50
a又は50bは第1及び第2のインバータートランジス
タ55.56といっしょになった各々のインバーターの
為のクロックロードトランジスタ57又は58から構成
される。転送トランジスタ59又は60が各々のインバ
ーターを次のインバーターに接続している。
J、 Redwine ニ付与され、テキサス・イン
スツルメンツに譲渡された米国特許第4.322.63
5号に開示される雑音限界が向上され、高速性能を持つ
四位相ダイナミックラジオレス(比率の少い)形式であ
る。この形式のシフトレジスタ段は、最小のサイズのト
ランジスタを用い、低電力消費でさらに高いレートでク
ロックされることが可能である。各々のレジスタ段50
a又は50bは第1及び第2のインバータートランジス
タ55.56といっしょになった各々のインバーターの
為のクロックロードトランジスタ57又は58から構成
される。転送トランジスタ59又は60が各々のインバ
ーターを次のインバーターに接続している。
負荷装置57.58のドレインは÷Vddになり、イン
バータートランジスタ55及び56のソースは、回線6
1及び62上に与えられたΦ1又はΦ2に接続される。
バータートランジスタ55及び56のソースは、回線6
1及び62上に与えられたΦ1又はΦ2に接続される。
各段の操作は、第3A図のflからT4に示すT、から
T4の時間を4つ別々の瞬間に分けた各々の瞬間におけ
る回路の条件を調べることによって理解される。時間T
IにではΦ1及びΦ1dは高レベルであり、一方Φ2及
びΦ2dは低レベルである。この時間は、トランジスタ
57.59がオンになっていて、ノード63.64が高
レベルまで充電されている、条件が定まってないプレチ
ャージ期間である。この時間の間トランジスタ58.6
0は、オフであり故にレジスタ内のデータに応じて、ノ
ード51及び52は、高レベル又は低レベルのいずれか
となることになる。Φ2は低レベルでノード64はプレ
チャージされるので、トランジスタ56がオンになるこ
とによって、トランジスタ56のソースは、そのソース
を通って放電され、低論理の状態またはVssまで戻る
。この動作によってトランジスタ56のドレイン・チャ
ンネル及びソースを低論理状態まで下げられることてノ
ード64に好ましい電荷蓄積条件が設定される。
T4の時間を4つ別々の瞬間に分けた各々の瞬間におけ
る回路の条件を調べることによって理解される。時間T
IにではΦ1及びΦ1dは高レベルであり、一方Φ2及
びΦ2dは低レベルである。この時間は、トランジスタ
57.59がオンになっていて、ノード63.64が高
レベルまで充電されている、条件が定まってないプレチ
ャージ期間である。この時間の間トランジスタ58.6
0は、オフであり故にレジスタ内のデータに応じて、ノ
ード51及び52は、高レベル又は低レベルのいずれか
となることになる。Φ2は低レベルでノード64はプレ
チャージされるので、トランジスタ56がオンになるこ
とによって、トランジスタ56のソースは、そのソース
を通って放電され、低論理の状態またはVssまで戻る
。この動作によってトランジスタ56のドレイン・チャ
ンネル及びソースを低論理状態まで下げられることてノ
ード64に好ましい電荷蓄積条件が設定される。
時間T2では、Φ1は低論理となりΦ1dは、高論理の
ままであるので、この時間の間に、ノード63及び64
は充電される。入力ノード51に、低レベルの電荷が存
在する場合、これらノード63及び64は高レベルのま
まであり、ノード51に高レベルの電荷が蓄積されてい
る場合、これらノード63.64は、トランジスタ55
を通ってVss (Φ1が低レベル)まで放電すること
によって低レベルになる。どちらの場合でも、入力51
上のデータと逆のデータがノード64に転送される。Φ
1dが低レベルになると、トランジスタ59はオフにな
り、ノード64上の電圧が絶縁され、時間T、へと移る
。全てのクロックは低レベルであり回路は、零条件に設
定されている。
ままであるので、この時間の間に、ノード63及び64
は充電される。入力ノード51に、低レベルの電荷が存
在する場合、これらノード63及び64は高レベルのま
まであり、ノード51に高レベルの電荷が蓄積されてい
る場合、これらノード63.64は、トランジスタ55
を通ってVss (Φ1が低レベル)まで放電すること
によって低レベルになる。どちらの場合でも、入力51
上のデータと逆のデータがノード64に転送される。Φ
1dが低レベルになると、トランジスタ59はオフにな
り、ノード64上の電圧が絶縁され、時間T、へと移る
。全てのクロックは低レベルであり回路は、零条件に設
定されている。
時間T4では、T1の期間に最初の半分の段に対し発生
した期間と同様の後の半分の段に対する条件の設定され
ていないプレチャージ時間が開始し最終的結果は、Φ2
dの最後のデータの再び逆の状態を求めたものとなり、
出力52上に現れる。
した期間と同様の後の半分の段に対する条件の設定され
ていないプレチャージ時間が開始し最終的結果は、Φ2
dの最後のデータの再び逆の状態を求めたものとなり、
出力52上に現れる。
故に1ビツト又は1段の遅延時間には、Φ1とΦ1dの
組とΦ2とΦ2dの組を加えた期間が必要となる。
組とΦ2とΦ2dの組を加えた期間が必要となる。
シフトレジスタ段は、アレイ10の相対する両側の列線
38a又は38bの1本おきの線に接続される。三等分
にした配置の利点は隣りあう列線の間ではなく、1本お
いた列線同士の2本の線の間に接続する為に適するよう
に各段ごとに6個のトランジスタを設計するのはずっと
容易になるという点である。ここで示す形式のダイナミ
ックRAMアレイ内の列線の間の間隔は、数ミクロンで
ある。シフトレジスタを構成する6つのトランジスタを
作る為の配置区域は、明らかにこの列線の間隔の2倍と
なり広くなる。
38a又は38bの1本おきの線に接続される。三等分
にした配置の利点は隣りあう列線の間ではなく、1本お
いた列線同士の2本の線の間に接続する為に適するよう
に各段ごとに6個のトランジスタを設計するのはずっと
容易になるという点である。ここで示す形式のダイナミ
ックRAMアレイ内の列線の間の間隔は、数ミクロンで
ある。シフトレジスタを構成する6つのトランジスタを
作る為の配置区域は、明らかにこの列線の間隔の2倍と
なり広くなる。
三等分されたシフトレジスタの半分部分50a150b
の両方をアレイの同じ側に位置し、半分をもう半分の上
部に配置することによっても同じ結果が得られる。偶数
ビットが全てアレイの一方の側に位置され、奇数ビット
が全て反対側に位置された第1図又は第3A図反り第3
B図の配置は、センス増幅器の操作に最適なバランスを
持つ点で有利である。1982年3月24日号のエレク
トロニクスの134頁に記載される折り重なる(フォー
ルデッド)ビットを使用するダイナミックRA′Aは、
アレイの同じ側にシフトレジスタの両方の半分部分を有
しているが、第4図と電気的に等価に1つおきの列線に
接続されている。
の両方をアレイの同じ側に位置し、半分をもう半分の上
部に配置することによっても同じ結果が得られる。偶数
ビットが全てアレイの一方の側に位置され、奇数ビット
が全て反対側に位置された第1図又は第3A図反り第3
B図の配置は、センス増幅器の操作に最適なバランスを
持つ点で有利である。1982年3月24日号のエレク
トロニクスの134頁に記載される折り重なる(フォー
ルデッド)ビットを使用するダイナミックRA′Aは、
アレイの同じ側にシフトレジスタの両方の半分部分を有
しているが、第4図と電気的に等価に1つおきの列線に
接続されている。
シフトレジスタ役を接続する為に使用されない時、その
使用されない側の各々の列線の先端には、ダミー転送ト
ランジスタ53′が位置される。このことによってセン
ス増幅器11に対する入力は電気的にも物理的にも均衡
が保たれさらに、ダさ一容量素子67にも接続されこの
容量素子は、レジスタ20a、20bから送られてくる
電圧を検知する時に機能する。ΦT倍信号線54上に現
れる時、両側の列線38a、38bには、両側にあるト
ランジスタ53又は53′の容量素子を通して、同量の
雑音が接続されるので、差動センス増幅器に入力が与え
〕れると雑音パルスは有効に取り消される。バランスを
とる為、ダミー容量素子(図示せず)と同一の容量素子
67が段50a又は50bが検知される側と反対側の列
線に接続される。
使用されない側の各々の列線の先端には、ダミー転送ト
ランジスタ53′が位置される。このことによってセン
ス増幅器11に対する入力は電気的にも物理的にも均衡
が保たれさらに、ダさ一容量素子67にも接続されこの
容量素子は、レジスタ20a、20bから送られてくる
電圧を検知する時に機能する。ΦT倍信号線54上に現
れる時、両側の列線38a、38bには、両側にあるト
ランジスタ53又は53′の容量素子を通して、同量の
雑音が接続されるので、差動センス増幅器に入力が与え
〕れると雑音パルスは有効に取り消される。バランスを
とる為、ダミー容量素子(図示せず)と同一の容量素子
67が段50a又は50bが検知される側と反対側の列
線に接続される。
一つおきのビットに接続する入力24a、24bを持つ
マルチプレクス回路23は、Φ1d及びΦ2dによって
駆動されるゲートを持つ1対のトランジスタ70a、7
0bを有してj、)る。これらのトランジスタと直列に
接続するトランジスタ71は、ゲート上に直列選択SS
をラッチしているのでデータだけが、マルチチップメモ
リ板肉の選択された単数又は複数のチップのシフトレジ
スタの中に転送される。直列データ出力マルチプレクス
回路26は、トランジスタ72a、?2bを有している
。これらのドレインにはΦl又はΦ2が接続され、これ
らのゲートには、最終段出力25a又は25bが接続さ
れる。論理ゲートの付いたトランジスタ73a、73b
;t、トランジスタ72 a。
マルチプレクス回路23は、Φ1d及びΦ2dによって
駆動されるゲートを持つ1対のトランジスタ70a、7
0bを有してj、)る。これらのトランジスタと直列に
接続するトランジスタ71は、ゲート上に直列選択SS
をラッチしているのでデータだけが、マルチチップメモ
リ板肉の選択された単数又は複数のチップのシフトレジ
スタの中に転送される。直列データ出力マルチプレクス
回路26は、トランジスタ72a、?2bを有している
。これらのドレインにはΦl又はΦ2が接続され、これ
らのゲートには、最終段出力25a又は25bが接続さ
れる。論理ゲートの付いたトランジスタ73a、73b
;t、トランジスタ72 a。
72bの各々のゲートをそれらのそれぞれのソースに接
続する。Φ11Φ2で駆動されることによって他が有効
になるとトランジスタ71a、71t]は、短絡を起こ
し1の出力はVssにI:ってしまう。
続する。Φ11Φ2で駆動されることによって他が有効
になるとトランジスタ71a、71t]は、短絡を起こ
し1の出力はVssにI:ってしまう。
SURゲート75は端子27に出力を発生する。
直列データ入力又は直列データ出力の入出カレートは、
クロックレートΦの2倍ある。第3A図のd又は第3A
図のeで示す通り256の直列ビットを転送入力したり
転送出力する為には、128のφサイクルが必要とされ
る。これは、シフトレジスタを三等分することによって
得られる詰果である。1ビツトのデータの位置を1つシ
フトさせるのに2つのクロックサイクルが必要とされる
ので、256段全てを直列に接続する場合には、256
のクロックサイクルが必要とされる。
クロックレートΦの2倍ある。第3A図のd又は第3A
図のeで示す通り256の直列ビットを転送入力したり
転送出力する為には、128のφサイクルが必要とされ
る。これは、シフトレジスタを三等分することによって
得られる詰果である。1ビツトのデータの位置を1つシ
フトさせるのに2つのクロックサイクルが必要とされる
ので、256段全てを直列に接続する場合には、256
のクロックサイクルが必要とされる。
この形式の一部は例えば約10MHzでクロックされる
ので、20MHzの直列データレートが可能となSo 第4図の回路では、センス増幅器の両側に位置される8
本のデータ線70と8本のデータパー線71 (それぞ
れ、4本のデータ・データパー線のみ図示する)の組に
よってランダムアクセスが可能になる。列線38a、3
8bは、Y選択トランジスタ72によってデータ線70
及びデータパー線71に選択的に接続される。Y選択レ
ジスタ72のゲートは、Yデコーダ18の出力を受けと
っている。Yデコーダ■8は、(256本の列線から)
8本の列線を選択し、データ線70のある側の8つのト
ランジスタ72のゲート及び、データ線71のある側の
対応する8つのトランジスタ72のゲートに論理1電圧
を与えているので選択された8本の列線は、(当然、適
当なバッファを通して)入力/出力端子19に接続され
る。回線70.71及び端子19によるランダムアクセ
ス又は並列アクセスには、゛直列アクセスの為には、1
28クロックφ期間を要したのに比べたったの約1サイ
クル時間しか必要としない。メモリの為の1サイクル時
間は、Φ期間と同様である必要はない。例えば、クロッ
クΦのレートが10MHzであればこの期間は、100
ナノ秒となり、これに対し並列読出しアクセスは150
ナノ秒となる。
ので、20MHzの直列データレートが可能となSo 第4図の回路では、センス増幅器の両側に位置される8
本のデータ線70と8本のデータパー線71 (それぞ
れ、4本のデータ・データパー線のみ図示する)の組に
よってランダムアクセスが可能になる。列線38a、3
8bは、Y選択トランジスタ72によってデータ線70
及びデータパー線71に選択的に接続される。Y選択レ
ジスタ72のゲートは、Yデコーダ18の出力を受けと
っている。Yデコーダ■8は、(256本の列線から)
8本の列線を選択し、データ線70のある側の8つのト
ランジスタ72のゲート及び、データ線71のある側の
対応する8つのトランジスタ72のゲートに論理1電圧
を与えているので選択された8本の列線は、(当然、適
当なバッファを通して)入力/出力端子19に接続され
る。回線70.71及び端子19によるランダムアクセ
ス又は並列アクセスには、゛直列アクセスの為には、1
28クロックφ期間を要したのに比べたったの約1サイ
クル時間しか必要としない。メモリの為の1サイクル時
間は、Φ期間と同様である必要はない。例えば、クロッ
クΦのレートが10MHzであればこの期間は、100
ナノ秒となり、これに対し並列読出しアクセスは150
ナノ秒となる。
ΦT1ΦS及びXw倍信号タイミングは直列続出し、リ
フレッシュ及び直列書込みとによって異t:る。電圧は
、第3A図のg、h及びiに示される通りである。読出
し及びリフレッシュは、リフレッシュが、転送命令φT
を含まないことの他は同様であり、書込みには、シーケ
ンスが逆になるので逆にする必要がある。直列読出しサ
イクルの場合、メモリ容量素子40の行から送られてき
たデータは、xvi電圧によってトランジスタ41の行
を通って列線に転送され、さらにΦSでセンス増幅器1
1によって検知され、次にΦ丁において転送ゲート21
a、21bを通し、シフトレジスタ20a、20bに接
続される。直列書込みサイクルの為には、逆のシーケン
スが発生しなくてはならな′I)、この場合、シフトレ
ジスタ内のデータが列線に転送されるのでまずΦTにお
いて転送ゲー)21a、21bがオンとならなくてはな
らず、次にデータはφSにおいて検知され、Xジノが高
レベルにすると瞬時に選択された行のトランジスタ41
をオンにした後、さらに直列シフトレジスタのデータの
状態をセルアレイ10内の選択された行の容量素子10
にロードする。
フレッシュ及び直列書込みとによって異t:る。電圧は
、第3A図のg、h及びiに示される通りである。読出
し及びリフレッシュは、リフレッシュが、転送命令φT
を含まないことの他は同様であり、書込みには、シーケ
ンスが逆になるので逆にする必要がある。直列読出しサ
イクルの場合、メモリ容量素子40の行から送られてき
たデータは、xvi電圧によってトランジスタ41の行
を通って列線に転送され、さらにΦSでセンス増幅器1
1によって検知され、次にΦ丁において転送ゲート21
a、21bを通し、シフトレジスタ20a、20bに接
続される。直列書込みサイクルの為には、逆のシーケン
スが発生しなくてはならな′I)、この場合、シフトレ
ジスタ内のデータが列線に転送されるのでまずΦTにお
いて転送ゲー)21a、21bがオンとならなくてはな
らず、次にデータはφSにおいて検知され、Xジノが高
レベルにすると瞬時に選択された行のトランジスタ41
をオンにした後、さらに直列シフトレジスタのデータの
状態をセルアレイ10内の選択された行の容量素子10
にロードする。
ちょうどアドレスが検知されサイクルの開始時にW命令
を検知され、さらにクロック発生器30内のこの情報を
使用することによって適当なシーケンスが選択される。
を検知され、さらにクロック発生器30内のこの情報を
使用することによって適当なシーケンスが選択される。
RAS及び33が発生することから発生される命令ΦT
は、第3A図のgから1に示す通りWが高レベルか低レ
ベルかどちらであるかに応じてRASより早い又は遅い
時点のタイミングで切り換えられる。
は、第3A図のgから1に示す通りWが高レベルか低レ
ベルかどちらであるかに応じてRASより早い又は遅い
時点のタイミングで切り換えられる。
第5図を参照すると、本発明のシステムで使用されるマ
イクロコンビ二一夕は、追加のチップ外プログラム又は
データメモリ80 (必要とされる場合)、及び種々の
周辺入力/出力装置を持ち、これらが全てアドレスデー
タバス7及び制御バス9でt0互接続される従来の構造
の単一チップマイクロコンピュータ装置8を有している
。
イクロコンビ二一夕は、追加のチップ外プログラム又は
データメモリ80 (必要とされる場合)、及び種々の
周辺入力/出力装置を持ち、これらが全てアドレスデー
タバス7及び制御バス9でt0互接続される従来の構造
の単一チップマイクロコンピュータ装置8を有している
。
単一の双方向性多重アドレス/データバス7が図示され
ているがこの代わりに別個のアドレスバス、データバス
を使用することもできる。プログラムアドレス及びデー
タ又はIlo アドレスも外部ハス上で別々にすること
ができる。マイクロコンピュータはフォンノイマン又は
バーバート形式、又はこれら2つの形式を組合わせた形
式のもである。
ているがこの代わりに別個のアドレスバス、データバス
を使用することもできる。プログラムアドレス及びデー
タ又はIlo アドレスも外部ハス上で別々にすること
ができる。マイクロコンピュータはフォンノイマン又は
バーバート形式、又はこれら2つの形式を組合わせた形
式のもである。
マイクロコンビ二−タ8は、例えばテキサス・インクレ
メントによって部品番号T?、4S−7000として市
販される装置の1つ又はモトローラ6805、ザイログ
Z8又はインテル8051等の部品番号で商業的に入手
可能な装置の1つを使うことができる。内部構成の細部
は、変更するがこれらの装置は、一般にプログラムを記
憶する為のチップ上ROM又はリードオンメモリ82を
中に含み、場合によっては、チップ外から送られてくる
プログラムアドレスも持つことができるが、どんな場合
でもメモリ5の為のチップ外データアクセス手段は有し
ている。
メントによって部品番号T?、4S−7000として市
販される装置の1つ又はモトローラ6805、ザイログ
Z8又はインテル8051等の部品番号で商業的に入手
可能な装置の1つを使うことができる。内部構成の細部
は、変更するがこれらの装置は、一般にプログラムを記
憶する為のチップ上ROM又はリードオンメモリ82を
中に含み、場合によっては、チップ外から送られてくる
プログラムアドレスも持つことができるが、どんな場合
でもメモリ5の為のチップ外データアクセス手段は有し
ている。
図に示す典型的マイクロコンピュータ8は、データ及び
アドレスを記憶する為のRAM又はランダムアクセス読
出し/書込みメモリ83と、演算又は論理操作を行うA
LU84と〈通常何本かの別個のバスから横絞される)
データ及びプログラムアドレスをある位置から他の位置
へ転送する内部データ及びプログラムバス装置85とを
有している。
アドレスを記憶する為のRAM又はランダムアクセス読
出し/書込みメモリ83と、演算又は論理操作を行うA
LU84と〈通常何本かの別個のバスから横絞される)
データ及びプログラムアドレスをある位置から他の位置
へ転送する内部データ及びプログラムバス装置85とを
有している。
ROM 82内に記憶された命令は、1度に1つづつ命
令レジスタ87の中へとロードされ、このレジスタから
与えられた命令は、制御回路88内で解読されマイクロ
コンピュータの操作を規定する制御信号89を発生する
。自動式インフレメンテインであるか又はALU84を
カウンタの内容が通過することによってインクレメント
される形式のプログラムカウンタ90にRO’J82は
アドレスされる。スタック91は、割込みやサブルーチ
ンの発生に応じて、プログラムカウンタの内容を記憶す
る為に内蔵されている。ALtlは2つの入力92及び
93を有し、これらのうち1方は、データバス85から
ロードされる1つ又は2つ以上の瞬時的記憶レジスタ9
4に接続される。累算器95はALUの出力を受けとり
、累算器の出力はバス85によってRA:’、(83又
は、データ入力/出力レジスタ及びバッファ96のよう
な最適な転送先へと接続される。割込みは、割込み制御
97によって処理される。割込み制御は、制御ハス9を
介しチップ外の回路と接続されていて、マイクロコンピ
ュータ装置8及びシステムの複雑性に応じ割込み要求、
割込み認識、割込み優先コード及びこれと同様のものを
処理している。リセット入力も割込みとして取り扱われ
る。ALL184及び割込み制御97と共働する状態レ
ジスタ98は、Alt! i作から与えられるゼロ、桁
上げ、桁あふれ等のような状態ビットを一時的に記憶す
る為に設けられている3割込みがあると状態ビットはR
AM83内に、又;ま割込み時の為のスタックに保持さ
れる。メモリアドレスは、外部バス7に接続されるバッ
ファ96を通ってチップ外に接続される。特定のシステ
ム及びそのシステムの複雑性に応じてチップ外データ又
はプログラムメモリ80及びl1081、さらにチップ
外ビデオメモリ5をアドレスする為にこのデータ通信路
:ま使用される。これらのバス7に接続されるアドレス
は、RAM83、累算器95又は、命令レジスタ87さ
らにプログラムカウンタ90内でも発生する。(制御ビ
ット89に応答して)メモリ制御回路99は、制御バス
9に与える命令を発生したり又は制御バス9からの命令
に応答し、適宜にアドレスストローブ、メモリイネイブ
ノベ書込みイネイブル、ホールド、チップ選択等を行う
。
令レジスタ87の中へとロードされ、このレジスタから
与えられた命令は、制御回路88内で解読されマイクロ
コンピュータの操作を規定する制御信号89を発生する
。自動式インフレメンテインであるか又はALU84を
カウンタの内容が通過することによってインクレメント
される形式のプログラムカウンタ90にRO’J82は
アドレスされる。スタック91は、割込みやサブルーチ
ンの発生に応じて、プログラムカウンタの内容を記憶す
る為に内蔵されている。ALtlは2つの入力92及び
93を有し、これらのうち1方は、データバス85から
ロードされる1つ又は2つ以上の瞬時的記憶レジスタ9
4に接続される。累算器95はALUの出力を受けとり
、累算器の出力はバス85によってRA:’、(83又
は、データ入力/出力レジスタ及びバッファ96のよう
な最適な転送先へと接続される。割込みは、割込み制御
97によって処理される。割込み制御は、制御ハス9を
介しチップ外の回路と接続されていて、マイクロコンピ
ュータ装置8及びシステムの複雑性に応じ割込み要求、
割込み認識、割込み優先コード及びこれと同様のものを
処理している。リセット入力も割込みとして取り扱われ
る。ALL184及び割込み制御97と共働する状態レ
ジスタ98は、Alt! i作から与えられるゼロ、桁
上げ、桁あふれ等のような状態ビットを一時的に記憶す
る為に設けられている3割込みがあると状態ビットはR
AM83内に、又;ま割込み時の為のスタックに保持さ
れる。メモリアドレスは、外部バス7に接続されるバッ
ファ96を通ってチップ外に接続される。特定のシステ
ム及びそのシステムの複雑性に応じてチップ外データ又
はプログラムメモリ80及びl1081、さらにチップ
外ビデオメモリ5をアドレスする為にこのデータ通信路
:ま使用される。これらのバス7に接続されるアドレス
は、RAM83、累算器95又は、命令レジスタ87さ
らにプログラムカウンタ90内でも発生する。(制御ビ
ット89に応答して)メモリ制御回路99は、制御バス
9に与える命令を発生したり又は制御バス9からの命令
に応答し、適宜にアドレスストローブ、メモリイネイブ
ノベ書込みイネイブル、ホールド、チップ選択等を行う
。
操作では、マイクロコンピュータ装置u8;マ、1又は
一連のマシンサイクル又は状態時間の間にプログラム命
令を実行する。例えば水晶発振器によって与えられる5
M)Izのクロック入力に関しては、100の入力をマ
イクロコンピュータチップに与える為にはマシンサイク
ルは200ナノ秒となる。
一連のマシンサイクル又は状態時間の間にプログラム命
令を実行する。例えば水晶発振器によって与えられる5
M)Izのクロック入力に関しては、100の入力をマ
イクロコンピュータチップに与える為にはマシンサイク
ルは200ナノ秒となる。
その為連続するマシンサイクル又は状態において、プロ
グラムカウンタ90は、インクレメントされ!9’rL
いアドレスを発生し、このアドレスは、RO(482に
与えられ命令レジスタ87への出力を発生する。この出
力は制御回路88て解読され、一連のマイクロコード制
御ビット89の組を発生し、バス85及び種々のレジス
タ94.95.96.98等をロードする為に必要な種
々の工程を行なわせる。例えば、典型的:’;ALIJ
演算又は論理揚作は、(命令語のフィールドの)アドレ
スを命令レジスタ87からバス85を介しRAM 83
(これ;まソースアドレスのみ又はソースアドレス
と転送先アドレスの両方を含む)の為のアドレス回路に
ロードする工程と、RAM83から一時的レジスタ94
及び/又はALUの入力92にアドレスされたデータを
転送する工程とを含む。マイクロコードビット89は加
算、減算、比較、論理積、論理和、排他的論理和等とい
った命令の組の中からとりだした1つの形式にALUの
操作を規定する。状態レジスタ98はデータ及びAL[
Jの操作に応じてセットされ、ALLIの結果は、累算
器95の中ヘロードされる。他の例では、データ出力命
令は、RAMアドレスを命令のフィールドからバス85
を介しRA!、183に転送しこのアドレスで指定され
たデータをRA!、(83からバス85を介し出力バッ
ファ96に転送し、故に外部アドレス/データバス7上
!ご出力させる工程を含んでいる。書込みイネイブル等
の様?Q所定の制御出力がメモリ制御回路99によって
制御バスeの回線に発生される。このデータ出力の為の
アドレスは、前のサイクルでバッファ96を介しバス7
上に接続されたアドレスである。前のサイクルではこの
アドレスは、メモリ制御99から制御バス9に送られる
アドレスストローブ出力によってメモリ80又はメモリ
5の中でラッテされる。外部メモリ制御装置は、RAS
及びCASストローブを発生する為に使用される。
グラムカウンタ90は、インクレメントされ!9’rL
いアドレスを発生し、このアドレスは、RO(482に
与えられ命令レジスタ87への出力を発生する。この出
力は制御回路88て解読され、一連のマイクロコード制
御ビット89の組を発生し、バス85及び種々のレジス
タ94.95.96.98等をロードする為に必要な種
々の工程を行なわせる。例えば、典型的:’;ALIJ
演算又は論理揚作は、(命令語のフィールドの)アドレ
スを命令レジスタ87からバス85を介しRAM 83
(これ;まソースアドレスのみ又はソースアドレス
と転送先アドレスの両方を含む)の為のアドレス回路に
ロードする工程と、RAM83から一時的レジスタ94
及び/又はALUの入力92にアドレスされたデータを
転送する工程とを含む。マイクロコードビット89は加
算、減算、比較、論理積、論理和、排他的論理和等とい
った命令の組の中からとりだした1つの形式にALUの
操作を規定する。状態レジスタ98はデータ及びAL[
Jの操作に応じてセットされ、ALLIの結果は、累算
器95の中ヘロードされる。他の例では、データ出力命
令は、RAMアドレスを命令のフィールドからバス85
を介しRA!、183に転送しこのアドレスで指定され
たデータをRA!、(83からバス85を介し出力バッ
ファ96に転送し、故に外部アドレス/データバス7上
!ご出力させる工程を含んでいる。書込みイネイブル等
の様?Q所定の制御出力がメモリ制御回路99によって
制御バスeの回線に発生される。このデータ出力の為の
アドレスは、前のサイクルでバッファ96を介しバス7
上に接続されたアドレスである。前のサイクルではこの
アドレスは、メモリ制御99から制御バス9に送られる
アドレスストローブ出力によってメモリ80又はメモリ
5の中でラッテされる。外部メモリ制御装置は、RAS
及びCASストローブを発生する為に使用される。
バス7が8ビツトである場合には、メモリ5の為の2バ
イトのアドレスは、2マシンサイクルを使ってバス7に
接続されバス7が16ビツトである場合は1マシンサイ
クルで接続される。
イトのアドレスは、2マシンサイクルを使ってバス7に
接続されバス7が16ビツトである場合は1マシンサイ
クルで接続される。
マイクロコンピュータ8の命令の組は、内部的ソース又
は、送信先がRAM83、プログラムカウンタ90、−
時的レジスタ94命令レジスタ87等であるビデオメモ
リ5、追加メモリ80又は110ポー)81からの読出
し及び書込みを行う命令を含む。マイクロコード化され
たプロセッサでは、上記のような各々の操作は、内部バ
ス85及び外部バス7上をアドレス及びデータが転送さ
れる一連のマシン状態を含む。選択的に、本発明は、マ
イクロコード化されていない形式のマイクロコンピュー
タ8を使用してもよい。このマイクロコンピュータでは
、1つの命令は1マシン状態時間で実行される。マイク
ロコンピュータ8を選択する上で必要な条件(ま、デー
タ及びアドレスと種々のメモリ制御信号がチップ外から
人手できることと、時間的拘束条件の中でビデオデータ
を発生し更新する為のデータ処理レートが適当であるこ
との二点である。
は、送信先がRAM83、プログラムカウンタ90、−
時的レジスタ94命令レジスタ87等であるビデオメモ
リ5、追加メモリ80又は110ポー)81からの読出
し及び書込みを行う命令を含む。マイクロコード化され
たプロセッサでは、上記のような各々の操作は、内部バ
ス85及び外部バス7上をアドレス及びデータが転送さ
れる一連のマシン状態を含む。選択的に、本発明は、マ
イクロコード化されていない形式のマイクロコンピュー
タ8を使用してもよい。このマイクロコンピュータでは
、1つの命令は1マシン状態時間で実行される。マイク
ロコンピュータ8を選択する上で必要な条件(ま、デー
タ及びアドレスと種々のメモリ制御信号がチップ外から
人手できることと、時間的拘束条件の中でビデオデータ
を発生し更新する為のデータ処理レートが適当であるこ
との二点である。
マイクロコンピュータシステム及びメモリ技術は、8ビ
ツトあるいは16ビツトのシステム又は、24ビツト、
32ビツト等といった他の構成でも有効であることはわ
かっているが本発明のビデオメモリ装置はバス7に関し
ては8ビツトのデータ送信路について説明されている。
ツトあるいは16ビツトのシステム又は、24ビツト、
32ビツト等といった他の構成でも有効であることはわ
かっているが本発明のビデオメモリ装置はバス7に関し
ては8ビツトのデータ送信路について説明されている。
本発明は、8ビツトのデータ送信路、及び12ビツトか
ら16ビツトのアドレス指定機能を有する形式で外部メ
モIJ 80 !−i必要とせず、周辺回路81は単に
キーボード又はそれと同様のインターフェイス装置にた
ぶんディスクドライブを加えたものだけで構成される小
型のシステムで実益を発揮する。[EE6488形式の
装置のようなバスインターフェイスチップを例えば周辺
回路81の中に含ませることもできる。
ら16ビツトのアドレス指定機能を有する形式で外部メ
モIJ 80 !−i必要とせず、周辺回路81は単に
キーボード又はそれと同様のインターフェイス装置にた
ぶんディスクドライブを加えたものだけで構成される小
型のシステムで実益を発揮する。[EE6488形式の
装置のようなバスインターフェイスチップを例えば周辺
回路81の中に含ませることもできる。
第6図で示す通り、ビデオメモリ5は、1つの×8メモ
リ装置を使うかわりに8つの×1メモリ装置を使って構
成される。この実施例では、8つの半導体チップ5が使
用されていて、8つ全てのチップは64KX1又はたぶ
ん16KXlの形式であり、各々は第2図で前に説明し
た直列出力レジスタを有しているが、8ビツトのI10
回線19の代わりに1ビツトの規模のIloを有してい
る。
リ装置を使うかわりに8つの×1メモリ装置を使って構
成される。この実施例では、8つの半導体チップ5が使
用されていて、8つ全てのチップは64KX1又はたぶ
ん16KXlの形式であり、各々は第2図で前に説明し
た直列出力レジスタを有しているが、8ビツトのI10
回線19の代わりに1ビツトの規模のIloを有してい
る。
フルカラーテレビ形式のディスプレイlに対しては、3
色ドツト当たり8ビツトを使うと、64に×1メモリ装
置かS成る4つのバンク(1つのバンクに8つのチップ
を用いる)で構成されるメモリシステムが必要になる。
色ドツト当たり8ビツトを使うと、64に×1メモリ装
置かS成る4つのバンク(1つのバンクに8つのチップ
を用いる)で構成されるメモリシステムが必要になる。
画面上の各々の走査線は、(図で示す1本だけのビデオ
データ入力線2の代わりに)8本のビデオ信号入力線2
の各々の線の為に1方の後で他方が交互にクロックされ
る2つの256ビツトレジスタを使用することができる
。マイクロプロセッサ8及グバス7は、第6図で示す通
り各チップに対し1本づつの8本のデータ線6によって
(第2図に示す×8フォーマットの代わりに)各々のチ
ップ上の「×1」フォーマット内の8ビツトのビデオデ
ータに並列にアクセスする。8つ全てのチップに対する
アドレス入力15はバス7から同一のアドレスを受けと
り、8つ全でのチップはバス9から同一の制御入力を受
けとっている。各チップに対し1本である8本の直列出
力は、8ビツトシフトレジスタ127のそれぞれのビッ
トに接続される。直列クロックΦは、8つのチップ15
に接続される前に8つに分割される。直列レジスタ12
7に印加されるクロックΦは8ビツトシフトされビデオ
信号入力線上に出力され、さらに、他の8ビツトが個々
のチップ上にあるレジスタ20からレジスタ127へと
ロードされる。他の選択例としては、補助シフトレジス
タ127を使う代わりに、8本の出力線27をカラーテ
レビの8本の並列するビデオ信号入力に接続することが
できる。
データ入力線2の代わりに)8本のビデオ信号入力線2
の各々の線の為に1方の後で他方が交互にクロックされ
る2つの256ビツトレジスタを使用することができる
。マイクロプロセッサ8及グバス7は、第6図で示す通
り各チップに対し1本づつの8本のデータ線6によって
(第2図に示す×8フォーマットの代わりに)各々のチ
ップ上の「×1」フォーマット内の8ビツトのビデオデ
ータに並列にアクセスする。8つ全てのチップに対する
アドレス入力15はバス7から同一のアドレスを受けと
り、8つ全でのチップはバス9から同一の制御入力を受
けとっている。各チップに対し1本である8本の直列出
力は、8ビツトシフトレジスタ127のそれぞれのビッ
トに接続される。直列クロックΦは、8つのチップ15
に接続される前に8つに分割される。直列レジスタ12
7に印加されるクロックΦは8ビツトシフトされビデオ
信号入力線上に出力され、さらに、他の8ビツトが個々
のチップ上にあるレジスタ20からレジスタ127へと
ロードされる。他の選択例としては、補助シフトレジス
タ127を使う代わりに、8本の出力線27をカラーテ
レビの8本の並列するビデオ信号入力に接続することが
できる。
いくつかのシステムに関して本発明の重要な特徴は、第
2図の直列データ22を持つことである。
2図の直列データ22を持つことである。
直列入力とは、第2図に示すチップの入力22に接続す
る回路106に入力される一連の直列ビデオデータを供
給する第7図に示す受信装置又はビデオテープ再生機構
105から与えられるビデオデータを指す。この入力さ
れてくるビデオデータは、直列レジスタ20a、20b
からセルアレイlOの中へと書込まれる。これと同時に
RAMアレイ内では、ビデオデータは、並列アクセスポ
ート19を使ってマイクロコンピュータ8によって処理
され、その後レジスタ20a、20bと端子27を介し
、ビデオ信号線2へ印加される。この装置の1つの使用
例では、受信器又は、テープ105から与えられるビデ
オ信号の先頭にマイクロコンビコータを介し文章又は図
表をつげ加える為に使われる。他の使用例では、ビデオ
データを直列にアレイ10内に書込み、データを並列に
読出しマイクロコンピュータのRA?、183内に一時
的にハイドを記憶させておき、ALU84によって演算
操作を行った後で修正されたデータを再びアレイ10内
に書込み、そこかS直列にデータをビデ第1言号入力2
に読みだすことによって、受信器又はテープ105から
受けとったビデオ信号を向上又は修正する為に使用して
いる。これに関し本発明のシステムの利点は、レジスタ
20a、20bが直列しで続出されると同時に直列して
ロードされることもできることである。即ち、第3A図
のd及びeで示す通りデータ入力とデータ出力がオーバ
ーラツプして行われる。直列入力及び直列出カニこ使用
される128クロツクサイクルの間、アレイ10は書き
直し、更新又は修正操作を行う為マイクロコンピュータ
8によっても並列にアクセスされることができる。
る回路106に入力される一連の直列ビデオデータを供
給する第7図に示す受信装置又はビデオテープ再生機構
105から与えられるビデオデータを指す。この入力さ
れてくるビデオデータは、直列レジスタ20a、20b
からセルアレイlOの中へと書込まれる。これと同時に
RAMアレイ内では、ビデオデータは、並列アクセスポ
ート19を使ってマイクロコンピュータ8によって処理
され、その後レジスタ20a、20bと端子27を介し
、ビデオ信号線2へ印加される。この装置の1つの使用
例では、受信器又は、テープ105から与えられるビデ
オ信号の先頭にマイクロコンビコータを介し文章又は図
表をつげ加える為に使われる。他の使用例では、ビデオ
データを直列にアレイ10内に書込み、データを並列に
読出しマイクロコンピュータのRA?、183内に一時
的にハイドを記憶させておき、ALU84によって演算
操作を行った後で修正されたデータを再びアレイ10内
に書込み、そこかS直列にデータをビデ第1言号入力2
に読みだすことによって、受信器又はテープ105から
受けとったビデオ信号を向上又は修正する為に使用して
いる。これに関し本発明のシステムの利点は、レジスタ
20a、20bが直列しで続出されると同時に直列して
ロードされることもできることである。即ち、第3A図
のd及びeで示す通りデータ入力とデータ出力がオーバ
ーラツプして行われる。直列入力及び直列出カニこ使用
される128クロツクサイクルの間、アレイ10は書き
直し、更新又は修正操作を行う為マイクロコンピュータ
8によっても並列にアクセスされることができる。
第8図を参照すると、アレイ10を含む半導体チ/ブは
リフレッシュアドレスカウンタ108も有している。リ
フレッシュアドレスカウンタ108は、8ビツトの25
6のうちの1つの行アドレスを発生しマルチプレクス回
路109によって行データ■2の入力13に接続される
ので、行デコーダは、バッファ14を介しアドレス入力
端子15か〕又はカウンタ108からのいずれかからア
ドレスを受)すとることができる。二〇カウンタは自動
インクレメントの形式であるので、入力Incを受けと
る時は常に現在の計数に計数1が加えられる。カウンタ
108は、いonel S、White及びG。
リフレッシュアドレスカウンタ108も有している。リ
フレッシュアドレスカウンタ108は、8ビツトの25
6のうちの1つの行アドレスを発生しマルチプレクス回
路109によって行データ■2の入力13に接続される
ので、行デコーダは、バッファ14を介しアドレス入力
端子15か〕又はカウンタ108からのいずれかからア
ドレスを受)すとることができる。二〇カウンタは自動
インクレメントの形式であるので、入力Incを受けと
る時は常に現在の計数に計数1が加えられる。カウンタ
108は、いonel S、White及びG。
R,Mohan Raoに付与した米国特許第4.20
7.618号及び第4.344.157号と、Da’v
id J、 McElroyに付与した米国特許第4.
333.167号に開示されているチップ上リフレッシ
ュアドレス発生回路として機能する。上記特許は全てテ
キサス・インクレメントに譲渡されている。リフレッシ
ュには列アドレスは必要とされない。ΦSクロックの接
続される前の行アドレスXwは、第3A図のaSh及び
lに関連して説明した通り、アドレス指定された行の2
56個全でのセルをリフレッシュさせる為に働く。直列
読出し又は直列書込みの為に行がアドレスされる時、こ
の行アドレスもこの行の中のデータをリフレッシュする
。同様に読出し書込みの際の並列アクセスもその行をリ
フレッシュする。
7.618号及び第4.344.157号と、Da’v
id J、 McElroyに付与した米国特許第4.
333.167号に開示されているチップ上リフレッシ
ュアドレス発生回路として機能する。上記特許は全てテ
キサス・インクレメントに譲渡されている。リフレッシ
ュには列アドレスは必要とされない。ΦSクロックの接
続される前の行アドレスXwは、第3A図のaSh及び
lに関連して説明した通り、アドレス指定された行の2
56個全でのセルをリフレッシュさせる為に働く。直列
読出し又は直列書込みの為に行がアドレスされる時、こ
の行アドレスもこの行の中のデータをリフレッシュする
。同様に読出し書込みの際の並列アクセスもその行をリ
フレッシュする。
故に、テレビ走査を行う為に必要とされる通常のサンプ
ルレートで直列読出しによってビデオデータがサンプリ
ングされれば各々の行は、4msのりフレンシュ期間(
60フレ一ム/秒はサンプリングの間の17ミリ秒であ
る)内はアドレスされることがな5)。直列読出しと直
列読出しの間の時間は、マイクロコンピュータ8は必ず
ではないがだいたい全ての行にアクセスし、リフレッシ
ュを行うようi二頻度で並列読出し及び書込みを行って
いる。故に、RO!、482内のマイクロコンピュータ
プログラムはインクレメントされた行アドレス及び酊τ
をある一定の伝送レートで送り出す為のカウンタループ
を有し、これによってリフレッシュアドレスの詳細が確
実に合致するようにしている。
ルレートで直列読出しによってビデオデータがサンプリ
ングされれば各々の行は、4msのりフレンシュ期間(
60フレ一ム/秒はサンプリングの間の17ミリ秒であ
る)内はアドレスされることがな5)。直列読出しと直
列読出しの間の時間は、マイクロコンピュータ8は必ず
ではないがだいたい全ての行にアクセスし、リフレッシ
ュを行うようi二頻度で並列読出し及び書込みを行って
いる。故に、RO!、482内のマイクロコンピュータ
プログラムはインクレメントされた行アドレス及び酊τ
をある一定の伝送レートで送り出す為のカウンタループ
を有し、これによってリフレッシュアドレスの詳細が確
実に合致するようにしている。
シカシナがら、リフレッシュオーバーヘッドでマイクロ
コンピュータのプログラムの実行時間が占めされるのを
避:する為に第8図で示す実施例:ま、チップ上のアド
レスを提供する為にカウンタ108を設け、マイクロコ
ンピュータはRAS制御信号を与える為だけである。即
ち、駆を受)すとり杯は受けとらない時であって、Wと
肉が高論理であると、マルチプレクス回路109はカウ
ンタ108の内容が行デコード回路12に接続されるよ
うに切り換えられ、ΦSがアクティブにされる時は行を
リフレッシュする。直列のデータ入力出力も並列のデー
タ入力出力も開始されることはない。次のリフレッシュ
を行う為カウンタ108をインクレメントするINC命
令が発生される。更に、他の実施例では、チップ上リフ
レッシュ信号は例えば米国特許第4.344.157号
に示すタイマー110からチップ上で発生される。タイ
マー110はリフレッシュ命令を少くとも(4ミリ秒)
×(1/256)=16マイクロ秒ごとに1度発生する
。このリフレッシュ命令は前にチップ外のリフレッシュ
要求で説明したのと同様にマルチプレクス回路109Φ
S及びInc命令をアクティブにする。ビデオのような
最も使用されるシステム内のレジスタ20を介した直列
I10では、常に順番に並ぶ一連の行にアクセスする必
要がある。故に、第8図に示すようはチップ上の256
のうちの1つのカウンタ111が使用されると直列アク
セスを行う為にマイクロコンピュータ8からの行アドレ
スを与える必要性をなくすことができる。サンプルレー
トが充分に高いものであれば、これは、リフレッシュカ
ウンタ108と同じ機能を行う。
コンピュータのプログラムの実行時間が占めされるのを
避:する為に第8図で示す実施例:ま、チップ上のアド
レスを提供する為にカウンタ108を設け、マイクロコ
ンピュータはRAS制御信号を与える為だけである。即
ち、駆を受)すとり杯は受けとらない時であって、Wと
肉が高論理であると、マルチプレクス回路109はカウ
ンタ108の内容が行デコード回路12に接続されるよ
うに切り換えられ、ΦSがアクティブにされる時は行を
リフレッシュする。直列のデータ入力出力も並列のデー
タ入力出力も開始されることはない。次のリフレッシュ
を行う為カウンタ108をインクレメントするINC命
令が発生される。更に、他の実施例では、チップ上リフ
レッシュ信号は例えば米国特許第4.344.157号
に示すタイマー110からチップ上で発生される。タイ
マー110はリフレッシュ命令を少くとも(4ミリ秒)
×(1/256)=16マイクロ秒ごとに1度発生する
。このリフレッシュ命令は前にチップ外のリフレッシュ
要求で説明したのと同様にマルチプレクス回路109Φ
S及びInc命令をアクティブにする。ビデオのような
最も使用されるシステム内のレジスタ20を介した直列
I10では、常に順番に並ぶ一連の行にアクセスする必
要がある。故に、第8図に示すようはチップ上の256
のうちの1つのカウンタ111が使用されると直列アク
セスを行う為にマイクロコンピュータ8からの行アドレ
スを与える必要性をなくすことができる。サンプルレー
トが充分に高いものであれば、これは、リフレッシュカ
ウンタ108と同じ機能を行う。
即ち、リフレッシュの為の別個のカウンタを設ける必要
がないので1つだけカウンタが必要となる。
がないので1つだけカウンタが必要となる。
第8図に示す通り、しかしカウンタ111は、SS命令
が発生する時はいつでもマルチプレクス回路109に対
し行アドレスを発生しくW信号に応じて)直列読出し又
は書込みを開始し、故に並列アクセスの為だけにRAS
及びCAS に使用されるようにしてもよい。カウンタ
108は自動的にインクレメントされるので、アクティ
ブされる度ごとにマルチブレクス109にアドレスを発
生し、カウンタ:ままたインクレメントされるので次の
要求によって次の一連の行アドレスが発生される。
が発生する時はいつでもマルチプレクス回路109に対
し行アドレスを発生しくW信号に応じて)直列読出し又
は書込みを開始し、故に並列アクセスの為だけにRAS
及びCAS に使用されるようにしてもよい。カウンタ
108は自動的にインクレメントされるので、アクティ
ブされる度ごとにマルチブレクス109にアドレスを発
生し、カウンタ:ままたインクレメントされるので次の
要求によって次の一連の行アドレスが発生される。
本発明の他の特徴はシフトクロックΦが、マイクロコン
ピュータ8とは別に発生されることである。第8図に示
す通り、クロック発生回路113はシフトクロックΦを
発生する為に使用される。
ピュータ8とは別に発生されることである。第8図に示
す通り、クロック発生回路113はシフトクロックΦを
発生する為に使用される。
このクロック:ま分割回路114で128に分割され、
行アドレスカウンタ111への入力を発生しさらにクロ
ック回路30への入力も発生し128Φサイクルの終わ
る度ごとに直列読出しを開始する。Φ発生回路113及
び128で分割する回路114は、第8図で示す通りチ
ップ外にあるが或は選択的にアレイ10といっしょにチ
ップ上に作ることもできる。レジスタ20及び回線19
を介するアレイ10への直列アクセス及び並列アクセス
は非同期であることに注意してほしい。即ち、Φ発生回
路113はマイクロコンピュータ8のクロックと同期さ
せる必要はないがその代わり第1図のビデオディスプレ
イ1又は第7図の受信器105からのビデオ信号106
とは同期されている。
行アドレスカウンタ111への入力を発生しさらにクロ
ック回路30への入力も発生し128Φサイクルの終わ
る度ごとに直列読出しを開始する。Φ発生回路113及
び128で分割する回路114は、第8図で示す通りチ
ップ外にあるが或は選択的にアレイ10といっしょにチ
ップ上に作ることもできる。レジスタ20及び回線19
を介するアレイ10への直列アクセス及び並列アクセス
は非同期であることに注意してほしい。即ち、Φ発生回
路113はマイクロコンピュータ8のクロックと同期さ
せる必要はないがその代わり第1図のビデオディスプレ
イ1又は第7図の受信器105からのビデオ信号106
とは同期されている。
第7図の実施例の示すこれらの特徴と直列入力とを育利
に利用するシステムは、例えばゲーム、教育機農、又は
カタログオーダー等に適した機械と人がt目星に連絡可
能デ;ホームテレビに用いることができる。即ち背景を
示すビデオデータ;ま、ケーブル又)まV[]Rから直
列入力22を介し接続され、使用者’、i (1/’0
81によって接続されるキーボード、操作管、その池同
様の装置を使って)自分の入力をマイクロコンピュータ
8を介し背景であるビデオデータの上に重ねて自分の入
力を入力し、その拮果使用者の入力を含むビデオデータ
が回線2を介し画面1上に与えられる。この同じビデオ
データ又は選択例ではし)ろいろ加えられたデータのみ
がケーブル又は無線通信によってデータ入力者のもとへ
送り返されてきてカタログオーダーやケーブルでの銀行
取引又は教育用テストの採点等のような応用に使用され
る。
に利用するシステムは、例えばゲーム、教育機農、又は
カタログオーダー等に適した機械と人がt目星に連絡可
能デ;ホームテレビに用いることができる。即ち背景を
示すビデオデータ;ま、ケーブル又)まV[]Rから直
列入力22を介し接続され、使用者’、i (1/’0
81によって接続されるキーボード、操作管、その池同
様の装置を使って)自分の入力をマイクロコンピュータ
8を介し背景であるビデオデータの上に重ねて自分の入
力を入力し、その拮果使用者の入力を含むビデオデータ
が回線2を介し画面1上に与えられる。この同じビデオ
データ又は選択例ではし)ろいろ加えられたデータのみ
がケーブル又は無線通信によってデータ入力者のもとへ
送り返されてきてカタログオーダーやケーブルでの銀行
取引又は教育用テストの採点等のような応用に使用され
る。
本発明の主旨は、ビデオ以外の通信システムにも有効で
ある。例えば、多重音声(5話による)又;まデジタル
データがマイクロ彼又:まファイバー万ブティンクス匿
達チアンネルを介し非常に高いピントレートで直列で転
送される。このデータは第7図の回線2又:ま回線10
6内の直列データとフォーマットが同様である。従って
、上記で説明したメモリ装置5はこの形式のデータを処
理する上で非常に有効である。データは直列のシーケン
シャル)こアドレスされる (自動インクレメントする
)ボートを介し通信リンクかろメそり5内へと書込まれ
、及びl又はこのポートによってメモリ5から通信リン
クへと読み出される。即ち、メモリ5及びマイクロコン
ピュータ8は受信器、送信器、アレイ回路又はラジオ送
受信器の一部として横絞することができる。1度メモリ
5内のアレイ10に入ると、データはマイクロコンピュ
ータ8によって並列にランダム形式でアクセスされ、エ
ラー検出及び訂正アルゴリズム、又は種々のチアンネル
のデマルチプレクス又はマルチプレクスの実行又は選局
や暗号化又は解読、地方局のネントワークへのフォーマ
ットの変換及びこれと同様の処理の実行によって電話シ
ステムの為の0/A又はA/D変換装置で利用される。
ある。例えば、多重音声(5話による)又;まデジタル
データがマイクロ彼又:まファイバー万ブティンクス匿
達チアンネルを介し非常に高いピントレートで直列で転
送される。このデータは第7図の回線2又:ま回線10
6内の直列データとフォーマットが同様である。従って
、上記で説明したメモリ装置5はこの形式のデータを処
理する上で非常に有効である。データは直列のシーケン
シャル)こアドレスされる (自動インクレメントする
)ボートを介し通信リンクかろメそり5内へと書込まれ
、及びl又はこのポートによってメモリ5から通信リン
クへと読み出される。即ち、メモリ5及びマイクロコン
ピュータ8は受信器、送信器、アレイ回路又はラジオ送
受信器の一部として横絞することができる。1度メモリ
5内のアレイ10に入ると、データはマイクロコンピュ
ータ8によって並列にランダム形式でアクセスされ、エ
ラー検出及び訂正アルゴリズム、又は種々のチアンネル
のデマルチプレクス又はマルチプレクスの実行又は選局
や暗号化又は解読、地方局のネントワークへのフォーマ
ットの変換及びこれと同様の処理の実行によって電話シ
ステムの為の0/A又はA/D変換装置で利用される。
本発明の主旨は、他に、バルク記憶の為に磁気ディスク
を使うマイクロコンピュータシステム内で使用される。
を使うマイクロコンピュータシステム内で使用される。
例えば、ウィンチエスタ−ディスクと呼ばれるもの(ま
、第7図のビデオデータレートと同様の信子メガビット
毎秒というビットレートて直列にアクセスされる数メガ
ビットの容量を提供できる。プログラムは64にバイト
又1t128にバイトという大規模ブロックでディスク
からメモリ5ヘダウンロードされ、次に与えられたタス
クが完了するか又は、割込みが発生するまでマイクロコ
ンピュータがメモリ5からの命令を実行する。次のブロ
ックが入力22を介しメモリ5に書込まれる一方、メモ
リ5の内容が読み出されたり線2によってディスク記憶
容量へと送信することもできる。
、第7図のビデオデータレートと同様の信子メガビット
毎秒というビットレートて直列にアクセスされる数メガ
ビットの容量を提供できる。プログラムは64にバイト
又1t128にバイトという大規模ブロックでディスク
からメモリ5ヘダウンロードされ、次に与えられたタス
クが完了するか又は、割込みが発生するまでマイクロコ
ンピュータがメモリ5からの命令を実行する。次のブロ
ックが入力22を介しメモリ5に書込まれる一方、メモ
リ5の内容が読み出されたり線2によってディスク記憶
容量へと送信することもできる。
故に、直列アクセスを加えることによって並列アクセス
の能力がまったく低下しない向上された解像度を持つデ
ィスプレイに適したデュアルポート半導体装置を提供す
る二とができる。汎用MOSダイナミックRA !、1
を利用するのでコストも安く大量生産も可能である。
の能力がまったく低下しない向上された解像度を持つデ
ィスプレイに適したデュアルポート半導体装置を提供す
る二とができる。汎用MOSダイナミックRA !、1
を利用するのでコストも安く大量生産も可能である。
本発明は特定の実施例:二関し説明してきたがこの説明
は構成の限定を意図するものではない。ここに説明した
実施例の種々の改変、及び本発明の他の実施例は、この
説明を参照すると、当業者には明らかであろう。故に添
付特許請求の範囲は本発明の真の主旨の中に含まれるこ
のようないずれ第1図は、本発明の一実施例に従ったビ
デオディスプレイシステムの電気ブロック図である。
は構成の限定を意図するものではない。ここに説明した
実施例の種々の改変、及び本発明の他の実施例は、この
説明を参照すると、当業者には明らかであろう。故に添
付特許請求の範囲は本発明の真の主旨の中に含まれるこ
のようないずれ第1図は、本発明の一実施例に従ったビ
デオディスプレイシステムの電気ブロック図である。
第2図は、第1図のシステムで使用される並列及び直列
アクセスという本発明の特徴を用いた半導体メモリ装置
の電気ブロック図である。
アクセスという本発明の特徴を用いた半導体メモリ装置
の電気ブロック図である。
第3A図及び第3B図は、第2図の装置の様々な部分に
おける時間に対する電圧又は時間に対するその他の条件
を表わすグラフである。
おける時間に対する電圧又は時間に対するその他の条件
を表わすグラフである。
第4図は、第2図の装置内のセルアレイの電気的概略図
である。
である。
第5図は、第1図のシステムで使用されるマイクロコン
ビ二−タ装置を示す電気的ブロック図である。
ビ二−タ装置を示す電気的ブロック図である。
第6図;ま、本発明の他の実施例を示す第1図に反応す
るビデオディスプレイメモリふの電気的ブロック図であ
る。
るビデオディスプレイメモリふの電気的ブロック図であ
る。
箒7図は、本発明の他の実施例に従い第1図に対応する
ビデオディスプレイシステムを示す電気的ブロック図で
ある。
ビデオディスプレイシステムを示す電気的ブロック図で
ある。
第8図は、本発明の他の実施例に従い第2図に対応する
ビデオディスプレイメモリを示す電気的ブロック図であ
る。
ビデオディスプレイメモリを示す電気的ブロック図であ
る。
Claims (3)
- (1)ディスプレイに取り出された直列データに応答し
てビデオイメージを発生するディスプレイと、 直列データ源に応答してビデオ信号が作られる直列デー
タ源と、 直列と並列のデータアクセスポートから成るメモリであ
って、一方のポートは前記直列データ源が直列レジスタ
に供給され、直列レジスタから前記ディスプレイに取り
出される前記直列データが与えられる直列レジスタを有
し、他方のポートはマイクロプロセッサによってメモリ
に並列アクセスを与えるメモリ、 からなる電子システムであって、 それにより、前記直列データ源が前記直列レジスタを介
してメモリロケーションに入力され、前記並列ポートを
介して前記マイクロプロセッサによって、前記メモリ内
で処理され、そしてそれに応じて前記ビデオイメージを
前記ディスプレイに発生する前記直列レジスタを介して
前記メモリから出力されることを特徴とする電子システ
ム。 - (2)前記プロセッサは前記直列データ源にテキストま
たはグラフィックを加え、それに応じてビデオ信号が作
られることを特徴とする請求項1に記載の電子システム
。 - (3)直列データ源に応じてビデオ信号が作られる直列
データ源はビデオ受信機或いはビデオテープ機器によっ
て供給され、前記プロセッサは前記ラスタ走査ディスプ
レイの表示前の前記ビデオ受信機或いはテープ機器から
のビデオを増強し、修正することを特徴とする請求項1
に記載の電子システム。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US427236 | 1982-09-29 | ||
US06/427,236 US4562435A (en) | 1982-09-29 | 1982-09-29 | Video display system using serial/parallel access memories |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP18179383A Division JPH06100895B2 (ja) | 1982-09-29 | 1983-09-29 | 電子装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03184083A true JPH03184083A (ja) | 1991-08-12 |
Family
ID=23694027
Family Applications (8)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP18179383A Expired - Lifetime JPH06100895B2 (ja) | 1982-09-29 | 1983-09-29 | 電子装置 |
JP2210139A Pending JPH03184083A (ja) | 1982-09-29 | 1990-08-08 | 電子システム |
JP21013890A Expired - Lifetime JPH06100897B2 (ja) | 1982-09-29 | 1990-08-08 | 電子装置 |
JP21013690A Expired - Lifetime JPH06100896B2 (ja) | 1982-09-29 | 1990-08-08 | 電子装置 |
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