JPH03184083A - 電子システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の背景 本発明は、ビデオデータの記憶の為のビア）マツピング
されたメモリを使うビデオシステムに関し、さらに詳し
く；マ、直列と並列１両方のアクセスが可能なＭＯＳラ
ンダムアクセス形式読出し／書込みメモリ装置を使うビ
デオディスプレイ又はそれと同様の装置内で使用される
半導体メモリ装置に関する。

ビデオディスプレイは、ワードプロセッサ、ホームコン
ピュータ、ヒ゛ジネスコンピュータ及びターミナル等こ
れと同様の装置のような広範囲のマイクロコンビ二一夕
に基づくシステムで使用されている。このようなシステ
ムの典型的な仕様装備の中のビデオ画面上に表示される
データはビデオメモリから読出される。ビデオメモリは
ビットマツピングされ、即ちメモリアレイ内に記憶され
るデータと（画素と呼ばれる）画面上の目で見ることの
できる点との間の一対一対応を含んでいる。

メモリは特にカラービデオの場合には非常に大規模なも
のでなくてはたらず、ビデオデータへのアクセスレート
は、２０！、ｌＨｚ又はそれ以上の速度で非常に高速で
ある必要がある。更に有効期間のほぼ何分の１かの期間
に更新を行えるようにマイクロコンピュータは、メモリ
にアクセスしなければならずメモリの操作速度に関する
要請をさらにきびしくしている。速度に関する要請は、
バイポーラ又は、スタティックＭＯ３ＲＡＭを使うこと
によって満足することができるであろうがこれらの装置
は、コスト高でビット密度が低い為システム自体の大き
さ及び複雑製が増し、システムのコストは高くなってし
まう。

ワントランジスタダイナミックセルを使うＮチャンネル
シリコアゲ−４ＭＯ３型メモリ装置では、セルのサイズ
を最少にすることができ、ビット密度を上げ、コストを
低減することができる。故にこれらは、コンピュータや
デジタル装置に最も広範囲ｊこ使用されている。このよ
うな装置を非常に大量に生産することによって、「ラー
ニングカーブ」の法則に従いコストは低下の一途をたど
り、生産量の増加に伴いこのコストの低下現象が続く傾
向にある。さらに、描線の解像度やその他の工程技術が
改良されたことが要因となってビット密度（ま、装置あ
たり最近１０年間でＩＫから４Ｋまでの増加を実現する
ことができた。今日では１６Ｋから６４にビットの装置
が大量生産され２５６にビア）又は１メガビツトの装置
が設計されている。ＭＯＳダイナミックＲＡＭ　はバイ
ポーラやスタティックＭＯ３ＲＡＭに比べ比較的アクセ
スタイムが低速であるが現在の生産のすう勢では高速ダ
イナミックＲＡ　’Ｊは、通常歩留りが低く故に最も高
価である。

直列ポートを持つダイナミックＲＡＭ装置は、Ｇ。

Ｒ０！、Ｉｏｈａｎ　Ｒａｏに付与された米国特許第４
．３４７．５８７号、Ｄｏｎａｌｄ　Ｊ、　Ｒｅｄｗｉ
ｎｅ、　Ｌｉｏｎｅｌ　Ｓ、Ｗｈｉｔｅ及びＧ。

Ｒ，！、Ｉｏｈａｎ　Ｒａｏに付与された米国特許第４
．２８１．４０１号及σ第４．３３０．８５２号、及び
Ｄｏｎａｌｄ　Ｊ、Ｒｅｄｗｉｎｅに付与された米国特
許第４．３２２．６３５号及び第４，３２１、６９５号
に開示されている。これらは全てテキサス・インスッル
メンツに譲渡されている。これらの装置：′！、米国特
許第４．２３９．９９３号に説明される広範囲に使用さ
れている６４にビット「バイｌ」ダイナミックＲＡＭ装
置と構造が同様であるが直列Ｉ１０の為に２５６ビツト
直列シフトレジスタが加えられている。

本発明の第１の目的は、基本的な設定と同じ凡用ＭＯＳ
ダイナミックＲＡＭに追加のシーケンシャル直列アクセ
ス機能を加えたものを使って性能を落とさずに従来の並
列ランダムアクセス機能も保持し、大量生産による経済
性も持ちＭＯＳ　ＤＲＡＭの設計にお）する改良も行わ
れる一方で、高い解像度のカラービデオディスプレイに
必要とされる高いビットレート性能を満足させるビデオ
ディスプレイのようなシステム内で使用する為のデュア
ルポート半導体メモリ装置を提供することである。本発
明の第２の目的は、コストが低く大量生産に適していて
ビデオディスプレイシステムのような応用に特に適して
いるこの改良された直列／並列形式のメモリ装置内での
アクセスを提供することである。

発明の概要 本発明の実施例に従うとビデオディスプレイシステムは
、ビットマツピングされたビデオ情報を高速クロックレ
ートで直列読出しする為にアクセスされ且つ表示すべき
情報を発生し、更新する為に並列にアクセスされるビデ
オデータを記憶する為のメモリ装置を使用する。マイク
ロコンピュータによるメモリへの並列アクセスは、直列
ビデオデータがクロック出力される一方で発生するので
、マイクロコンピュータＩ１０とビデオ出力との対立は
非常にわずかの量ですむ。直列レジスタがつけ加えられ
たダイナミックＭＯ３ＲＡ？４がこのデ二アルポートメ
モリを提供する。

特定の実施例に関する説明 第１図を参照すると、本発明の第１実施例であるデュア
ルポート、ビットマツピングメモリ装置を使うビデオデ
ィスプレイシステムが図示されている。従来のラスター
走査ＣＲＴ形式のビデオディスプレイ１が使用され、こ
のディスプレイに対するビデオ信号入力２は、約２０Ｍ
Ｈｚ又はそれ以上のビットレートのビット直列データか
ら絞る。標準のテレビ信号は、毎秒６０フレームを提供
し、とびこし走査で各フレームごとに５１２の走査線を
提供し、各々の走査線は、数百の点又は画素から成ると
考えることができる。これらの数のデータの発生は２０
ＭＨｚのオーダーで行われる。黒白画像に対しては、各
々の点は、単純な白又は黒の表示の為に要する１ビツト
から１６の濃淡の灰色を表示する為に要するだいたい４
ビツトまでによって規定される。色を示す為には、３又
は４ストリーム又はブレーンのデータが必要でたとえ比
較的簡単なディスプレイの場合でも画素１つに対して少
なくとも１バイト（＝８ビット）のデータを必要とする
。縦横走査及び同期回路３及びビデオ信号形成回路４は
この発明の一部ではＩヨ＜、ここでは説明しないが、必
要とされる完全ｔ；テレビモニター又は受信器がディス
プレイｌと共働していると仮定する。入力２の上のビデ
オデータは後で説明するビットマツピングビデオメモリ
５かう受けとったものであり、このメモリは、２つのレ
ベルを持つ白黒ディスプレイのような簡単な例の場合に
；ま、ビデオ画面１上の対応する各々のビットに対し１
ビツトを有している。メモリ５は、直列ポート２の他に
「並列」ポート６を有していて、このポート６は、マイ
クロコンピュータ（又はマイクロプロセッサ〉８の多重
アドレス／ブーツ入力／出カバスフに接続される。メモ
リ５は、バス７上のアドレスを受けとって直列ポート２
の為のアドレスを規定し、並列ポート６を介したメモリ
への書込み（又はメモリからの読出し）を行う為のアド
レスも規定している。マイクロコンピュータ８をメモリ
５に接続する制御バス９は、基礎クロック周期φを提供
している。このクロック周期φは、直列ビデオデータを
回線２の上にクロック出力させ、メモリ装置及びマイク
ロコンビ二一夕の特徴に従って必要とされるアドレスラ
ッチ、邪、蕩、直列選択、書込み可能等といったメモリ
制御信号も出力させている。

メモリ５は、メモリセルの行列から収りビデオディスプ
レイｌのサイズ及σ形式と選択したメモリの形式とに従
って区分されたメモリアレイｌＯを有している。即ち、
標準の２つのレベルを持つ白黒テレビラスフ走査には、
完全な１フレーム当たり約５１２Ｘ５１２又は２５６に
ビットのメモリが必要とされるので、６４にメモリ装置
が使用される場合メモリ５を構成する為には４つ必要と
なる。これら４つのメモリは、回線２上に交互に２５６
ビツトのブロックに対する出力を接続しているが或いは
他の形式も適宜に使うことができる。

解像度の低い白黒ディスプレイは、たった１つの６４に
メモリアレイを使用し２５６Ｘ２５６の画素を提供して
いる。

第１図のシステムで使用されるメモリ装置５の一例を第
２図に示す。これは、ＭｃＡｌｅｘａｎｄｅｒ。

Ｗｈｉｔｅ、及びＲａｏに付与され、テキサス・インス
ッルメンツに譲渡された米国特許第４．２３９．９９３
号に示すワントランジスタ型セルを使った６４にピッ）
　ＭＯＳダイナミック読出し／書込みメモリであってこ
れに直列レジスタが加え与れていて、ランダムアクセス
部分はこの実施例ではバイトの規模になっていて典型的
８ビツトマイクロコンピユータ８に適合させである。

以下で説明する通り、例えば８チツプを含むようにメモ
リが区分される場合価々の装置はＸｌメモリであってこ
れらの８つの部分は、マイクロコンピュータによってア
クセスされるように並列して接続される。Ｘ４メモリの
ような他の区分方法も用いることはできる。

第２図のメモリ装置は、典型的に全ての装置が２４本の
ビン又は端子を持つｍｌのデュアルインラインパッケー
ジ内に通常搭載される約１／３０スクエアインチ（約０
．２Ｎｃｍ）のサイズの１つのシリコンチップに含まれ
るＮチャンネル自己整合シリコンゲートニ重ポリシリコ
ン層ＭＯ３技術で形成される。この例では、装置は２５
６の行及び２５６の列から成る通例のパターンに配置さ
れ、各々が３２７６８個のセルを含む２つの半分部分２
０ａ、２０ｂに三等分されたアレイを有している。２５
６本の行又はＸ線のうち、アレイの半分部分１０ａに１
２８本、もう半分の部分１０ｂに１２８本が存在する。

２５６本の列又はＹ線はアレイのそれぞれの半分部分１
０ａ及び１０ｂに半分が割り当てられるように三等分さ
れる。アレイの中央には　２５６のセンス増幅器１１が
ある。

これらは、Ｗｈｉｔｅ、　ＭｃＡｄａｍｓ及びＲｅｄｗ
ｉｎｅ　に付与し、これもテキサス・インスソルメンツ
に譲渡された上記米国特許第４．２３９．９９３号又は
米国特許第４，０８１．７０１号に開示された発明に従
って作った差動形式双安定回路である。各々のセンス増
幅器は、列線の中央に接続されるので、１２８のメモリ
セルは半分の列線によってそれぞれの側の各々のセンス
増幅器に接続される。チップはただ１つの５Ｖ７４ＲＶ
ｄｄ及び接地端子Ｖｓｓのみを必要とする。

三等分された行又は、Ｘアドレスデコーダ１２は、１６
本の回線１３によって８つのアドレスバッファ又はラッ
チ回路１４に接続される。バッファ１４は、Ｒｅｅｓｅ
、　Ｗｈｉｔｅ及びＭＣ，Ａ１ｅＸａｎｄｅｒ付与され
テキサス・インスツルメンツに譲渡された米国特許第４
．２８８．７０６号に開示される発明に従って形成され
ている。８つのアドレス入力端子１５によって８ビツト
×アドレスがアドレスバッファ■４の入力に与えられる
。Ｘデコーダ１２は、バス７ヲ介しマイクロコンピュー
タ８から受けとった入力端子上の８ビツトアドレスによ
って規定される２５６本の行線のいずれか１本を選択す
る機能を行う。

列アドレスも入力ピン１５で受けとられ、列アドレスラ
ッチ１６の中でラッチされる。バイト規模のランダムア
クセスデータ入力／出力に関しては、マイクロコンピュ
ータは、いくつかあるチップの中のいずれかを選択する
為に追加の列アドレスビットを出力するが、列アドレス
ビットは５つのみ必要とされる。これらのチップは、従
来構造のチップ選択デコーダによって制御されている。

列アドレスラッチ１６の出力は回線１７によってアレイ
の中央にあるデコーダ１８に接続され、２５６本の列線
のうち８本を選択し８本の回線１９上ｉニバイト規模の
入力／出力を発生する。ダミーセル（図示せず）は、通
常の実装方法通りに各々のセンス増幅器の各側に含まれ
る。

故；二上記で説明した通り、メモリ装置は、バイト規模
又はその他の並列アクセスが可能な形式の標準のダイナ
ミックＲＡ　’、Ｉ　と同様である。しかしながら本発
明に従うと、単１ビット又はバイト規模のランダムアク
セスに加えて直列の入力／出力が可能である。２つ別々
の半分部分２０ａ及び２０ｂに三等分された２５６ビツ
ト直列シフトレジスタ２０を利用し半分部分はそれぞれ
アレイ１０の相対する両側に位置される。シフトレジス
タ２０は、一方の側の１２８の転送ゲート２１ａ又は、
他方の側の同数の転送ゲー）２１ｂによって読出しサイ
クルにはアレイｌＯの列線からロードされ、書込みサイ
クルには列線にロードする。

（これは、第１図に示す最も簡単な応用例には必要ない
。）直列書込みの為の装置へのデータ入力は、マルチプ
レクス回路２３を介しシフトレジスタの半分部分の入力
２４ａ及び２４ｂに接続されるデータ入力端子２２から
行われる。データは、回線２５ａ、２５ｂからデータ出
力マルチプレクス回路２６、バッファ及びデータ出力端
子２７を通ってレジスタの半分部分２０ａ、２０ｂから
直列に読出される。シフトレジスタ２０ａｌぴ２０ｂは
、クロックΦによって操作され、クロックφは、各々の
クロックサイクルに対し２段を持つレジスタの段を通し
ビットをシフトする為に使用される。読出し操作の為に
、２５６ビツトの三等分したレジスタ２０ａ１２０ｂか
ら２５６ビツトを出力するには１２８サイクルのクロッ
クΦの期間だけですむ。ゲー）２１ａ、２１ｂに制御信
号ΦＴが与えられると、２５６ビツトのシフトレジスタ
とアレイの半分部分１０ａ、１０ｂ内の２５６本の列線
とが接続される。直列書込み操作では、）（Ｗによって
（ラッチ１４内のアドレスによって選択された〉　１本
の行線がアクティブにされ、この行のメモリセルの中ヘ
データが書込まれた後でセンス増幅器１１は、ΦＴの後
に発生するΦＳによって操作され、列線をフル論理レベ
ルにセットする。直列読出しサイクルは入力１５上のア
ドレスによって開始する。このアドレスは、解読され２
５６本のＸ又は行アドレス線（及び反対側のダミーセル
〉をアクティブにする。センス増幅器１１は次にΦＳク
ロックによってアクティブとなり列線をフル論理レベル
にセットし、さらにΦＴによってアクティブにされた転
送ゲート２１ａ及び２１ｂは２５６ビツトを選択した行
線から対応するシフトレジスタの半分部分２０ａ、２０
ｂへと移動させる。次にシフトクロックΦが与えられ、
２５６ビツトは各クロックサイクルごとに２段で処理を
行うマルチプレクス回路２６を介し直列形式で出力ピン
２７上に移動され、故に１２８クロツクΦサイクルを必
要とする。出力ピン２７は第１図のビデオ入力２に接続
される。

第３Ａ図のａに示す行アドレスストロ−１品が制御入力
２８に与えられるとき、Ｘアドレスが入力１５に現われ
なくてはならない。第３Ａ図のｂに示す列アドレススト
ローブ５否、及び読出シ／書込み制御Ｗは、装置：二ラ
ンダム並列アクセスを行うその他の制御信号２８である
。これらの入力は、クロック発生及び制御回路３０に与
えられる。回路３０は装置の種々の部分の操作を規定す
るいくつかのクロック及び制御信号を発生する。

例えば、第３Ａ図のａに示す通りＲＡＳが低レベルにな
るとＲＡＳから得られるこれらのクロックはバッファ１
４を、その時入力１５に現われる８ビツトを受は入れ、
ラッチさせる。行アドレスは、第３Ａ図のＣで示す期間
中、有効な状態でなくてはならない。直列アクセスは入
力２９上のｙ）直列選択命令によって制御される。直列
読出し操作では、第３Ａ図のｂに示す期間中７丁はアク
ティブロー（低レベル〉になりＷ信号は高レベルになり
、端子２７上のデータ出力は第３Ａ図のｄに示す１２８
サイクルの期間の間発生する。直列書込みの操作の間、
第３Ａ図のｂに示す通り丁１及びＷ信号は、アクティブ
ロー（低レベル）でなくてはならず第３Ａ図のｅに示す
通り、前の１２８サイクルの期間の間データ入力ビット
は、有効でなくて：まならｔい。行アドレスが入力１６
に発生し旅が低レベルになる度ごとにリフレッシュが起
こる。故に、シフトレジスタの半分部分２０ａ及σ２０
ｂがデータ入力ピン２７を通って読み出されるときの１
２８サイクルの間、新しい行アドレスをＲＡＳ信号とい
っしょにチップ５内にロードすることによってリフレッ
シュを起こすことができる。シフトレジスタ２０ａ及び
２０ｂの動作は、ΦＴが発生しない限り、妨げられるこ
とはない。

転送命令ΦＴは、ＳＳによって制御される。シフトレジ
スタの半分部分２０ａ及び２０ｂでは、データがシフト
して出てゆく一方、直列するデータがシフトしながら入
力されてくるので読出し操作が開始された直後も書込み
操作を始めることができる。第１図のシステムでは必要
とされないが、この特徴は他の実施例に関し重要である
。

第３Ｂ図のｊからｑのタイミング表で示す通り、並列ア
クセスは発生する。これらの図は、第３Ａ図のａ−ｉに
比較し、時間の尺度が拡大されている点に注意しなくて
はなとない。入力２８に行アドレスストローブ信号ｍが
与えられる時、入力１５には、Ｘアドレスが存在してい
なければならない。同様にもう一方の入力２８に列アド
レスストローブ信号ＣＡＳが与えられる間は、Ｙ又は列
アドレスが入力１５に現れなくてはならない。入力２８
にある読出し書込み制御信号Ｗは、並列するアクセスを
行う為の他の制御信号である。爾が第３Ｂ図のｊで示す
通り低レベルになる時、□から作り出されたクロックに
よって、バッファ１４は、入力線１５にその時現われる
８　ＴＴＬレベルビットを受は入れ、ラッチするように
なる。第３Ｂ図のｋで示すように軒が低レベルになる時
は、ついで回路３０でクロックが発生され、これによっ
てバッファ１６は入力１５上のＴＴＬレベルＹアドレス
をラッチする。第３Ｂ図のｍで示す期間の間荷及び列ア
ドレスは有効でなくてはならないＣ続出しサイクルに関
しては、入力２９上のＷ信号は、第３Ｂ図のｎに示す期
間の間高レベルにあって、端子１９に存在する出力は、
第３Ｂ図のＱに示す時間の有効となる。書込みサイクル
についで：ま、第３Ｂ図のｐで示す期間Ｗ信号は低レベ
ルでなくてはならず、第３Ｂ図のｑに示す期間の間、端
子１９上のデータ入力ビットは、有効でなくてはならた
い。

行アドレスは、次にくる各々のアクセスによって１づつ
インクレメントされるので、端子２２．２７及びシフト
レジスタ２０を介する直列アクセスは、通常ひき続き連
続している。ビデオデータは、次から次へと続く２５６
ビツトの直列ブロックからなる連続するストリーム（流
れ）であるので、ΦＴ転送りロックが発生した後の直列
アクセスの為の次のアドレスは、常に最後の行アドレス
に１を加えたものになる。最も簡単な実施例では、マイ
クロコンピュータ８が、直列読出しの為の行アドレスを
送っているので、各々の直列読出し命令が発生した後で
マイクロコンピュータ内のアドレスカウンタは、インク
レメントされる。この機能は以下で説明する通り第２図
のチップ上で行われる。これに対し、端子１９を介して
の並列アクセスは順番にではなくランダムに行われ、ア
ドレスはマイクロコンピュータ８内で発生されなければ
ならない。

第４図では、第２の装置に関するセルアレイ１０の一部
及び共働するシフトレジスタ段２０ａ及び２０ｂが概略
図で示されている。アレイの中央に位置された４つの２
５６の同一のセンス増幅器１１は、半分の４本の列線３
８ａ及び３８ｂに接続され、図示されている。各々の半
分の列線３８ａ又は３８ｂには、容量素子４０及びトラ
ンジスタ４１を持つ１２８のワントランジスタセルが接
続される。このセルはＣ−ＫＫｏｕに付与されテキサス
・インクレメントに譲渡された米国特許第４．２０４．
０９２号又は米国特許第４．０１２．７５７号に開示さ
れる形式のものである。行線４３は、行デコーダ１２の
出力線であって各々の行に含まれる全てのトランジスタ
のゲートに接続される。アレイの中には２５６の同一の
行線４３がある。各々の半分の列線３８ａ又は３８ｂに
は、図示されていないが従来の形式のダミーセルが接続
される。

Ｘｗ　（Ｘ書込み）アドレスが左側のアレイの半分部分
１０ａの中の回線４３のうちの１本を選択する時、これ
と共働するトランジスタ４１がオンになり、この選択さ
れたセルの為の容量素子４０を半分の列線３８ａに接続
する。一方、同時にこの選択された線の反対側にあるダ
ミーセルがアクティブになり、ダミー容量素子を半分の
列線３８ｂに接続する。

直列Ｉ１０　レジスタ２０ａ及び２０ｂはセルアレイの
反対側に位置されるシフトレジスタ段５０ａ又は５０ｂ
から構成される。各々の段の入力５１は、通常の方法で
次にくる段の出力５２を受けとるように接続される。レ
ジスタは、チップ外部から与えられるクロックΦから生
まれた２相のクロックΦ１、Φ２と遅延されたクロック
Φｌｄ及びΦ２ｄで操作される。即ち、クロックΦは、
反対の位相のもう１つのクロックを発生する為に使用す
る。各々のこれらクロックは遅延クロックを発生する為
に使用される。第１段５０ａ又は５０ｂの入力２４ａ又
は２４ｂは、データ入カマルチブレクス回路２３から接
続され、最終段５０ａ及び５０ｂからの出力は、データ
出力マルチプレクス回路２６に与えられる。転送ゲー）
２１ａ、２１ｂは、半分の列線３８ａ又は３８ｂとシフ
トレジスタ段５０ａ又は５０ｂとの間を直列に接続する
ソースからドレインへの電気的パスを持つ２５６の同一
のトランジスタから構成される。トランジスタ５３のゲ
ートは回線５４によってΦＴのソースに接続される。

シフトレジスタの段５０ａ又は５０ｂは、Ｄｏｎａｌｄ
　Ｊ、　Ｒｅｄｗｉｎｅ　ニ付与され、テキサス・イン
スツルメンツに譲渡された米国特許第４．３２２．６３
５号に開示される雑音限界が向上され、高速性能を持つ
四位相ダイナミックラジオレス（比率の少い）形式であ
る。この形式のシフトレジスタ段は、最小のサイズのト
ランジスタを用い、低電力消費でさらに高いレートでク
ロックされることが可能である。各々のレジスタ段５０
ａ又は５０ｂは第１及び第２のインバータートランジス
タ５５．５６といっしょになった各々のインバーターの
為のクロックロードトランジスタ５７又は５８から構成
される。転送トランジスタ５９又は６０が各々のインバ
ーターを次のインバーターに接続している。

負荷装置５７．５８のドレインは÷Ｖｄｄになり、イン
バータートランジスタ５５及び５６のソースは、回線６
１及び６２上に与えられたΦ１又はΦ２に接続される。

各段の操作は、第３Ａ図のｆｌからＴ４に示すＴ、から
Ｔ４の時間を４つ別々の瞬間に分けた各々の瞬間におけ
る回路の条件を調べることによって理解される。時間Ｔ
ＩにではΦ１及びΦ１ｄは高レベルであり、一方Φ２及
びΦ２ｄは低レベルである。この時間は、トランジスタ
５７．５９がオンになっていて、ノード６３．６４が高
レベルまで充電されている、条件が定まってないプレチ
ャージ期間である。この時間の間トランジスタ５８．６
０は、オフであり故にレジスタ内のデータに応じて、ノ
ード５１及び５２は、高レベル又は低レベルのいずれか
となることになる。Φ２は低レベルでノード６４はプレ
チャージされるので、トランジスタ５６がオンになるこ
とによって、トランジスタ５６のソースは、そのソース
を通って放電され、低論理の状態またはＶｓｓまで戻る
。この動作によってトランジスタ５６のドレイン・チャ
ンネル及びソースを低論理状態まで下げられることてノ
ード６４に好ましい電荷蓄積条件が設定される。

時間Ｔ２では、Φ１は低論理となりΦ１ｄは、高論理の
ままであるので、この時間の間に、ノード６３及び６４
は充電される。入力ノード５１に、低レベルの電荷が存
在する場合、これらノード６３及び６４は高レベルのま
まであり、ノード５１に高レベルの電荷が蓄積されてい
る場合、これらノード６３．６４は、トランジスタ５５
を通ってＶｓｓ　（Φ１が低レベル）まで放電すること
によって低レベルになる。どちらの場合でも、入力５１
上のデータと逆のデータがノード６４に転送される。Φ
１ｄが低レベルになると、トランジスタ５９はオフにな
り、ノード６４上の電圧が絶縁され、時間Ｔ、へと移る
。全てのクロックは低レベルであり回路は、零条件に設
定されている。

時間Ｔ４では、Ｔ１の期間に最初の半分の段に対し発生
した期間と同様の後の半分の段に対する条件の設定され
ていないプレチャージ時間が開始し最終的結果は、Φ２
ｄの最後のデータの再び逆の状態を求めたものとなり、
出力５２上に現れる。

故に１ビツト又は１段の遅延時間には、Φ１とΦ１ｄの
組とΦ２とΦ２ｄの組を加えた期間が必要となる。

シフトレジスタ段は、アレイ１０の相対する両側の列線
３８ａ又は３８ｂの１本おきの線に接続される。三等分
にした配置の利点は隣りあう列線の間ではなく、１本お
いた列線同士の２本の線の間に接続する為に適するよう
に各段ごとに６個のトランジスタを設計するのはずっと
容易になるという点である。ここで示す形式のダイナミ
ックＲＡＭアレイ内の列線の間の間隔は、数ミクロンで
ある。シフトレジスタを構成する６つのトランジスタを
作る為の配置区域は、明らかにこの列線の間隔の２倍と
なり広くなる。

三等分されたシフトレジスタの半分部分５０ａ１５０ｂ
の両方をアレイの同じ側に位置し、半分をもう半分の上
部に配置することによっても同じ結果が得られる。偶数
ビットが全てアレイの一方の側に位置され、奇数ビット
が全て反対側に位置された第１図又は第３Ａ図反り第３
Ｂ図の配置は、センス増幅器の操作に最適なバランスを
持つ点で有利である。１９８２年３月２４日号のエレク
トロニクスの１３４頁に記載される折り重なる（フォー
ルデッド）ビットを使用するダイナミックＲＡ′Ａは、
アレイの同じ側にシフトレジスタの両方の半分部分を有
しているが、第４図と電気的に等価に１つおきの列線に
接続されている。

シフトレジスタ役を接続する為に使用されない時、その
使用されない側の各々の列線の先端には、ダミー転送ト
ランジスタ５３′が位置される。このことによってセン
ス増幅器１１に対する入力は電気的にも物理的にも均衡
が保たれさらに、ダさ一容量素子６７にも接続されこの
容量素子は、レジスタ２０ａ、２０ｂから送られてくる
電圧を検知する時に機能する。ΦＴ倍信号線５４上に現
れる時、両側の列線３８ａ、３８ｂには、両側にあるト
ランジスタ５３又は５３′の容量素子を通して、同量の
雑音が接続されるので、差動センス増幅器に入力が与え
〕れると雑音パルスは有効に取り消される。バランスを
とる為、ダミー容量素子（図示せず）と同一の容量素子
６７が段５０ａ又は５０ｂが検知される側と反対側の列
線に接続される。

一つおきのビットに接続する入力２４ａ、２４ｂを持つ
マルチプレクス回路２３は、Φ１ｄ及びΦ２ｄによって
駆動されるゲートを持つ１対のトランジスタ７０ａ、７
０ｂを有してｊ、）る。これらのトランジスタと直列に
接続するトランジスタ７１は、ゲート上に直列選択ＳＳ
をラッチしているのでデータだけが、マルチチップメモ
リ板肉の選択された単数又は複数のチップのシフトレジ
スタの中に転送される。直列データ出力マルチプレクス
回路２６は、トランジスタ７２ａ、？２ｂを有している
。これらのドレインにはΦｌ又はΦ２が接続され、これ
らのゲートには、最終段出力２５ａ又は２５ｂが接続さ
れる。論理ゲートの付いたトランジスタ７３ａ、７３ｂ
；ｔ、トランジスタ７２　ａ。

７２ｂの各々のゲートをそれらのそれぞれのソースに接
続する。Φ１１Φ２で駆動されることによって他が有効
になるとトランジスタ７１ａ、７１ｔ］は、短絡を起こ
し１の出力はＶｓｓにＩ：ってしまう。

ＳＵＲゲート７５は端子２７に出力を発生する。

直列データ入力又は直列データ出力の入出カレートは、
クロックレートΦの２倍ある。第３Ａ図のｄ又は第３Ａ
図のｅで示す通り２５６の直列ビットを転送入力したり
転送出力する為には、１２８のφサイクルが必要とされ
る。これは、シフトレジスタを三等分することによって
得られる詰果である。１ビツトのデータの位置を１つシ
フトさせるのに２つのクロックサイクルが必要とされる
ので、２５６段全てを直列に接続する場合には、２５６
のクロックサイクルが必要とされる。

この形式の一部は例えば約１０ＭＨｚでクロックされる
ので、２０ＭＨｚの直列データレートが可能となＳｏ 第４図の回路では、センス増幅器の両側に位置される８
本のデータ線７０と８本のデータパー線７１　（それぞ
れ、４本のデータ・データパー線のみ図示する）の組に
よってランダムアクセスが可能になる。列線３８ａ、３
８ｂは、Ｙ選択トランジスタ７２によってデータ線７０
及びデータパー線７１に選択的に接続される。Ｙ選択レ
ジスタ７２のゲートは、Ｙデコーダ１８の出力を受けと
っている。Ｙデコーダ■８は、（２５６本の列線から）
８本の列線を選択し、データ線７０のある側の８つのト
ランジスタ７２のゲート及び、データ線７１のある側の
対応する８つのトランジスタ７２のゲートに論理１電圧
を与えているので選択された８本の列線は、（当然、適
当なバッファを通して）入力／出力端子１９に接続され
る。回線７０．７１及び端子１９によるランダムアクセ
ス又は並列アクセスには、゛直列アクセスの為には、１
２８クロックφ期間を要したのに比べたったの約１サイ
クル時間しか必要としない。メモリの為の１サイクル時
間は、Φ期間と同様である必要はない。例えば、クロッ
クΦのレートが１０ＭＨｚであればこの期間は、１００
ナノ秒となり、これに対し並列読出しアクセスは１５０
ナノ秒となる。

ΦＴ１ΦＳ及びＸｗ倍信号タイミングは直列続出し、リ
フレッシュ及び直列書込みとによって異ｔ：る。電圧は
、第３Ａ図のｇ、ｈ及びｉに示される通りである。読出
し及びリフレッシュは、リフレッシュが、転送命令φＴ
を含まないことの他は同様であり、書込みには、シーケ
ンスが逆になるので逆にする必要がある。直列読出しサ
イクルの場合、メモリ容量素子４０の行から送られてき
たデータは、ｘｖｉ電圧によってトランジスタ４１の行
を通って列線に転送され、さらにΦＳでセンス増幅器１
１によって検知され、次にΦ丁において転送ゲート２１
ａ、２１ｂを通し、シフトレジスタ２０ａ、２０ｂに接
続される。直列書込みサイクルの為には、逆のシーケン
スが発生しなくてはならな′Ｉ）、この場合、シフトレ
ジスタ内のデータが列線に転送されるのでまずΦＴにお
いて転送ゲー）２１ａ、２１ｂがオンとならなくてはな
らず、次にデータはφＳにおいて検知され、Ｘジノが高
レベルにすると瞬時に選択された行のトランジスタ４１
をオンにした後、さらに直列シフトレジスタのデータの
状態をセルアレイ１０内の選択された行の容量素子１０
にロードする。

ちょうどアドレスが検知されサイクルの開始時にＷ命令
を検知され、さらにクロック発生器３０内のこの情報を
使用することによって適当なシーケンスが選択される。

ＲＡＳ及び３３が発生することから発生される命令ΦＴ
は、第３Ａ図のｇから１に示す通りＷが高レベルか低レ
ベルかどちらであるかに応じてＲＡＳより早い又は遅い
時点のタイミングで切り換えられる。

第５図を参照すると、本発明のシステムで使用されるマ
イクロコンビ二一夕は、追加のチップ外プログラム又は
データメモリ８０　（必要とされる場合）、及び種々の
周辺入力／出力装置を持ち、これらが全てアドレスデー
タバス７及び制御バス９でｔ０互接続される従来の構造
の単一チップマイクロコンピュータ装置８を有している
。

単一の双方向性多重アドレス／データバス７が図示され
ているがこの代わりに別個のアドレスバス、データバス
を使用することもできる。プログラムアドレス及びデー
タ又はＩｌｏ　アドレスも外部ハス上で別々にすること
ができる。マイクロコンピュータはフォンノイマン又は
バーバート形式、又はこれら２つの形式を組合わせた形
式のもである。

マイクロコンビ二−タ８は、例えばテキサス・インクレ
メントによって部品番号Ｔ？、４Ｓ−７０００として市
販される装置の１つ又はモトローラ６８０５、ザイログ
Ｚ８又はインテル８０５１等の部品番号で商業的に入手
可能な装置の１つを使うことができる。内部構成の細部
は、変更するがこれらの装置は、一般にプログラムを記
憶する為のチップ上ＲＯＭ又はリードオンメモリ８２を
中に含み、場合によっては、チップ外から送られてくる
プログラムアドレスも持つことができるが、どんな場合
でもメモリ５の為のチップ外データアクセス手段は有し
ている。

図に示す典型的マイクロコンピュータ８は、データ及び
アドレスを記憶する為のＲＡＭ又はランダムアクセス読
出し／書込みメモリ８３と、演算又は論理操作を行うＡ
ＬＵ８４と〈通常何本かの別個のバスから横絞される）
データ及びプログラムアドレスをある位置から他の位置
へ転送する内部データ及びプログラムバス装置８５とを
有している。

ＲＯＭ　８２内に記憶された命令は、１度に１つづつ命
令レジスタ８７の中へとロードされ、このレジスタから
与えられた命令は、制御回路８８内で解読されマイクロ
コンピュータの操作を規定する制御信号８９を発生する
。自動式インフレメンテインであるか又はＡＬＵ８４を
カウンタの内容が通過することによってインクレメント
される形式のプログラムカウンタ９０にＲＯ’Ｊ８２は
アドレスされる。スタック９１は、割込みやサブルーチ
ンの発生に応じて、プログラムカウンタの内容を記憶す
る為に内蔵されている。ＡＬｔｌは２つの入力９２及び
９３を有し、これらのうち１方は、データバス８５から
ロードされる１つ又は２つ以上の瞬時的記憶レジスタ９
４に接続される。累算器９５はＡＬＵの出力を受けとり
、累算器の出力はバス８５によってＲＡ：’、（８３又
は、データ入力／出力レジスタ及びバッファ９６のよう
な最適な転送先へと接続される。割込みは、割込み制御
９７によって処理される。割込み制御は、制御ハス９を
介しチップ外の回路と接続されていて、マイクロコンピ
ュータ装置８及びシステムの複雑性に応じ割込み要求、
割込み認識、割込み優先コード及びこれと同様のものを
処理している。リセット入力も割込みとして取り扱われ
る。ＡＬＬ１８４及び割込み制御９７と共働する状態レ
ジスタ９８は、Ａｌｔ！　ｉ作から与えられるゼロ、桁
上げ、桁あふれ等のような状態ビットを一時的に記憶す
る為に設けられている３割込みがあると状態ビットはＲ
ＡＭ８３内に、又；ま割込み時の為のスタックに保持さ
れる。メモリアドレスは、外部バス７に接続されるバッ
ファ９６を通ってチップ外に接続される。特定のシステ
ム及びそのシステムの複雑性に応じてチップ外データ又
はプログラムメモリ８０及びｌ１０８１、さらにチップ
外ビデオメモリ５をアドレスする為にこのデータ通信路
：ま使用される。これらのバス７に接続されるアドレス
は、ＲＡＭ８３、累算器９５又は、命令レジスタ８７さ
らにプログラムカウンタ９０内でも発生する。（制御ビ
ット８９に応答して）メモリ制御回路９９は、制御バス
９に与える命令を発生したり又は制御バス９からの命令
に応答し、適宜にアドレスストローブ、メモリイネイブ
ノベ書込みイネイブル、ホールド、チップ選択等を行う
。

操作では、マイクロコンピュータ装置ｕ８；マ、１又は
一連のマシンサイクル又は状態時間の間にプログラム命
令を実行する。例えば水晶発振器によって与えられる５
Ｍ）Ｉｚのクロック入力に関しては、１００の入力をマ
イクロコンピュータチップに与える為にはマシンサイク
ルは２００ナノ秒となる。

その為連続するマシンサイクル又は状態において、プロ
グラムカウンタ９０は、インクレメントされ！９’ｒＬ
いアドレスを発生し、このアドレスは、ＲＯ（４８２に
与えられ命令レジスタ８７への出力を発生する。この出
力は制御回路８８て解読され、一連のマイクロコード制
御ビット８９の組を発生し、バス８５及び種々のレジス
タ９４．９５．９６．９８等をロードする為に必要な種
々の工程を行なわせる。例えば、典型的：’；ＡＬＩＪ
演算又は論理揚作は、（命令語のフィールドの）アドレ
スを命令レジスタ８７からバス８５を介しＲＡＭ　８３
　　（これ；まソースアドレスのみ又はソースアドレス
と転送先アドレスの両方を含む）の為のアドレス回路に
ロードする工程と、ＲＡＭ８３から一時的レジスタ９４
及び／又はＡＬＵの入力９２にアドレスされたデータを
転送する工程とを含む。マイクロコードビット８９は加
算、減算、比較、論理積、論理和、排他的論理和等とい
った命令の組の中からとりだした１つの形式にＡＬＵの
操作を規定する。状態レジスタ９８はデータ及びＡＬ［
Ｊの操作に応じてセットされ、ＡＬＬＩの結果は、累算
器９５の中ヘロードされる。他の例では、データ出力命
令は、ＲＡＭアドレスを命令のフィールドからバス８５
を介しＲＡ！、１８３に転送しこのアドレスで指定され
たデータをＲＡ！、（８３からバス８５を介し出力バッ
ファ９６に転送し、故に外部アドレス／データバス７上
！ご出力させる工程を含んでいる。書込みイネイブル等
の様？Ｑ所定の制御出力がメモリ制御回路９９によって
制御バスｅの回線に発生される。このデータ出力の為の
アドレスは、前のサイクルでバッファ９６を介しバス７
上に接続されたアドレスである。前のサイクルではこの
アドレスは、メモリ制御９９から制御バス９に送られる
アドレスストローブ出力によってメモリ８０又はメモリ
５の中でラッテされる。外部メモリ制御装置は、ＲＡＳ
及びＣＡＳストローブを発生する為に使用される。

バス７が８ビツトである場合には、メモリ５の為の２バ
イトのアドレスは、２マシンサイクルを使ってバス７に
接続されバス７が１６ビツトである場合は１マシンサイ
クルで接続される。

マイクロコンピュータ８の命令の組は、内部的ソース又
は、送信先がＲＡＭ８３、プログラムカウンタ９０、−
時的レジスタ９４命令レジスタ８７等であるビデオメモ
リ５、追加メモリ８０又は１１０ポー）８１からの読出
し及び書込みを行う命令を含む。マイクロコード化され
たプロセッサでは、上記のような各々の操作は、内部バ
ス８５及び外部バス７上をアドレス及びデータが転送さ
れる一連のマシン状態を含む。選択的に、本発明は、マ
イクロコード化されていない形式のマイクロコンピュー
タ８を使用してもよい。このマイクロコンピュータでは
、１つの命令は１マシン状態時間で実行される。マイク
ロコンピュータ８を選択する上で必要な条件（ま、デー
タ及びアドレスと種々のメモリ制御信号がチップ外から
人手できることと、時間的拘束条件の中でビデオデータ
を発生し更新する為のデータ処理レートが適当であるこ
との二点である。

マイクロコンピュータシステム及びメモリ技術は、８ビ
ツトあるいは１６ビツトのシステム又は、２４ビツト、
３２ビツト等といった他の構成でも有効であることはわ
かっているが本発明のビデオメモリ装置はバス７に関し
ては８ビツトのデータ送信路について説明されている。

本発明は、８ビツトのデータ送信路、及び１２ビツトか
ら１６ビツトのアドレス指定機能を有する形式で外部メ
モＩＪ　８０　！−ｉ必要とせず、周辺回路８１は単に
キーボード又はそれと同様のインターフェイス装置にた
ぶんディスクドライブを加えたものだけで構成される小
型のシステムで実益を発揮する。［ＥＥ６４８８形式の
装置のようなバスインターフェイスチップを例えば周辺
回路８１の中に含ませることもできる。

第６図で示す通り、ビデオメモリ５は、１つの×８メモ
リ装置を使うかわりに８つの×１メモリ装置を使って構
成される。この実施例では、８つの半導体チップ５が使
用されていて、８つ全てのチップは６４ＫＸ１又はたぶ
ん１６ＫＸｌの形式であり、各々は第２図で前に説明し
た直列出力レジスタを有しているが、８ビツトのＩ１０
回線１９の代わりに１ビツトの規模のＩｌｏを有してい
る。

フルカラーテレビ形式のディスプレイｌに対しては、３
色ドツト当たり８ビツトを使うと、６４に×１メモリ装
置かＳ成る４つのバンク（１つのバンクに８つのチップ
を用いる）で構成されるメモリシステムが必要になる。

画面上の各々の走査線は、（図で示す１本だけのビデオ
データ入力線２の代わりに）８本のビデオ信号入力線２
の各々の線の為に１方の後で他方が交互にクロックされ
る２つの２５６ビツトレジスタを使用することができる
。マイクロプロセッサ８及グバス７は、第６図で示す通
り各チップに対し１本づつの８本のデータ線６によって
（第２図に示す×８フォーマットの代わりに）各々のチ
ップ上の「×１」フォーマット内の８ビツトのビデオデ
ータに並列にアクセスする。８つ全てのチップに対する
アドレス入力１５はバス７から同一のアドレスを受けと
り、８つ全でのチップはバス９から同一の制御入力を受
けとっている。各チップに対し１本である８本の直列出
力は、８ビツトシフトレジスタ１２７のそれぞれのビッ
トに接続される。直列クロックΦは、８つのチップ１５
に接続される前に８つに分割される。直列レジスタ１２
７に印加されるクロックΦは８ビツトシフトされビデオ
信号入力線上に出力され、さらに、他の８ビツトが個々
のチップ上にあるレジスタ２０からレジスタ１２７へと
ロードされる。他の選択例としては、補助シフトレジス
タ１２７を使う代わりに、８本の出力線２７をカラーテ
レビの８本の並列するビデオ信号入力に接続することが
できる。

いくつかのシステムに関して本発明の重要な特徴は、第
２図の直列データ２２を持つことである。

直列入力とは、第２図に示すチップの入力２２に接続す
る回路１０６に入力される一連の直列ビデオデータを供
給する第７図に示す受信装置又はビデオテープ再生機構
１０５から与えられるビデオデータを指す。この入力さ
れてくるビデオデータは、直列レジスタ２０ａ、２０ｂ
からセルアレイｌＯの中へと書込まれる。これと同時に
ＲＡＭアレイ内では、ビデオデータは、並列アクセスポ
ート１９を使ってマイクロコンピュータ８によって処理
され、その後レジスタ２０ａ、２０ｂと端子２７を介し
、ビデオ信号線２へ印加される。この装置の１つの使用
例では、受信器又は、テープ１０５から与えられるビデ
オ信号の先頭にマイクロコンビコータを介し文章又は図
表をつげ加える為に使われる。他の使用例では、ビデオ
データを直列にアレイ１０内に書込み、データを並列に
読出しマイクロコンピュータのＲＡ？、１８３内に一時
的にハイドを記憶させておき、ＡＬＵ８４によって演算
操作を行った後で修正されたデータを再びアレイ１０内
に書込み、そこかＳ直列にデータをビデ第１言号入力２
に読みだすことによって、受信器又はテープ１０５から
受けとったビデオ信号を向上又は修正する為に使用して
いる。これに関し本発明のシステムの利点は、レジスタ
２０ａ、２０ｂが直列しで続出されると同時に直列して
ロードされることもできることである。即ち、第３Ａ図
のｄ及びｅで示す通りデータ入力とデータ出力がオーバ
ーラツプして行われる。直列入力及び直列出カニこ使用
される１２８クロツクサイクルの間、アレイ１０は書き
直し、更新又は修正操作を行う為マイクロコンピュータ
８によっても並列にアクセスされることができる。

第８図を参照すると、アレイ１０を含む半導体チ／ブは
リフレッシュアドレスカウンタ１０８も有している。リ
フレッシュアドレスカウンタ１０８は、８ビツトの２５
６のうちの１つの行アドレスを発生しマルチプレクス回
路１０９によって行データ■２の入力１３に接続される
ので、行デコーダは、バッファ１４を介しアドレス入力
端子１５か〕又はカウンタ１０８からのいずれかからア
ドレスを受）すとることができる。二〇カウンタは自動
インクレメントの形式であるので、入力Ｉｎｃを受けと
る時は常に現在の計数に計数１が加えられる。カウンタ
１０８は、いｏｎｅｌ　Ｓ、Ｗｈｉｔｅ及びＧ。

Ｒ，Ｍｏｈａｎ　Ｒａｏに付与した米国特許第４．２０
７．６１８号及び第４．３４４．１５７号と、Ｄａ’ｖ
ｉｄ　Ｊ、　ＭｃＥｌｒｏｙに付与した米国特許第４．
３３３．１６７号に開示されているチップ上リフレッシ
ュアドレス発生回路として機能する。上記特許は全てテ
キサス・インクレメントに譲渡されている。リフレッシ
ュには列アドレスは必要とされない。ΦＳクロックの接
続される前の行アドレスＸｗは、第３Ａ図のａＳｈ及び
ｌに関連して説明した通り、アドレス指定された行の２
５６個全でのセルをリフレッシュさせる為に働く。直列
読出し又は直列書込みの為に行がアドレスされる時、こ
の行アドレスもこの行の中のデータをリフレッシュする
。同様に読出し書込みの際の並列アクセスもその行をリ
フレッシュする。

故に、テレビ走査を行う為に必要とされる通常のサンプ
ルレートで直列読出しによってビデオデータがサンプリ
ングされれば各々の行は、４ｍｓのりフレンシュ期間（
６０フレ一ム／秒はサンプリングの間の１７ミリ秒であ
る）内はアドレスされることがな５）。直列読出しと直
列読出しの間の時間は、マイクロコンピュータ８は必ず
ではないがだいたい全ての行にアクセスし、リフレッシ
ュを行うようｉ二頻度で並列読出し及び書込みを行って
いる。故に、ＲＯ！、４８２内のマイクロコンピュータ
プログラムはインクレメントされた行アドレス及び酊τ
をある一定の伝送レートで送り出す為のカウンタループ
を有し、これによってリフレッシュアドレスの詳細が確
実に合致するようにしている。

シカシナがら、リフレッシュオーバーヘッドでマイクロ
コンピュータのプログラムの実行時間が占めされるのを
避：する為に第８図で示す実施例：ま、チップ上のアド
レスを提供する為にカウンタ１０８を設け、マイクロコ
ンピュータはＲＡＳ制御信号を与える為だけである。即
ち、駆を受）すとり杯は受けとらない時であって、Ｗと
肉が高論理であると、マルチプレクス回路１０９はカウ
ンタ１０８の内容が行デコード回路１２に接続されるよ
うに切り換えられ、ΦＳがアクティブにされる時は行を
リフレッシュする。直列のデータ入力出力も並列のデー
タ入力出力も開始されることはない。次のリフレッシュ
を行う為カウンタ１０８をインクレメントするＩＮＣ命
令が発生される。更に、他の実施例では、チップ上リフ
レッシュ信号は例えば米国特許第４．３４４．１５７号
に示すタイマー１１０からチップ上で発生される。タイ
マー１１０はリフレッシュ命令を少くとも（４ミリ秒）
×（１／２５６）＝１６マイクロ秒ごとに１度発生する
。このリフレッシュ命令は前にチップ外のリフレッシュ
要求で説明したのと同様にマルチプレクス回路１０９Φ
Ｓ及びＩｎｃ命令をアクティブにする。ビデオのような
最も使用されるシステム内のレジスタ２０を介した直列
Ｉ１０では、常に順番に並ぶ一連の行にアクセスする必
要がある。故に、第８図に示すようはチップ上の２５６
のうちの１つのカウンタ１１１が使用されると直列アク
セスを行う為にマイクロコンピュータ８からの行アドレ
スを与える必要性をなくすことができる。サンプルレー
トが充分に高いものであれば、これは、リフレッシュカ
ウンタ１０８と同じ機能を行う。

即ち、リフレッシュの為の別個のカウンタを設ける必要
がないので１つだけカウンタが必要となる。

第８図に示す通り、しかしカウンタ１１１は、ＳＳ命令
が発生する時はいつでもマルチプレクス回路１０９に対
し行アドレスを発生しくＷ信号に応じて）直列読出し又
は書込みを開始し、故に並列アクセスの為だけにＲＡＳ
及びＣＡＳ　に使用されるようにしてもよい。カウンタ
１０８は自動的にインクレメントされるので、アクティ
ブされる度ごとにマルチブレクス１０９にアドレスを発
生し、カウンタ：ままたインクレメントされるので次の
要求によって次の一連の行アドレスが発生される。

本発明の他の特徴はシフトクロックΦが、マイクロコン
ピュータ８とは別に発生されることである。第８図に示
す通り、クロック発生回路１１３はシフトクロックΦを
発生する為に使用される。

このクロック：ま分割回路１１４で１２８に分割され、
行アドレスカウンタ１１１への入力を発生しさらにクロ
ック回路３０への入力も発生し１２８Φサイクルの終わ
る度ごとに直列読出しを開始する。Φ発生回路１１３及
び１２８で分割する回路１１４は、第８図で示す通りチ
ップ外にあるが或は選択的にアレイ１０といっしょにチ
ップ上に作ることもできる。レジスタ２０及び回線１９
を介するアレイ１０への直列アクセス及び並列アクセス
は非同期であることに注意してほしい。即ち、Φ発生回
路１１３はマイクロコンピュータ８のクロックと同期さ
せる必要はないがその代わり第１図のビデオディスプレ
イ１又は第７図の受信器１０５からのビデオ信号１０６
とは同期されている。

第７図の実施例の示すこれらの特徴と直列入力とを育利
に利用するシステムは、例えばゲーム、教育機農、又は
カタログオーダー等に適した機械と人がｔ目星に連絡可
能デ；ホームテレビに用いることができる。即ち背景を
示すビデオデータ；ま、ケーブル又）まＶ［］Ｒから直
列入力２２を介し接続され、使用者’、ｉ　（１／’０
８１によって接続されるキーボード、操作管、その池同
様の装置を使って）自分の入力をマイクロコンピュータ
８を介し背景であるビデオデータの上に重ねて自分の入
力を入力し、その拮果使用者の入力を含むビデオデータ
が回線２を介し画面１上に与えられる。この同じビデオ
データ又は選択例ではし）ろいろ加えられたデータのみ
がケーブル又は無線通信によってデータ入力者のもとへ
送り返されてきてカタログオーダーやケーブルでの銀行
取引又は教育用テストの採点等のような応用に使用され
る。

本発明の主旨は、ビデオ以外の通信システムにも有効で
ある。例えば、多重音声（５話による）又；まデジタル
データがマイクロ彼又：まファイバー万ブティンクス匿
達チアンネルを介し非常に高いピントレートで直列で転
送される。このデータは第７図の回線２又：ま回線１０
６内の直列データとフォーマットが同様である。従って
、上記で説明したメモリ装置５はこの形式のデータを処
理する上で非常に有効である。データは直列のシーケン
シャル）こアドレスされる　（自動インクレメントする
）ボートを介し通信リンクかろメそり５内へと書込まれ
、及びｌ又はこのポートによってメモリ５から通信リン
クへと読み出される。即ち、メモリ５及びマイクロコン
ピュータ８は受信器、送信器、アレイ回路又はラジオ送
受信器の一部として横絞することができる。１度メモリ
５内のアレイ１０に入ると、データはマイクロコンピュ
ータ８によって並列にランダム形式でアクセスされ、エ
ラー検出及び訂正アルゴリズム、又は種々のチアンネル
のデマルチプレクス又はマルチプレクスの実行又は選局
や暗号化又は解読、地方局のネントワークへのフォーマ
ットの変換及びこれと同様の処理の実行によって電話シ
ステムの為の０／Ａ又はＡ／Ｄ変換装置で利用される。

本発明の主旨は、他に、バルク記憶の為に磁気ディスク
を使うマイクロコンピュータシステム内で使用される。

例えば、ウィンチエスタ−ディスクと呼ばれるもの（ま
、第７図のビデオデータレートと同様の信子メガビット
毎秒というビットレートて直列にアクセスされる数メガ
ビットの容量を提供できる。プログラムは６４にバイト
又１ｔ１２８にバイトという大規模ブロックでディスク
からメモリ５ヘダウンロードされ、次に与えられたタス
クが完了するか又は、割込みが発生するまでマイクロコ
ンピュータがメモリ５からの命令を実行する。次のブロ
ックが入力２２を介しメモリ５に書込まれる一方、メモ
リ５の内容が読み出されたり線２によってディスク記憶
容量へと送信することもできる。

故に、直列アクセスを加えることによって並列アクセス
の能力がまったく低下しない向上された解像度を持つデ
ィスプレイに適したデュアルポート半導体装置を提供す
る二とができる。汎用ＭＯＳダイナミックＲＡ　！、１
を利用するのでコストも安く大量生産も可能である。

本発明は特定の実施例：二関し説明してきたがこの説明
は構成の限定を意図するものではない。ここに説明した
実施例の種々の改変、及び本発明の他の実施例は、この
説明を参照すると、当業者には明らかであろう。故に添
付特許請求の範囲は本発明の真の主旨の中に含まれるこ
のようないずれ第１図は、本発明の一実施例に従ったビ
デオディスプレイシステムの電気ブロック図である。

第２図は、第１図のシステムで使用される並列及び直列
アクセスという本発明の特徴を用いた半導体メモリ装置
の電気ブロック図である。

第３Ａ図及び第３Ｂ図は、第２図の装置の様々な部分に
おける時間に対する電圧又は時間に対するその他の条件
を表わすグラフである。

第４図は、第２図の装置内のセルアレイの電気的概略図
である。

第５図は、第１図のシステムで使用されるマイクロコン
ビ二−タ装置を示す電気的ブロック図である。

第６図；ま、本発明の他の実施例を示す第１図に反応す
るビデオディスプレイメモリふの電気的ブロック図であ
る。

箒７図は、本発明の他の実施例に従い第１図に対応する
ビデオディスプレイシステムを示す電気的ブロック図で
ある。

第８図は、本発明の他の実施例に従い第２図に対応する
ビデオディスプレイメモリを示す電気的ブロック図であ
る。

Claims (3)

【特許請求の範囲】
1. （１）ディスプレイに取り出された直列データに応答し
   てビデオイメージを発生するディスプレイと、 直列データ源に応答してビデオ信号が作られる直列デー
   タ源と、 直列と並列のデータアクセスポートから成るメモリであ
   って、一方のポートは前記直列データ源が直列レジスタ
   に供給され、直列レジスタから前記ディスプレイに取り
   出される前記直列データが与えられる直列レジスタを有
   し、他方のポートはマイクロプロセッサによってメモリ
   に並列アクセスを与えるメモリ、 からなる電子システムであって、 それにより、前記直列データ源が前記直列レジスタを介
   してメモリロケーションに入力され、前記並列ポートを
   介して前記マイクロプロセッサによって、前記メモリ内
   で処理され、そしてそれに応じて前記ビデオイメージを
   前記ディスプレイに発生する前記直列レジスタを介して
   前記メモリから出力されることを特徴とする電子システ
   ム。
2. （２）前記プロセッサは前記直列データ源にテキストま
   たはグラフィックを加え、それに応じてビデオ信号が作
   られることを特徴とする請求項１に記載の電子システム
   。
3. （３）直列データ源に応じてビデオ信号が作られる直列
   データ源はビデオ受信機或いはビデオテープ機器によっ
   て供給され、前記プロセッサは前記ラスタ走査ディスプ
   レイの表示前の前記ビデオ受信機或いはテープ機器から
   のビデオを増強し、修正することを特徴とする請求項１
   に記載の電子システム。