JPH05114286A - 電子装置 - Google Patents

電子装置

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JPH05114286A
JPH05114286A JP3320547A JP32054791A JPH05114286A JP H05114286 A JPH05114286 A JP H05114286A JP 3320547 A JP3320547 A JP 3320547A JP 32054791 A JP32054791 A JP 32054791A JP H05114286 A JPH05114286 A JP H05114286A
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JP
Japan
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data
memory
address
serial
input
Prior art date
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Pending
Application number
JP3320547A
Other languages
English (en)
Inventor
Kevin C Mcdonough
シー マツクドノウグ ケビン
David S Laffitte
スミス ラフイツトウ デビツド
John M Hughes
エム ヒユーズ ジヨン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Texas Instruments Inc
Original Assignee
Texas Instruments Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Texas Instruments Inc filed Critical Texas Instruments Inc
Publication of JPH05114286A publication Critical patent/JPH05114286A/ja
Pending legal-status Critical Current

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    • GPHYSICS
    • G09EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09GARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/36Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
    • G09G5/39Control of the bit-mapped memory
    • GPHYSICS
    • G09EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09GARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2360/00Aspects of the architecture of display systems
    • G09G2360/12Frame memory handling
    • G09G2360/126The frame memory having additional data ports, not inclusive of standard details of the output serial port of a VRAM

Abstract

(57)【要約】 【目的】 プロセッサによるデータアクセスとは独立し
て表示用直列データを出力可能にする電子装置。 【構成】 メモリ10は2つのポートによりアクセスさ
れ、1つのポート2は直列データ入出力用の直列レジス
タ20を含み、他のポート6はプロセッサ8からのアド
レス情報によりデータ入出力が行われる。ポート2から
の直列データ出力により表示装置1に画像が表示され
る。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、ビデオデータの記憶の
為のビットマッピングされたメモリを使うビデオ装置に
関し、さらに詳しくは、直列と並列両方のアクセスが可
能な MOSランダムアクセス形式読出し/書込みメモリ装
置を使うビデオディスプレイ又はそれと同様の装置内で
使用される半導体メモリ装置に関する。
【0002】
【従来技術】ビデオディスプレイは、ワードプロセッ
サ、ホームコンピュータ、ビジネスコンピュータ及びタ
ーミナル等これと同様の装置のような広範囲のマイクロ
コンピュータに基づく電子装置で使用されている。この
ようなシステムの典型的な仕様装備の中のビデオ画面上
に表示されるデータはビデオメモリから読出される。ビ
デオメモリはビットマッピングされ、即ちメモリアレイ
内に記憶されるデータと(画素と呼ばれる)画面上の目
で見ることのできる点との間の一対一対応を含んでい
る。メモリは特にカラービデオの場合には非常に大規模
なものでなくてはならず、ビデオデータへのアクセスレ
ートは、20MHz 又はそれ以上の速度で非常に高速であ
る必要がある。更に有効期間のほぼ何分の1かの期間に
更新を行えるようにマイクロコンピュータは、メモリに
アクセスしなければならずメモリの操作速度に関する要
請をさらにきびしくしている。速度に関する要請は、バ
イポーラ又は、スタティックMOS RAM を使うことによっ
て満足することができるであろうがこれらの装置は、コ
スト高でビット密度が低い為システム自体の大きさ及び
複雑製が増し、電子装置のコストは高くなってしまう。
【0003】ワントランジスタダイナミックセルを使う
Nチャンネルシリコンゲート MOS型メモリ装置では、セ
ルのサイズを最少にすることができ、ビット密度を上
げ、コストを低減することができる。故にこれらは、コ
ンピュータやデジタル装置に最も広範囲に使用されてい
る。このような装置を非常に大量に生産することによっ
て、「ラーニングカーブ」の法則に従いコストは低下の
一途をたどり、生産量の増加に伴いこのコストの低下現
象が続く傾向にある。さらに、描線の解像度やその他の
工程技術が改良されたことが要因となってビット密度
は、装置あたり最近10年間で1Kから4Kまでの増加
を実現することができた。今日では16Kから64Kビ
ットの装置が大量生産され256Kビット又は1メガビ
ットの装置が設計されている。 MOSダイナミックRAM は
バイポーラやスタティックMOS RAM に比べ比較的アクセ
スタイムが低速であるが現在の生産のすう勢では高速ダ
イナミックRAM は、通常歩留りが低く故に最も高価であ
る。
【0004】直列ポートを持つダイナミックRAM 装置
は、G.R.Mohan Rao に付与された米国特許第4,347,587
号、Donald J. Redwine, Lionel S.White 及びG.R.Moha
n Raoに付与された米国特許第4,281,401 号及び第 4,33
0,852号、及びDonald J. Redwine に付与された米国特
許第 4,322,635号及び第4,321,695 号に開示されてい
る。これらは全てテキサス・インスツルメンツに譲渡さ
れている。これらの装置は、米国特許第 4,239,993号に
説明される広範囲に使用されている64Kビット「バイ
1」ダイナミックRAM 装置と構造が同様であるが直列I/
O の為に256ビット直列シフトレジスタが加えられて
いる。
【0005】
【発明が解決しようとする課題】本発明の第1の目的
は、基本的な設定と同じ凡用 MOSダイナミックRAM に追
加のシーケンシャル直列アクセス機能を加えたものを使
って性能を落とさずに従来の並列ランダムアクセス機能
も保持し、大量生産による経済性も持ち MOS DRAMの設
計における改良も行われる一方で、高い解像度のカラー
ビデオディスプレイに必要とされる高いビットレート性
能を満足させるビデオディスプレイのようなシステム内
で使用する為のデュアルポート半導体メモリ装置を提供
することである。本発明の第2の目的は、コストが低く
大量生産に適していてビデオディスプレイシステムのよ
うな応用に特に適しているこの改良された直列/並列形
式のメモリ装置内でのアクセスを提供することである。
【0006】
【課題を解決すべき手段】本発明の電子装置は、ビット
マッピングされたビデオ情報を高速クロックレートで直
列読出しする為にアクセスされ且つ表示すべき情報を発
生し、更新する為に並列にアクセスされるビデオデータ
を記憶する為のメモリ装置を使用する。マイクロコンピ
ュータによるメモリへの並列アクセスは、直列ビデオデ
ータがクロック出力される一方で発生するので、マイク
ロコンピュータI/O とビデオ出力との対立は非常にわず
かの量ですむ。直列レジスタがつけ加えられたダイナミ
ックMOS RAM がこのデュアルポートメモリを提供する。
【0007】
【実施例】図1を参照すると、本発明のデュアルポー
ト、ビットマッピングメモリ装置を使うビデオディスプ
レイ装置が図示されている。従来のラスター走査CRT形
式のビデオディスプレイ1が使用され、このディスプレ
イに対するビデオ信号入力2は、約20MHz 又はそれ以
上のビットレートのビット直列データから成る。標準の
テレビ信号は、毎秒60フレームを提供し、とびこし走
査で各フレームごとに512の走査線を提供し、各々の
走査線は、数百の点又は画素から成ると考えることがで
きる。これらの数のデータの発生は20MHz のオーダー
で行われる。黒白画像に対しては、各々の点は、単純な
白又は黒の表示の為に要する1ビットから16の濃淡の
灰色を表示する為に要するだいたい4ビットまでによっ
て規定される。色を示す為には、3又は4ストリーム又
はプレーンのデータが必要でたとえ比較的簡単なディス
プレイの場合でも画素1つに対して少なくとも1バイト
(=8ビット)のデータを必要とする。縦横走査及び同
期回路3及びビデオ信号形成回路4はこの発明の一部で
はなく、ここでは説明しないが、必要とされる完全なテ
レビモニター又は受信器がディスプレイ1と共働してい
ると仮定する。入力2の上のビデオデータは後で説明す
るビットマッピングビデオメモリ5から受けとったもの
であり、このメモリは、2つのレベルを持つ白黒ディス
プレイのような簡単な例の場合には、ビデオ画面1上の
対応する各々のビットに対し1ビットを有している。メ
モリ5は、直列ポート2の他に「並列」ポート6を有し
ていて、このポート6は、マイクロコンピュータ(又は
マイクロプロセッサ)8の多重アドレス/データ入力/
出力バス7に接続される。メモリ5は、バス7上のアド
レスを受けとって直列ポート2の為のアドレスを規定
し、並列ポート6を介したメモリへの書込み(又はメモ
リからの読出し)を行う為のアドレスも規定している。
マイクロコンピュータ8をメモリ5に接続する制御バス
9は、基礎クロック周期φを提供している。このクロッ
ク周期φは、直列ビデオデータを回線2の上にクロック
出力させ、メモリ装置及びマイクロコンピュータの特徴
に従って必要とされるアドレスラッチ、反転RAS 、反転
CAS 、直列選択、書込み可能等といったメモリ制御信号
も出力させている。
【0008】メモリ5は、メモリセルの行列から成りビ
デオディスプレイ1のサイズ及び形式と選択したメモリ
の形式とに従って区分されたメモリアレイ10を有して
いる。即ち、標準の2つのレベルを持つ白黒テレビラス
タ走査には、完全な1フレーム当たり約512×512
又は256Kビットのメモリが必要とされるので、64
Kメモリ装置が使用される場合メモリ5を構成する為に
は4つ必要となる。これら4つのメモリは、回線2上に
交互に256ビットのブロックに対する出力を接続して
いるが或いは他の形式も適宜に使うことができる。解像
度の低い白黒ディスプレイは、たった1つの64Kメモ
リアレイを使用し256×256の画素を提供してい
る。
【0009】図1のシステムで使用されるメモリ装置5
の一例を図2に示す。これは、McAlexander, White, 及
び Raoに付与され、テキサス・インスツルメンツに譲渡
された米国特許第 4,239,993号に示すワントランジスタ
型セルを使った64KビットMOSダイナミック読出し/
書込みメモリであってこれに直列レジスタが加えられて
いて、ランダムアクセス部分はこの実施例ではバイトの
規模になっていて典型的8ビットマイクロコンピュータ
8に適合させてある。
【0010】以下で説明する通り、例えば8チップを含
むようにメモリが区分される場合個々の装置はX1メモ
リであってこれらの8つの部分は、マイクロコンピュー
タによってアクセスされるように並列して接続される。
X4メモリのような他の区分方法も用いることはでき
る。図2のメモリ装置は、典型的に全ての装置が24本
のピン又は端子を持つ標準のデュアルインラインパッケ
ージ内に通常搭載される約1/30スクエアインチ(約0.
213 cm)のサイズの1つのシリコンチップに含まれるN
チャンネル自己整合シリコンゲート二重ポリシリコン層
MOS 技術で形成される。この例では、装置は256の行
及び256の列から成る通例のパターンに配置され、各
々が32768個のセルを含む2つの半分部分20a、
20bに二等分されたアレイを有している。256本の
行又はX線のうち、アレイの半分部分10aに128
本、もう半分の部分10bに128本が存在する。25
6本の列又はY線はアレイのそれぞれの半分部分10a
及び10bに半分が割り当てられるように二等分され
る。アレイの中央には 256のセンス増幅器11があ
る。これらは、White, McAdams及びRedwine に付与し、
これもテキサス・インスツルメンツに譲渡された上記米
国特許第 4,239,993号又は米国特許第4,081,701 号に開
示された発明に従って作った差動形式双安定回路であ
る。各々のセンス増幅器は、列線の中央に接続されるの
で、128のメモリセルは半分の列線によってそれぞれ
の側の各々のセンス増幅器に接続される。チップはただ
1つの5V電源 Vdd及び接地端子 Vssのみを必要とす
る。
【0011】二等分された行又は、Xアドレスデコーダ
12は、16本の回線13によって8つのアドレスバッ
ファ又はラッチ回路14に接続される。バッファ14
は、Reese, White及びMcAlexander 付与されテキサス・
インスツルメンツに譲渡された米国特許第4,288,706 号
に開示される発明に従って形成されている。8つのアド
レス入力端子15によって8ビット×アドレスがアドレ
スバッファ14の入力に与えられる。Xデコーダ12
は、バス7を介しマイクロコンピュータ8から受けとっ
た入力端子上の8ビットアドレスによって規定される2
56本の行線のいずれか1本を選択する機能を行う。
【0012】列アドレスも入力ピン15で受けとられ、
列アドレスラッチ16の中でラッチされる。バイト規模
のランダムアクセスデータ入力/出力に関しては、マイ
クロコンピュータは、いくつかあるチップの中のいずれ
かを選択する為に追加の列アドレスビットを出力する
が、列アドレスビットは5つのみ必要とされる。これら
のチップは、従来構造のチップ選択デコーダによって制
御されている。列アドレスラッチ16の出力は回線17
によってアレイの中央にあるデコーダ18に接続され、
256本の列線のうち8本を選択し8本の回線19上に
バイト規模の入力/出力を発生する。ダミーセル(図示
せず)は、通常の実装方法通りに各々のセンス増幅器の
各側に含まれる。
【0013】故に上記で説明した通り、メモリ装置は、
バイト規模又はその他の並列アクセスが可能な形式の標
準のダイナミックRAM と同様である。しかしながら本発
明に従うと、単1ビット又はバイト規模のランダムアク
セスに加えて直列の入力/出力が可能である。2つ別々
の半分部分20a及び20bに二等分された256ビッ
ト直列シフトレジスタ20を利用し半分部分はそれぞれ
アレイ10の相対する両側に位置される。シフトレジス
タ20は、一方の側の128の転送ゲート21a又は、
他方の側の同数の転送ゲート21bによって読出しサイ
クルにはアレイ10の列線からロードされ、書込みサイ
クルには列線にロードする。(これは、図1に示す最も
簡単な応用例には必要ない。)直列書込みの為の装置へ
のデータ入力は、マルチプレクス回路23を介しシフト
レジスタの半分部分の入力24a及び24bに接続され
るデータ入力端子22から行われる。データは、回線2
5a、25bからデータ出力マルチプレクス回路26、
バッファ及びデータ出力端子27を通ってレジスタの半
分部分20a、20bから直列に読出される。シフトレ
ジスタ20a及び20bは、クロックΦによって操作さ
れ、クロックφは、各々のクロックサイクルに対し2段
を持つレジスタの段を通しビットをシフトする為に使用
される。読出し操作の為に、256ビットの二等分した
レジスタ20a、20bから256ビットを出力するに
は128サイクルのクロックΦの期間だけですむ。ゲー
ト21a、21bに制御信号ΦTが与えられると、25
6ビットのシフトレジスタとアレイの半分部分10a、
10b内の256本の列線とが接続される。直列書込み
操作では、Xwによって(ラッチ14内のアドレスによっ
て選択された)1本の行線がアクティブにされ、この行
のメモリセルの中へデータが書込まれた後でセンス増幅
器11は、ΦTの後に発生するΦsによって操作され、
列線をフル論理レベルにセットする。直列読出しサイク
ルは入力15上のアドレスによって開始する。このアド
レスは、解読され256本のX又は行アドレス線(及び
反対側のダミーセル)をアクティブにする。センス増幅
器11は次にΦsクロックによってアクティブとなり列
線をフル論理レベルにセットし、さらにΦTによってア
クティブにされた転送ゲート21a及び21bは256
ビットを選択した行線から対応するシフトレジスタの半
分部分20a、20bへと移動させる。次にシフトクロ
ックΦが与えられ、256ビットは各クロックサイクル
ごとに2段で処理を行うマルチプレクス回路26を介し
直列形式で出力ピン27上に移動され、故に128クロ
ックΦサイクルを必要とする。出力ピン27は図1のビ
デオ入力2に接続される。
【0014】図3のaに示す行アドレスストローブ反転
RAS が制御入力28に与えられるとき、Xアドレスが入
力15に現われなくてはならない。図3のbに示す列ア
ドレスストローブ反転CAS 、及び読出し/書込み制御反
転Wは、装置にランダム並列アクセスを行うその他の制
御信号28である。これらの入力は、クロック発生及び
制御回路30に与えられる。回路30は装置の種々の部
分の操作を規定するいくつかのクロック及び制御信号を
発生する。例えば、図3のaに示す通り反転RAS が低レ
ベルになると反転RAS から得られるこれらのクロックは
バッファ14を、その時入力15に現われる8ビットを
受け入れ、ラッチさせる。行アドレスは、図3のcで示
す期間中、有効な状態でなくてはならない。直列アクセ
スは入力29上の反転SS直列選択命令によって制御さ
れる。直列読出し操作では、図3のbに示す期間中反転
SSはアクティブロー(低レベル)になり反転W信号は
高レベルになり、端子27上のデータ出力は図3のdに
示す128サイクルの期間の間発生する。直列書込みの
操作の間、図3のbに示す通り反転SS及び反転W信号
は、アクティブロー(低レベル)でなくてはならず図3
のeに示す通り、前の128サイクルの期間の間データ
入力ビットは、有効でなくてはならない。行アドレスが
入力16に発生し反転RAS が低レベルになる度ごとにリ
フレッシュが起こる。故に、シフトレジスタの半分部分
20a及び20bがデータ入力ピン27を通って読み出
されるときの128サイクルの間、新しい行アドレスを
反転 RAS信号といっしょにチップ5内にロードすること
によってリフレッシュを起こすことができる。シフトレ
ジスタ20a及び20bの動作は、ΦTが発生しない限
り、妨げられることはない。転送命令ΦTは、反転SS
によって制御される。シフトレジスタの半分部分20a
及び20bでは、データがシフトして出てゆく一方、直
列するデータがシフトしながら入力されてくるので読出
し操作が開始された直後も書込み操作を始めることがで
きる。図1のシステムでは必要とされないが、この特徴
は他の実施例に関し重要である。
【0015】図5のjからqのタイミング表で示す通
り、並列アクセスは発生する。これらの図は、図3及び
図4のa−iに比較し、時間の尺度が拡大されている点
に注意しなくてはならない。入力28に行アドレススト
ローブ信号反転RAS が与えられる時、入力15には、X
アドレスが存在していなければならない。同様にもう一
方の入力28に列アドレスストローブ信号反転CASが与
えられる間は、Y又は列アドレスが入力15に現れなく
てはならない。入力28にある読出し書込み制御信号反
転Wは、並列するアクセスを行う為の他の制御信号であ
る。反転RAS が図5のjで示す通り低レベルになる時、
反転RAS から作り出されたクロックによって、バッファ
14は、入力線15にその時現われる8 TTLレベルビッ
トを受け入れ、ラッチするようになる。図5のkで示す
ように反転CAS が低レベルになる時は、ついで回路30
でクロックが発生され、これによってバッファ16は入
力15上の TTLレベルYアドレスをラッチする。図5の
mで示す期間の間行及び列アドレスは有効でなくてはな
らない。読出しサイクルに関しては、入力29上の反転
W信号は、図5のnに示す期間の間高レベルにあって、
端子19に存在する出力は、図5のoに示す時間の有効
となる。書込みサイクルについては、図5のpで示す期
間反転W信号は低レベルでなくてはならず、図5のqに
示す期間の間、端子19上のデータ入力ビットは、有効
でなくてはならない。
【0016】行アドレスは、次にくる各々のアクセスに
よって1づつインクレメントされるので、端子22、2
7及びシフトレジスタ20を介する直列アクセスは、通
常ひき続き連続している。ビデオデータは、次から次へ
と続く256ビットの直列ブロックからなる連続するス
トリーム(流れ)であるので、ΦT転送クロックが発生
した後の直列アクセスの為の次のアドレスは、常に最後
の行アドレスに1を加えたものになる。最も簡単な実施
例では、マイクロコンピュータ8が、直列読出しの為の
行アドレスを送っているので、各々の直列読出し命令が
発生した後でマイクロコンピュータ内のアドレスカウン
タは、インクレメントされる。この機能は以下で説明す
る通り図2のチップ上で行われる。これに対し、端子1
9を介しての並列アクセスは順番にではなくランダムに
行われ、アドレスはマイクロコンピュータ8内で発生さ
れなければならない。
【0017】図6では、第2の装置に関するセルアレイ
10の一部及び共働するシフトレジスタ段20a及び2
0bが概略図で示されている。アレイの中央に位置され
た4つの256の同一のセンス増幅器11は、半分の4
本の列線38a及び38bに接続され、図示されてい
る。各々の半分の列線38a又は38bには、容量素子
40及びトランジスタ41を持つ128のワントランジ
スタセルが接続される。このセルはC−K Kouに付与さ
れテキサス・インスツルメンツに譲渡された米国特許第
4,204,092号又は米国特許第 4,012,757号に開示される
形式のものである。行線43は、行デコーダ12の出力
線であって各々の行に含まれる全てのトランジスタのゲ
ートに接続される。アレイの中には256の同一の行線
43がある。各々の半分の列線38a又は38bには、
図示されていないが従来の形式のダミーセルが接続され
る。Xw(X 書込み)アドレスが左側のアレイの半分部分
10aの中の回線43のうちの1本を選択する時、これ
と共働するトランジスタ41がオンになり、この選択さ
れたセルの為の容量素子40を半分の列線38aに接続
する。一方、同時にこの選択された線の反対側にあるダ
ミーセルがアクティブになり、ダミー容量素子を半分の
列線38bに接続する。
【0018】直列I/O レジスタ20a及び20bはセル
アレイの反対側に位置されるシフトレジスタ段50a又
は50bから構成される。各々の段の入力51は、通常
の方法で次にくる段の出力52を受けとるように接続さ
れる。レジスタは、チップ外部から与えられるクロック
Φから生まれた2相のクロックΦ1、Φ2と遅延された
クロックΦ1d及びΦ2dで操作される。即ち、クロッ
クΦは、反対の位相のもう1つのクロックを発生する為
に使用する。各々のこれらクロックは遅延クロックを発
生する為に使用される。第1段50a又は50bの入力
24a又は24bは、データ入力マルチプレクス回路2
3から接続され、最終段50a及び50bからの出力
は、データ出力マルチプレクス回路26に与えられる。
転送ゲート21a、21bは、半分の列線38a又は3
8bとシフトレジスタ段50a又は50bとの間を直列
に接続するソースからドレインへの電気的パスを持つ2
56の同一のトランジスタから構成される。トランジス
タ53のゲートは回線54によってΦTのソースに接続
される。
【0019】シフトレジスタの段50a又は50bは、
Donald J. Redwine に付与され、テキサス・インスツル
メンツに譲渡された米国特許第 4,322,635号に開示され
る雑音限界が向上され、高速性能を持つ四位相ダイナミ
ックラシオレス(比率の少い)形式である。この形式の
シフトレジスタ段は、最小のサイズのトランジスタを用
い、低電力消費でさらに高いレートでクロックされるこ
とが可能である。各々のレジスタ段50a又は50bは
第1及び第2のインバータートランジスタ55、56と
いっしょになった各々のインバーターの為のクロックロ
ードトランジスタ57又は58から構成される。転送ト
ランジスタ59又は60が各々のインバーターを次のイ
ンバーターに接続している。負荷装置57、58のドレ
インは+Vddになり、インバータートランジスタ55及
び56のソースは、回線61及び62上に与えられたΦ
1又はΦ2に接続される。
【0020】各段の操作は、図4のf1 からf4 に示す
1 からT4 の時間を4つ別々の瞬間に分けた各々の瞬
間における回路の条件を調べることによって理解され
る。時間T1 にではΦ1及びΦ1dは高レベルであり、
一方Φ2及びΦ2dは低レベルである。この時間は、ト
ランジスタ57、59がオンになっていて、ノード6
3、64が高レベルまで充電されている、条件が定まっ
てないプレチャージ期間である。この時間の間トランジ
スタ58、60は、オフであり故にレジスタ内のデータ
に応じて、ノード51及び52は、高レベル又は低レベ
ルのいずれかとなることになる。Φ2は低レベルでノー
ド64はプレチャージされるので、トランジスタ56が
オンになることによって、トランジスタ56のソース
は、そのソースを通って放電され、低論理の状態または
Vssまで戻る。この動作によってトランジスタ56のド
レイン・チャンネル及びソースを低論理状態まで下げら
れることでノード64に好ましい電荷蓄積条件が設定さ
れる。
【0021】時間T2 では、Φ1は低論理となりΦ1d
は、高論理のままであるので、この時間の間に、ノード
63及び64は充電される。入力ノード51に、低レベ
ルの電荷が存在する場合、これらノード63及び64は
高レベルのままであり、ノード51に高レベルの電荷が
蓄積されている場合、これらノード63、64は、トラ
ンジスタ55を通って Vss(Φ1が低レベル)まで放電
することによって低レベルになる。どちらの場合でも、
入力51上のデータと逆のデータがノード64に転送さ
れる。Φ1dが低レベルになると、トランジスタ59は
オフになり、ノード64上の電圧が絶縁され、時間T3
へと移る。全てのクロックは低レベルであり回路は、零
条件に設定されている。
【0022】時間T4 では、T1 の期間に最初の半分の
段に対し発生した期間と同様の後の半分の段に対する条
件の設定されていないプレチャージ時間が開始し最終的
結果は、Φ2dの最後のデータの再び逆の状態を求めた
ものとなり、出力52上に現れる。故に1ビット又は1
段の遅延時間には、Φ1とΦ1dの組とΦ2とΦ2dの
組を加えた期間が必要となる。
【0023】シフトレジスタ段は、アレイ10の相対す
る両側の列線38a又は38bの1本おきの線に接続さ
れる。二等分にした配置の利点は隣りあう列線の間では
なく、1本おいた列線同士の2本の線の間に接続する為
に適するように各段ごとに6個のトランジスタを設計す
るのはずっと容易になるという点である。ここで示す形
式のダイナミックRAM アレイ内の列線の間の間隔は、数
ミクロンである。シフトレジスタを構成する6つのトラ
ンジスタを作る為の配置区域は、明らかにこの列線の間
隔の2倍となり広くなる。
【0024】二等分されたシフトレジスタの半分部分5
0a、50bの両方をアレイの同じ側に位置し、半分を
もう半分の上部に配置することによっても同じ結果が得
られる。偶数ビットが全てアレイの一方の側に位置さ
れ、奇数ビットが全て反対側に位置された図1又は図3
乃至図5の配置は、センス増幅器の操作に最適なバラン
スを持つ点で有利である。1982年3月24日号のエ
レクトロニクスの134頁に記載される折り重なる(フ
オールデッド)ビットを使用するダイナミックRAM は、
アレイの同じ側にシフトレジスタの両方の半分部分を有
しているが、図6と電気的に等価に1つおきの列線に接
続されている。
【0025】シフトレジスタ段を接続する為に使用され
ない時、その使用されない側の各々の列線の先端には、
ダミー転送トランジスタ53′が位置される。このこと
によってセンス増幅器11に対する入力は電気的にも物
理的にも均衡が保たれさらに、ダミー容量素子67にも
接続されこの容量素子は、レジスタ20a、20bから
送られてくる電圧を検知する時に機能する。ΦT信号が
線54上に現れる時、両側の列線38a、38bには、
両側にあるトランジスタ53又は53′の容量素子を通
して、同量の雑音が接続されるので、差動センス増幅器
に入力が与えられると雑音パルスは有効に取り消され
る。バランスをとる為、ダミー容量素子(図示せず)と
同一の容量素子67が段50a又は50bが検知される
側と反対側の列線に接続される。
【0026】一つおきのビットに接続する入力24a、
24b を持つマルチプレクス回路23は、Φ1d及びΦ
2dによって駆動されるゲートを持つ1対のトランジス
タ70a、70bを有している。これらのトランジスタ
と直列に接続するトランジスタ71は、ゲート上に直列
選択SSをラッチしているのでデータだけが、マルチチ
ップメモリ板内の選択された単数又は複数のチップのシ
フトレジスタの中に転送される。直列データ出力マルチ
プレクス回路26は、トランジスタ72a、72bを有
している。これらのドレインにはΦ1又はΦ2が接続さ
れ、これらのゲートには、最終段出力25a 又は25
bが接続される。論理ゲートの付いたトランジスタ73
a、 73bは、 トランジスタ72a、 72bの各々のゲ
ートをそれらのそれぞれのソースに接続する。Φ1、Φ
2で駆動されることによって他が有効になるとトランジ
スタ71a、 71b は、短絡を起こし1の出力は Vssに
なってしまう。NOR ゲート75は端子27に出力を発生
する。
【0027】直列データ入力又は直列データ出力の入出
力レートは、クロックレートΦの2倍ある。図3のd又
は図3のeで示す通り256の直列ビットを転送入力し
たり転送出力する為には、128のφサイクルが必要と
される。これは、シフトレジスタを二等分することによ
って得られる結果である。1ビットのデータの位置を1
つシフトさせるのに2つのクロックサイクルが必要とさ
れるので、256段全てを直列に接続する場合には、2
56のクロックサイクルが必要とされる。この形式の一
部は例えば約10MHz でクロックされるので、20MHz
の直列データレートが可能となる。
【0028】図6の回路では、センス増幅器の両側に位
置される8本のデータ線70と8本のデータバー線71
(それぞれ、4本のデータ・データバー線のみ図示す
る)の組によってランダムアクセスが可能になる。列線
38a、38bは、Y選択トランジスタ72によってデ
ータ線70及びデータバー線71に選択的に接続され
る。Y選択レジスタ72のゲートは、Yデコーダ18の
出力を受けとっている。Yデコーダ18は、(256本
の列線から)8本の列線を選択し、データ線70のある
側の8つのトランジスタ72のゲート及び、データ線7
1のある側の対応する8つのトランジスタ72のゲート
に論理1電圧を与えているので選択された8本の列線
は、(当然、適当なバッファを通して)入力/出力端子
19に接続される。回線70、71及び端子19による
ランダムアクセス又は並列アクセスには、直列アクセス
の為には、128クロックφ期間を要したのに比べたっ
たの約1サイクル時間しか必要としない。メモリの為の
1サイクル時間は、Φ期間と同様である必要はない。例
えば、クロックΦのレートが10MHz であればこの期間
は、100ナノ秒となり、これに対し並列読出しアクセ
スは150ナノ秒となる。
【0029】ΦT、ΦS及びXw信号のタイミングは直列
読出し、リフレッシュ及び直列書込みとによって異な
る。電圧は、図4のg、h及びiに示される通りであ
る。読出し及びリフレッシュは、リフレッシュが、転送
命令φTを含まないことの他は同様であり、書込みに
は、シーケンスが逆になるので逆にする必要がある。直
列読出しサイクルの場合、メモリ容量素子40の行から
送られてきたデータは、Xw電圧によってトランジスタ4
1の行を通って列線に転送され、さらにΦsでセンス増
幅器11によって検知され、次にΦTにおいて転送ゲー
ト21a、21bを通し、シフトレジスタ20a、20
bに接続される。直列書込みサイクルの為には、逆のシ
ーケンスが発生しなくてはならない。この場合、シフト
レジスタ内のデータが列線に転送されるのでまずΦTに
おいて転送ゲート21a、21bがオンとならなくては
ならず、次にデータはφsにおいて検知され、Xwが高レ
ベルになると瞬時に選択された行のトランジスタ41を
オンにした後、さらに直列シフトレジスタのデータの状
態をセルアレイ10内の選択された行の容量素子10に
ロードする。
【0030】ちょうどアドレスが検知されサイクルの開
始時に反転W命令を検知され、さらにクロック発生器3
0内のこの情報を使用することによって適当なシーケン
スが選択される。反転RAS 及び反転SSが発生すること
から発生される命令ΦTは、図4のgからiに示す通り
反転Wが高レベルか低レベルかどちらであるかに応じて
反転 RASより早い又は遅い時点のタイミングで切り換え
られる。
【0031】図7を参照すると、本発明のシステムで使
用されるマイクロコンピュータは、追加のチップ外プロ
グラム又はデータメモリ80(必要とされる場合)、及
び種々の周辺入力/出力装置を持ち、これらが全てアド
レスデータバス7及び制御バス9で相互接続される従来
の構造の単一チップマイクロコンピュータ装置8を有し
ている。
【0032】単一の双方向性多重アドレス/データバス
7が図示されているがこの代わりに別個のアドレスバ
ス、データバスを使用することもできる。プログラムア
ドレス及びデータ又はI/0 アドレスも外部バス上で別々
にすることができる。マイクロコンピュータはフォンノ
イマン又はハーバード形式、又はこれら2つの形式を組
合わせた形式のものである。
【0033】マイクロコンピュータ8は、例えばテキサ
ス・インスツルメンツによって部品番号TMS-7000と
して市販される装置の1つ又はモトローラ6805、ザ
イログZ8又はインテル8051等の部品番号で商業的
に入手可能な装置の1つを使うことができる。内部構成
の細部は、変更するがこれらの装置は、一般にプログラ
ムを記憶する為のチップ上ROM 又はリードオンメモリ8
2を中に含み、場合によっては、チップ外から送られて
くるプログラムアドレスも持つことができるが、どんな
場合でもメモリ5の為のチップ外データアクセス手段は
有している。
【0034】図に示す典型的マイクロコンピュータ8
は、データ及びアドレスを記憶する為のRAM 又はランダ
ムアクセス読出し/書込みメモリ83と、演算又は論理
操作を行う ALU84と(通常何本かの別個のバスから構
成される)データ及びプログラムアドレスをある位置か
ら他の位置へ転送する内部データ及びプログラムバス装
置85とを有している。ROM 82内に記憶された命令
は、1度に1つづつ命令レジスタ87の中へとロードさ
れ、このレジスタから与えられた命令は、制御回路88
内で解読されマイクロコンピュータの操作を規定する制
御信号89を発生する。自動式インクレメンテインであ
るか又は ALU84をカウンタの内容が通過することによ
ってインクレメントされる形式のプログラムカウンタ9
0に ROM82はアドレスされる。スタック91は、割込
みやサブルーチンの発生に応じて、プログラムカウンタ
の内容を記憶する為に内蔵されている。ALU は2つの入
力92及び93を有し、これらのうち1方は、データバ
ス85からロードされる1つ又は2つ以上の一時的記憶
レジスタ94に接続される。累算器95はALU の出力を
受けとり、累算器の出力はバス85によって RAM83又
は、データ入力/出力レジスタ及びバッファ96のよう
な最適な転送先へと接続される。割込みは、割込み制御
97によって処理される。割込み制御は、制御バス9を
介しチップ外の回路と接続されていて、マイクロコンピ
ュータ装置8及びシステムの複雑性に応じ割込み要求、
割込み認識、割込み優先コード及びこれと同様のものを
処理している。リセット入力も割込みとして取り扱われ
る。 ALU84及び割込み制御97と共働する状態レジス
タ98は、ALU 操作から与えられるゼロ、桁上げ、桁あ
ふれ等のような状態ビットを一時的に記憶する為に設け
られている。割込みがあると状態ビットは RAM83内
に、又は割込み時の為のスタックに保持される。メモリ
アドレスは、外部バス7に接続されるバッファ96を通
ってチップ外に接続される。特定のシステム及びそのシ
ステムの複雑性に応じてチップ外データ又はプログラム
メモリ80及びI/O 81、さらにチップ外ビデオメモリ
5をアドレスする為にこのデータ通信路は使用される。
これらのバス7に接続されるアドレスは、RAM83、累
算器95又は、命令レジスタ87さらにプログラムカウ
ンタ90内でも発生する。(制御ビット89に応答し
て)メモリ制御回路99は、制御バス9に与える命令を
発生したり又は制御バス9からの命令に応答し、適宜に
アドレスストローブ、メモリイネイブル、書込みイネイ
ブル、ホールド、チップ選択等を行う。
【0035】操作では、マイクロコンピュータ装置8
は、1又は一連のマシンサイクル又は状態時間の間にプ
ログラム命令を実行する。例えば水晶発振器によって与
えられる5MHz のクロック入力に関しては、100の入
力をマイクロコンピュータチップに与える為にはマシン
サイクルは200ナノ秒となる。その為連続するマシン
サイクル又は状態において、プログラムカウンタ90
は、インクレメントされ新しいアドレスを発生し、この
アドレスは、 ROM82に与えられ命令レジスタ87への
出力を発生する。この出力は制御回路88で解読され、
一連のマイクロコード制御ビット89の組を発生し、バ
ス85及び種々のレジスタ94、95、96、98等を
ロードする為に必要な種々の工程を行なわせる。例え
ば、典型的なALU 演算又は論理操作は、(命令語のフィ
ールドの)アドレスを命令レジスタ87からバス85を
介し RAM83(これはソースアドレスのみ又はソースア
ドレスと転送先アドレスの両方を含む)の為のアドレス
回路にロードする工程と、 RAM83から一時的レジスタ
94及び/又はALU の入力92にアドレスされたデータ
を転送する工程とを含む。マイクロコードビット89は
加算、減算、比較、論理積、論理和、排他的論理和等と
いった命令の組の中からとりだした1つの形式にALU の
操作を規定する。状態レジスタ98はデータ及びALU の
操作に応じてセットされ、ALU の結果は、累算器95の
中へロードされる。他の例では、データ出力命令は、RA
M アドレスを命令のフィールドからバス85を介しRAM
83に転送しこのアドレスで指定されたデータを RAM8
3からバス85を介し出力バッファ96に転送し、故に
外部アドレス/データバス7上に出力させる工程を含ん
でいる。書込みイネイブル等の様な所定の制御出力がメ
モリ制御回路99によって制御バス9の回線に発生され
る。このデータ出力の為のアドレスは、前のサイクルで
バッファ96を介しバス7上に接続されたアドレスであ
る。前のサイクルではこのアドレスは、メモリ制御99
から制御バス9に送られるアドレスストローブ出力によ
ってメモリ80又はメモリ5の中でラッチされる。外部
メモリ制御装置は、反転RAS 及び反転CAS ストローブを
発生する為に使用される。バス7が8ビットである場合
には、メモリ5の為の2バイトのアドレスは、2マシン
サイクルを使ってバス7に接続されバス7が16ビット
である場合は1マシンサイクルで接続される。
【0036】マイクロコンピュータ8の命令の組は、内
部的ソース又は、送信先が RAM83、プログラムカウン
タ90、一時的レジスタ94命令レジスタ87等である
ビデオメモリ5、追加メモリ80又はI/0 ポート81か
らの読出し及び書込みを行う命令を含む。マイクロコー
ド化されたプロセッサでは、上記のような各々の操作
は、内部バス85及び外部バス7上をアドレス及びデー
タが転送される一連のマシン状態を含む。選択的に、本
発明は、マイクロコード化されていない形式のマイクロ
コンピュータ8を使用してもよい。このマイクロコンピ
ュータでは、1つの命令は1マシン状態時間で実行され
る。マイクロコンピュータ8を選択する上で必要な条件
は、データ及びアドレスと種々のメモリ制御信号がチッ
プ外から入手できることと、時間的拘束条件の中でビデ
オデータを発生し更新する為のデータ処理レートが適当
であることの二点である。
【0037】マイクロコンピュータ装置及びメモリ技術
は、8ビットあるいは16ビットの装置又は、24ビッ
ト、32ビット等といった他の構成でも有効であること
はわかっているが本発明のビデオメモリ装置はバス7に
関しては8ビットのデータ送信路について説明されてい
る。本発明は、8ビットのデータ送信路、及び12ビッ
トから16ビットのアドレス指定機能を有する形式で外
部メモリ80は必要とせず、周辺回路81は単にキーボ
ード又はそれと同様のインターフェイス装置にたぶんデ
ィスクドライブを加えたものだけで構成される小型のシ
ステムで実益を発揮する。 IEEE488 形式の装置のよう
なバスインターフェイスチップを例えば周辺回路81の
中に含ませることもできる。
【0038】図8で示す通り、ビデオメモリ5は、1つ
の×8メモリ装置を使うかわりに8つの×1メモリ装置
を使って構成される。この実施例では、8つの半導体チ
ップ5が使用されていて、8つ全てのチップは64K×
1又はたぶん16K×1の形式であり、各々は図2で前
に説明した直列出力レジスタを有しているが、8ビット
のI/O 回線19の代わりに1ビットの規模のI/O を有し
ている。フルカラーテレビ形式のディスプレイ1に対し
ては、3色ドット当たり8ビットを使うと、64K×1
メモリ装置から成る4つのバンク(1つのバンクに8つ
のチップを用いる)で構成されるメモリシステムが必要
になる。画面上の各々の走査線は、(図で示す1本だけ
のビデオデータ入力線2の代わりに)8本のビデオ信号
入力線2の各々の線の為に1方の後で他方が交互にクロ
ックされる2つの256ビットレジスタを使用すること
ができる。マイクロプロセッサ8及びバス7は、図8で
示す通り各チップに対し1本づつの8本のデータ線6に
よって(図2に示す×8フォーマットの代わりに)各々
のチップ上の「×1」フォーマット内の8ビットのビデ
オデータに並列にアクセスする。8つ全てのチップに対
するアドレス入力15はバス7から同一のアドレスを受
けとり、8つ全てのチップはバス9から同一の制御入力
を受けとっている。各チップに対し1本である8本の直
列出力は、8ビットシフトレジスタ127のそれぞれの
ビットに接続される。直列クロックΦは、8つのチップ
15に接続される前に8つに分割される。直列レジスタ
127に印加されるクロックΦは8ビットシフトされビ
デオ信号入力線上に出力され、さらに、他の8ビットが
個々のチップ上にあるレジスタ20からレジスタ127
へとロードされる。他の選択例としては、補助シフトレ
ジスタ127を使う代わりに、8本の出力線27をカラ
ーテレビの8本の並列するビデオ信号入力に接続するこ
とができる。
【0039】いくつかの装置に関して本発明の重要な特
徴は、図2の直列データ22を持つことである。直列入
力とは、図2に示すチップの入力22に接続する回路1
06に入力される一連の直列ビデオデータを供給する図
9に示す受信装置又はビデオテープ再生機構105から
与えられるビデオデータを指す。この入力されてくるビ
デオデータは、直列レジスタ20a、20bからセルア
レイ10の中へと書込まれる。これと同時に RAMアレイ
内では、ビデオデータは、並列アクセスポート19を使
ってマイクロコンピュータ8によって処理され、その後
レジスタ20a、20bと端子27を介し、ビデオ信号
線2へ印加される。この装置の1つの使用例では、受信
器又は、テープ105から与えられるビデオ信号の先頭
にマイクロコンピュータを介し文章又は図表をつけ加え
る為に使われる。他の使用例では、ビデオデータを直列
にアレイ10内に書込み、データを並列に読出しマイク
ロコンピュータの RAM83内に一時的にバイトを記憶さ
せておき、 ALU84によって演算操作を行った後で修正
されたデータを再びアレイ10内に書込み、そこから直
列にデータをビデオ信号入力2に読みだすことによっ
て、受信器又はテープ105から受けとったビデオ信号
を向上又は修正する為に使用している。これに関し本発
明のシステムの利点は、レジスタ20a、20bが直列
して読出されると同時に直列してロードされることもで
きることである。即ち、図3のd及びeで示す通りデー
タ入力とデータ出力がオーバーラップして行われる。直
列入力及び直列出力に使用される128クロックサイク
ルの間、アレイ10は書き直し、更新又は修正操作を行
う為マイクロコンピュータ8によっても並列にアクセス
されることができる。
【0040】図10を参照すると、アレイ10を含む半
導体チップはリフレッシュアドレスカウンタ108も有
している。リフレッシュアドレスカウンタ108は、8
ビットの256のうちの1つの行アドレスを発生しマル
チプレクス回路109によって行データ12の入力13
に接続されるので、行デコーダは、バッファ14を介し
アドレス入力端子15から又はカウンタ108からのい
ずれかからアドレスを受けとることができる。このカウ
ンタは自動インクレメントの形式であるので、入力 Inc
を受けとる時は常に現在の計数に計数1が加えられる。
カウンタ108は、Lionel S. White 及びG.R. Mohan R
aoに付与した米国特許第 4,207,618号及び第 4,344,157
号と、David J. McElroyに付与した米国特許第 4,333,1
67号に開示されているチップ上リフレッシュアドレス発
生回路として機能する。上記特許は全てテキサス・イン
スツルメンツに譲渡されている。
【0041】リフレッシュには列アドレスは必要とされ
ない。Φsクロックの接続される前の行アドレスX
W は、図3及び図4のa、h及びiに関連して説明した
通り、アドレス指定された行の256個全てのセルをリ
フレッシュさせる為に働く。直列読出し又は直列書込み
の為に行がアドレスされる時、この行アドレスもこの行
の中のデータをリフレッシュする。同様に読出し書込み
の際の並列アクセスもその行をリフレッシュする。故
に、テレビ走査を行う為に必要とされる通常のサンプル
レートで直列読出しによってビデオデータがサンプリン
グされれば各々の行は、4msのリフレッシュ期間(60
フレーム/秒はサンプリングの間の17ミリ秒である)
内はアドレスされることがない。直列読出しと直列読出
しの間の時間は、マイクロコンピュータ8は必ずではな
いがだいたい全ての行にアクセスし、リフレッシュを行
うような頻度で並列読出し及び書込みを行っている。故
に、 ROM82内のマイクロコンピュータプログラムはイ
ンクレメントされた行アドレス及び反転RAS をある一定
の伝送レートで送り出す為のカウンタループを有し、こ
れによってリフレッシュアドレスの詳細が確実に合致す
るようにしている。
【0042】しかしながら、リフレッシュオーバーヘッ
ドでマイクロコンピュータのプログラムの実行時間が占
められるのを避ける為に図10で示す実施例は、チップ
上のアドレスを提供する為にカウンタ108を設け、マ
イクロコンピュータは反転RAS 制御信号を与える為だけ
である。即ち、反転RASを受けとり反転CAS は受けとら
ない時であって、反転Wと反転SSが高論理であると、マ
ルチプレクス回路109はカウンタ108の内容が行デ
コード回路12に接続されるように切り換えられ、Φs
がアクティブにされる時は行をリフレッシュする。直列
のデータ入力出力も並列のデータ入力出力も開始される
ことはない。次のリフレッシュを行う為カウンタ108
をインクレメントするINC 命令が発生される。
【0043】更に、他の実施例では、チップ上リフレッ
シュ信号は例えば米国特許第 4,344,157号に示すタイマ
ー110からチップ上で発生される。 タイマー110は
リフレッシュ命令を少くとも(4ミリ秒)×(1/25
6)=16マイクロ秒ごとに1度発生する。このリフレ
ッシュ命令は前にチップ外のリフレッシュ要求で説明し
たのと同様にマルチプレクス回路109Φs及び Inc命
令をアクティブにする。ビデオのような最も使用される
システム内のレジスタ20を介した直列I/O では、常に
順番に並ぶ一連の行にアクセスする必要がある。故に、
図10に示すようなチップ上の256のうちの1つのカ
ウンタ111が使用されると直列アクセスを行う為にマ
イクロコンピュータ8からの行アドレスを与える必要性
をなくすことができる。サンプルレートが充分に高いも
のであれば、これは、リフレッシュカウンタ108と同
じ機能を行う。即ち、リフレッシュの為の別個のカウン
タを設ける必要がないので1つだけカウンタが必要とな
る。図10に示す通り、しかしカウンタ111は、反転
SS命令が発生する時はいつでもマルチプレクス回路10
9に対し行アドレスを発生し(W信号に応じて)直列読
出し又は書込みを開始し、故に並列アクセスの為だけに
反転RAS 及び反転CAS に使用されるようにしてもよい。
カウンタ108は自動的にインクレメントされるので、
アクティブされる度ごとにマルチプレクス109にアド
レスを発生し、カウンタはまたインクレメントされるの
で次の要求によって次の一連の行アドレスが発生され
る。
【0044】本発明の他の特徴はシフトクロックΦが、
マイクロコンピュータ8とは別に発生されることであ
る。図10に示す通り、クロック発生回路113はシフ
トクロックΦを発生する為に使用される。このクロック
は分割回路114で128に分割され、行アドレスカウ
ンタ111への入力を発生しさらにクロック回路30へ
の入力も発生し128Φサイクルの終わる度ごとに直列
読出しを開始する。Φ発生回路113及び128で分割
する回路114は、図10で示す通りチップ外にあるが
或は選択的にアレイ10といっしょにチップ上に作るこ
ともできる。レジスタ20及び回線19を介するアレイ
10への直列アクセス及び並列アクセスは非同期である
ことに注意してほしい。即ち、Φ発生回路113はマイ
クロコンピュータ8のクロックと同期させる必要はない
がその代わり図1のビデオディスプレイ1又は図9の受
信器105からのビデオ信号106とは同期されてい
る。
【0045】図9の実施例の示すこれらの特徴と直列入
力とを有利に利用するシステムは、例えばゲーム、教育
機器、又はカタログオーダー等に適した機械と人が相互
に連絡可能なホームテレビに用いることができる。即ち
背景を示すビデオデータは、ケーブル又はVOR から直列
入力22を介し接続され、使用者は(I/O 81によって
接続されるキーボード、操作管、その他同様の装置を使
って)自分の入力をマイクロコンピュータ8を介し背景
であるビデオデータの上に重ねて自分の入力を入力し、
その結果使用者の入力を含むビデオデータが回線2を介
し画面1上に与えられる。この同じビデオデータ又は選
択例ではいろいろ加えられたデータのみがケーブル又は
無線通信によってデータ入力者のもとへ送り返されてき
てカタログオーダーやケーブルでの銀行取引又は教育用
テストの採点等のような応用に使用される。
【0046】本発明の主旨は、ビデオ以外の通信システ
ムにも有効である。例えば、多重音声(電話による)又
はデジタルデータがマイクロ波又はファイバーオプティ
ックス伝達チャンネルを介し非常に高いビットレートで
直列で転送される。このデータは図9の回線2又は回線
106内の直列データとフォーマットが同様である。従
って、上記で説明したメモリ装置5はこの形式のデータ
を処理する上で非常に有効である。データは直列のシー
ケンシャルにアドレスされる(自動インクレメントす
る)ポートを介し通信リンクからメモリ5内へと書込ま
れ、及び1又はこのポートによってメモリ5から通信リ
ンクへと読み出される。即ち、メモリ5及びマイクロコ
ンピュータ8は受信器、送信器、アレイ回路又はラジオ
送受信器の一部として構成することができる。1度メモ
リ5内のアレイ10に入ると、データはマイクロコンピ
ュータ8によって並列にランダム形式でアクセスされ、
エラー検出及び訂正アルゴリズム、又は種々のチャンネ
ルのデマルチプレクス又はマルチプレクスの実行又は選
局や暗号化又は解読、地方局のネットワークへのフォー
マットの変換及びこれと同様の処理の実行によって電話
システムの為のD/A 又はA/D 変換装置で利用される。
【0047】本発明の主旨は、他に、バルク記憶の為に
磁気ディスクを使うマイクロコンピュータシステム内で
使用される。例えば、ウインチェスターディスクと呼ば
れるものは、図9のビデオデータレートと同様の何十メ
ガビット毎秒というビットレートで直列にアクセスされ
る数メガビットの容量を提供できる。プログラムは64
Kバイト又は128Kバイトという大規模ブロックでデ
ィスクからメモリ5へダウンロードされ、次に与えられ
たタスクが完了するか又は、割込みが発生するまでマイ
クロコンピュータがメモリ5からの命令を実行する。次
のブロックが入力22を介しメモリ5に書込まれる一
方、メモリ5の内容が読み出されたり線2によってディ
スク記憶容量へと送信することもできる。
【0048】故に、直列アクセスを加えることによって
並列アクセスの能力がまったく低下しない向上された解
像度を持つディスプレイに適したデュアルポート半導体
装置を提供することができる。汎用 MOSダイナミックRA
M を利用するのでコストも安く大量生産も可能である。
本発明は特定の実施例に関し説明してきたがこの説明は
構成の限定を意図するものではない。ここに説明した実
施例の種々の改変、及び本発明の他の実施例は、この説
明を参照すると、当業者には明らかであろう。故に添付
特許請求の範囲は本発明の真の主旨の中に含まれるこの
ようないずれの変形又は実施例もカバーするものと考え
る。
【0049】
【簡単な図面の説明】
【0050】
【図1】本発明の一実施例に従ったビデオディスプレイ
装置の電気ブロック図である。
【0051】
【図2】図1の装置で使用される並列及び直列アクセス
という本発明の特徴を用いた半導体メモリ装置の電気ブ
ロック図である。
【0052】
【図3】図2の装置の様々な部分における時間に対する
電圧又は時間に対するその他の条件を表わすグラフであ
る。
【0053】
【図4】図2の装置の様々な部分における時間に対する
電圧又は時間に対するその他の条件を表わすグラフであ
る。
【0054】
【図5】図2の装置の様々な部分における時間に対する
電圧又は時間に対するその他の条件を表わすグラフであ
る。
【0055】
【図6】図2の装置内のセルアレイの電気的概略図であ
る。
【0056】
【図7】図1のシステムで使用されるマイクロコンピュ
ータ装置を示す電気的ブロック図である。
【0057】
【図8】本発明の他の実施例を示す図1に反応するビデ
オディスプレイ装置の電気的ブロック図である。
【0058】
【図9】本発明の他の実施例に従い図1に対応するビデ
オディスプレイ装置を示す電気的ブロック図である。
【0059】
【図10】本発明の他の実施例に従い図2に対応するビ
デオディスプレイメモリを示す電気的ブロック図であ
る。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 FI 技術表示箇所 G09G 5/36 8121−5G (72)発明者 ジヨン エム ヒユーズ アメリカ合衆国 テキサス州 スプリング エヌグリーンフイールド 16334

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】 メモリと、 前記メモリをアドレスする回路と、 2つの別個のデータポートによって前記メモリをアクセ
    スする回路であって、1つのポートはビデオデータを含
    む直列データストリームを出力または入力する直列レジ
    スタを含み、他のポートはアドレス可能なメモリロケー
    ションにデータアクセスを行うアクセス回路と、 前記他のポートへ又は前記他のポートからデータを与え
    又は受けるために前記アドレス回路へアドレス情報を与
    えるプロセッサと、 出力された直列データストリームに応答して画像を発生
    するよう接続された表示装置と、を含む電子装置。
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