JPH0254956B2 - - Google Patents

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明はビデオデイスプレイを有する電子式コ
ンピユータシステム及びそれに用いられるメモリ
アレイに関する。

〈従来技術〉 従来より、１枚の画像としてコンピユータから
受けとつた出力は、一般にブラウン管等の画面に
映像化される。この画面は、実際は、画素（ビク
セル）と呼ばれる光点の集合から構成され、従つ
て画像は、これらの画素のうち、所望の画像を作
りだす為に、必要とされる画素を選択して照らす
ことによつて、作り出される。映像化したい画像
が単に数字やその他の記号のように簡単な表示で
あれば、この画像は比較的限られた数の画素から
構成することができる。しかしながら（高解像度
が要求される）もつと複雑な画像を作りだしたい
場合、かなり多数のピクセルから成る画面を選択
しなくてはならなくなる。

コンピユータ出力データは、種々の方法で集収
され、表示されるが、一般家庭向けの市場をねら
うホームコンピユータやゲーム遊技装置と呼ばれ
る類の装置では、特にビデオ形式による出力表示
が行われることが好まれる。その上、一般家庭向
けの市場では、より高解像度の出力画像を提供で
きる上記のようなゲーム装置やホームコンピユー
タに対する需要は増大している。一方、このよう
なゲーム装置やホームコンピユータに関する家庭
向けの市場の需要は、これら装置の価格に非常に
敏感に左右されることに特徴づけられる。

ここで注意しなくてはならないのは、画像を作
る為に使用される各々の画素は、コンピユータ内
の処理部分から与えられる別個の出力データ信号
に基づき照らされ、解像度を上げるということ
は、より多くの画素を持つ画面を使う必要がある
ということにつながるということである。さらに
詳しく述べれば、各々のビデオデータ信号は画面
に転送される前に当然ながら記憶する必要もある
ので、画像の解像度を上げるということは、これ
らのデータ信号を受けとり保持する為のメモリセ
ルの数も、これに対応して増加される必要がある
ということになる。

画面に映しだされる画像の解像度も向上させる
目的で画素の数を増加させた様々な形式の画面を
使用した場合、そのこと自体がシステム全体の値
段を著しく高くするような結果をもたらすことは
ない。しかしながら、メモリ素子又は回路のサイ
ズが記憶容量は、システムの経済性に関する重大
なフアクターであり、映し出そうとする画像の解
像度を上げるとシステムのデータ記憶部とビデオ
表示部との間で全てのデータ信号を完全に転送す
る為には使用可能とされる時間間隔が短縮されて
しまう。

これらの問題点を解決する又は緩和する為の手
段及び提案は多くなされている。特に入力信号の
数の増加にあわせて大規模な記憶ユニツトを選択
することが考えられるが以下で説明する通り、こ
のような記憶ユニツトは、本来高価で、ホームコ
ンピユータシステムに使用すれば、このようなコ
ンピユータシステムの価格を著しく上げてしまう
為この種の応用例に不適当である。この技術で
は、データ処理技術を上げる為に、高速アクセス
が可能となるように特に設計されたメモリユニツ
トを提供することも考えられるがアクセス速度の
遅いメモリユニツトよりさらに高価であるため、
ホームコンピユータ等への使用に適さない。

代わりに、追加のメモリユニツトをシステムに
加えて、データ記憶容量を増加することが考えら
れる。しかしこの方法では、システム全体の価格
を上げることとなるばかりか、各々のメモリユニ
ツトは別個の記憶素子で構成するのでビデオデー
タをピクセルに送る為に必要とされる時間は長く
なつてしまう。

複数の別個のランダムアクセスメモリユニツト
又はICチツプでデータ記憶部を構成する時にお
こる問題を一部緩和する方法としては、これらの
メモリユニツトをシフトレジスタを介し並列に接
続することが提案されてきた。このシステムで
は、シフトレジスタによつて全てのメモリユニツ
トがアンロードされ、その内容は、同時にシフト
レジスタ内に転送される。シフトレジスタ内のデ
ータは次に、逐次、適当なビデオデータ速度でク
ロツク制御され画素へと送られる。この技術は、
データ転送周期を単一メモリチツプを使用した場
合にかかる周期と同様の時間まで短縮するので非
常に有効であるが価格の上昇という問題は何ら解
決していない。その上、記憶回路は標準設計のメ
モリユニツトから構成されるので記憶回路内のメ
モリセルの数はどうしてもビデオスクリーン上の
画素の数より多くなり、記憶内容がビデオ表示部
にアンロードされる時にはいつも画像を作りだす
為に実際に必要な数より多くのセルをアンロード
することが必要になる。

〈発明が解決しようとする問題点〉 従来技術に関し、前述の又はここに記載しなか
つた問題点は、本発明によつて解決される。しか
しながら、コンピユータシステム全体の価格を著
しくあげることなくビデオスクリーン上の画像の
解像度を上げるための新規な手段及び方法も以下
に示す通り提供する。さらに、ここに記載した改
良された新規な手段及び方法は、アンロードした
後コンピユータシステムの記憶回路とビデオ領域
との間の選択されたビデオデータの転送に要する
時間を短縮することができる。

〈問題点を解決する為の手段及び作用〉 好ましい実施例では、従来のものよりかなり画
素数の多いブラウン管が使用され、行列には配列
された適当な数のセルを持つビツトにマツピング
されたメモリユニツトを持つ適当なコンピユータ
システムが提供される。このコンピユータシステ
ムは、以下に説明するセルの列と並列に相互接続
する直列シフトレジスタも含んでいる。しかし、
シフトレジスタには、好ましくは、所定のビツト
位置に複数のタツプ（引出線）が設けられてい
て、所望のデータを含むシフトレジスタの部分に
関連するタツプを選択する為の手段として、好ま
しくは適当なデコーダ回路がシステムに含まれて
いる。

このような装置では、従来の方法でプロセツサ
ー部でビデオデータが発生され、次いでこのデー
ターは従来の行列アドレスを使つて、記憶領域内
の適当なセルへと転送される。従来の方法で行セ
ル内のビデオデータは、並列にシフトレジスタ内
にアンロードされる。しかしながらビデオ信号を
ビデオ回路又はビデオ表示部に転送する為にシフ
トレジスタの内容をアンロードにしたい時には、
デコーダ回路が起動され、シフトレジスタの所望
のデータを含む部分に対応するタツプを選択す
る。そのデータを含む部分のみがビデオ画面にビ
デオデータを転送する為にシフトレジスタはアン
ロードされる。

従来のRAMユニツトが使用される場合、記憶
回路には必然的に所望の画像を作る為に必要な数
以上のセルが含まれることになることは明らかで
ある。しかしながら、本出願では、シフトレジス
タにタツプを設けることによつて、記憶領域の使
用されない部分は、システムのオペレーシヨンか
ら除外されるので、従つてデータ転送に必要な時
間は、かなり短縮され、絶対最低時間まで短縮さ
れる。

複数の従来のダイナミツクRAMユニツトを記
憶回路として使用する方法が特別設計の単一のメ
モリユニツトを使う場合より安くあがることはす
ぐに理解される。従つて、前述のタツプを使うと
転送時間はそのままでより経済的な方法で従来よ
り高解像度の画像を作りだすコンピユータシステ
ムの設計が可能になる。

本発明の目的はメモリへの制御信号数とシステ
ム構成を簡単にするメモリアレイを提供すること
である。

本発明の第２の目的はビデオデイスプレイに表
示を行うことによりビデオデイスプレイを見なが
ら新しい情報を書き込み可能なコンピユータシス
テムを提供することである。

上記のまたこれ以外の本発明の目的及び特徴
は、添附図面を参照しながら以下の実施例の記載
を読むことによつて明らかになつてゆく。

〈実施例〉 第１図を参照すると、本発明の一実施例に従う
デユアルポートマツプドメモリ装置（dualport
bit−mapped memory arrangement）を用いる
コンピユータビデオシステムの構成の概略図が示
されている。さらに詳しくは、約20MHz又はそれ
以上の速度で逐次送られてくる数ビツトのデータ
を含むビデオ信号入力２に応答する従来のラスタ
ー走査ORTチユーブ（ブラウン管）を含むビデ
オデイスプレイ部１が図示されている。

標準のTV（テレビ画像）信号は、通常、毎秒
60データフレームを提供する。このフレームには
それぞれ512の走査線情報を含み、この走査線自
体は、それぞれ数百の画素又はピクセルを含む。
これらの積は、20MHzの周波数でCRT（ブラウン
管）に送信しなくてはならないデータのビツト数
に対応する。簡単な白黒画像では、各各の画素又
はピクセルは、１ビツトデータによつて規定され
るが、もつと写真的な（２次元的）画像を提供す
る16色の灰色が使用される場合には、各画素の規
定に必要なデータは４ビツトまで増加する。フル
カラー画像を作りだすには、３〜４ストリーム
（streams、流れ…直列的））又はプレーン
（planess、平面…並列的）のデータが要求され通
常１つの画素に対し少くとも１バイト（８ビツ
ト）のデータが必要となる。

水平垂直走査同期回路３及びビデオ信号成形回
路４は、従来の設計で構成され、本発明の要旨と
は直接関係はない。更に第１図に示す回路には、
必要であれば、完全なテレビモニター又は受像器
を加えることも考えられる。しかしながら、入力
線２上に与えられるビデオデータは、好ましく
は、これから説明するビツトマツプドビデオメモ
リ５から受けとつたものである。このメモリ５
は、セルを含み、ビデオ画面１上の各々のピクセ
ル（画素）に少くとも１つの上記セルが対応して
いる。メモリ５は、必要に応じ並列又はランダム
入出力ポート６又は、入力と出力を分けた別個の
並列入力ポート及び並列出力ポートを有してい
る。さらに第１図で示した通り、直列入力ポート
２ａ及び直列出力ポート２ｂを加えた構成でもよ
い。さらにポート６は、好ましくは、適当なマイ
クロコンピユータ又は、マイクロプロセツサ８の
多重化アドレス／データ入力／出力バス７に接続
される。

第１図を再度参照すると、メモリ５は直列ポー
ト２ａ及び２ｂのアドレスを規定し、メモリ５へ
の書込みや読出しのためのアドレスをも規定する
ため、並列又はランダムポート６から、バス７上
に現われたアドレスを受けとる。

マイクロコンピユータ８をメモリ５に接続する
制御バス９は、基本クロツク周波数信号φの送信
に使用される。この信号φは、直列ビデオデータ
をCRT入力線２上に送るクロツク送信に使用さ
れる。このバス９は、メモリ装置５及びマイクロ
コンピユータ８の両方の特徴に応じて必要になる
アドレスラツチ、行アドレスストローブ
（RAS）、列アドレスストローブ（CAS）、直列選
択、書込みイネイブル等のメモリ制御信号の送信
にも使用される。

メモリ５は、さらにメモリアレイ又は記憶容量
素子アレイ１０を含む。メモリアレイ１０はメモ
リセルの行及び列から構成され、ビデオデイスプ
レイ１のサイズや形式及び選択されたメモリ５の
設計に応じて区分される。更に、メモリ５は、複
数のタツプを有する直列シフトレジスタ２０も含
む。これに関連して、標準的な２レベルの白黒
TVラスターは通常（512本の走査線に対応す
る）、約512本のセルの行と（各々の走査線に含ま
れる512のピクセルに対応する）512個のセルの列
に配列されたセルアレイを必要とし、全データフ
レーム毎に合計で256Kビツトのメモリ容量が必
要とされることに注意しなくてはならない。従つ
て、64Kのメモリ装置がこの目的に使用される場
合には、このメモリ５を構成する為に４つのユニ
ツトが必要となり、または、この代わりに１つの
256Kビツトメモリで代用することもできる。こ
れら４つのメモリユニツトは、交互に256ビツト
のブロツクビデオデータを、逐次、入力線２上へ
と送り出す形式をとるか又はその他の適当な形式
でデータを送る。比較的解像度の低い白黒画像
は、64Kビツトのメモリアレイを１つのみ使つて
作りだすことができる。64Kビツトのメモリアレ
イは、各走査線が256のピクセルを含む256の走査
線から成る画像が提供可能である。

第１図及び第２図に示されるシステムでの使用
に適すると思われるメモリ装置５の例としては、
米国特許第4239993号に開示される１トランジス
タ型セルを用いて構成される64KビツトMOSダ
イナミツク読み出し／書込みメモリがあり、多重
化用タツプを加えた直列シフトレジスタを追加し
た上記メモリの使用が考えられる。このメモリの
例では、ランダムアクセスは１ビツト幅で行われ
る。その他の適当な例（図示せず）には、以下で
説明する256Kビツト又はそれ以上のメモリ容量
を持つメモリ装置としての実施が考えられる。

以下に説明する様に、例えばメモリを区分し、
８つのチツプで構成する場合、個々のメモリ装置
は×１メモリ即ち１ビツト幅で構成され、これら
８つに区分された記憶容量は８ビツトマイクロコ
ンピユータ８によつてアクセス可能とする為に並
列に接続される。×４や×８のような、他の区分
も以下に明示されるように使用され得る。

第２図に示されるメモリ装置５は、Ｎチヤンネ
ル、セルフアライン、シリコンゲート、二重層ポ
リシリコン、MOS工程によつて種々に形成され、
全ての装置は1/30インチ平方（0.0847cm²）のサイ
ズのシリコンチツプの中に作られ、このチツプ
は、20ピン又は20端子の標準のデユアルインライ
ンパツケージに搭載される。256Kビツトの装置
を搭載する場合、このパツケージは22本のピン又
は端子を持つように構成される。同様にピンの数
は、より大規模な装置を搭載するために増加させ
ることができる。この実施例では、装置は、アレ
イ１０を有していて、このアレイは、256の行及
び256の列を含む通常のパターンで配列され、
各々が32768個のセルで構成される２つの部分１
０ａ及び１０ｂに二分されている。256の行線即
ちＸ線のうち、128の行線は、半分のアレイ１０
ａに含まれ128の行線は残り半分のアレイ１０ｂ
に含まれる。256の列線即ちＹ線もそれぞれ二分
され、２分された２組の列線は、それぞれ半分の
アレイ１０ａ及び１０ｂに含まれる。256のセン
スアンプ１１がアレイの中央に配置される。これ
らのセンスアンプは、上記米国特許第4239993号
又は米国特許第4081701号で開示され特許が付与
されている発明に従つて構成した種々の差動増幅
双安定回路である。各々のセンスアンプは、列線
と中央で接続されているので128のメモリセルは、
列線の半分を用いて各々のセンスアンプの両側に
それぞれ接続している。チツプは、ただ１つの
5V電源V_dd及び接地端子V_ssのみを必要とする。

２つの部分に二分された行又はＸアドレスデコ
ーダ１２は、16本の信号線１３を介して８ビツト
アドレスバツフア又はラツチ回路１４に接続され
る。アドレスバツフア回路１４は、米国特許第
4283706号に開示される発明に従つて構成されて
いる。アドレスバツフア１４の入力には、８ビツ
トアドレス入力端子１５を介して８ビツトＸアド
レス信号が印加される。Ｘデコーダ１２は入力端
子１５上の８ビツトアドレス信号によつて規定さ
れる１本の行線を256の行線の中から選択する動
作を行う。このアドレス信号はバス７を介しマイ
クロコンピユータ８から送信され、入力端子１５
上で受けとられる。256以上の行線を持つ場合、
例えば512の行線を持つ256Kビツトメモリの場合
には、８ビツト以上のＸアドレス信号が印加さ
れ、８ビツト以上のアドレスバツフア回路を用い
なくてはならなくなる。

列アドレス信号も、入力ピン１５上で受けとら
れ、列アドレスバツフア回路１６内でラツチされ
る。ビツト幅（単位）のランダムアクセスでデー
タの入力及び出力を行う場合、全部で８本の列ア
ドレスビツトを必要とするバイト幅（単位）即ち
８ビツト幅（単位）でアクセスする場合、５本の
アドレスビツトのみ必要となり、縦続接続される
数個のチツプから１つを選択する為の追加の列ア
ドレスビツトをマイクロコンピユータから出力す
る必要が生じる。これらの追加の列アドレスビツ
トの信号は、従来の構成のチツプ選択デコーダに
よつて使用される。列アドレスバツフア回路１６
の出力は線１７によつてアレイ１０の中央に配置
されたデコーダ１８に接続される。このデコーダ
１８は256の行線のうちの１本を選択し、ランダ
ムアクセス入力／出力線１９上にビツト単位の入
力／出力を発生している。この入力／出力線１９
は第３図で示す様な別個の入力線１９ａ及び出力
線１９ｂで構成するか又は、第２図で示す様に１
本の入力／出力線１９として多重構成にしてもよ
い。ダミーセルの行（図示せず）はこの形式の装
置で通常使用される設計と同様にセンスアンプの
両側にそれぞれ設けられる。Ｘアドレスの場合と
同様に、さらに大規模なメモリ装置が使用される
場合、列を規定する為に必要とされるデータ及び
アドレスバツフア回路のビツト数も増加する。

故にメモリ装置は、１ビツト幅又は、その他の
ビツトサイズのランダムアクセスが可能な構成
で、直列入力／出力を持つ標準のダイナミツク
RAMと同様の構成である。さらに第２図を参照
すると、直列アクセスは256ビツト直列シフトレ
ジスタ２０によつて行われる。このシフトレジス
タ２０は同一の二分された部分に分けられそれぞ
れ半分はアレイ１０の反対側に配置される。二分
されたシフトレジスタを両方ともアレイの同じ側
に配置しても同様の効果が得られるが一方シフト
レジスタの上に他方のシフトレジスタを重ねる設
計となる。しかしながら、アレイの両側に半分の
レジスタをそれぞれ配置することによつてセンス
アンプのオペレーシヨンのバランスがとれる。

読出しサイクルには、シフトレジスタ２０の内
容が、アレイ１０の列線からロードされ、書込み
サイクルには、アレイの片側にある128の転送ゲ
ート２１ａ又は、アレイの反対側にある同数の転
送ゲート２１ｂによつて行線へとロードされる。

直列書込みによる装置へのデータ入力は、デー
タ入力端子２２によつて行う。この端子２２は、
マルチプレクス回路２３を介し、両方の二分され
たシフトレジスタ２０ａ及び２０ｂのそれぞれの
入力２４ａ及び２４ｂに接続される。データは、
出力２５ａ及び２５ｂを通つてデータ出力マルチ
プレクス及びバツフア回路２６、データ出力端子
２７を介し逐次、読み出される。

シフトレジスタ２０はクロツクφによつて動作
を制御される。クロツクφは、各々のクロツク周
期ごとに２段づつレジスタ段の中のビツトの内容
をシフトさせてゆく為に使用される。読出し操作
では、２分されたシフトレジスタの合計256ビツ
トの各ビツト位置から256ビツトのデータを出力
する為に、128サイクルのクロツクφ周期時間だ
けかかる。転送ゲート２１ａ及び２１ｂに与えら
れる出力制御信号TR２９によつて上記シフトレ
ジスタ２０の256ビツトの各ビツトの位置は二分
されたアレイの部分１０ａ及び１０ｂ内のそれぞ
れ対応する列線に接続される。

逐次書込み操作では、出力制御信号TRが与え
られ列線がフル論理電位レベルにセツトされた後
で発生する書込み命令Ｗによつてセンスアンプ１
１は動作を開始する。その後でアドレスバツフア
回路１４内のアドレス信号によつて１本の行線が
選択され、この行線のメモリセル内にデータが記
憶される。逐次読出しサイクルは、入力１５に印
加されるアドレス信号によつて開始される。この
信号は、解読され256のＸ線又はアドレス線（及
びその反対側にあるダミーセル）を起動させる。
ついで、センスアンプ１１は、クロツク発生及び
制御回路３０から与えられる制御信号によつてア
クテイブとなり列線はフル論理レベルにセツトさ
れる。これによつて転送ゲート２１ａ及び２１ｂ
は出力制御信号TRによつてアクテイブとなり、
選択された行線に記憶される256ビツトの情報は、
対応する方の半分のシフトレジスタ２０へと転送
される。シフトクロツク信号φが印加され256ビ
ツトの情報は、マルチプレクス回路２６を経て直
列出力の書式で１クロツク周期毎に２段又は２ビ
ツトづつ出力ピン２７上に転送されてゆきレジス
タ内の内容を全部転送するには、128クロツク周
期時間を要する。出力ピン２７は、第１図のビデ
オ入力２と接続されている。

上記で説明した通り、メモリ装置は、１ビツト
幅又は、その他のビツトサイズのランダムアクセ
スが可能で、直列入力及び出力が可能な標準のダ
イナミツクRAMと同様の装置である。しかしな
がら、本発明に従うと、直列入力及び出力が可能
な256ビツト直列シフトレジスタ２０は４つの64
ビツトシフトレジスタで構成される。256ビツト
シフトレジスタに設けられた４つのタツプのうち
いずれを選択するかにもとづき１つ、２つ、３
つ、あるいは４つの64ビツトシフトレジスタのい
ずれかがアクセスされる。256ビツトシフトレジ
スタは、２つの半分部に２分されるので、各々の
64ビツトシフトレジスタも２分されている。

第２図に示す通り、第11の64ビツトシフトレジ
スタは、図面上部の半分シフトレジスタ２０ａ及
び下部の半分のシフトレジスタ２０ｂに二分さ
れ、第２の64ビツトシフトレジスタは上部の半分
のシフトレジスタ２０ｃおよび下部の半分のシフ
トレジスタ２０ｄに二分され、第３の64ビツトシ
フトレジスタは上部の半分のシフトレジスタ２０
ｅ及び下部の半分のシフトレジスタ２０ｆに二分
され、第４の64ビツトシフトレジスタは上部の半
分のシフトレジスタ２０ｇ及び下部の半分のシフ
トレジスタ２０ｈに二分される。

選択されるタツプが１つ、２つ、３つ、あるい
は４つの全部のシフトレジスタにアクセスするか
否かを決定する。選択されるタツプは、２つの最
上位列アドレス入力に印加された２ビツトコード
信号によつて決定される。第２図では、行アドレ
スバツフア回路１６から接続されシフトレジスタ
２０に入力する回線１７として示される。この回
線上の２進コードが必要な特定のタツプを選択し
ている。

次に第３図を参照するとタツプ及び４つの64ビ
ツトシフトレジスタの選択工程が明らかにされて
いる。メモリアレイ１０は256行64列の４つのア
レイに分割されているのが示されている。４組の
64本の行線は、64ビツトのシフトレジスタに対応
する。この図から明らかな通り、このメモリは、
２つの装置であるかのように動作する。即ち、第
１の装置とは入力１９ａ及び出力１９ｂを持つ
256行256列のランダムアクセスアレイであり、第
２の装置とは256行までで１列のアレイ（即ちシ
フトレジスタ２０）である。64ビツトシフトレジ
スタの１つ、２つ、３つ、あるいは４つに入力あ
るいは出力するよう直列データがクロツクされて
いる間に、この装置はランダムアレイにアクセス
され得る。256ビツトまで収容可能な逐次アクセ
スアレイとして動作できる。この装置によつて直
列データがクロツク制御により第３図のレジスタ
又はタツプデコーダ３１は従来通りの構成であ
る。このようにするとどのビツトのデータにアク
セスしたい場合も256の桁送りは必要なく、64回
以下の桁送りですむ。この特徴は、本実施例の他
にも、特定のビデオ応用例には特に有効である。

さらに、選択されるタツプは、第３図で示す様
に２進コードによつて決定される。この２進コー
ド信号は、行アドレス入力１５の最高位２ビツト
に印加される。これらの入力信号は第３図に示す
レジスタ又はタツプデコーダ３１に印加され、こ
れに基づき１つ、２つ、３つ、あるいは４つ全部
のシフトレジスタをアクセスするか否かが決定さ
れる。

例えば２ビツト信号が両方とも論理「０」であ
ればシフトレジスタ内の全ての256ビツトが桁送
りで送り出される。２ビツトが「01」を示す場
合、64番目のビツト位置から開始する192ビツト
が桁送りで送り出される。２ビツトが「10」を示
す場合、128番目のビツト位置から開始し182ビツ
トが桁送りで送り出される。２ビツトコードが
「11」である時は192番目のビツト位置から始まる
後尾の64ビツトを選択し、これら後尾64ビツトが
桁送りで送り出される。同様にしてタツプアドレ
スビツトはデータを桁送りし、シフトレジスタの
選択された部分内に送りこまれる。

図面は４つの64ビツトシフトレジスタを図示す
るが本発明は、256ビツトシフトレジスタを等分
する形式に限られるものでなく、この256ビツト
シフトレジスタに４つ又はそれ以下のタツプを設
けた構成に限られるものではない。一般に、いず
れか２つの隣接するタツプの間にあるビツト位置
の数は、シフトレジスタ内のビツト位置の数であ
る２の２の整数乗の数とは異なり、それ以下の２
の何乗かの数である。さらに、本発明は、512行
512列又は、1024行1024列あるいは、それ以上の
規模のアレイを持つ装置に使用される。これらの
装置ではアレイのサイズに対応して上記で説明し
たような構成の512ビツト又は1024ビツトあるい
はそれ以上の規模のシフトレジスタを有する。こ
の場合、４つよりたくさんのタツプが必要となり
それに応じて、より大規模なデコーダが必要とな
り、このデコーダには、最上位列アドレス線を介
しもつとたくさんの入力信号が印加され、タツプ
数が少くてすむ場合は、これと反対に小さなデコ
ーダ、より少い入力ですむ。

シフトレジスタに沿つて設けられたタツプを使
用すると、1024行1024列（1Mビツト）の装置を
作ることができる。この装置は、様々なCRTス
クリーン（ブラウン管）デイスプレイ装置に使用
することができる。即ち、様々なサイズのスクリ
ーン（例えば、各々の走査線が512のピクセルを
含む525本の走査線から成る画面又は各々の走査
線が720のピクセルを含む300の走査線から成る画
面）が、シフトレジスタに適当なタツプを設ける
だけで提供することができる。故にレジスタ内の
端にあるビツトのデータをとりだしたい時も、
1024ビツトのデータ全てを桁送りで送り出す必要
はない。さらにタツプは上述したようなこの整数
乗と対応しない標準のCRTにおける走査線当り
のピクセルの数に対応するビツト位置に配置され
得る。

第２図及び第４図を参照すると、Ｘ又は行アド
レス信号は、第４ａ図に示す通り行アドレススト
ローブ信号RASが制御入力線２８に印加される
時に入力１５に現われる。第４ｋ図の列アドレス
ストローブ信号CAS及び第４ｂ図、第４ｎ図及
び第４ｐ図に示す読出し／書込み信号Ｗは、
RASの印加される制御入力線以外の他の入力線
２８に印加されこれらの信号は装置がランダムア
クセスされる間、使用される。

外部からのこれら制御信号入力２８は、クロツ
ク発生及び制御回路３０に印加され、これによつ
てクロツク発生制御回路３０は、数種のクロツク
信号及び内部チツプ制御信号を発生し、装置の種
種の部分のオペレーシヨンを制御する。例えば第
４ａ図に示す様にRAS信号が低電位であるとき、
RAS信号によつて作りだされたクロツクによつ
てバツフア１４は、８ビツト行アドレスを受けと
り、ラツチするようになる。第４ｃ図で示すタイ
ミング期間即ちRAS信号の立下り時間の間、行
アドレスは、有効である必要がある。逐次アクセ
スは制御入力線２９に印加される出力制御信号
TR命令によつて制御される。逐次読出しのオペ
レーシヨンでは、第４ｂ図で読出し期間として図
示した期間中、出力制御信号TRはアクテイブロ
ーとなり、Ｗ信号は、高電位に保たれ、第４ｄ図
に示す通り128サイクルの期間の間、直列出力端
子２７にデータ出力信号が発生する。逐次書込み
オペレーシヨンでは、出力制御信号TR及びＷ信
号は、第４ｂ図に示す通り両方ともアクテイブロ
ーになり第４ｅ図に示す通り次の128サイクルの
期間データ入力ビツトが有効になる。

リフレツシユが起こる度毎に、第４ａ図及び第
４ｃ図から明らかな通り入力線１５上に行アドレ
ス信号が現われRAS信号は低電位になる。従つ
て直列データ出力ピン２７を通して、二分された
シフトレジスタの４つの部分全ての内容の読出し
にかかる128サイクルの期間に、RAS信号によつ
て新しい行アドレス信号がチツプ５内にロードさ
れるようになり、リフレツシユが行われる。シフ
トレジスタは、出力制御信号TRが発生しない限
り動作を妨害されることはない。直列データは、
シフトレジスタ内へと桁送りして送り込まれてゆ
きながら桁送りして送り出されてゆくので、書込
みオペレーシヨンは、読出しオペレーシヨンが開
始した直後に開始する。第１図に示すシステムで
は必要ないが、この特徴は、他のいくつかの実施
例では重要である。

第４ｊ図乃至第４ｇ図のタイミング図に示す通
りに並列又はランダムアクセスモードが発生す
る。これらの図は、第４ａ図乃至第４ｈ図に比較
し時間間隔を長くして示してある点に注意しなく
てはならない。Ｘ又はアドレスはアドレスストロ
ーブ信号RASが入力２８に印加された時に入力
１５上に現われる。同様に、Ｙ又は列アドレス
は、列アドレスストローブ信号CASが他の入力
２８に印加された時に現われる。入力２８に印加
される読出し／書込み制御信号Ｗは、並列又はラ
ンダムアクセスの為に使われる他の制御信号であ
る。

第４ｊ図に示す信号RASが低電位になる時、
RASから作られたクロツクによつてバツフア１
４は、８ビツト行アドレスTTLレベルビツトデ
ータの受けとりが可能になり、ラツチするように
なり、入力線１５上にデータが現われる。

第４ｋ図で示す信号CASが低電位になると、
回路３０で発生されたクロツクによつてバツフア
１６は入力１５上でTTLレベルの列Ｙアドレス
信号をラツチするようになる。第４ｍ図で示す期
間行列アドレスは有効でなくてはならない。

読出しサイクルでは、入力２８に印加されたＷ
信号は第４ｎ図に示す期間中、高電位に保たれな
くてはならず第４ｏ図に示す期間中端子１９上の
出力は有効になる。書込み専用サイクルでは、第
４ｐ図に示すようにＷ信号は低電位に保たれなく
てはならず第４Ｑ図で示す時間の間、端子１９上
の入力は有効になつていなくてはならない。

メモリ装置は、ページモードの形式で動作して
もよい。即ち、行アドレスはそのまま保たれ、断
続的に列アドレスがチツプ上にストローブされて
ゆく。行アドレスをそのまま保持することによつ
て同じページの新しいアドレスの為に改めてセツ
トし、ストローブし直す為に要する時間が必要な
くなり今まで説明してきたビツトモード形式のア
クセスに比べページモードオペレーシヨンに必要
な時間は少くてすむ。典型的に例えば実施例の装
置であればビツトモードオペレーシヨンには約
260ナノ秒を要するがページモードオペレーシヨ
ンには160ナノ秒のみ要する。

端子２２及び２７とシフトレジスタ２０を介し
ての逐次アクセスは、通常、各々のアクセス実行
毎に行アドレスを１づつインクリメントするとい
う手順で行われる。ビデオデータは、次から次へ
と続く256ビツトの直列データブロツクから成る
一連のデータストリームであるのでメモリからシ
フトレジスタへの転送が行われた後の逐次アクセ
スにおける次のアドレスは、最後の行アドレスに
１を加えた値である。簡単な例をあげると、マイ
クロコンピユータ８が逐次アクセスの為の行アド
レスを送り出すと、マイクロコンピユータ８内の
アドレスカウンタは逐次読出し命令を受ける度毎
にインクリメントされてゆく、しかしながら、こ
の機能は、第２図のチツプ上の特別の回路によつ
て実行させることもできる。これに対し、端子１
９を介して行われる並列アクセスは、逐次アクセ
スというよりもむしろランダムアクセスの形式で
行われ、特定の行列アドレスは、マイクロコンピ
ユータ８内で発生させなくてはならない。

故に、出力制御信号TR、Ｗ信号CAS信号の発
生するタイミングは、逐次読出し／書込みオペレ
ーシヨンとランダム読出し／書込みオペレーシヨ
ンとでは異なる。逐次アクセスオペレーシヨンに
おけるこれらの制御信号の電圧及びタイミングは
第４ａ図から、第４ｈ図に示され、ランダムアク
セスオペレーシヨンにおけるこれらの信号の電圧
およびタイミングは、第４ｊ図から第４ｑ図に示
される。シフトレジスタをロードする為あるいは
シフトレジスタの内容をアレイ内に転送する為に
RAS信号の立下り期間中、出力制御信号TRは低
電位でなくてはならない。RAS信号の立下がり
期間の間、Ｗ信号は高電位に保たれれば選択され
た行に含まれる各列のデータは、転送ゲート２１
によつて桁送りされたレジスタ内へと送られてゆ
く。第４Ｇ図に示すCAS信号が低電位になる時
に最上位ビツト列アドレス線に現れる２ビツトの
アドレスは、第４ｈ図に示されるが、この信号を
用いて、縦続接続された４つの64ビツトシフトレ
ジスタのうちのいずれを直列出力線２７と接続す
るかを決定する。

第４ｆ図に示す直列シフトクロツクφによつて
シフトレジスタからデータが桁送りし送りだされ
る。このデータは、クロツクφの周波数に対応し
て所望のデータ速度で送り出される。信号RAS
の立下がり時間の間、信号Ｗが低電位に保たれる
時データはシフトレジスタからアレイの列線へと
転送され、行アドレスビツトによつて選択された
行へと送りこまれる。信号RASの電位が下がる
間に出力制御信号TRが高電位に保たれている
時、シフトレジスタとアレイとはお互いの動作に
影響を受けないで動作する。即ち、シフトレジス
タは、桁送りでデータの送りだし又は受け入れを
行い、アレイはランダムアクセスの実行が可能に
なる。

以上の様にメモリ装置の動作がランダムアクセ
スモードである時と逐次アクセスモードである時
とでは信号Ｗのタイミングが異なる。さらに詳し
く説明するなら、ランダムアクセスオペレーシヨ
ンの間、信号CASの立下がり時間に、信号Ｗは
セツトアツプされて保たれる。しかしながら、逐
次アクセスオペレーシヨンの間は、信号RASの
立下がる時に信号Ｗがセツトアツプされて保たれ
る。

第５図を参照すると、本発明のシステムで使用
されるマイクロコンピユータが図示されている。
このマイクロコンピユータは、従来の構成シング
ルチツプマイクロコンピユータ装置であつて（必
要であれば）オフチツププログラム又はデータメ
モリ８０が追加され、種々の周辺入力／出力装置
８１を有しこれらは全てアドレス／データバス７
及び制御バス９によつて相互に接続されている。

ここでは、単一で多重化された双方向アドレ
ス／データバス７が図示されているがこの代わり
に、アドレスバスとデータバスとを各々別のバス
で構成してもよいし、プログラムアドレスとデー
タ又は、入力及び出力アドレスを分けて外部バス
によつて別々に送信する構成にしてもよい。マイ
クロコンピユータはフアンヌイマン形式の構成あ
るいはハーバード形式の構成又は、これら２つの
形式の組合せた構成が使用される。

マイクロコンピユータ８は例えばテキサスイン
スツルメンツ社によつて販売されるTMS−7000
のパーツナンバーで呼ばれる装置の１つを使うこ
とができ、モトローラ6805、ザイログZ8又はイ
ンテル8051等といつたパーツナンバーで購入可能
な装置の１つである。内部構成は細い点で異なる
がこれらの装置は一般にプログラムを記憶する為
のオンチツプROM即ちリードオンリーメモリ８
２を持つがプログラムアドレスをチツプ外から受
けとるような構成にすることができ、しかしいか
なる場合でもメモリ５はチツプ外からのデータア
クセスが可能な構成であることを要する。

第５図に示す典型的なマイクロコンピユータ８
はデータ及びアドレスを記憶する為のRAM即ち
ランダムアクセスリード／ライトメモリ８３を有
し、演算及び論理操作を実行する為のALU８４
を有する。データ及びプログラムアドレスを所定
位置から他の位置へ転送する手段８５（通常は、
数本の別個のバスから構成する）もマイクロコン
ピユータ８は含んでいる。ROM８２内に記憶さ
れる命令は、１度に１つづつ、命令レジスタ８７
内へと送りこまれる。この命令レジスタ８７から
与えられた命令は、制御回路８８内で解読されマ
イクロコンピユータのオペレーシヨンを規定する
制御信号を発生する。

RAM８２は、プログラムカウンタ９０によつ
てアドレス指定される。プログラムカウンタ９０
は、セルフインクリメントしているか又は、カウ
ンタ９０の内容をALU８４を通すことによつて
インクリメントされる構成である。スタツク９１
は、割込み命令又はサブルーチンの発生時にプロ
グラムカウンタの内容を記憶するために使用され
る。ALU８４は、２つの入力９２及び９３を有
し、これらの入力の一方はデータバス８５からデ
ータがロードされる／又は２以上の一時記憶レジ
スタ９４と接続される。

累算器９５は、ALU出力を受けとる。累算器
９５の出力は、バス８５によつてその出力に最適
な送り先即ち、RAM８３又は、データ入力／出
力レジスタおよびバツフア９６に接続される。割
込みは、割込み制御回路９７によつて処理され
る。割込み制御回路は、マイクロコンピユータ装
置８及びシステムの構成の複雑性に応じて割込み
要求、割込み応答、割込み優先順位コード等を受
けとる為に、１又は２以上のチツプ外との接続端
子を有する。

リセツト入力も割込みとして処理される。

ALU８４及び割込み制御回路９７のオペレー
シヨンと関連する状態レジスタ９８は、ALUの
演算論理操作で生まれたゼロ、桁上げ、桁あふれ
等の状態ビツトを一時的に記憶する。割込みの発
生によつて状態ビツトはRAM８３又はスタツク
９１に保持される。

メモリアドレスは、バツフア９６を通つてチツ
プ外と接続されている。バツフア９６はシステム
の特徴及びシステムの複雑性に応じて、外部バス
７に接続される。この経路はチツプ外データ又は
プログラムメモリ８０及び周辺入力／出力装置８
１さらにチツプ外ビデオメモリ５のアドレス送信
の為に使われる。バス７に送られてくるこれらの
アドレスは、RAM８３、累算器９５又は命令レ
ジスタ８７、プログラムカウンタ９０で発生す
る。メモリ制御回路９９は、（制御ビツト８９に
現われる信号に応答して）アドレスストローブ、
メモリイネイブル、書込みイネイブル、ホール
ド、チツプ選択等適当な作業実行の為に、制御バ
ス９に送る命令を発生し、このバス９から受けと
つた命令に応答している。

オペレーシヨンでは、マイクロコンピユータ装
置８は、１又は１連のマシンサイクル又は状態時
間でプログラム命令を実行する。マシンサイクル
は、例えば、200ナノ秒であつて、5MHzの水晶発
振クロツクからマイクロコンピユータチツプに印
加される出力を用いる。故に連続するマシンサイ
クル又は状態において、プログラムカウンタ９０
はインクリメントされてゆき、新しいアドレスが
発生される。このアドレスは、ROM８２に送ら
れ、ROM８２の出力は、命令レジスタ８７へと
送られる。この出力は、制御回路８８内で解読さ
れ、バス８５及び種々のレジスタ９４，９５，９
６，９８等のデータをロードする為に必要な種種
のステツプを実行する為に、制御ビツト８９上に
マイクロコードを示す一連の制御信号の組を発生
する。

例えば、ALU即ち演算論理オペレーシヨンに
は、バス８５を介し命令レジスタ８７からRAM
８３の為のアドレス指定回路にアドレス（命令語
のフイールド）をロードする行程を含む。（この
アドレスには、出所アドレスのみが含まれるか、
又は、出所アドレスと宛先アドレスの両方が含ま
れる）上記オペレーシヨンは、アドレス指定され
たデータ単語をRAM８３から一時レジスタ９４
及び／又はALU９２に転送する工程を含む。マ
イクロコードビツト８９は、ALUのオペレーシ
ヨンを加算、減算、比較又は、排他的論理和等の
命令の組の中から１つを選択し規定する。状態レ
ジスタ９８は、データ及びALUのオペレーシヨ
ンに応じて準備され、ALUの結果は累算器９５
内へと送り込まれる。

他の実施例では、データ出力命令にはRAMの
アドレスをバス８５を介して命令レジスタ８７内
のフイールドからRAM８３に転送する工程を含
む。このアドレス指定されたデータは、さらに
RAM８３からバス８５を介して出力バツフア９
６へと転送され、故に外部アドレス／データバス
７上に送り出される。ライトイネブル等の所定の
制御信号出力がメモリ制御回路９９によつて制御
バス９の信号線上に現われる。このデータ出力の
アドレスは、前のサイクルの間にバツフア９６を
通つてバス７上に現われたアドレスであり、ここ
ではこのアドレスはメモリ制御回路９９から制御
バス９へのアドレスストローブ出力によつてメモ
リ８０又はメモリ５内にラツチされる。

外部メモリ制御装置は、信号RAS及びCASの
ストローブ信号を発生する。メモリ５に関する２
バイトのアドレス信号はバス７のサイズが８ビツ
トであれば２マシンサイクルであるいは、バスが
16ビツトであれば１マシンサイクルで印加され
る。

マイクロコンピユータ８の命令セツトには、ビ
デオメモリ５、オフチツププログラム／データメ
モリ８０又は周辺入力／出力回路８１からのデー
タの読出し又は書込みを行う命令が含まれる。マ
イクロコンピユータ内部のこれら命令の宛先及び
出所は、RAM８３、プログラムカウンタ９０一
時記憶レジスタ９４、命令レジスタ等を含む。マ
イクロコード化された命令で処理を行うプロセツ
サでは、上述のオペレーシヨンは、アドレス及び
データが内部バス及び外部バス７上を転送する間
の一連の状態を含む。

選択的に、本発明は、１マシン状態時間に１命
令が実行されるマイクロコード化されない形式の
マイクロコンピユータ８を使用することもでき
る。マイクロコンピユータ８の選択に必要とされ
るのは、データ及びアドレスさらに種々のメモリ
制御信号がチツプ外から入手可能で特定のビデオ
の応用例に関する時間的制約内でビデオデータを
発生し、更新する為に適したデータ処理速度が提
供可能であるという点である。

本発明のマイクロコンピユータシステム及びメ
モリ技術が８ビツト又は16ビツトのいずれのシス
テムにおいても、また24ビツト、32ビツト等のそ
の他の構成においても有効に利用可能であること
は、明らかであるが本発明のメモリ装置は、本明
細書の実施例の説明については、バス７に関し１
ビツトのデータ経路に関連して説明する。実施例
としては、外部メモリ８０を必要とせず周辺回路
８１がただキーボード又はそれと同等のインター
フエイス装置と時には、デイスクドライブ装置か
ら構成される８ビツトのデータ経路をを有し12ビ
ツト乃至16ビツトのアドレス送信が可能な形式の
小規模システムで有効に使用される。

IEEE488型の装置等のバスインターフエイスチ
ツプが例えば周辺回路８１に含まれている。

第６図で示した通り、ビデオメモリ５は、８つ
の×１メモリ装置として構成してもよいし、選択
的に１つの×８メモリ装置で構成することもでき
る。この実施例では、８つの半導体チツプメモリ
５が使用され８つ全てがが64K×１メモリ又は、
16K×１メモリで構成され、各々のメモリは第２
図で示した通り、メモリに対応する逐次アクセス
の為のオンチツプマルチプルシフトレジスタを有
する。このシフトレジスタは１ビツトワイドの入
力及び出力を有する。３色の画素の表示に３ビツ
トを用いるフルカラーテレビデイスプレイ１で
は、４つのバンクの64K×１メモリ装置（各バン
クに対し８チツプが含まれる）から成るメモリシ
ステムが必要になる。画面上の各々の走査線を作
りだすには、８ビツトのビデオ信号の入力線のそ
れぞれに次から次へとビデオ信号をクロツク出力
する256ビツトのレジスタを必要とする。（代わり
に第２図で示すように１本の多重化ビデオデータ
入力線２を用いてもよい。） マイクロプロセツサ８及びバス７は、第６図で
示す通り、各データ線が各々のチツプにデータを
与える８ビツトデータ線６によつて各々のチツプ
上の「×１」書式で並列に８ビツトビデオデータ
にアクセスする。８つのチツプ全てに対するアド
レス入力１５は、バス７から同じアドレスを受け
とつて、８つ全部のチツプは、バス９から同じ制
御信号入力を受けとつている。各々の出力線が各
チツプに接続される８ビツトの直列出力線２７
は、８ビツトシフトレジスタ１２７のそれぞれの
ビツト位置に接続される。

逐次アクセスの為のクロツクφは、８つのチツ
プ５に印加される前に８つに分波される。レジス
タ１２７にクロツクφが印加されると、８ビツト
のデータは桁送りされビデオ信号入力線２に送り
出される。ついで次の８ビツトのデータが個々の
チツプの各シフトレジスタ２０から、シフトレジ
スタ１２７内へとロードされる。選択的に補助シ
フトレジスタ１２７を用いる代わりに８ビツト出
力２７をカラーテレビデイスプレイの８ビツトの
並列ビデオ信号入力に接続することができる。

ある種のシステムに関する本出願の重要な特徴
は、第２図の直列データ入力２２を持つ点であ
る。直列入力は第７図に示す受信部又は、ビデオ
テープ再生機構１０５から受けとるビデオデータ
である。このビデオ受信再生機構１０５は、連続
する一連の直列データを信号線１０６上に提供
し、第２図のチツプの入力２２上に転送される。
直列レジスタ２０から入力されてくるビデオデー
タは、RAMアレイ１０内に書込まれる。RAM
アレイ１０内に保持される間にビデオデータは、
並列アクセスポート１９を介してマイクロコンピ
ユータ８に送られ処理が行われる。さらにビデオ
データは、レジスタ２０、端子２７を通つてビデ
オ信号線２へと送られる。

この装置を使用する例としては、ビデオ受信再
生機構１０５から与えられるビデオ情報の上に重
ねて、文章や図表の情報を加えるためにマイクロ
コンピユータ８を用いて入力する装置が考えられ
る。他の例では、ビデオデータをアレイ１０内に
逐次書込むことによつてビデオ受信再生機構１０
５から与えられるデータの内容を追加し、訂正す
るために、ここで開示した装置を応用することが
考えられる。即ち、データは、並列に読出され
て、マイクロコンピユータ８のRAM８３内で各
ビツトのデータは、一時的に記憶されてから、
ALU８４で演算処理が行われ、次いで訂正され
たデータは、バス７を介してアレイ１０内に戻さ
れ記憶される。そこからビデオデータは直列に読
出され、ビデオ信号入力２上へと送られる。

この様な例に使用される場合の本システムの利
点は、レジスタ２０の所望の部分に関し、その部
分のデータが逐次読出されるのと同時に逐次にロ
ード可能であることである。即ち、第４ｄ図と第
４ｅ図から明らかな通り、データ入力信号とデー
タ出力信号とが一致する。逐次データ入力と逐次
データ出力の為に使用される128又はそれ以下の
クロツクサイクルの期間、アレイ１０は、マイク
ロコンピユータ８による並列アクセスも可能でデ
ータの追加、更新又は訂正のオペレーシヨンが行
われる。

アレイ１０を含む半導体メモリチツプは、従来
の行アドレスカウンタも含む。この行アドレスカ
ウンタは８ビツトの、256の行アドレスの１つを
選択するアドレス信号を発生し、マルチプレクス
回路を介し行デコーダ１２と接続される。故に行
デコーダ１２は、アドレス信号を端子１５からバ
ツフア１４を介し受けとるか又は、カウンタから
受けとつている。このバツフアは、セルフインク
リメントするので、入力命令INCを受けとる度に
現在の計数が１づつ増加してゆく。このカウンタ
ーは、前述の米国特許第4207618号及び4344157号
又は、米国特許第4333167号に開示されるオンチ
ツプフレツシユアドレス発生回路である。列アド
レス信号は、リフレツシユする必要はない。逐次
読出し又は逐次書込みの為にある行がアドレス指
定されると、これによつてこの行のアドレスはリ
フレツシユされる。同様に並列アクセスの場合も
読出し又は書込みによつてアドレス指定された行
のデータのリフレツシユが行われる。故に、テレ
ビ画像の走査に必要とされる通常のデータ速度で
ビデオデータは、逐次読出しによつてサンプリン
グされる場合、各々の行は、４ミリ秒のリフレツ
シユ期間内で（即ち毎秒60フレームであれば断続
するサンプリングの間隔は約17ミリ秒である）ア
ドレス指定される。

逐次読出しを行う間の時間中に、必ずしも必要
とされないが、マイクロコンピユータ８は、だい
たい全ての行について並列読出しの為にアクセス
されていて、充分な頻度でリフレツシユが行われ
る。故に、ROM８２内のマイクロコンピユータ
プログラムにカウンタループを含させてインクリ
メントした行アドレス及び信号RASをある一定
の速度で送信するようにすることができる。これ
によつて要求されるリフレツシユの仕様に確実に
あわせることができる。しかしながら、マイクロ
コンピユータのプログラムの実行時間がリフレツ
シユのネーバーロードによつて占められることが
ないように、チツプ上のカウンタがオンチツプの
アドレスを提供し、マイクロコンピユータ８は、
RAS制御信号のみ提供するような構成にする必
要がある。即ち、信号Ｗ及び出力制御信号TRが
高電位である時であつて、信号RASを受けとり
CASが存在しない時、上記多重処理は、カウン
タの内容が行デコーダ１２に送られる形式に切り
換わり、信号Ｗがアクテイブとなつて行データの
リフレツシユが行われる。直列及び並列のいずれ
のデータ出力もデータ入力も開始されなくなる。

INC命令が作り出され、カウントはインクリメ
ントされ、次のリフレツシユが行われる。さらに
オンチツプリフレツシユ信号は、例えば米国特許
第4344157号に開示されるタイマーから発生され
るものを使う。タイマーは、4m秒×１／25＝16マイ クロ秒毎に少くとも１回づつリフレツシユ命令を
発生する。このリフレツシユ命令は、上述のチツ
プ外からのリフレツシユ要求オペレーシヨンで説
明した通り入力マルチプレクサ、信号Ｗ及びINC
をアクテイブにする。

レジスタ２０を通る直列入力及び出力は、大部
分は、ビデオ信号として使用され、順次連続する
行にアクセスする必要がある。故に、オンチツプ
の８ビツトで256分の１カウンタによつて、逐次
アクセスの為にマイクロコンピユータ８が行アド
レスを提供する必要はなくなつた。サンプリング
速度が充分短い場合、リフレツシユカウンタとし
ても同様に機能する。即ちリフレツシユを行う為
に別個の回路を用意する必要がないので１つのカ
ウンタのみ必要になる。

第８図を参照すると、ビデオメモリ５を用いた
比較的完全な、ビデオグラフイツクサブシステム
とメモリ及びグラフイツクコントローラー４０が
図示されている。このメモリ及びグラフイツクコ
ントローラーはビデオ信号制御回路とメインシス
テムメモリに対し別々のコントローラを必要とし
た従来技術のコントローラの代わりに使用され
る。このメモリ及びグラフイツクコントローラ
は、デイスプレイ回路で必要とされる同期及びブ
ランク信号も発生するように設計されている。

各々の水平走査は、データが送り出されている
間はアクテイブデイスプレイ走査によつて提供さ
れ、データが必要とされないときは帰線走査によ
つて提供される。帰線走査の間、シフトレジスタ
２０の内容は、メモリアレイ４０から送られてく
るデータで書換えられる。メモリ及びグラフイツ
クコントローラー４０は、画面上のピクセルと走
査線の位置を追跡する為のカウンタを含んだ設計
にすることができる。これによつて帰線走査期間
に適正なアドレス及び書換え情報が自動的に装置
に送信可能である。このコントローラは、飛びこ
し走査のデイスプレイ装置又は飛びこし走査では
ないデイスプレイ装置のどちらも動作可能である
充分な処理能力を持つようにも設計されている。

上記コントローラとともに本発明の技術的思想
を用いると、ビデオメモリ５を制御する為に必要
な外部回路の量が減り、ホストプロセツサである
マイクロコンピユータ８がビデオデイスプレイ装
置の制御の為に発生しなくてはならない信号は少
くてもすむ。さらに、より大規模な記憶容量の装
置を使用すると様々なサイズ及び解像度のCTR
画面を作る為に使用される標準パツケージのグラ
フイツクコントローラ及びビデオメモリを使用す
ることができるようになる。

本出願の他の特徴は、シフトクロツクφがマイ
クロコンピユータ８とは別に発生されるという点
である。レジスタ２０を介してのアレイ１０への
逐次アクセスと信号線１９を介してのアレイ１０
への並列アクセスとは同期されていないことに注
意してほしい。即ち、クロツクφ発生回路は、マ
イクロコンピユータ８のクロツクと同期させる必
要はないが代わりに第１図のビデオデイスプレイ
装置１又は、第７図のビデオ受信再生装置１０５
から与えられるビデオ信号１０６と同期させるこ
とができる。

直列入力を持つ第７図の例の持つ上記利点を有
効に利用するシステムは例えばゲームや教育用又
は、カタログオーダー等の使用に適した対話型ホ
ームテレビが考えられる。即ちビデオ背景データ
（もととなるデータ）は、ケーブル又はVCRから
直列入力線へと入力されてくる。使用者は自分の
入力データをマイクロコンピユータ８を介しその
背景データの上に二重焼付け入力する。（入力／
出力８１を介し接続されるキーボード、ジヨイス
テイツク又はそれと同様の装置が使用される。）
この焼付けの結果合成されたビデオデータは、信
号線２を介し画像上へと送られる。カタログオー
ダー、オンラインによる銀行振込み、教育用テス
トの採点等を行う応用例では、この合成されたビ
デオデータを又は、変更され、追加されたデータ
のみをもとのデータの送り主に送り返す構成にす
ることもできる。

典型的なビデオ情報の応用例では、アレイから
シフトレジスタへのデータの転送は、ブランクの
（即ちデータを持たない）帰線走査期間に起こる。
高解像度の飛超し走査によらない形式の1024の走
査線を有し、各線が1024のピクセルを含む第９図
で示す様な簡単な白黒CRT画面では、このよう
な装置は、第１０図に示すように並列に接続され
た16個の64K装置を必要とする。大部分の応用例
においては、このような装置のシフトレジスタ２
０からの出力は並列にメインビデオシフトレジス
タ１２７内へと送りこまれる。このメインビデオ
シフトレジスタ１２７は、クロツク制御でデータ
を出力し、クロツク速度即ちカーソル走査速度で
画素又はピクセルにデータを送つている。

第９図のCRT画面の場合、飛びこし走査を行
わないピクセル走査速度又は画素へのデータクロ
ツク出力速度は12ナノ秒である。しかしながら第
１０図のビデオメモリは16画素データクロツクサ
イクル毎に１回づつデータ出力をメインシフトレ
ジスタ１２７に送りこむ。従つてビデオメモリ
は、メモリ内のデータを192ナノ秒で桁送りで送
り出す。このデータ桁送りの速度は約40ナノ秒で
行う装置のシフトレジスタでのデータ桁送り速度
よりずつと遅い。16個の装置は、標準の16本の信
号線からなるアドレス及びメモリバスが使用でき
るように選択され、設計される。これはさらに16
ビツトマイクロコンピユータともいつしよに使用
される。しかしながら、この装置では、制御回路
の構成が簡単化され、16ビツトプロセツサとの同
時使用が可能であるにもかかわらず、デイスプレ
イメモリの数は16個のみ必要とされ、減らすこと
ができる。データの記憶の為には、これら16の
64Kメモリ装置のうち４個の装置のみ４モードで
使用してこれにこたえることもできまたさらに大
規模な装置を様々なモードで使用することもでき
る。

各走査線毎に512のピクセルを含む512本の走査
線から成る４プレーンカラーシステムに関する
CRT画面は、第１１図に示す。この画面を作る
為に使用するメモリ装置の構成は、第１２図に示
す各プレーンとそれに対するピクセルは第１３図
に示す。第１１図第１２図及び第１３図は各走査
線に512のピクセルを含み512本の走査線から成る
ビツトマツプドラスタースキヤンカラー画像解像
システムを示す。この装置では、16色の表示を可
能にするため各ピクセルに４ビツトのデータを必
要とする。16個のビデオメモリ装置５４は４つの
バンク又はプレーンとして編成され、各々のバン
クは縦属接続された４つのチツプから構成され、
外部４ビツトシフトレジスタ１２７とリンクされ
ている。

桁送り動作の度毎に、レジスタ１２７は、それ
ぞれ対応するピクセルの表示すべき色を示す為に
必要な４ビツト一組の情報を含む１ビツトデータ
を出力する。このビツトワードは次いでカラー選
択テーブル又はその他の形式のビデオ回路へと送
り出される。ピクセルに正確にデータマツピング
を行う為には、情報を記憶装置に送るホストプロ
セツサのデータバスは外部４ビツトシフトレジス
タから送られてくる４ビツトが同じピクセルに確
実に対応させることができるような構成に構成し
なおさなくてはならない。装置のオンチツプシフ
トレジスタのサイクル時間は４の倍数で増加する
ことに注意して欲しい。これは、外部４ビツトシ
フトレジスタは、第９図や第１０図の装置のよう
に16画素クロツク間隔ではなく４画素クロツク間
隔で書換えられるためである。しかしながらこの
書換え速度はオンチツプシフトレジスタの持つ速
度に関する制約の条件範囲内である。

本発明の要旨は、ランダム信号以外の通信シス
テムにも有効に利用可能である。例えば、音声
（電話による）やデジタルデータは、多重情報で
電波や光フアイバ通信チヤンネルを介して非常に
高速で直列送信されるようになる。これらのデー
タの形式は、第７図に示す信号線２又は１０６を
送信される直列ビデオデータの形式と似ている。
従つて、上記で説明したメモリ装置５は、このよ
うな形式のデータの処理に非常に有効である。デ
ータは直列逐次呼び出し（自動インクリメント）
ポートによつて通信リンクからメモリ５内へ書き
込まれ、及び／又はこのポートによつてメモリ５
から通信リンクへと読出される。即ち、メモリ５
及びマイクロコンピユータ８は受信部、送信号、
リレーステーシヨン又は、トランシーバーの一部
として構成可能である。データがメモリ５のアレ
イ１０内に一旦入ると、このデータへは、マイク
ロコンピユータ８によつてランダム形式で並列に
アクセスが行われる。このデータは、電話システ
ムへの応用の為のデジタル／アナログ又はアナロ
グ／デジタル変換に使用されたり又はエラー検出
及び訂正アルゴリズム、種々のチヤンネルのデマ
ルチプレクス又はマルチプレクス、選局、符号化
又は複合化、地域通信網の形式への変換その他こ
れと同様の応用例に使用される。

本発明の要旨を使用する第２の例としては、大
容量の記憶手段として磁気デイスクを用いるマイ
クロコンピユータ内での実施が考えられる。例え
ば、ウインチエスターデイスクと呼ばれる磁気デ
イスクは、数メガバイトの記憶容量を適用するこ
とができる。これに記憶されるデータは第７図の
ビデオデータ速度と同様に毎秒数メガビツトのビ
ツト速度で直列に呼び出しが行われる。プログラ
ムは64Kバイト又は128Kバイトの大規模ブロツ
クでデイスクからメモリ５へとダウンロードさ
れ、次いで与えられたタスクが完了されるかある
いは割込みが発生するまでマイクロコンピユータ
がメモリから与えられた命令を実行する。メモリ
５の内容は、データ記憶用のデイスクから信号線
２を介し読出され及び送り出される。この間、メ
モリ５の他のブロツクには入力２２を介してメモ
リ５への書込みが行われる。

〈効果〉 以上の様に、本発明によるメモリアレイにおい
ては制御信号とアドレス信号の順序が変更可能で
あり、その順序に応じてランダム出力と直列出力
を選択的に転送できるためメモリへの制御信号数
とシステム構成を簡単にできる。

また、上記メモリアレイを用いたコンピユータ
システムにおいては、ビデオデイスプレイに表示
を行うため、ビデオデイスプレイを見ながら新し
い情報を書き込むことができる。

本発明は特定の実施例に関し説明してきたがこ
の詳細な説明は、限定を意味するものではない。
ここに示した実施例の改変、本発明の他の実施例
も詳細の項の記載から明らかである。従つて本発
明の要旨の技術思想に含まれる限りこのような改
変や実施例は、特許請求の範囲の技術的範囲に含
まれるものと考える。

【図面の簡単な説明】

第１図は本発明の一実施態様で実施されるコン
ピユータシステムのブロツク図である。第２図
は、第１図のコンピユータシステムの所定部分を
さらに詳細に示すブロツク図である。第３図は、
第２図に示す装置を他の形式で示したブロツク図
である。第４図ａから第４図ｏは、第２図に示す
装置のオペレーシヨンで発生する所定の信号を継
時的に示した図である。第５図は、第１図に示す
システムの他の部分を示すブロツク図である。第
６図は、第１図に示すシステムのまた他の部分を
示すブロツク図である。第７図は、第１図に示す
システムの第１の変形のブロツク図である。第８
図は、第７図に示すシステムの第２の変形例のブ
ロツク図である。第９図は、1024×1024個の画素
で構成する本発明の実施に適したビデオ画面を示
す図である。第１０図は、上記第２変形例に従つ
て構成した第１図のシステム部分を機能的に示す
図である。第１１図は、カラー表示の為に512×
512個の画素で構成する本発明の実施に適したビ
デオ画面を示す図である。第１２図は第１図のシ
ステムの部分の変形例を機能的に示す図である。
第１３図は、第１２図の構成に関しカラープレー
ンと画素との対応を示す図である。

Claims (1)

1. 【特許請求の範囲】 １ ランダム出力端子と直列出力端子を有し、情
   報をストアするための複数のメモリセルを有する
   メモリアレイと、 出力制御信号と行アドスレ信号を受ける外部制
   御入力端子と、 上記出力制御信号と行アドレス信号の順序に応
   じて上記メモリアレイ内の情報を上記直列出力端
   子又はランダム出力端子に転送するアクセス回路
   とを備えるメモリ装置。 ２ ランダム出力端子と直列出力端子を有し、情
   報をストアするための複数のメモリセルを有する
   メモリアレイと、 出力制御信号と行アドレス信号を受ける外部制
   御入力端子と、 上記出力制御信号と行アドレス信号の順序に応
   じて上記メモリアレイ内の情報を上記直列出力端
   子又はランダム出力端子に転送するアクセス回路
   と、 上記直列出力端子に接続されたビデオ信号入力
   端子を有し、スクリーン上に表示すべき直列情報
   を入力するビデオデイスプレイと、 並列バスを有し、該並列バスを介して上記メモ
   リアレイに接続された制御ユニツトとを備え、 上記制御ユニツトは上記出力制御信号と上記行
   アドレス信号を発生し、上記直列出力端子及び上
   記ランダム出力端子に与えるべき情報を選択する
   ためのアドレスを上記並列バスを介して上記メモ
   リアレイに与え、上記メモリアレイに書き込まれ
   る情報を上記メモリアレイ内の情報が上記直列出
   力端子から出力されている間上記並列バスを介し
   て上記メモリアレイのランダム入力端子に与える
   コンピユータシステム。