JPH0210434B2 - - Google Patents

Description

【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明は好ましくはビデオデイスプレイを備え
る電子式コンピユータシステムに用いられるメモ
リデバイスに関する。

＜従来技術＞ 従来より、１枚の画像としてコンピユータから
受けとつた出力は、一般にブラウン管等の画面に
映像化される。この画面は、実際は、画素（ピク
セル）と呼ばれる光点の集合から構成され、従つ
て画像は、これらの画素のうち、所望の画像を作
りだす為に、必要とされる画素を選択して照らす
ことによつて、作り出される。映像化したい画像
が単に数字やその他の記号のように簡単な表示で
あれば、この画像は比較的限られた数の画素から
構成することができる。しかしながら（高解像度
が要求される）もつと複雑な画像を作りだしたい
場合、かなり多数のピクセルから成る画面を選択
しなくてはならなくなる。

コンピユータ出力データは、種々の方法で集収
され、表示されるが、一般家庭向けの市場をねら
うホームコンピユータやゲーム遊技装置と呼ばれ
る類の装置では、特にビデオ形式による出力表示
が行われることが好まれる。その上、一般家庭向
けの市場では、より高解像度の出力画像を提供で
きる上記のようなゲーム装置やホームコンピユー
タに対する需要は増大している。一方、このよう
なゲーム装置やホームコンピユータに関する家庭
向けの市場の需要は、これら装置の価格に非常に
敏感に左右されることに特徴づけられる。

ここで注意しなくてはならないのは、画像を作
る為に使用される各々の画像は、コンピユータ内
の処理部分から与えられる別個の出力データ信号
に基づき照らされ、解像度を上げるということ
は、より多くの画素を持つ画面を使う必要がある
ということにつながるということである。さらに
詳しく述べれば、各々のビデオデータ信号は画面
に転送される前に当然ながら記憶する必要もある
ので、画像の解像度を上げるということは、これ
らのデータ信号を受けとり保持する為のメモリセ
ルの数も、これに対応して増加される必要がある
ということになる。

画面に映しだされる画像の解像度も向上させる
目的で画像の数を増加させた様々な形式の画面を
使用した場合、そのこと自体がシステム全体の値
段を著しく高くするような結果をもたらすことは
ない。しかしながら、メモリ素子又は回路のサイ
ズや記憶容量は、システムの経済性に関する重大
なフアクターであり、映し出そうとする画像の解
像度を上げるとシステムのデータ記憶部とビデオ
表示部との間で全てのデータ信号を完全に転送す
る為には使用可能とされる時間間隔が短縮されて
しまう。

これらの問題点を解決する又は緩和する為の手
段及び提案は数多くなされている。特に入力信号
の数の増加にあわせて大規模な記憶ユニツトを選
択することが考えられるが以下で説明する通り、
このような記憶ユニツトは、本来高価で、ホーム
コンピユータシステムに使用すれば、このような
コンピユータシステムの価格を著しく上げてしま
う為この種の応用例に不適当である。この技術で
は、データ処理速度を上げる為に、高速アクセス
が可能となるように特に設計されたメモリユニツ
トを提供することも考えられるがアクセス速度の
遅いメモリユニツトよりさらに高価であるため、
ホームコンピユータ等への使用に適さない。

代わりに、追加のメモリユニツトをシステムに
加えて、データ記憶容量を増加することが考えら
れる。しかしこの方法では、システム全体の価格
を上げることとなるばかりか、各々のメモリユニ
ツトは別個の記憶素子で構成するのでビデオデー
タをピクセルに送る為に必要とされる時間は長く
なつてしまう。

複数の別個のランダムアクセスメモリユニツト
又はICチツプでデータ記憶部を構成する時にお
こる問題を一部緩和する方法としては、これらの
メモリユニツトをシフトレジスタを介し並列に接
続することが提案されてきた。このシステムで
は、シフトレジスタによつて全てのメモリユニツ
トがアンロードされ、その内容は、同時にシフト
レジスタ内に転送される。シフトレジスタ内のデ
ータは次に、遂時、適当なビデオデータ速度でク
ロツク制御され画素へと送られる。この技術は、
データ転送周期を単一メモリチツプを使用した場
合にかかる周期と同様の時間まで短縮するので非
常に有効であるが価格の上昇という問題は何ら解
決していない。その上、記憶回路は標準設計のメ
モリユニツトから構成されるので記憶回路内のメ
モリセルの数はどうしてもビデオスクリーン上の
画素の数より多くなり、記憶内容がビデオ表示部
にアンロードされる時にはいつも画像を作りだす
為に実際に必要な数より多くのセルをアンロード
することが必要になる。

＜発明が解決しようとする問題点＞ 従来技術に関し、前述の又はここに記載しなか
つた問題点は、本発明によつて解決される。しか
しながら、コンピユータシステム全体の価格を著
しくあげることなくビデオスクリーン上の画像の
解像度を上げるための新規な手段及び方法も以下
に示す通り提供する。さらに、ここに記載した改
良された新規な手段及び方法は、アンロードした
後コンピユータシステムの記憶回路とビデオ領域
との間の選択されたビデオデータの転送に要する
時間を短縮することができる。

＜問題点を解決する為の手段及び作用＞ 好ましい例では、従来のものよりかなり画素数
の多いブラウン管が使用され、行列に配列された
適当な数のセルを持つビツトにマツピングされた
メモリユニツトを持つ適当なコンピユータシステ
ムが提供される。このコンピユータシステムは、
以下に説明するセルの列と並列に相互接続する直
列シフトレジスタも含んでいる。しかし、シフト
レジスタには、好ましくは、所定のビツト位置に
複数のタツプ（引出線）が設けられていて、所望
のデータを含むシフトレジスタの部分に関連する
タツプを選択する為の手段として、好ましくは適
当なデコーダ回路がシステムに含まれている。

このような装置では、従来の方法でプロセツサ
ー部でビデオデータが発生され、次いでこのデー
タは従来の行列アドレスを使つて、記憶領域内の
適当なセルへと転送される。従来の方法で行セル
内のビデオデータは、並列にシフトレジスタ内に
アンロードされる。しかしながらビデオ信号をビ
デオ回路又はビデオ表示部に転送する為にシフト
レジスタの内容をアンロードにしたい時には、デ
コーダ回路が起動され、シフトレジスタの所望の
データを含む部分に対応するタツプを選択する。
そのデータを含む部分のみがビデオ画面にビデオ
データを転送する為にシフトレジスタはアンロー
ドされる。

従来のRAMユニツトが使用される場合、記憶
回路には必然的に所望の画像を作る為に必要な数
以上のセルが含まれることになることは明らかで
ある。しかしながら、本発明では、シフトレジス
タにタツプを設けることによつて、記憶領域の使
用されない部分は、システムのオペレーシヨンか
ら除外されるので、従つてデータ転送に必要な時
間は、かなり短縮され、絶対最低時間まで短縮さ
れる。

複数の従来のイナミツクRAMユニツトを記憶
回路として使用する方が特別設計の単一のメモリ
ユニツトを使う場合より安くあがることはすぐに
理解される。従つて、前述のタツプを使うと転送
時間はそのままでより経済的な方法で従来より高
解像度の画像を作りだすコンピユータシステムの
設計が可能になる。

本発明の目的はシフトレジスタにメモリアレイ
からストアされた直列情報をランダムリード／ラ
イト動作がメモリアレイで行なわれている間に直
列情報端子を介して読み出し可能とするメモリデ
バイスを提供することである。

上記のまたこれ以外の本発明の目的及び特徴
は、添附図面を参照しながら以下の実施例の記載
を読むことによつて明らかになつてゆく。

＜実施例＞ 第１図を参照すると、本発明の一実施例に従う
デユアルポートビツトマツプドメモリ装置（dual
―port bit―mapped memory arrangement）
を用いるコンピユータビデオシステムの構成の概
略図が示されている。さらに詳しくは、約20MHz
又はそれ以上の速度で遂次送られてくる数ビツト
のデータを含むビデオ信号入力２に応答する従来
のラスター走査CRTチユーブ（ブラウン管）を
含むビデオデイスプレイ部１が図示されている。

標準のTV（テレビ画像）信号は、通常、毎秒
60データフレームを提供する。このフレームには
それぞれ512の走査線情報を含み、この走査線自
体は、それぞれ数百の画素又はピクセルを含む。
これらの積は、20MHzの周波数でCRT（ブラウン
管）に送信しなくてはならないデータのビツト数
に対応する。簡単な白黒画像では、各々の画素又
はピクセルは、１ビツトデータによつて規定され
るが、もつと写真的な（２次元的）画像を提供す
る16色の灰色が使用される場合には、各画素の規
定に必要なデータは４ビツトまで増加する。フル
カラー画像を作り出だすには、３〜４ストリーム
（Streams，流れ…直列的）又はプレーン
（planes，平面…並列的）のデータが要求され通
常１つの画素に対し少くとも１バイト（８ビツ
ト）のデータが必要となる。

水平垂直走査同期回路３及びビデオ信号成形回
路４は、従来の設計で構成され、本発明の要旨と
は直接関係はない。更に第１図に示す回路には、
必要であれば、完全なテレビモニター又は受像器
を加えることも考えられる。しかしながら、入力
線２上に与えられるビデオデータは、好ましく
は、これから説明するビツトマツプドビデオメモ
リ５から受けとつたものである。このメモリ５
は、セルを含み、ビデオ画面１上の各々のピクセ
ル（画素）に少くとも１つの上記セルが対応して
いる。メモリ５は、必要に応じ並列又はランダム
入出力ポート６又は、入力と出力を分けた別個の
並列入力ポート及び並列出力ポートを有してい
る。さらに第１図で示した通り、直列入力ポート
２ａ及び直列出力ポート２ｂを加えた構成でもよ
い。さらにポート６は、好ましくは、適当なマイ
クロコンピユータ又は、マイクロプロセツサ８の
多重化アドレス／データ入力／出力バス７に接続
される。

第１図を再度参照すると、メモリ５は直列ポー
ト２ａ及び２ｂのアドレスを規定し、メモリ５へ
の書込みや読み出しのためのアドレスをも規定す
るため、並列又はランダムポート６から、バス７
上に現われたアドレスを受けとる。

マイクロコンピユータ８をメモリ５に接続する
制御バス９は、基本クロツク周波数信号φの送信
に使用される。この信号φは、直列ビデオデータ
をCRT入力線２上に送るクロツク送信に使用さ
れる。このバス９は、メモリ装置５及びマイクロ
コンピユータ８の両方の特徴に応じて必要になる
アドレスラツチ、行アドレスストローブ
（RAS）、列アドレスストローブ（CAS）、直列選
択、書込みイネイブル等のメモリ制御信号の送信
にも使用される。

メモリ５は、さらにメモリアレイ又は記憶容量
素子アレイ１０を含む。メモリアレイ１０はメモ
リセルの行及び列から構成され、ビデオデイスプ
レイ１のサイズや形式及び選択されたメモリ５の
設計に応じて区分される。更に、メモリ５は、複
数のタツプを有する直列シフトレジスタ２０も含
む。これに関連して、標準的な２レベルの白黒
TVラスターは通常（512本の走査線に対応する、
約512本のセルの行と（各々の走査線に含まれる
512のピクセルに対応する）512個のセルの列に配
列されたセルアレイを必要とし、全データフレー
ム毎に合計で256Kビツトのメモリ容量が必要と
されることに注意しなくてはならない。従つて、
64Kのメモリ装置がこの目的に使用される場合に
は、このメモリ５を構成する為に４つのユニツト
が必要となり、または、この代わりに１つの
256Kビツトメモリで代用することもできる。こ
れら４つのメモリユニツトは、交互に256ビツト
のブロツクビデオデータを、遂次、入力線２上へ
と送り出す形式をとるか又はその他の適当な形式
でデータを送る。比較的解像度の低い白黒画像
は、64Kビツトのメモリアレイを１つのみ使つて
作りだすことができる。64Kビツトのメモリアレ
イは、各走査線が256のピクセルを含む256の走査
線から成る画像が提供可能である。

第１図及び第２図に示されるシステムでの使用
に適すると思われるメモリ装置５の例としては、
米国特許第4239993号に開示される１トランジス
タ型セルを用いて構成される64KビツトMOSダ
イナミツク読み出し／書込みメモリがあり、多重
化用タツプを加えた直列シフトレジスタを追加し
た上記メモリの使用が考えられる。このメモリの
例では、ランダムアクセスは１ビツト幅で行われ
る。その他の適当な例（図示せず）には、以下で
説明する256Kビツト又はそれ以上のメモリ容量
を持つメモリ装置としての実施が考えられる。

以下に説明する様に、例えばメモリを区分し、
８つのチツプで構成する場合、個々のメモリ装置
は×１メモリ即ち１ビツト幅で構成され、これら
８つに区分された記憶容量は８ビツトマイクロコ
ンピユータ８によつてアクセス可能とする為に並
列に接続される。×４や×８のような、他の区分
も以下に明示されるように使用され得る。

第２図に示されるメモリ装置５は、Ｎチヤンネ
ル、セルフアライン、シリコンゲート、二重層ポ
リシリコン、MOS工程によつて種々に形成され、
全ての装置は１／30インチ平方（0.0847cm²）のサイ ズのシリコンチツプの中に作られ、このチツプ
は、20ピン又は20端子の標準のデユアルインライ
ンパツケージに塔載される。256Kビツトの装置
を塔載する場合、このパツケージは22本のピン又
は端子を持つように構成される。同様にピンの数
は、より大規模な装置を塔載するために増加させ
ることができる。この実施例では、装置は、アレ
イ１０を有していて、このアレイは、256の行及
び256の列を含む通常のパターンで配列され、
各々が32768個のセルで構成される２つの部分１
０ａ及び１０ｂに二分されている。256の行線即
ちＸ線のうち、128の行線は、半分のアレイ１０
ａに含まれ128の行線は残り半分のアレイ１０ｂ
に含まれる。256の列線即ちＹ線もそれぞれ二分
され、２分された２組の列線は、それぞれ半分の
アレイ１０ａ及び１０ｂに含まれる。256のセン
スアンプ１１がアレイの中央に配置される。これ
らのセンスアンプは、上記米国特許第4239993号
は又は米国特許第4081701号で開示され特許が付
与されている発明に従つて構成した種々の差動増
幅双安定回路である。各々のセンスアンプは、列
線と中央で接続されているので128のメモリセル
は、列線の半分を用いて各々のセンスアンプの両
側にそれぞれ接続される。チツプは、ただ１つの
5V電源Vdd及び接地端子Vssのみを必要とする。

２つの部分に二分された行又はＸアドレスデコ
ーダ１２は、16本の信号線１３を介して８ビツト
アドレスバツフア又はラツチ回路１４に接続され
る。アドレスバツフア回路１４は、米国特許第
4283706号に開示される発明に従つて構成されて
いる。アドレスバツフア１４の入力には、８ビツ
トアドレス入力端子１５を介し８ビツトＸアドレ
ス信号が印加される。Ｘデコーダ１２は入力端子
１５上の８ビツトアドレス信号によつて規定され
る１本の行線を256の行線の中から選択する動作
を行う。このアドレス信号はバス７を介しマイク
ロコンピユータ８から送信され、入力端子１５上
で受けとられる。256以上の行線を持つ場合、例
えば512の行線を持つ256Kビツトメモリの場合に
は、８ビツト以上のＸアドレス信号が印加され、
８ビツト以上のアドレスバツフア回路を用いなく
てはならなくなる。

列アドレス信号も、入力ピン１５上で受けとら
れ、列アドレスバツフア回路１６内でラツチされ
る。ビツト幅（単位）のランダムアクセスでデー
タの入力及び出力を行う場合、全部で８本の列ア
ドレスビツトを必要とするがバイト幅（単位）即
ち８ビツト幅（単位）でアクセスする場合、５本
のアドレスビツトのみ必要となり、縦続接続され
る数個のチツプから１つを選択する為の追加の列
アドレスビツトをマイクロコンピユータから出力
する必要が生じる。これらの追加の列アドレスビ
ツトの信号は、従来の構成のチツプ選択デコーダ
によつて使用される。列アドレスバツフア回路１
６の出力は、線１７によつてアレイ１０の中央に
配置されたデコータ１８に接続される。このデコ
ーダ１８は256の列線のうちの１本を選択し、ラ
ンダムアクセス入力／出力線１９上にビツト単位
の入力／出力を発生している。この入力／出力線
１９は第３図で示す様な別個の入力線１９ａ及び
出力線１９ｂで構成するか又は、第２図で示す様
に１本の入力／出力線１９として多重構成にして
もよい。ダミーセルの行（図示せず）はこの形式
の装置で通常使用される設計と同様にセンスアン
プの両側にそれぞれ設けられる。Ｘアドレスの場
合と同様に、さらに大規模なメモリ装置が使用さ
れる場合、列を規定する為に必要とされるデータ
及びアドレスバツフア回路のビツト数も増加す
る。

故にメモリ装置は、１ビツト幅又は、その他の
ビツトサイズのランダムアクセスが可能な構成
で、直列入力／出力を持つ標準のダイナミツク
RAMと同様の構成である。さらに第２図を参照
すると、直列アクセスは256ビツト直列シフトレ
ジスタ２０によつて行われる。このシフトレジス
タ２０は同一の二分された部分に分けられそれぞ
れ半分はアレイ１０の反対側に配置される。二分
されたシフトレジスタを両方ともアレイの同じ側
に配置しても同様の効果が得られるが一方シフト
レジスタの上に他方のシフトレジスタを重ねる設
計となる。しかしながら、アレイの両側に半分の
レジスタをそれぞれ配置することによつてセンス
アンプのオペレーシヨンのバランスがとれる。

読出しサイクルには、シフトレジスタ２０の内
容が、アレイ１０の列線からロードされ、書込み
サイクルには、アレイの片側にある128の転送ゲ
ート２１ａ又は、アレイの反対側にある同数の転
送ゲート２１ｂによつて行線へとロードされる。

直列書込みによる装置へのデータ入力は、デー
タ入力端子２２によつて行う。この端子２２は、
マルチプレクス回路２３を介し、両方の二分され
たシフトレジスタ２０ａ及び２０ｂのそれぞれの
入力２４ａ及び２４ｂに接続される。データは、
出力２５ａ及び２５ｂを通つてデータ出力マルチ
プレクス及びバツフア回路２６、データ出力端子
２７を介し遂次、読み出される。

シフトレジスタ２０はクロツクφによつて動作
を制御される。クロツクφは、各々のクロツク周
期ごとに２段づつレジスタ段の中のビツトの内容
をシフトさせてゆく為に使用される。読出し操作
では、２分されたシフトレジスタの合計256ビツ
トの各ビツト位置から256ビツトのデータを出力
する為には、128サイクルのクロツクφ周期時間
だけかかる。転送ゲート２１ａ及び２１ｂに与え
られる制御信号TR２９によつて上記シフトレジ
スタ２０の256ビツトの各ビツト位置は二分され
たアレイの部分１０ａ及び１０ｂ内のそれぞれ対
応する列線に接続される。

遂次書込み操作では、信号TRが与えられ列線
がフル論理電位レベルにセツトされた後で発生す
る書込み命令Ｗによつてセンスアンプ１１は動作
を開始する。その後でアドレスバツフア回路１４
内のアドレス信号によつて１本の行線が選択さ
れ、この行線のメモリセル内にデータが記憶され
る。遂次読出しサイクルは、入力１５に印加され
るアドレス信号によつて開始される。この信号
は、解読され256のＸ線又は行アドレス線（及び
その反対側にあるダミーセル）を起動させる。つ
いで、センスアンプ１１は、クロツク発生及び制
御回路３０から与えられる制御信号によつてアク
テイブとなり列線はフル論理レベルにセツトされ
る。これによつて転送ゲート２１ａ及び２１ｂは
制御信号TRによつてアクテイブとなり、選択さ
れた行線に記憶される256ビツトの情報は、対応
する方の半分のシフトレジスタ２０へと転送され
る。シフトクロツク信号φが印加され256ビツト
の情報は、マルチプレクス回路２６を経て直列出
力の書式で１クロツク周期毎に２段又は２ビツト
づつ出力ピン２７上に転送されてゆきレジスタ内
の内容を全部転送するには、128クロツク周期時
間を要する。出力ピン２７は、第１図のビデオ入
力２と接続されている。

上記で説明した通り、メモリ装置は、１ビツト
幅又は、その他のビツトサイズのランダムアクセ
スが可能で、直列入力及び出力が可能な標準のダ
イナミツクRAMと同様の装置である。しかしな
がら、本発明に従うと、直列入力及び出力が可能
な256ビツト直列シフトレジスタ２０は４つの64
ビツトシフトレジスタで構成される。256ビツト
シフトレジスタに設けられた４つのタツプのうち
のいずれを選択するかにもとづき１つ、２つ、３
つ、あるいは４つの64ビツトシフトレジスタのい
ずれかがアクセスされる。256ビツトシフトレジ
スタは、２つの半分部に２分されるので、各々の
64ビツトシフトレジスタも２分されている。

第２図に示す通り、第１の64ビツトシフトレジ
スタは、図面上部の半分のシフトレジスタ２０ａ
及び下部の半分のシフトレジスタ２０ｂに二分さ
れ、第２の64ビツトシフトレジスタは上部の半分
のシフトレジスタ２０ｃ及び下部の半分のシフト
レジスタ２０ｄに二分され、第３の64ビツトシフ
トレジスタは上部の半分のシフトレジスタ２０ｅ
及び下部の半分のシフトレジスタ２０ｆに二分さ
れ、第４の64ビツトシフトレジスタは上部の半分
のシフトレジスタ２０ｇ及び下部の半分のシフト
レジスタ２０ｈに二分される。

選択されるタツプが１つ、２つ、３つ、あるい
は４つ全部のシフトレジスタにアクセスするか否
かを決定する。選択されるタツプは、２つの最上
位列アドレス入力に印加された２ビツトコード信
号によつて決定される。第２図では、列アドレス
バツフア回路１６から接続されシフトレジスタ２
０に入力する回線１７として示される。この回線
上の２進コードが必要な特定のタツプを選択して
いる。

次に第３図を参照するとタツプ及び４つの64ビ
ツトシフトレジスタの選択工程が明らかにされて
いる。メモリアレイ１０は256行64列の４つのア
レイに分割されているのが示されている。４組の
64本の列線は、64ビツトのシフトレジスタに対応
する。この図から明らかな通り、このメモリは、
２つの装置であるかのように動作する。即ち、第
１の装置とは入力１９ａ及び出力１９ｂを持つ
256行256列のランダムアクセスアレイであり、第
２の装置とは256行までで１列のアレイ（即ちシ
フトレジスタ２０）である。64ビツトシフトレジ
スタの１つ、２つ、３つ、あるいは４つに入力あ
るいは出力するよう直列データがクロツクされて
いる間に、この装置はランダムアレイにアクセス
され得る。256ビツトまで収容可能な遂次アクセ
スアレイとして動作できる。この装置によつて直
列データがクロツク制御により第３図のレジスタ
又はタツプデコーダ３１は従来通りの構成であ
る。このようにするとどのビツトのデータにアク
セスしたい場合も256の桁送りは必要なく、64回
以下の桁送りですむ。この特徴は、本実施例の他
にも、特定のビデオ応用例には特に有効である。

さらに、選択されるタツプは、第３図で示す様
に２進コードによつて決定される。この２進コー
ド信号は、列アドレス入力１５の最高位２ビツト
に印加される。これらの入力信号は第３図に示す
レジスタ又はタツプデコーダ３１に印加され、こ
れに基づき１つ、２つ、３つ、あるいは４つ全部
のシフトレジスタをアクセスするか否かが決定さ
れる。

例えば２ビツト信号が両方とも論理「０」であ
ればシフトレジスタ内の全ての256ビツトが桁送
りで送り出される。２ビツトが「01」を示す場
合、64番目のビツト位置から開始する192ビツト
が桁送りで送り出される。２ビツトが「10」を示
す場合、128番目のビツト位置から開始し182ビツ
トが桁送りで送り出される。２ビツトコードが
「11」である時は192番目のビツト位置から始まる
後尾の64ビツトを選択し、これら後尾64ビツトが
桁送りで送り出される。同様にしてタツプアドレ
スビツトはデータを桁送りし、シフトレジスタの
選択された部分内に送りこまれる。

図面は４つの64ビツトシフトレジスタを図示す
るが本発明は、256ビツトシフトレジスタを等分
する形式に限られるものでなく、この256ビツト
シフトレジスタに４つ又はそれ以下のタツプを設
けた構成に限られるものではない。一般に、いず
れか２つの隣接するタツプの間にあるビツト位置
の数は、シフトレジスタ内のビツト位置の数であ
る２の２の整数乗の数とは異なり、それ以下の２
の何乗かの数である。さらに、本発明は、512行
512列又は、1024行1024列あるいは、それ以上の
規模のアレイを持つ装置に使用される。これらの
装置ではアレイのサイズに対応して上記で説明し
たような構成の512ビツト又は1024ビツトあるい
はそれ以上の規模のシフトレジスタを有する。こ
の場合、４つよりたくさんのタツプが必要となり
それに応じて、より大規模なデコーダが必要とな
り、このデコーダには、最上位列アドレス線を介
しもつとたくさんの入力信号が印加され、タツプ
数が少くてすむ場合は、これと反対に小さなデコ
ーダ、より少い入力ですむ。

シフトレジスタに沿つて設けられたタツプを使
用すると、1024行1024列（1Mビツト）の装置を
作ることができる。この装置は、様々なCRTス
クリーン（ブラウン管）デイスプレイ装置に使用
することができる。即ち、様々なサイズのスクリ
ーン（例えば、各々の走査線が512のピクセルを
含む525本の走査線から成る画面又は各々の走査
線が720のピクセルを含む300の走査線から成る画
面）が、シフトレジスタに適当なタツプを設ける
だけで提供することができる。故にレジスタ内の
端にあるビツトのデータをとりだしたい時も、
1024ビツトのデータ全てを桁送りで送り出す必要
はない。さらにタツプは上述したようなこの整数
乗と対応しない標準のCRTにおける走査線当り
のピクセルの数に対応するビツト位置に配置され
得る。

第２図及び第４図を参照すると、Ｘ又は行アド
レス信号は、第４ａ図に示す通り行アドレススト
ローブ信号RASが制御入力線２８に印加される
時に入力１５上に現われる。第４ｋ図の列アドレ
スストローブ信号CAS及び第４ｂ図、第４ｎ図
及び第４ｐ図に示す読出し／書込み信号Ｗは、
RASの印加される制御入力線以外の他の入力線
２８に印加されこれらの信号は装置がランダムア
クセスされる間、使用される。

外部からのこれら制御信号入力２８は、クロツ
ク発生及び制御回路３０に印加され、これによつ
てクロツク発生制御回路３０は、数種のクロツク
信号及び内部チツプ制御信号を発生し、装置の種
種の部分のオペレーシヨンを制御する。例えば第
４ａ図に示す様にRAS信号が低電位であるとき、
RAS信号によつて作りだされたクロツクによつ
てバツフア１４は、８ビツト行アドレスを受けと
り、ラツチするようになる。第４ｃ図で示すタイ
ミング期間即ちRAS信号の立下り時間の間、行
アドレスは、有効である必要がある。遂次アクセ
スは制御入力線２９に印加されるTR命令によつ
て制御される。遂次読出しのオペレーシヨンで
は、第４ｂ図で読出し期間として図示した期間
中、TRはアクテイブローとなり、Ｗ信号は、高
電位に保たれ、第４ｄ図に示す通り128サイクル
の期間の間、直列出力端子２７にデータ出力信号
が発生する。遂次書込みオペレーシヨンでは、
TR及びＷ信号は、第４ｂ図に示す通り両方とも
アクテイブローになり第４ｅ図に示す通り次の
128サイクルの期間データ入力ビツトが有効にな
る。

リフレツシユが起こる度毎に、第４ａ図及び第
４ｃ図から明らかな通り入力線１５上に行アドレ
ス信号が現われRAS信号は低電位になる。従つ
て直列データ出力ピン２７を通して、二分された
シフトレジスタの４つの部分全ての内容の読出し
にかかる128サイクルの期間に、RAS信号によつ
て新しい行アドレス信号がチツプ５内にロードさ
れるようになり、リフレツシユが行われる。シフ
トレジスタは、TR信号が発生しない限り動作を
妨害されることはない。直列データは、シフトレ
ジスタ内へと桁送りして送り込まれてゆきながら
桁送りして送り出されてゆくので、書込みオペレ
ーシヨンは、読出しオペレーシヨンが開始した直
後に開始する。第１図に示すシステムでは必要な
いが、この特徴は、他のいくつかの実施例では重
要である。

第４ｊ図乃至第４ｑ図のタイミング図に示す通
りに並列又はランダムアクセスモードが発生す
る。これらの図は、第４ａ図乃至第４ｈ図に比較
し時間間隔を長くして示してある点に注意しなく
てはならない。Ｘ又は行アドレスはアドレススト
ローブ信号RASが入力２８に印加された時に入
力１５上に現われる。同様に、Ｙ又は列アドレス
は、列アドレスストローブ信号CASが他の入力
２８に印加された時に現われる。入力２８に印加
される読出し／書込み制御信号Ｗは、並列又はラ
ンダムアクセスの為に使われる他の制御信号であ
る。

第４ｊ図に示す信号RASが低電位になる時、
RASから作られたクロツクによつてバツフア１
４は、８ビツト行アドレスTTLレベルビツトデ
ータの受けとりが可能になり、ラツチするように
なり、入力線１５上にデータが現われる。

第４ｋ図で示す信号CASが低電位になると、
回路３０で発生されたクロツクによつてバツフア
１６は入力１５上でTTLレベルの列Ｙアドレス
信号をラツチするようになる。第４ｍ図で示す期
間行列アドレスは有効でなくてはならない。

読出しサイクルでは、入力２８に印加されたＷ
信号は第４ｎ図に示す期間中、高電位に保たれな
くてはならず第４ｏ図に示す期間中端子１９上の
出力は有効になる。書込み専用サイクルでは、第
４ｐ図に示すようにＷ信号は低電位に保たれなく
てはならず第４Ｑ図で示す時間の間、端子１９上
の入力は有効になつていなくてはならない。

メモリ装置は、ページモードの形式で動作して
もよい。即ち、行アドレスはそのまま保たれ、断
続的に列アドレスがチツプ上にストローブされて
ゆく。行アドレスをそのまま保持することによつ
て同じページの新しいアドレスの為に改めてセツ
トし、ストローブし直す為に要する時間が必要な
くなり今まで説明してきたビツトモード形式のア
クセスに比べページモードオペレーシヨンに必要
な時間は少くてすむ。典型的に例えば実施例の装
置であればビツトモードオペレーシヨンには約
260ナノ秒を要するがページモードオペレーシヨ
ンには160ナノ秒のみ要する。

端子２２及び２７とシフトレジスタ２０を介し
ての遂次アクセスは、通常、各々のアクセス実行
毎に行アドレスを１づつインクリメントするとい
う手順で行われる。ビデオデータは、次から次へ
と続く256ビツトの直列データブロツクから成る
一連のデータストリームであるのでメモリからシ
フトレジスタへの転送が行われた後の遂次アクセ
スにおける次のアドレスは、最後の行アドレスに
１に加えた値である。簡単な例をあげると、マイ
クロコンピユータ８が遂次アクセスの為の行アド
レスを送り出すと、マイクロコンピユータ８内の
アドレスカウンタは遂次読出し命令を受ける度毎
にインクリメントされてゆく。しかしながら、こ
の機能は、第２図のチツプ上の特別の回路によつ
て実行させることもできる。これに対し、端子１
９を介して行われる並列アクセスは、遂次アクセ
スというよりむしろランダムアクセスの形式で行
われ、特定の行列アドレスは、マイクロコンピユ
ータ８内で発生させなくてはならない。

故に、TR信号、Ｗ信号 CAS信号の発生する
タイミングは、遂次読出し／書込みオペレーシヨ
ンとランダム読出し／書込みオペレーシヨンとで
は異なる。遂次アクセスオペレーシヨンにおける
これらの制御信号の電圧及びタイミングは第４ａ
図から、第４ｈ図に示され、ランダムアクセスオ
ペレーシヨンにおけるこれらの信号の電圧及びタ
イミングは、第４ｊ図から第４ｑ図に示される。
シフトレジスタをロードする為あるいはシフトレ
ジスタの内容をアレイ内に転送する為にRAS信
号の立下り期間中、TR信号は低電位でなくては
ならない。RAS信号の立下がり期間の間、Ｗ信
号は高電位に保たれれば選択された行に含まれる
各列のデータは、転送ゲート２１によつて桁送り
されレジスタ内へと送られてゆく。第４Ｇ図に示
すCAS信号が低電位になる時に最上位ビツト列
アドレス線に現れる２ビツトのアドレスは、第４
ｈ図に示されるが、この信号を用いて、縦続接続
された４つの64ビツトシフトレジスタのうちのい
ずれを直列出力線２７と接続するかを決定する。

第４ｆ図に示す直列シフトクロツクφによつて
シフトレジスタからデータが桁送りし送りだされ
る。このデータは、クロツクφの周波数に対応し
て所望のデータ速度で送り出される。信号RAS
の立下がり時間の間、信号Ｗが低電位に保たれる
時データはシフトレジスタからアレイの列線へと
転送され、行アドレスビツトによつて選択された
行へと送りこまれる。信号RASの電位が下がる
間に信号TRが高電位に保たれている時、シフト
レジスタとアレイとはお互いの動作に影響を受け
ないで動作する。即ち、シフトレジスタは、桁送
りでデータの送りだし又は受け入れを行い、アレ
イはランダムアクセスの実行が可能になる。

以上の様にメモリ装置の動作がランダムアクセ
スモードである時と遂次アクセスモードである時
とでは信号Ｗのタイミングが異なる。さらに詳し
く説明するなら、ランダムアクセスオペレーシヨ
ンの間、信号CASの立下がり時間に、信号Ｗは
セツトアツプされて保たれる。しかしながら、遂
次アクセスオペレーシヨンの間は、信号RASの
立下がる時に信号Ｗがセツトアツプされて保たれ
る。

第５図を参照すると、本発明のシステムで使用
されるマイクロコンピユータが図示されている。
このマイクロコンピユータは、従来の構成シング
ルチツプマイクロコンピユータ装置であつて（必
要であれば）オフチツププログラム又はデータメ
モリ８０が追加され、種々の周辺入力／出力装置
８１を有しこれらは全てアドレス／データバス７
及び制御バス９によつて相互に接続されている。

ここでは、単一で多重化された双方向アドレ
ス／データバス７が図示されているがこの代わり
に、アドレスバスとデータバスとを各々別のバス
で構成してもよいし、プログラムアドレスとデー
タ又は、入力及び出力アドレスを分けて外部バス
によつて別々に送信する構成にしてもよい。マイ
クロコンピユータはフアンヌイマン形式の構成あ
るいはハーバード形式の構成又は、これら２つの
形式の組合せた構成が使用される。

マイクロコンピユータ８は例えばテキサスイン
スツルメンツ社によつて販売されるTMS―7000
のパーツナンバーで呼ばれる装置の１つを使うこ
とができ、モトローラ6805、ザイログZ8又はイ
ンテル8051等といつたパーツナンバーで購入可能
な装置の１つである。内部構成は細い点で異なる
がこれらの装置は一般にプログラムを記憶する為
のオンチツプROM即ちリードオンリーメモリ８
２を持つがプログラムアドレスをチツプ外から受
けとるような構成にすることができ、しかしいか
なる場合でもメモリ５はチツプ外からのデータア
クセスが可能な構成であることを要する。

第５図に示す典形的なマイクロコンピユータ８
はデータ及びアドレスを記憶する為のRAS即ち
ランダムアクセスリード／ライトメモリ８３を有
し、演算及び論理操作を実行する為のALU８４
を有する。データ及びプログラムアドレスを所定
位置から他の位置へ転送する手段８５（通常は、
数本の別個のバスから構成する。）もマイクロコ
ンピユータ８は含んでいる。ROM８２内に記憶
される命令は、１度に１つづつ、命令レジスタ８
７内へと送りこまれる。この命令レジスタ８７か
ら与えられた命令は、制御回路８８内で解読され
マイクロコンピユータのオペレーシヨンを規定す
る制御信号を発生する。

ROM８２は、プログラムカウンタ９０によつ
てアドレス指定される。プログラムカウンタ９０
は、セルフインクリメントしているか又は、カウ
ンタ９０の内容をALU８４を通すことによつて
インクリメントされる構成である。スタツク９１
は、割込み命令又はサブルーチンの発生時にプロ
グラムカウンタの内容を記憶するために使用され
る。ALU８４は、２つの入力９２及び９３を有
し、これらの入力の一方はデータバス８５からデ
ータがロードされる／又は２以上の一時記憶レジ
スタ９４と接続される。

累算器９５は、ALU出力を受けとる。累算器
９５の出力は、バス８５によつてその出力に最適
な送り先即ち、RAM８３又は、データ入力／出
力レジスタ及びバツフア９６に接続される。割込
みは、割込み制御回路９７によつて処理される。
割込み制御回路は、マイクロコンピユータ装置８
及びシステムの構成の複雑性に応じて割込み要
求、割込み応答、割込み優先順位コード等を受け
とる為に、１又は２以上のチツプ外との接続端子
を有する。

リセツト入力も割込みとして処理される。
ALU８４及び割込み制御回路９７のオペレーシ
ヨンと関連する状態レジスタ９８は、ALUの演
算論理操作で生まれたゼロ、桁上げ、桁あふれ等
の状態ビツトを一時的に記憶する。割込みの発生
によつて状態ビツトはRAM８３又はスタツク９
１に保持される。

メモリアドレスは、バツフア９６を通つてチツ
プ外と接続される。バツフア９６はシステムの特
徴及びシステムの複雑性に応じて、外部バス７に
接続される。この経路はチツプ外データ又はプロ
グラムメモリ８０及び周辺入力／出力装置８１さ
らにチツプ外ビデオメモリ５のアドレス送信の為
に使われる。バス７に送られてくるこれらのアド
レスは、RAM８３、累算器９５又は命令レジス
タ８７、プログラムカウンタ９０で発生する。メ
モリ制御回路９９は、（制御ビツト８９に現われ
る信号に応答して）アドレスストローブ、メモリ
イネイブル、書込みイネイブル、ホールド、チツ
プ選択等適当な作業実行の為に、制御バス９に送
る命令を発生し、このバス９から受けとつた命令
に応答している。

オペレーシヨンでは、マイクロコンピユータ装
置８は、１又は１連のマシンサイクル又は状態時
間でプログラム命令を実行する。マシンサイクル
は、例えば、200ナノ秒であつて、5MHzの水晶発
振クロツクからマイクロコンピユータチツプに印
加される出力を用いる。故に連続するマシンサイ
クル又は状態において、プログラムカウンタ９０
はインクリメントされてゆき、新しいアドレスが
発生される。このアドレスは、ROM８２に送ら
れ、ROM８２の出力は、命令レジスタ８７へと
送られる。この出力は、制御回路８８内で解読さ
れ、バス８５及び種々のレジスタ９４，９５，９
６，９８等のデータをロードする為に必要な種種
のステツプを実行する為に、制御ビツト８９上に
マイクロコードを示す一連の制御信号の組を発生
する。

例えば、ALU即ち演算論理オペレーシヨンに
は、バス８５を介し命令レジスタ８７からRAM
８３の為のアドレス指定回路にアドレス（命令語
のフイールド）をロードする行程を含む。（この
アドレスには、出所アドレスのみが含まれるか、
又は、出所アドレスと宛先アドレスの両方が含ま
れる）上記オペレーシヨンは、アドレス指定され
たデータ単語をRAM８３から一時レジスタ９４
及び／又はALUの入力９２に転送する工程を含
む。マイクロコードビツト８９は、ALUのオペ
レーシヨンを加算、減算、比較又は、排他的論理
和等の命令の組の中から１つを選択し規定する。
状態レジスタ９８は、データ及びALUのオペレ
ーシヨンに応じて準備され、ALUの結果は累算
器９５内へと送りこまれる。

他の実施例では、データ出力命令にはRAMの
アドレスをバス８５を介し命令レジスタ８７内の
フイールドからRAM８３に転送する工程を含
む。このアドレス指定されたデータは、さらに
RAM８３からバス８５を介し出力バツフア９６
へと転送され、故に外部アドレス／データバス７
上に送り出される。ライトイネイブル等の所定の
制御信号出力がメモリ制御回路９９によつて制御
バス９の信号線上に現われる。このデータ出力の
アドレスは、前のサイクルの間にバツフア９６を
通つてバス７上に現われたアドレスであり、ここ
ではこのアドレスはメモリ制御回路９９から制御
バス９へのアドレスストローブ出力によつてメモ
リ８０又はメモリ５内にラツチされる。

外部メモリ制御装置は、信号RAS及びCASの
ストローブ信号を発生する。メモリ５に関する２
バイトのアドレス信号はバス７のサイズが８ビツ
トであれば２マシンサイクルであるいは、バスが
16ビツトであれば１マシンサイクルで印加され
る。

マイクロコンピユータ８の命令セツトには、ビ
デオメモリ５、オフチツププログラム／データメ
モリ８０又は周辺入力／出力回路８１からのデー
タの読出し又は書込みを行う命令が含まれる。マ
イクロコンピユータ内部のこれら命令の宛先及び
出所は、RAM８３、プログラムカウンタ９０一
時記憶レジスタ９４、命令レジスタ等を含む。マ
イクロコード化された命令で処理を行うプロセツ
サでは、上述のオペレーシヨンは、アドレス及び
データが内部バス８５及び外部バス７上を転送す
る間の一連の状態を含む。

選択的に、本発明は、１マシン状態時間に１命
令が実行されるマイクロコード化されない形式の
マイクロコンピユータ８を使用することもでき
る。マイクロコンピユータ８の選択に必要とされ
るのは、データ及びアドレスさらに種々のメモリ
制御信号がチツプ外から入手可能で特定のビデオ
の応用例に関する時間的制約内でビデオデータを
発生し、更新する為に適したデータ処理速度が提
供可能であるという点である。

本発明のマイクロコンピユータシステム及びメ
モリ技術が８ビツト又は16ビツトのいずれのシス
テムにおいても、また24ビツト、32ビツト等のそ
の他の構成においても有効に利用可能であること
は、明らかであるが本発明のメモリ装置は、本明
細書の実施例の説明については、バス７に関し１
ビツトのデータ経路に関連して説明する。実施例
としては、外部メモリ８０を必要とせず周辺回路
８１がただキーボード又はそれと同等のインター
フエイス装置と時には、デイスクドライブ装置か
ら構成される８ビツトのデータ経路を有し12ビツ
ト乃至16ビツトのアドレス送信が可能な形式の小
規模システムで有効に使用される。IEEE488型の
装置等のバスインターフエイスチツプが例えば周
辺回路８１に含まれている。

第６図で示した通り、ビデオメモリ５は、８つ
の×１メモリ装置として構成してもよいし、選択
的に１つの×８メモリ装置で構成することもでき
る。この例では、８つの半導体チツプメモリ５が
使用され８つ全てが64K×１メモリ又は、16K×
１メモリで構成され、各々のメモリは第２図で示
した通り、メモリに対応する遂次アクセスの為の
オンチツプマルチプルシフトレジスタを有する。
このシフトレジスタは一ビツトワイドの入力及び
出力を有する。３色の画素の表示に３ビツトを用
いるフルカラーテレビデイスプレイ１では、４つ
のバンクの64K×１メモリ装置（各バンクに対し
８チツプが含まれる）から成るメモリシステムが
必要になる。画面上の各々の走査線を作りだすに
は、８ビツトのビデオ信号の入力線のそれぞれに
次から次へとビデオ信号をクロツク出力する256
ビツトのレジスタを必要とする。（代わりに第２
図で示すように１本の多重化ビデオデータ入力線
２を用いてもよい。） マイクロプロセツサ８及びバス７は、第６図で
示す通り、各データ線が各々のチツプにデータを
与える８ビツトデータ線６によつて各々のチツプ
上の「×１」書式で並列に８ビツトビデオデータ
にアクセスする。８つのチツプ全てに対するアド
レス入力１５は、バス７から同じアドレスを受け
とつて、８つ全部のチツプは、バス９から同じ制
御信号入力を受けとつている。各々の出力線が各
チツプに接続される８ビツトの直列出力線２７
は、８ビツトシフトレジスタ１２７のそれぞれの
ビツト位置に接続される。

遂次アクセスの為のクロツクφは、８つのチツ
プ５に印加される前に８つに分波される。レジス
タ１２７にクロツクφが印加されると、８ビツト
のデータは桁送りされビデオ信号入力線２に送り
出される。ついで次の８ビツトのデータが個々の
チツプの各シフトレジスタ２０から、シフトレジ
スタ１２７内へとロードされる。選択的に補助シ
フトレジスタ１２７を用いる代わりに８ビツト出
力２７をカラーテレビデイスプレイの８ビツトの
並列ビデオ信号入力に接続することができる。

ある種のシステムに関する重要な特徴は、第２
図の直列データ入力２２を持つ点である。直列入
力は第７図に示す受信部又は、ビデオテープ再生
機構１０５から受けとるビデオデータである。こ
のビデオ受信再生機構１０５は、連続する一連の
直列データを信号線１０６上に提供し、第２図の
チツプの入力２２上に転送される。直列レジスタ
２０から入力されてくるビデオデータは、RAM
アレイ１０内に書込まれる。RAMアレイ１０内
に書込まれる。RAMアレイ１０内に保持される
間にビデオデータは、並列アクセスポート１９を
介してマイクロコンピユータ８に送られ処理が行
われる。さらにビデオデータは、レジスタ２０、
端子２７を通つてビデオ信号線２へと送られる。

この装置を使用する例としては、ビデオ受信再
生機構１０５から与えられるビデオ情報の上に重
ねて、文章や図表の情報を加えるためにマイクロ
コンピユータ８を用いて入力する装置が考えられ
る。他の例では、ビデオデータをアレイ１０内に
遂次書込むことによつてビデオ受信再生機構１０
５から与えられるデータの内容を追加し、訂正す
るために、ここで開示した装置を応用することが
考えられる。即ち、データは、並列に読出され
て、マイクロコンピユータ８のRAM８３内で各
ビツトのデータは、一時的に記憶されてから、
ALU８４で演算処理が行われ、次いで訂正され
たデータは、バス７を介しアレイ１０内に戻され
記憶される。そこからビデオデータは直列に読出
され、ビデオ信号入力２上へと送られる。

この様な例に使用される場合の本発明のシステ
ムの利点は、レジスタ２０の所望の部分に関し、
その部分のデータが遂次読出されるのと同時に遂
次にロード可能であることである。即ち、第４ｄ
図と第４ｅ図から明らかな通り、データ入力信号
とデータ出力信号とが一致する。遂次データ入力
と遂次データ出力の為に使用される128又はそれ
以下のクロツクサイクルの期間、アレイ１０は、
マイクロコンピユータ８による並列アクセスも可
能でデータの追加、更新又は訂正のオペレーシヨ
ンが行われる。

アレイ１０を含む半導体メモリチツプは、従来
の行アドレスカウンタも含む。この行アドレスカ
ウンタは８ビツトの、256の行アドレスの１つを
選択するアドレス信号を発生し、マルチプレクス
回路を介し行デコーダ１２と接続される。故に行
デコーダ１２は、アドレス信号を端子１５からバ
ツフア１４を介し受けとるか又は、カウンタから
受けとつている。このカウンタは、セルフインク
リメントするので、入力命令INCを受けとる度に
現在の計数が１づつ増加してゆく。このカウンタ
ーは、前述の米国特許第4207618号及び4344157号
又は、米国特許第4333167号に開示されるオンチ
ツプリフレツシユアドレス発生回路である。列ア
ドレス信号は、リフレツシユする必要はない。遂
次読出し又は遂次書込みの為にある行がアドレス
指定されると、これによつてこの行のアドレスは
リフレツシユされる。同様に並列アクセスの場合
も読出し又は書込みによつてアドレス指定された
行のデータのリフレツシユが行われる。故に、テ
レビ画像の走査に必要とされる通常のデータ速度
でビデオデータは、遂次読出しによつてサンプリ
ングされる場合、各々の行は、４ミリ秒のリフレ
ツシユ期間内で（即ち毎秒60フレームであれば断
続するサンプリングの間隔は約17ミリ秒である。）
アドレス指定される。

遂次読出しを行う間の時間中に、必ずしも必要
とされないが、マイクロコンピユータ８は、だい
たい全ての行について並列読出しの為にアクセス
されていて、充分な頻度でリフレツシユが行われ
る。故に、ROM８２内のマイクロコンピユータ
プログラムにカウンタループを含ませてインクリ
メントした行アドレス及び信号RASをある一定
の速度で送信するようにすることができる。これ
によつて要求されるリフレツシユの仕様に確実に
あわせることができる。しかしながら、マイクロ
コンピユータのプログラムの実行時間がリフレツ
シユのネーバーロードによつて占められることが
ないように、チツプ上のカウンタがオンチツプの
アドレスを提供し、マイクロコンピユータ８は、
RAS制御信号のみ提供するような構成にする必
要がある。即ち、信号Ｗ及びTRが高電位である
時であつて、信号RASを受けとりCASが存在し
ない時、上記多重処理は、カウンタの内容が行デ
コーダ１２に送られる形式に切り換わり、信号Ｗ
がアクテイブとなつて行データのリフレツシユが
行われる。直列及び並列いずれのデータ出力もデ
ータ入力も開始されなくなる。

INC命令が作り出され、カウンタはインクリメ
ントされ、次のリフレツシユが行われる。さらに
オンチツプリフレツシユ信号は、例えば米国特許
第4344157号に開示されるタイマーから発生され
るものを使う。タイマーは、4m秒×１／256＝16マ イクロ秒毎に少くとも１回づつリフレツシユ命令
を発生する。このリフレツシユ命令は、上述のチ
ツプ外からのリフレツシユ要求オペレーシヨンで
説明した通り入力マルチプレクサ、信号Ｗ及び
INCをアクテイブにする。

レジスタ２０を通る直列入力及び出力は、大部
分は、ビデオ信号として使用され、順次連続する
行にアクセスする必要がある。故に、オンチツプ
の８ビツトで256分の１カウンタによつて、遂次
アクセスの為にマイクロコンピユータ８が行アド
レスを提供する必要はなくなつた。サンプリング
速度が充分短い場合、リフレツシユカウンタとし
ても同様に機能する。即ちリフレツシユを行う為
に別個の回路を用意する必要がないので１つのカ
ウンタのみ必要になる。

第８図を参照すると、本発明のビデオメモリ５
を用いた比較的完全な、ビデオグラフイツクサブ
システムとメモリ及びグラフイツクコントローラ
ー４０が図示されている。このメモリ及びグラフ
イツクコントローラーはビデオ信号制御回路とメ
インシステムメモリに対し別々のコントローラを
必要とした従来技術のコントローラの代わりに使
用される。このメモリ及びグラフイツクコントロ
ーラは、デイスプレイ回路で必要とされる同期及
びブランク信号も発生するように設計されてい
る。

各々の水平走査は、データが送り出されている
間はアクテイブデイスプレイ走査によつて提供さ
れ、データが必要とされないときは帰線走査によ
つて提供される。帰線走査の間、本発明のシフト
レジスタ２０の内容は、メモリアレイ４０から送
られてくるデータで書換えられる。メモリ及びグ
ラフイツクコントローラー４０は、画面上のピク
セルと走査線の位置を追跡する為のカウンタを含
んだ設計にすることができる。これによつて帰線
走査期間に適正なアドレス及び書換え情報が自動
的に装置に送信可能である。このコントローラ
は、飛びこし走査のデイスプレイ装置又は飛びこ
し走査ではないデイスプレイ装置のどちらも動作
可能である充分な処理能力を持つようにも設計さ
れている。

上記コントローラとともに本発明の技術的思想
を用いると、ビデオメモリ５を制御する為に必要
な外部回路の量が減り、ホストプロセツサである
マイクロコンピユータ８がビデオデイスプレイ装
置の制御の為に発生しなくてはならない信号は少
くてすむ。さらに、より大規模な記憶容量の装置
を使用すると様々なサイズ及び解像度のCTR画
面を作る為に使用される標準パツケージのグラフ
イツクコントローラ及びビデオメモリを使用する
ことができるようになる。

本発明の他の特徴は、シフトクロツクφがマイ
クロコンピユータ８とは別に発生されるという点
である。レジスタ２０を介してのアレイ１０への
遂次アクセスと信号線１９を介してのアレイ１０
への並列アクセスとは同期されていないことに注
意してほしい。即ち、クロツクφ発生回路は、マ
イクロコンピユータ８のクロツクと同期させる必
要はないが代わりに第１図のビデオデイスプレイ
装置１又は、第７図のビデオ受信再生装置１０５
から与えられるビデオ信号１０６と同期させるこ
とができる。

直列入力を持つ第７図の例の持つ上記利点を有
効に利用するシステムは例えばゲームや教育用又
は、カタログオーダー等の使用に適した対話型ホ
ームテレビが考えられる。即ちビデオ背景データ
（もととなるデータ）は、ケーブル又はVCRから
直列入力線へと入力されてくる。使用者は自分の
入力データをマイクロコンピユータ８を介しその
背景データの上に二重焼付け入力する。（入力／
出力８１を介し接続されるキーボード、ジヨイス
テイツク又はそれと同様の装置が使用される。）
この焼付けの結果合成されたビデオデータは、信
号線２を介し画像上へと送られる。カタログオー
ダー、オンラインによる銀行振込み、教育用テス
トの採点等を行う応用例では、この合成されたビ
デオデータを又は、変更され、追加されたデータ
のみをもとのデータの送り主に送り返す構成にす
ることもできる。

典型的なビデオ情報の応用例では、アレイから
シフトレジスタへのデータの転送は、ブランクの
（即ちデータを持たない）帰線走査期間に起こる。
高解像度の飛超し走査によらない形式の1024の走
査線を有し、各線が1024のピクセルを含む第９図
で示す様な簡単な白黒CRT画面では、このよう
な装置は、第１０図に示すように並列に接続され
た16個の64K装置を必要とする。大部分の応用例
においては、このような装置のシフトレジスタ２
０からの出力は並列にメインビデオシフトレジス
タ１２７内へと送りこまれる。このメインビデオ
シフトレジスタ１２７は、クロツク制御でデータ
を出力し、クロツク速度即ちカーソル走査速度で
画素又はピクセルにデータを送つている。

第９図のCRT画面の場合、飛びこし走査を行
わないピクセル走査速度又は画素へのデータクロ
ツク出力速度は12ナノ秒である。しかしながら第
１０図のビデオメモリは16画素データクロツクサ
イクル毎に１回づつデータ出力をメインシフトレ
ジスタ１２７に送りこむ。従つてビデオメモリ
は、メモリ内のデータを192ナノ秒で桁送りで送
り出す。このデータ桁送りの速度は約40ナノ秒で
行う装置のシフトレジスタでのデータ桁送り速度
よりずつと遅い。16個の装置は、標準の16本の信
号線からなるアドレス及びメモリバスが使用でき
るように選択され、設計される。これはさらに16
ビツトマイクロコンピユータともいつしよに使用
される。しかしながら、この装置では、制御回路
の構成が簡単化され、16ビツトプロセツサとの同
時使用が可能であるにもかかわらず、デイスプレ
イメモリの数は16個のみ必要とされ、減らすこと
ができる。データの記憶の為には、これら16の
64Kメモリ装置のうち４個の装置のみ４モードで
使用してこれにこたえることもできまたさらに大
規模な装置を様々なモードで使用することもでき
る。

各走査線毎に512のピクセルを含む512本の走査
線から成る４プレーンカラーシステムに関する
CRT画面は、第１１図に示す。この画面を作る
為に使用するメモリ装置の構成は、第１２図に示
し各プレーンとそれに対応するピクセルは第１３
図に示す。第１１図第１２図及び第１３図は各走
査線に512のピクセルを含み512本の走査線から成
るビツトマツプドラスタースキヤンカラー画像解
像システムを示す。この装置では、16色の表示を
可能にするため各ピクセルに４ビツトのデータを
必要とする。16個のビデオメモリ装置５は４つの
バンク又はプレーンとして編成され、各々のバン
クは縦続接続された４つのチツプから構成され、
外部４ビツトシフトレジスタ１２７とリンクされ
ている。

桁送り動作の度毎に、レジスタ１２７は、それ
ぞれ対応するピクセルの表示すべき色を示す為に
必要な４ビツト一組の情報を含む１ビツトデータ
を出力する。このビツトワードは次いでカラー選
択テーブル又はその他の形式のビデオ回路へと送
り出される。ピクセルに正確にデータマツピング
を行う為には、情報を記憶装置に送るホストプロ
セツサのデータバスは外部４ビツトシフトレジス
タから送られてくる４ビツトが同じピクセルに確
実に対応させることができるような構成に構成し
なおさなくてはならない。装置のオンチツプシフ
トレジスタのサイクル時間は４の倍数で増加する
ことに注意して欲しい。これは、外部４ビツトシ
フトレジスタは、第９図や第１０図の装置のよう
に16画素クロツク間隔ではなく４画素クロツク間
隔で書換えられるためである。しかしながらこの
書換え速度はオンチツプシフトレジスタの持つ速
度に関する制約の条件範囲内である。

本発明の要旨は、ビデオ信号以外の通信システ
ムにも有効に利用可能である。例えば、音声（電
話による）やデジタルデータは、多重情報で電波
や光フアイバ通信チヤンネルを介して非常に高速
で直列送信されるようになる。これらのデータの
形式は、第７図で示す信号線２又は１０６を送信
される直列ビデオデータの形式と似ている。従つ
て、上記で説明したメモリ装置５は、このような
形式のデータの処理に非常に有効である。データ
は直列遂次呼び出し（自動インクリメント）ポー
トによつて通信リンクからメモリ５内へ書き込ま
れ、及び／又はこのポートによつてメモリ５から
通信リンクへと読出される。即ち、メモリ５及び
マイクロコンピユータ８は受信部、送信号、リレ
ーステーシヨン又は、トランシーバーの一部とし
て構成可能である。データがメモリ５のアレイ１
０内に一旦入ると、このデータは、マイクロコン
ピユータ８によつてランダム形式で並列にアクセ
スが行われる。このデータは、電話システムへの
応用の為のデジタル／アナログ又はアナログ／デ
ジタル変換に使用されたり又はエラー検出及び訂
正アルゴリズム、種々のチヤンネルのデマルチプ
レクス又はマルチプレクス、選局、符号化又は複
合化、地域通信網の形式への変換その他これと同
様の応用例に使用される。

本発明の要旨を使用する第２の例としては、大
容量の記憶手段として磁気デイスクを用いるマイ
クロコンピユータ内での実施が考えられる。例え
ば、ウインチエスターデイスクと呼ばれる磁気デ
イスクは、数メガバイトの記憶容量を提供するこ
とができる。これに記憶されるデータは第７図の
ビデオデータ速度と同様に毎秒数メガビツトのビ
ツト速度で直列に呼び出しが行われる。プログラ
ムは64Kバイト又は128Kバイトの大規模ブロツ
クでデイスクからメモリ５へとダウンロードさ
れ、次いで与えられたタスクが完了されるかある
いは割込みが発生するまでマイクロコンピユータ
がメモリから与えられた命令を実行する。メモリ
５の内容は、データ記憶用のデイスクからの信号
線２を介し読出され及び送り出される。この間、
メモリ５の他のブロツクには入力２２を介しメモ
リ５への書込みが行われる。

＜効果＞ 以上の様に、本発明においてはメモリアレイに
おいてランダムリード／ライト動作を行うことが
でき、同時にメモリアレイからシフトレジスタに
ストアされた直列情報を上記ランダムリード／ラ
イト動作とは別に直列情報端子を介して読み出し
可能とすることができる。

本発明は特定の実施例に関し説明してきたがこ
の詳細な説明は、限定を意味するものではない。
ここに示した実施例の改変、本発明の他の実施例
も詳細な説明の項の記載から明らかである。従つ
て本発明の要旨の技術思想に含まれる限りこのよ
うな改変や実施例は、特許請求の範囲の技術的範
囲に含まれるものと考える。

【図面の簡単な説明】

第１図は本発明のメモリデバイスが適用される
コンピユータシステムのブロツク図である。第２
図は、第１図のコンピユータシステムの所定部分
をさらに詳細に示すブロツク図である。第３図
は、第２図に示す装置を他の形式で示したブロツ
ク図である。第４図ａから第４図ｏは、第２図に
示す装置のオペレーシヨンで発生する所定の信号
を継時的に示した図である。第５図は、第１図に
示すシステムの他の部分を示すブロツク図であ
る。第６図は、第１図に示すシステムのまた他の
部分を示すブロツク図である。第７図は、第１図
に示すシステムの第１の変形例のブロツク図であ
る。第８図は、第７図に示すシステムの第２の変
形例のブロツク図である。第９図は、1024×1024
個の画素で構成する本発明の実施に適したビデオ
画面を示す図である。第１０図は、第２の変形例
に従つて構成した第１図のシステム部分を機能的
に示す図である。第１１図は、カラー表示の為に
512×512個の画素で構成する本発明の実施に適し
たビデオ画面を示す図である。第１２図は第１図
のシステムの部分の変形例を機能的に示す図であ
る。第１３図は、第１２図の構成に関しカラープ
レーンと画素との対応を示す図である。

Claims (1)

1. 【特許請求の範囲】 １ データの書き込み読み出しを選択的に行うメ
   モリセルのアレイを有する単一メモリデバイスで
   あつて、 上記アレイに接続され、上記アレイ中の予め決
   められた数のメモリセルの内容を受け取るための
   蓄積位置を有するレジスタ、 上記蓄積位置の１つ又はそれ以上の内容を直列
   配列の順序で出力するため選択的に接続される出
   力回路、 上記直列配列の順序の初期点を決めるためのア
   ドレス信号に応答して、上記出力回路を上記レジ
   スタ内の上記蓄積位置の選択された１つへ接続
   し、上記初期点より上記蓄積位置の内容を出力
   し、もつて上記レジスタの内容の一部を選択して
   出力できる回路、 を有することを特徴とするメモリデバイス。