JPS63177235A - 多次元アクセスメモリ - Google Patents

多次元アクセスメモリ

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JPS63177235A
JPS63177235A JP62009494A JP949487A JPS63177235A JP S63177235 A JPS63177235 A JP S63177235A JP 62009494 A JP62009494 A JP 62009494A JP 949487 A JP949487 A JP 949487A JP S63177235 A JPS63177235 A JP S63177235A
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JP
Japan
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address
bits
bit
dimension
plural
Prior art date
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Pending
Application number
JP62009494A
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English (en)
Inventor
Junji Ogawa
淳二 小川
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0207—Addressing or allocation; Relocation with multidimensional access, e.g. row/column, matrix

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  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Dram (AREA)
  • Image Input (AREA)
  • Memory System (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔櫃　要〕 大容量の半導体多次元アクセスメモリに対し、ビットマ
ツプ空間のアドレスであるＸ、Ｙ、Ｚでアドレスを与え
、アクセス可能とするため、チップ内部にアドレス　ス
クランブラ−を取込んだメモリ。
〔産業上の利用分野〕
本発明は、指定した次元の複数ビットを同時アクセス可
能な多次元アクセスメモリに関する。
〔従来の技術〕
画像データ処理などではＸ、Ｙ二次元データをＸ方向で
複数ビット同時に読出し、またＹ方向で複数ビット同時
に読出し、といった操作を実行できることが望まれるが
、これを可能にするには１ワード線上のメモリセル群に
該二次元データを書込んでおき、データバスを該複数ビ
ット分用意し、ビット線とデータバスとの間に指定次元
での複数ビットを取出す選択回路を設ければよい。
第４図はか−るメモリの一例を示し、１０はワード線Ｗ
Ｌが２５６本、ビット線ＢＬが１０２４本のメモリセル
アレイ、１２は該ビット線に接続された１０２４個のセ
ンスアンプの群、１４は８ビツトローアドレスＡｏ＝Ａ
ｔで２５６本のワード線の任意１本を選択するローデコ
ーダである。１ワード線上の１０２４個のメモリセルに
１６Ｘ１６ビツトのデータを４ブロック書込み、センス
アンプ群１２にはプリデコーダ１８ａを設けてコラムア
ドレスのうちの２ビツトＢｏＢ＋　　（ローバウンダリ
内のセグメントアドレス）で上記４ブロツクのうちの１
つに属するセンスアンプ群を選択し、その２５６ビソト
データを多次元選択回路１６へ導く。この回路１６およ
びプリデコーダ１８ｂは２５６ビツト（１６ビツト×１
６）のうちの１つ（１６ビツト）を、コラムアドレスの
うちの４ビツトＣｏ〜Ｃ３（セグメント内アドレス）で
選択し、かつ次元指定信号（方向制御信号）ｘ、ｙ、ｓ
で指定した次元のものを取出し、それらを１６ビツトの
データバス２０へ送る。２２はランチである。
今１６Ｘ１６ビツトの二次元デ；り（これをセグメント
という）を考え、これをＸ方向で切取って１６ビツト１
６個とし、またＹ方向で切取って１６ビツト１６個とし
、更に４×４ビツトの面（Ｓ）で切って（先ずＸ方向で
切って行き、終ったらＹ方向へ１ステツプしてまたＸ方
向で切って行き、・・・・・・とする）１６ビツト（１
面）Ｘ１６とし、これらの１個（１６ビツト）を読出す
には、該１６Ｘ１６ビントの二次元データ（セグメント
データ）を例えばＸ方向で切って１６ビツト×１６個と
し、これを１ワード線上に１列に１べておき（ｌワード
線上のメモリセルに書込んでおき）、該ワード線の選択
で同時に読出された該１６ビツト×１６につき、Ｃｏへ
Ｃ３でその１つ（１６ビツト）を選び、かつｘ、ｙ、ｓ
信号でＸ、Ｙ、Ｓｉ択すればよい、１ワード線上には４
セグメントのデータを書込んでおき（こうすると第２図
に示されるように、デコーダ配置が容易になる）、Ｂ。
Ｂ１でその１セグメントを選択する。これらの選択を行
なう多次元選択回路１２およびプリデコーダ１８ａ、１
８ｂの具体例を第６図に示す。
第６図でＢＬ、ＢＬはビット線対で、センスアンプ（Ｓ
／Ａ）群の左側にある。つまり本例では折返しビット線
型のメモリである。プリデコーダ１８ａはセンスアンプ
群１２を４個ずつに区切ってその１つを選択する。ワー
ド線上に各セグメントのビットを３ビツト線対おきに格
納しておけば、これで１セグメントのデータを取出すこ
とができる。多次元選択回路１６の本体は、４ビツトデ
コーダである。このデコード出力ｉ、■、・旧・・と次
元指定信号ｘ、ｙ、ｓ　（こ−では負論理を用いている
関係で、反転信号を使っている）とのノアで次元選択及
び１６ビツト選択を行ない、プリデコーダ１８ａにより
選択されたセグメントうちの、デコーダ１６で選択され
た１６ビツトの指定次元のものが、１６ビツトデータバ
ス２ｏへ取出される。
次表はＢｏＢ＋で選択される２５６個のセンスアンプを
１６Ｘ１６のプレイで示す。これは例えばセルアレイ１
０のビット線に端から０．１，２゜・・・・・・と番号
を付け（詳しくは４ブロツクがインタリープされて格納
されるのでＯＡ、ＯＢ、ＱＣ。
ＯＤ、ＩＡ、ＩＢ、・・・・・・と番号をつけ・・・・
・・であるが、こ＼ではＡ〜Ｄは無視する）、これらの
ビット線のセンスアンプに同じ番号０．１．２．・・・
・・・を付け、ワード線上のメモリセルには端から順次
前記Ｘ方向で切取った１６ビツト×１６を書込んだとす
ると、Ｘ方向選択で読出される１６ビツトはこの表１の
横行の１６個のセンスアンプ出力例えばＳＡＯ〜５Ａ１
５である。前記１６Ｘ１６ビツトの二次元データは論理
空間上のものとすると、この表１は該論理空間上のビッ
ト配列と実メモリ上のセンスアンプ配列との対応を示す
ものでもあ表　　　１ ＳＡＯＳＡＩ　ＳＡ２　ＳＡ３・・・・・・・・・５Ａ
１３５Ａ１４５Ａ１５ＳＡ１６５Ａ１７５Ａ１８　ＳＡ
１９・・・・・・・・・５Ａ２９　ＳＡ３０　Ｓ＾３１
ＳＡ３２５Ａ３３５Ａ３４５Ａ３５・・・・・・・・・
５Ａ４５５Ａ４６　ＳＡ４７次の表２．　３．　４は第
６図のデコーダ１６の出力線のナンバー０．１，２．・
・・・・・Ｆと、このデコーダ出力で選択されるセンス
アンプ出力が加えられるデータバス２０のナンバーを示
し、２／７などの記号の左上の数字本例では２は上記出
力線ナンバーをまた右下の数字本例では７はデータバス
ナンバーを示す。
表　　　２ ０１００／１０／２０／３・・・・・・Ｏ／ＣＯ／Ｄ　
Ｏ／Ｅ　Ｏ／Ｆ１１０１／１１／２１／３・・・・・・
１／Ｃ１／Ｄ　Ｉ／Ｅ　１／Ｆ２１０２／１２／２２／
３・・・・・・２／Ｃ２／Ｄ　２／Ｅ　２／ＦＦ１０　
Ｆ／Ｉ　Ｆ／２　Ｆ／３・・・・・・Ｆ／ＣＦ／Ｄ　Ｆ
／Ｅ　Ｆ／Ｆ表　　　３ ０１０　Ｉｌｏ　２１０３１０・・・・・・Ｃ１０Ｄｌ
ｏ　Ｅｌｏ　Ｆ１００／１１／１２／１３／１・・・・
・・Ｃ／Ｉ　Ｄ／Ｉ　Ｅ／Ｉ　Ｆ／１０／２１／２２／
２３／２・・・・・・Ｃ／２　Ｄ／２　Ｆ／２　Ｆ／２
０／Ｆ　１／Ｆ　２／Ｐ　３／Ｆ・・・・・・Ｃ／Ｆ　
Ｄ／Ｆ　Ｅ／Ｆ　Ｆ／Ｆ表　　　４ ０１０　　Ｏ／１　０／２　０／３・・・・・・３１０
　３／１　３／２　３／３０／４　０１５　　Ｑ／６　
０／７・・・・・・３／４　３１５　３／６　３／７０
／８　０／９　０／Ａ　　Ｏ／Ｂ・・・・・・３／８　
３／９　３／Ａ　　３／ＢＯ／ＣＯ／Ｄ　　Ｏ／Ｅ　　
Ｏ／Ｆ・・・・・・３／Ｃ３／Ｄ　　３／Ｅ　　３／Ｆ
Ｃ１０Ｃ／Ｉ　　Ｃ／２　　Ｃ／３・・・・・・Ｆｌｏ
　　Ｆ／Ｉ　　Ｆ／２　　Ｆ／３Ｃ／４　　Ｃ１５Ｃ／
６　　Ｃ／７・・・・・・Ｆ／４　　Ｆ１５　　Ｆ／６
　　Ｆ／７Ｃ／８　Ｃ／９　Ｃ／Ａ　Ｃ／Ｂ・・・・・
・Ｆ／８　Ｆ／９　Ｆ／Ａ　Ｆ／ＢＣ／ＣＣ／Ｄ　Ｃ／
Ｅ　Ｃ／Ｆ・・・・・・Ｆ／ＣＦ／Ｄ　Ｆ／Ｅ　Ｆ／Ｆ
第５図（ａ）　（ｂ）　（Ｃ）は前記１６　Ｘ’　１６
ビツトのセグメントデータをＸＩ）’Ｉｓアクセスする
とき同時続出しされる１６ビツトを示す。この表ではこ
れらの１６ビツトをアドレスＣで表わし、順にナンバー
〇、１．２．・・・・・・を付している。これらのアド
レスＣ＝０．Ｃ＝１．・・・・・・は前述のようにＣＧ
−Ｃ３で選択され、従ってＣ−（Ｃ３，Ｃ２，Ｃ１，Ｃ
Ｄ）キ２進数ベクトル表記することができる。矢印は該
ナンバー（アドレス）の進行方向を示す。
第７図は１６Ｘ１６ビツトの前記セグメントをＸ、Ｙ方
向に３２個並べて５１２Ｘ５１２のビットマツプを構成
したもの（論理平面）を示す。Ｘ方向に並ぶ４セグメン
トをローバウンダリと呼ぶと、この論理平面はローバウ
ンダリをＸ方向に８個、Ｙ方向に３２個並べて構成され
ている。第４図のセルアレイの１ワード線上に１ローバ
ウンダリがあり（第４図会体では上記論理平面に相当す
る）、ＢｏＢ＋はこのローバウンダリ内の１セグメント
を指定する。ローバウンダリを指定するアドレスはワー
ドアドレスＡｏｚＡｔである。これらのアドレスをワー
ド、セグメント、セグメント内アドレスの順で並べると
Ａ？Ａ６・・・・・・Ａ　ｏ　Ｂ　＋Ｂ２Ｃ３Ｃ２ＣＩ
ＧＯになり、これが上記論理平面のアドレスである。勿
論メモリ容量は適宜増減してよいから、アドレスのビッ
ト数は上記に限るものではない。
〔発明が解決しようとする問題点〕
第７図の論理平面で、上記アドレスを２進数としてその
増加方向を辿って行（と第９図（ａ）　（ｂ）　（ｃ）
になる。１つのローバウンダリを越えるとＸ方向隣接ロ
ーバウンダリに進み、同様の進行をし、Ｘ方向右端でＹ
方向へ１段下りその左端から同様進行を始める。
ローバウンダリの配列方向は第７図のＸ方向の代りにＹ
方向などにしてもよ（、これでも同様メモリを構成でき
る。しかし配列方向をＸ、ＹまたはＳに選ぶと、アドレ
スをインクリメントして行って逐次選択される１６ビツ
トを結ぶ線（第９図の矢印）は固定され、第９図の例な
らＸアクセスではテレビスキャン型の単純な型になるの
にＸアクセスではジグザグ型、Ｓアクセスでは更にその
複雑な形になる。この事情はローバウンダリ及びセグメ
ント内１６ビツトをどう配列しても変らない（一方が良
くなれば、他方がまずくなる）。
選択１６ビツトがジグザグ型などになるとこれは不自然
で、扱いにくいアドレスである。また、第８図のｂ　（
Ｘａ、Ｙａ）が注目ビットでありこの注目ビットｂを含
む１６ビツトをＸ、　Ｙ、またはＳ次元で取出すことを
考えると、これにはアドレスＡＯ”ＡＯＢＩＢＯＣ３〜
ＧＯを選択次元別にｘａ、’ｙ’ａより計算して求めね
ばならず、厄介である。どの選択次元でも、単にアドレ
スＸａ。
Ｙａを指定し、それに選択次元を加えれば注目ビン）ｂ
を含む１６ビツトを取出すことができれば便利である。
本発明はか＼る点に着目し、上記欠点を改善しようとす
るもので、メモリチップ内にアドレススクランブラを設
け、該チップの外部アドレス端子にはビットマツプ座標
Ｘ、Ｙ（三次元ならＸ、Ｙ。
Ｚ）を与えるだけで、注目点を含む１６ビツトの、指定
された次元でのアドレスを内部的に発生して該１６ビツ
トをアクセスすることができる扱い易いメモリを提供し
ようとするものである。
〔問題点を解決するための手段〕
第１図に示すように本発明ではメモリチップ内にアドレ
ススクランブラ３０を搭載し、これで外部アドレスＸＯ
”Ｘａ、ＹＯ−Ｙｌｌ、計１８ビットを前記アドレス（
内部アドレス）Ａｏ＝Ａ７゜ＢｏＢ＋、ＣＤ−Ｃ５、計
１４ビットに変換する。
こ−ではメモリセルアレイ１０などは第４図と同様とし
ている。１８ビット外部アドレスを１４ビット内部アド
レスに振分けるので、４ビツト残る。
アドレススクランブラ３０の入出力アドレスの対応を次
表に示す。
表　　　５ この表で＊印は上記残りの４ビツトで、これは前記１６
ビツトの、各ビットのアドレスを示すが、これらは並列
に（一括して）入出力するので不要であり、ドントケア
（Ｄｏｎ”ｔ　Ｃａｒｅ　）とする。
〔作用〕
このようなアドレススクランブルを行なうと第３図に示
すようにＸアクセス、Ｘアクセス、Ｓアクセス全てテレ
ビスキャン型の１６ビツト選択を行なうことができる。
この理由を説明すると、第１図のセルアレイの１ワード
線に１ローバウンダリのデータが格納され、そして第７
図の論理平面にはＸ方向に８ローバウンダリが並ぶので
、アドレススクランブルは８ワード線を単位に考えれば
よい。従って表５に示したように外部ローアドレスＹ　
ｏ　＝　Ｙ　ａの上位５ビツトＹ　ｅ　＝　Ｙ　４はそ
のま＼内部ローアドレスのＡ７〜Ａ３とし、残り４ビツ
トＹ３〜ＹａはＸアクセスのときはセグメント内の１６
個の１６ビツトの選択用に使い、Ｘアクセスのとき（こ
れは最初からテレビスキャン型になっている）は不使用
とすればよい。また内部ローアドレスの残りの３ビツト
Ａ２〜Ａｏは外部コラムアドレスの上位３ビツトＸｅ＝
Ｘａとしく論理平面上の８ローバウンダリのＸアドレス
はコラムアドレスに相当している）、外部コラムアドレ
スのＸ５Ｘａはローバウンダリ内のセグメントアドレス
Ｂ＋Ｂｏとし、残りの４ビツトＸ３〜ＸＯはＸアクセス
では不使用、Ｘアクセスではセグメント内１６ビツトア
ドレス０３〜Ｃｏとすればよく、これでＸアクセスもＸ
アクセスも共にテレビスキャン型になる。Ｓアクセスに
ついても同様である。
−ｍにアドレススクランブラは次式を満たす論理式にな
る。内部アドレスをＡ＝　（ａｔ　、・・・ａｌ。
ａｏ）外部アドレスをＢ＝　（ｂｍ、−ｂ　＋、ｂ　ｏ
）、次元選択信号をＶ＝　（Ｖｎ、・・・Ｖ＋、Ｖｏ）
として ａｌ　　＝　ｆ　（ｂｍ、　　・−ｂ　　＋、　　ｂ　
　ｏ、　　Ｖｎ、　　・−・Ｖ＋、　　Ｖｏ）　　　　
　　　　　　　　　　　・・・・・・（１）ｆはｍｘｎ
変数プール代数 実施例で言えば、その１つ例えばＣ３は次の表記となる
。
Ｃ３＝　（Ｘ＋５）Ｙ３　＋）ＦＸ３　　　　−・−＝
（２）ただし　Ａ＝　（Ａ？、−Ａｏ、Ｂｏ、Ｂ１．Ｃ
３゜・・・Ｃｏ） Ｂ＝　　（Ｙａ、　　・・・Ｙａ、Ｘａ、　　・・・Ｘ
ｏ）Ｖ＝　　（ｘ、　　ｙ、　　ｓ） 〔実施例〕 第２図に表５の論理を実行するアドレススクランブラ３
０の具体例を示す。ＣＩ”　Ｇｌ　Ｏはアンドゲート、
Ｇｌ　Ｉ　ＮＧｌ　６はオアゲートである。
図示のようにＹｓ〜Ｙ　ａ　＝　Ａ　７〜Ａ３．Ｘ８〜
Ｘ６＝Ａｚ〜Ａｏ、Ｘ５＝Ｂ＋、Ｘａ＝Ｂｏである。
またＸアクセス時はゲートＣＩ−Ｇ　ａが開き、Ｙ３〜
Ｙｏ＝０３〜ｃｏになり、Ｘ３〜Ｘｏは無視される。ま
たＸアクセス時はゲートＧ５〜Ｏｓが開き、Ｘ３〜Ｘｏ
＝０３〜ｃｏになる。Ｙ３〜Ｙ。
は無視される。またＳアクセス時はＧ１とＧ　２　。
Ｃ９とＧＩ　Ｏが開き、Ｙ　３　、　Ｙ　２　＝　Ｃ３
、Ｃ２。
Ｘ３．Ｘ２＝ＣＩ、ＣＧになり、Ｙ＋、Ｙｏ、Ｘ＋。
Ｘｏは無視される。即ちこの第２図で表２の論理が実行
される。
アドレススクランブラ３０を搭載したこのメモリチップ
は固定されたビットマツプ空間に対してデータの操作を
可能とするが、そこで与える外部アドレスの怠味付けを
変えるのみで、他の変形したビットマツプ空間を構成し
かつ各アクセスの線形性を保つことができるので、法尻
な用途に通用できる。
第１０図はアドレススクランブラ入り多次元アクセスメ
モリを利用してビットマツプを変形して使う場合の例を
示す。（ａｌはＸ方向５１２ビツト、Ｙ方向も５１２ビ
ツトの自然なビットマツプ平面を示す（第７図と同じ）
。（ｂｌはＸ方向が１０２４ビツト、Ｙ方向が２５６ビ
ツトのビットマツプ平面で（変形例１）、これはＹアド
レスの最下位ＹｏをＸアドレスの最上位と考えて作るこ
とができ、この中でアクセスの多次元性とアドレスの線
形性が両立する。（Ｃ）はＸ方向２５６ビツト、Ｙ方向
も２５６ビツトのビットマツプ平面をＺ方向に４枚とし
た例（変形例２）で、これはＸアドレスの最上位Ｘ８と
Ｙアドレスの最上位Ｙ８をＺアドレス２ビットとして作
ることができ、その中でアクセスの多次元性とアドレス
の線形性が両立する。
ビットマツプは第１０図（ｂｌ　（Ｃ１のように変形の
柔軟性があり、たとえオンチップ（ＯＮ　　Ｃ）ＩＩＰ
）化されたスクランブラが５１２Ｘ５１２ＸＹ平面を考
慮したものであっても不便はなく、また他の構成のビッ
トマツプ用のスクランブラを複数オンチップ化する必要
もない。つまり、ある一つのビットマツプ空間の座標軸
名とビット構成により　“多次元アクセス性とアドレス
の線形性”を両立させてしまうチップを作れば、その外
部アドレス端子名に囚われずに他のビットマツプ空間に
変形してやることは、名前をどう見立てるかだけの問題
であり、汎用性がある（ビットマツプ空間の変形といっ
ても、各アクセス毎のスクランブルはもう必要ないこと
が重要である）。
こうして従来の多次元アクセスメモリにおけるビットマ
ツプ論理空間上のアドレスの非線形性を解決するメモリ
ができ、マイクロプロセッサ等の処理部でこれら多次元
アクセスメモリに記憶されている画像データを処理する
場合に、ソフトウェア上のアドレス操作の負担あるいは
周辺回路の量や制御系の複雑さがなくなり、システム全
体の効率が増大する。
〔発明の効果〕
以上説明したように本発明によれば、ビットマツプ論理
空間上のアドレスの非線型性を除いて、どの次元での複
数ビット（１６ビツト）同時アクセスでも該論理空間上
での該複数ビットをテレビスキャン型のアドレスでアク
セスすることができ、扱い易い、ソフトウェア又はオペ
レータに負担のか−らない多次元アクセスメモリを提供
することができる。
【図面の簡単な説明】
第１図は本発明のメモリを示す説明図、第２図はアドレ
ススクランブラの実施例を示す回路図、 第３図は多次元選択状況の説明図、 第４図は既提案メモリの説明図、 第５図は多次元アクセスの説明図、゛ 第６図は多次元選択回路の具体例を示す回路図、第７図
および第８図は論理空間の説明図、第９図は論理空間上
のアドレスの進み方を示す説明図、 第１０図はピントマツプの変形を説明する図である。

Claims (1)

  1. 【特許請求の範囲】 同時アクセスされる複数ビットからなるグループの複数
    個を１セグメントとし、複数セグメントを１ローバウン
    ダリとし、１ローバウンダリのデータを１ワード線上の
    メモリセル群に格納したセルアレイ（１０）と、該ワー
    ド線に対するローデコーダ（１４）と、セルアレイの各
    ビット線に対するセンスアンプ列（１２）、多元選択回
    路（１６、１８）および前記複数ビットのデータバス（
    ２０）とを備える多次元アクセスメモリにおいて、 前記ローバウンダリを縦、横に複数個配列した論理平面
    上の前記複数ビットの各アドレスが選択する次元（ｘ、
    ｙ、ｓ）に拘わらずテレビスキャン型にインクリメント
    するように外部アドレス（Ｘ＿０〜Ｘ＿８、Ｙ＿０〜Ｙ
    ＿８）をメモリアクセス内部アドレス（Ａ＿０〜Ａ＿７
    、Ｂ＿０Ｂ＿１、Ｃ＿０〜Ｃ＿３）に変換するアドレス
    スクランブラ（３０）を該メモリのチップに搭載したこ
    とを特徴とする多次元アクセスメモリ。
JP62009494A 1987-01-19 1987-01-19 多次元アクセスメモリ Pending JPS63177235A (ja)

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JP62009494A JPS63177235A (ja) 1987-01-19 1987-01-19 多次元アクセスメモリ
US07/143,477 US4896301A (en) 1987-01-19 1988-01-13 Semiconductor memory device capable of multidirection data selection and having address scramble means
DE3853437T DE3853437T2 (de) 1987-01-19 1988-01-18 Halbleiterspeicheranordnung.
EP88300374A EP0276110B1 (en) 1987-01-19 1988-01-18 Semiconductor memory device
KR1019880000367A KR910000151B1 (ko) 1987-01-19 1988-01-19 다방향 데이타 선택 능력이 있고 어드레스 스크램블 수단이 있는 반도체 메모리 장치

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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0682339B2 (ja) * 1990-08-31 1994-10-19 インターナショナル・ビジネス・マシーンズ・コーポレイション メモリ・アクセス・システムおよび方法
EP0491480B1 (en) * 1990-12-17 1997-01-02 Hewlett-Packard Company Computer addressing apparatus
US5361339A (en) * 1992-05-04 1994-11-01 Xerox Corporation Circuit for fast page mode addressing of a RAM with multiplexed row and column address lines
US5357477A (en) * 1992-05-18 1994-10-18 Matsushita Electric Industrial Co., Ltd. Semiconductor memory having multiple data I/O with bit aligned access function
US5894515A (en) * 1995-08-14 1999-04-13 United Microelectronics Corporation Random access memory device having inconsistent write-in and read-out data
KR100299872B1 (ko) * 1998-06-29 2001-10-27 박종섭 다비트데이터기록제어회로
US8060756B2 (en) * 2003-08-07 2011-11-15 Rao G R Mohan Data security and digital rights management system
GB2487723A (en) * 2011-01-26 2012-08-08 Nds Ltd Protection device for stored data values comprising a switching circuit
KR20130048999A (ko) * 2011-11-03 2013-05-13 삼성전자주식회사 반도체 테스트 장치 및 그의 어드레스 스크램블 생성 방법
KR102091524B1 (ko) 2018-07-23 2020-03-23 삼성전자주식회사 어드레스를 스크램블하는 메모리 장치

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61175998A (ja) * 1985-01-29 1986-08-07 Nec Corp リ−ドオンリメモリ回路
JPS61235958A (ja) * 1985-04-12 1986-10-21 Mitsubishi Electric Corp 画像記憶装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5919367A (ja) * 1982-07-26 1984-01-31 Toshiba Corp メモリ付ゲ−トアレイ
DD208499A3 (de) * 1982-10-26 1984-05-02 Adw Ddr Mehrdimensionaler paralleler speicher
US4559611A (en) * 1983-06-30 1985-12-17 International Business Machines Corporation Mapping and memory hardware for writing horizontal and vertical lines
US4594587A (en) * 1983-08-30 1986-06-10 Zenith Electronics Corporation Character oriented RAM mapping system and method therefor
JPS60113396A (ja) * 1983-11-25 1985-06-19 Toshiba Corp メモリｌｓｉ
US4688197A (en) * 1983-12-30 1987-08-18 Texas Instruments Incorporated Control of data access to memory for improved video system
CA1259680A (en) * 1986-05-06 1989-09-19 Mosaid Technologies Inc. Digital signal scrambler
US4811297A (en) * 1986-12-16 1989-03-07 Fujitsu Limited Boundary-free semiconductor memory device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61175998A (ja) * 1985-01-29 1986-08-07 Nec Corp リ−ドオンリメモリ回路
JPS61235958A (ja) * 1985-04-12 1986-10-21 Mitsubishi Electric Corp 画像記憶装置

Also Published As

Publication number Publication date
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EP0276110A3 (en) 1991-08-21
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EP0276110A2 (en) 1988-07-27
DE3853437T2 (de) 1995-07-27
KR880009371A (ko) 1988-09-14

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