JPS63177235A - 多次元アクセスメモリ - Google Patents

多次元アクセスメモリ

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JPS63177235A
JPS63177235A JP62009494A JP949487A JPS63177235A JP S63177235 A JPS63177235 A JP S63177235A JP 62009494 A JP62009494 A JP 62009494A JP 949487 A JP949487 A JP 949487A JP S63177235 A JPS63177235 A JP S63177235A
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JP
Japan
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address
bits
bit
dimension
plural
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Application number
JP62009494A
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English (en)
Inventor
Junji Ogawa
淳二 小川
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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Priority to DE3853437T priority patent/DE3853437T2/de
Priority to KR1019880000367A priority patent/KR910000151B1/ko
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    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
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    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C8/00Arrangements for selecting an address in a digital store
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02Addressing or allocation; Relocation
    • G06F12/0207Addressing or allocation; Relocation with multidimensional access, e.g. row/column, matrix

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  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Mathematical Physics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Dram (AREA)
  • Image Input (AREA)
  • Memory System (AREA)
  • Static Random-Access Memory (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔櫃 要〕 大容量の半導体多次元アクセスメモリに対し、ビットマ
ツプ空間のアドレスであるX、Y、Zでアドレスを与え
、アクセス可能とするため、チップ内部にアドレス ス
クランブラ−を取込んだメモリ。
〔産業上の利用分野〕
本発明は、指定した次元の複数ビットを同時アクセス可
能な多次元アクセスメモリに関する。
〔従来の技術〕
画像データ処理などではX、Y二次元データをX方向で
複数ビット同時に読出し、またY方向で複数ビット同時
に読出し、といった操作を実行できることが望まれるが
、これを可能にするには1ワード線上のメモリセル群に
該二次元データを書込んでおき、データバスを該複数ビ
ット分用意し、ビット線とデータバスとの間に指定次元
での複数ビットを取出す選択回路を設ければよい。
第4図はか−るメモリの一例を示し、10はワード線W
Lが256本、ビット線BLが1024本のメモリセル
アレイ、12は該ビット線に接続された1024個のセ
ンスアンプの群、14は8ビツトローアドレスAo=A
tで256本のワード線の任意1本を選択するローデコ
ーダである。1ワード線上の1024個のメモリセルに
16X16ビツトのデータを4ブロック書込み、センス
アンプ群12にはプリデコーダ18aを設けてコラムア
ドレスのうちの2ビツトBoB+  (ローバウンダリ
内のセグメントアドレス)で上記4ブロツクのうちの1
つに属するセンスアンプ群を選択し、その256ビソト
データを多次元選択回路16へ導く。この回路16およ
びプリデコーダ18bは256ビツト(16ビツト×1
6)のうちの1つ(16ビツト)を、コラムアドレスの
うちの4ビツトCo〜C3(セグメント内アドレス)で
選択し、かつ次元指定信号(方向制御信号)x、y、s
で指定した次元のものを取出し、それらを16ビツトの
データバス20へ送る。22はランチである。
今16X16ビツトの二次元デ;り(これをセグメント
という)を考え、これをX方向で切取って16ビツト1
6個とし、またY方向で切取って16ビツト16個とし
、更に4×4ビツトの面(S)で切って(先ずX方向で
切って行き、終ったらY方向へ1ステツプしてまたX方
向で切って行き、・・・・・・とする)16ビツト(1
面)X16とし、これらの1個(16ビツト)を読出す
には、該16X16ビントの二次元データ(セグメント
データ)を例えばX方向で切って16ビツト×16個と
し、これを1ワード線上に1列に1べておき(lワード
線上のメモリセルに書込んでおき)、該ワード線の選択
で同時に読出された該16ビツト×16につき、Coへ
C3でその1つ(16ビツト)を選び、かつx、y、s
信号でX、Y、Si択すればよい、1ワード線上には4
セグメントのデータを書込んでおき(こうすると第2図
に示されるように、デコーダ配置が容易になる)、B。
B1でその1セグメントを選択する。これらの選択を行
なう多次元選択回路12およびプリデコーダ18a、1
8bの具体例を第6図に示す。
第6図でBL、BLはビット線対で、センスアンプ(S
/A)群の左側にある。つまり本例では折返しビット線
型のメモリである。プリデコーダ18aはセンスアンプ
群12を4個ずつに区切ってその1つを選択する。ワー
ド線上に各セグメントのビットを3ビツト線対おきに格
納しておけば、これで1セグメントのデータを取出すこ
とができる。多次元選択回路16の本体は、4ビツトデ
コーダである。このデコード出力i、■、・旧・・と次
元指定信号x、y、s (こ−では負論理を用いている
関係で、反転信号を使っている)とのノアで次元選択及
び16ビツト選択を行ない、プリデコーダ18aにより
選択されたセグメントうちの、デコーダ16で選択され
た16ビツトの指定次元のものが、16ビツトデータバ
ス2oへ取出される。
次表はBoB+で選択される256個のセンスアンプを
16X16のプレイで示す。これは例えばセルアレイ1
0のビット線に端から0.1,2゜・・・・・・と番号
を付け(詳しくは4ブロツクがインタリープされて格納
されるのでOA、OB、QC。
OD、IA、IB、・・・・・・と番号をつけ・・・・
・・であるが、こ\ではA〜Dは無視する)、これらの
ビット線のセンスアンプに同じ番号0.1.2.・・・
・・・を付け、ワード線上のメモリセルには端から順次
前記X方向で切取った16ビツト×16を書込んだとす
ると、X方向選択で読出される16ビツトはこの表1の
横行の16個のセンスアンプ出力例えばSAO〜5A1
5である。前記16X16ビツトの二次元データは論理
空間上のものとすると、この表1は該論理空間上のビッ
ト配列と実メモリ上のセンスアンプ配列との対応を示す
ものでもあ表   1 SAOSAI SA2 SA3・・・・・・・・・5A
135A145A15SA165A175A18 SA
19・・・・・・・・・5A29 SA30 S^31
SA325A335A345A35・・・・・・・・・
5A455A46 SA47次の表2. 3. 4は第
6図のデコーダ16の出力線のナンバー0.1,2.・
・・・・・Fと、このデコーダ出力で選択されるセンス
アンプ出力が加えられるデータバス20のナンバーを示
し、2/7などの記号の左上の数字本例では2は上記出
力線ナンバーをまた右下の数字本例では7はデータバス
ナンバーを示す。
表   2 0100/10/20/3・・・・・・O/CO/D 
O/E O/F1101/11/21/3・・・・・・
1/C1/D I/E 1/F2102/12/22/
3・・・・・・2/C2/D 2/E 2/FF10 
F/I F/2 F/3・・・・・・F/CF/D F
/E F/F表   3 010 Ilo 210310・・・・・・C10Dl
o Elo F100/11/12/13/1・・・・
・・C/I D/I E/I F/10/21/22/
23/2・・・・・・C/2 D/2 F/2 F/2
0/F 1/F 2/P 3/F・・・・・・C/F 
D/F E/F F/F表   4 010  O/1 0/2 0/3・・・・・・310
 3/1 3/2 3/30/4 015  Q/6 
0/7・・・・・・3/4 315 3/6 3/70
/8 0/9 0/A  O/B・・・・・・3/8 
3/9 3/A  3/BO/CO/D  O/E  
O/F・・・・・・3/C3/D  3/E  3/F
C10C/I  C/2  C/3・・・・・・Flo
  F/I  F/2  F/3C/4  C15C/
6  C/7・・・・・・F/4  F15  F/6
  F/7C/8 C/9 C/A C/B・・・・・
・F/8 F/9 F/A F/BC/CC/D C/
E C/F・・・・・・F/CF/D F/E F/F
第5図(a) (b) (C)は前記16 X’ 16
ビツトのセグメントデータをXI)’Isアクセスする
とき同時続出しされる16ビツトを示す。この表ではこ
れらの16ビツトをアドレスCで表わし、順にナンバー
〇、1.2.・・・・・・を付している。これらのアド
レスC=0.C=1.・・・・・・は前述のようにCG
−C3で選択され、従ってC−(C3,C2,C1,C
D)キ2進数ベクトル表記することができる。矢印は該
ナンバー(アドレス)の進行方向を示す。
第7図は16X16ビツトの前記セグメントをX、Y方
向に32個並べて512X512のビットマツプを構成
したもの(論理平面)を示す。X方向に並ぶ4セグメン
トをローバウンダリと呼ぶと、この論理平面はローバウ
ンダリをX方向に8個、Y方向に32個並べて構成され
ている。第4図のセルアレイの1ワード線上に1ローバ
ウンダリがあり(第4図会体では上記論理平面に相当す
る)、BoB+はこのローバウンダリ内の1セグメント
を指定する。ローバウンダリを指定するアドレスはワー
ドアドレスAozAtである。これらのアドレスをワー
ド、セグメント、セグメント内アドレスの順で並べると
A?A6・・・・・・A o B +B2C3C2CI
GOになり、これが上記論理平面のアドレスである。勿
論メモリ容量は適宜増減してよいから、アドレスのビッ
ト数は上記に限るものではない。
〔発明が解決しようとする問題点〕
第7図の論理平面で、上記アドレスを2進数としてその
増加方向を辿って行(と第9図(a) (b) (c)
になる。1つのローバウンダリを越えるとX方向隣接ロ
ーバウンダリに進み、同様の進行をし、X方向右端でY
方向へ1段下りその左端から同様進行を始める。
ローバウンダリの配列方向は第7図のX方向の代りにY
方向などにしてもよ(、これでも同様メモリを構成でき
る。しかし配列方向をX、YまたはSに選ぶと、アドレ
スをインクリメントして行って逐次選択される16ビツ
トを結ぶ線(第9図の矢印)は固定され、第9図の例な
らXアクセスではテレビスキャン型の単純な型になるの
にXアクセスではジグザグ型、Sアクセスでは更にその
複雑な形になる。この事情はローバウンダリ及びセグメ
ント内16ビツトをどう配列しても変らない(一方が良
くなれば、他方がまずくなる)。
選択16ビツトがジグザグ型などになるとこれは不自然
で、扱いにくいアドレスである。また、第8図のb (
Xa、Ya)が注目ビットでありこの注目ビットbを含
む16ビツトをX、 Y、またはS次元で取出すことを
考えると、これにはアドレスAO”AOBIBOC3〜
GOを選択次元別にxa、’y’aより計算して求めね
ばならず、厄介である。どの選択次元でも、単にアドレ
スXa。
Yaを指定し、それに選択次元を加えれば注目ビン)b
を含む16ビツトを取出すことができれば便利である。
本発明はか\る点に着目し、上記欠点を改善しようとす
るもので、メモリチップ内にアドレススクランブラを設
け、該チップの外部アドレス端子にはビットマツプ座標
X、Y(三次元ならX、Y。
Z)を与えるだけで、注目点を含む16ビツトの、指定
された次元でのアドレスを内部的に発生して該16ビツ
トをアクセスすることができる扱い易いメモリを提供し
ようとするものである。
〔問題点を解決するための手段〕
第1図に示すように本発明ではメモリチップ内にアドレ
ススクランブラ30を搭載し、これで外部アドレスXO
”Xa、YO−Yll、計18ビットを前記アドレス(
内部アドレス)Ao=A7゜BoB+、CD−C5、計
14ビットに変換する。
こ−ではメモリセルアレイ10などは第4図と同様とし
ている。18ビット外部アドレスを14ビット内部アド
レスに振分けるので、4ビツト残る。
アドレススクランブラ30の入出力アドレスの対応を次
表に示す。
表   5 この表で*印は上記残りの4ビツトで、これは前記16
ビツトの、各ビットのアドレスを示すが、これらは並列
に(一括して)入出力するので不要であり、ドントケア
(Don”t Care )とする。
〔作用〕
このようなアドレススクランブルを行なうと第3図に示
すようにXアクセス、Xアクセス、Sアクセス全てテレ
ビスキャン型の16ビツト選択を行なうことができる。
この理由を説明すると、第1図のセルアレイの1ワード
線に1ローバウンダリのデータが格納され、そして第7
図の論理平面にはX方向に8ローバウンダリが並ぶので
、アドレススクランブルは8ワード線を単位に考えれば
よい。従って表5に示したように外部ローアドレスY 
o = Y aの上位5ビツトY e = Y 4はそ
のま\内部ローアドレスのA7〜A3とし、残り4ビツ
トY3〜YaはXアクセスのときはセグメント内の16
個の16ビツトの選択用に使い、Xアクセスのとき(こ
れは最初からテレビスキャン型になっている)は不使用
とすればよい。また内部ローアドレスの残りの3ビツト
A2〜Aoは外部コラムアドレスの上位3ビツトXe=
Xaとしく論理平面上の8ローバウンダリのXアドレス
はコラムアドレスに相当している)、外部コラムアドレ
スのX5Xaはローバウンダリ内のセグメントアドレス
B+Boとし、残りの4ビツトX3〜XOはXアクセス
では不使用、Xアクセスではセグメント内16ビツトア
ドレス03〜Coとすればよく、これでXアクセスもX
アクセスも共にテレビスキャン型になる。Sアクセスに
ついても同様である。
−mにアドレススクランブラは次式を満たす論理式にな
る。内部アドレスをA= (at 、・・・al。
ao)外部アドレスをB= (bm、−b +、b o
)、次元選択信号をV= (Vn、・・・V+、Vo)
として al  = f (bm、  ・−b  +、  b 
 o、  Vn、  ・−・V+、  Vo)    
           ・・・・・・(1)fはmxn
変数プール代数 実施例で言えば、その1つ例えばC3は次の表記となる
C3= (X+5)Y3 +)FX3    −・−=
(2)ただし A= (A?、−Ao、Bo、B1.C
3゜・・・Co) B=  (Ya、  ・・・Ya、Xa、  ・・・X
o)V=  (x、  y、  s) 〔実施例〕 第2図に表5の論理を実行するアドレススクランブラ3
0の具体例を示す。CI” Gl Oはアンドゲート、
Gl I NGl 6はオアゲートである。
図示のようにYs〜Y a = A 7〜A3.X8〜
X6=Az〜Ao、X5=B+、Xa=Boである。
またXアクセス時はゲートCI−G aが開き、Y3〜
Yo=03〜coになり、X3〜Xoは無視される。ま
たXアクセス時はゲートG5〜Osが開き、X3〜Xo
=03〜coになる。Y3〜Y。
は無視される。またSアクセス時はG1とG 2 。
C9とGI Oが開き、Y 3 、 Y 2 = C3
、C2。
X3.X2=CI、CGになり、Y+、Yo、X+。
Xoは無視される。即ちこの第2図で表2の論理が実行
される。
アドレススクランブラ30を搭載したこのメモリチップ
は固定されたビットマツプ空間に対してデータの操作を
可能とするが、そこで与える外部アドレスの怠味付けを
変えるのみで、他の変形したビットマツプ空間を構成し
かつ各アクセスの線形性を保つことができるので、法尻
な用途に通用できる。
第10図はアドレススクランブラ入り多次元アクセスメ
モリを利用してビットマツプを変形して使う場合の例を
示す。(alはX方向512ビツト、Y方向も512ビ
ツトの自然なビットマツプ平面を示す(第7図と同じ)
。(blはX方向が1024ビツト、Y方向が256ビ
ツトのビットマツプ平面で(変形例1)、これはYアド
レスの最下位YoをXアドレスの最上位と考えて作るこ
とができ、この中でアクセスの多次元性とアドレスの線
形性が両立する。(C)はX方向256ビツト、Y方向
も256ビツトのビットマツプ平面をZ方向に4枚とし
た例(変形例2)で、これはXアドレスの最上位X8と
Yアドレスの最上位Y8をZアドレス2ビットとして作
ることができ、その中でアクセスの多次元性とアドレス
の線形性が両立する。
ビットマツプは第10図(bl (C1のように変形の
柔軟性があり、たとえオンチップ(ON  C)IIP
)化されたスクランブラが512X512XY平面を考
慮したものであっても不便はなく、また他の構成のビッ
トマツプ用のスクランブラを複数オンチップ化する必要
もない。つまり、ある一つのビットマツプ空間の座標軸
名とビット構成により “多次元アクセス性とアドレス
の線形性”を両立させてしまうチップを作れば、その外
部アドレス端子名に囚われずに他のビットマツプ空間に
変形してやることは、名前をどう見立てるかだけの問題
であり、汎用性がある(ビットマツプ空間の変形といっ
ても、各アクセス毎のスクランブルはもう必要ないこと
が重要である)。
こうして従来の多次元アクセスメモリにおけるビットマ
ツプ論理空間上のアドレスの非線形性を解決するメモリ
ができ、マイクロプロセッサ等の処理部でこれら多次元
アクセスメモリに記憶されている画像データを処理する
場合に、ソフトウェア上のアドレス操作の負担あるいは
周辺回路の量や制御系の複雑さがなくなり、システム全
体の効率が増大する。
〔発明の効果〕
以上説明したように本発明によれば、ビットマツプ論理
空間上のアドレスの非線型性を除いて、どの次元での複
数ビット(16ビツト)同時アクセスでも該論理空間上
での該複数ビットをテレビスキャン型のアドレスでアク
セスすることができ、扱い易い、ソフトウェア又はオペ
レータに負担のか−らない多次元アクセスメモリを提供
することができる。
【図面の簡単な説明】
第1図は本発明のメモリを示す説明図、第2図はアドレ
ススクランブラの実施例を示す回路図、 第3図は多次元選択状況の説明図、 第4図は既提案メモリの説明図、 第5図は多次元アクセスの説明図、゛ 第6図は多次元選択回路の具体例を示す回路図、第7図
および第8図は論理空間の説明図、第9図は論理空間上
のアドレスの進み方を示す説明図、 第10図はピントマツプの変形を説明する図である。

Claims (1)

  1. 【特許請求の範囲】 同時アクセスされる複数ビットからなるグループの複数
    個を1セグメントとし、複数セグメントを1ローバウン
    ダリとし、1ローバウンダリのデータを1ワード線上の
    メモリセル群に格納したセルアレイ(10)と、該ワー
    ド線に対するローデコーダ(14)と、セルアレイの各
    ビット線に対するセンスアンプ列(12)、多元選択回
    路(16、18)および前記複数ビットのデータバス(
    20)とを備える多次元アクセスメモリにおいて、 前記ローバウンダリを縦、横に複数個配列した論理平面
    上の前記複数ビットの各アドレスが選択する次元(x、
    y、s)に拘わらずテレビスキャン型にインクリメント
    するように外部アドレス(X_0〜X_8、Y_0〜Y
    _8)をメモリアクセス内部アドレス(A_0〜A_7
    、B_0B_1、C_0〜C_3)に変換するアドレス
    スクランブラ(30)を該メモリのチップに搭載したこ
    とを特徴とする多次元アクセスメモリ。
JP62009494A 1987-01-19 1987-01-19 多次元アクセスメモリ Pending JPS63177235A (ja)

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JP62009494A JPS63177235A (ja) 1987-01-19 1987-01-19 多次元アクセスメモリ
US07/143,477 US4896301A (en) 1987-01-19 1988-01-13 Semiconductor memory device capable of multidirection data selection and having address scramble means
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