JPS62131289A - 図形表示装置用の記憶回路 - Google Patents
図形表示装置用の記憶回路Info
- Publication number
- JPS62131289A JPS62131289A JP60272866A JP27286685A JPS62131289A JP S62131289 A JPS62131289 A JP S62131289A JP 60272866 A JP60272866 A JP 60272866A JP 27286685 A JP27286685 A JP 27286685A JP S62131289 A JPS62131289 A JP S62131289A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、図形表示装置の表示画面をｍＸｎの表示格子
点に分割して表示するための記憶回路に関し、とくにラ
スクスキャン型図形表示装置の表示格子点に対応する記
ｔＷ回路に関する。
点に分割して表示するための記憶回路に関し、とくにラ
スクスキャン型図形表示装置の表示格子点に対応する記
ｔＷ回路に関する。
従来、ラスクスキャン型陰極線Ｖ図形表示装苫の表示部
は、第４図の（ａ）に示す表示部８１の表示画面８２を
ラスタの主走査方向にｍ分割、ラスタの副走査方向にｎ
分割し、これらの表示格子点に、例えば第４図の（ｂ）
に第４図（ａ）の円Ｂを拡大して示すように、ラスタ主
走査方向に左から右へ１６の画面上の情報す、、 ｂ２
、・・・ｂｌ＆からなる表示格子点の仮想的な枠８３、
同様に次の仮想的な枠８４・・・とじ、記憶回路では第
３図に示すように、１Ｂの表示格子点における１６の画
面上の情報す、 ” ｂ１６にｌ対ｌで対応するビット
メモリ５１〜６６が、ラスタの主走査方向に対して並列
に割りつけられていた。
は、第４図の（ａ）に示す表示部８１の表示画面８２を
ラスタの主走査方向にｍ分割、ラスタの副走査方向にｎ
分割し、これらの表示格子点に、例えば第４図の（ｂ）
に第４図（ａ）の円Ｂを拡大して示すように、ラスタ主
走査方向に左から右へ１６の画面上の情報す、、 ｂ２
、・・・ｂｌ＆からなる表示格子点の仮想的な枠８３、
同様に次の仮想的な枠８４・・・とじ、記憶回路では第
３図に示すように、１Ｂの表示格子点における１６の画
面上の情報す、 ” ｂ１６にｌ対ｌで対応するビット
メモリ５１〜６６が、ラスタの主走査方向に対して並列
に割りつけられていた。
即ち、ビットメモリ５工〜６６がライト／リード用のデ
ータバス７０に並列に接続され、同時に読み出されるこ
れらの出力は、並列直列変換回路６８でシリアルデータ
となって、送出ライン７４から陰極線管の表示部８１に
供給され表示されている。
ータバス７０に並列に接続され、同時に読み出されるこ
れらの出力は、並列直列変換回路６８でシリアルデータ
となって、送出ライン７４から陰極線管の表示部８１に
供給され表示されている。
なお、ビットメモリ５１〜６６はリード用のデータバス
７２に接続されて、出力ゲート６７を介在してデータバ
ス７０に同時に出力できるように接続されている。また
、第４図の仮想的な枠８３内の各番地に相当するビット
メモリ５１〜６６群に、各情報ｂ１〜ｂ１６がアドレス
線７１によって同時に入力される。
７２に接続されて、出力ゲート６７を介在してデータバ
ス７０に同時に出力できるように接続されている。また
、第４図の仮想的な枠８３内の各番地に相当するビット
メモリ５１〜６６群に、各情報ｂ１〜ｂ１６がアドレス
線７１によって同時に入力される。
このような記憶回路は、ラスタの副走査方向にビットメ
モリが配列されず、副走査方向はビットメモリをアクセ
スするアドレス線７１によって区分されるため、ラスタ
主走査方向は並列ビットを同時にアクセスできるが、ラ
スタ副走査方向には１ラスタ異なるごとにそのつどアク
セスする必要が生じ、ラスタ副走査方向の処理速度が低
下するという欠点がある。
モリが配列されず、副走査方向はビットメモリをアクセ
スするアドレス線７１によって区分されるため、ラスタ
主走査方向は並列ビットを同時にアクセスできるが、ラ
スタ副走査方向には１ラスタ異なるごとにそのつどアク
セスする必要が生じ、ラスタ副走査方向の処理速度が低
下するという欠点がある。
本発明の目的は、ラスタ主走査方向ならびにラスタ副走
査方向の両方向に対して、同時に７クセスすることがで
きる記憶回路を提供することにある。
査方向の両方向に対して、同時に７クセスすることがで
きる記憶回路を提供することにある。
本発明による図形表示装置用の記憶回路は、ラスラスキ
ャン形図形表示装置のラスタ表示画面を、ラスタ主走査
方向ならびにラスタ副走査方向にそれぞれ分割して多数
の表示格子点に分け、該表示格子点の所望数に１対ｌで
対応する複数のピントメモリを備える記憶回路において
、前記複数のビットメモリをラスタ主走査方向に複数配
列すると共に、副走査方向にも複数配列するようにして
、前記表示格子点の所望数をマトリックス表示するため
の情報を、当該複数ビットメモリに同時に書込む手段と
、該情報が書き込まれた前記複数ビットメモリから、当
該情報を同時に読出す手段と、を備えていることを特徴
とするから、主走査方向ならびに副走査方向を同時にア
クセスできるため、処理速度が向上する。
ャン形図形表示装置のラスタ表示画面を、ラスタ主走査
方向ならびにラスタ副走査方向にそれぞれ分割して多数
の表示格子点に分け、該表示格子点の所望数に１対ｌで
対応する複数のピントメモリを備える記憶回路において
、前記複数のビットメモリをラスタ主走査方向に複数配
列すると共に、副走査方向にも複数配列するようにして
、前記表示格子点の所望数をマトリックス表示するため
の情報を、当該複数ビットメモリに同時に書込む手段と
、該情報が書き込まれた前記複数ビットメモリから、当
該情報を同時に読出す手段と、を備えていることを特徴
とするから、主走査方向ならびに副走査方向を同時にア
クセスできるため、処理速度が向上する。
以下に本発明を、その１施例について図面を参照して説
明する。
明する。
第１図は本発明による一実施例を示す図形表示装置用記
憶回路のブロック図、第２図は第１図の記憶回路が画面
上の表示格子点とどう対応するかを説明した図である。
憶回路のブロック図、第２図は第１図の記憶回路が画面
上の表示格子点とどう対応するかを説明した図である。
第２図の（ａ）に示す陰極線管などの表示部４１の表示
画面４２を、電気的にｍＸｎの表示格子点に分割し、第
２図の（ｂ）に第２図（ａ）の円Ａを拡大して示すよう
に、各表示格子点における画面上の情Ｉ［７ａｌ ””
４ ＋ ａＳ ”” ８ ｒ ”９ ”’ ａ
ｌ２ ＋ ａｌ３〜ａ１６を図示のように、ラスタ主
走査方向ならびにラスタ副走査方向に配列したマトリク
ス状の仮想的な枠４３、同様に順次に仮想的な枠４４
、４５ 、・・・とすると共に、画面上の情報ａ１〜ａ
ｌ＆は、１対１で対応する第１図に示す記憶回路のビッ
トメモリ１〜１６にそのデータが記憶されているとする
。
画面４２を、電気的にｍＸｎの表示格子点に分割し、第
２図の（ｂ）に第２図（ａ）の円Ａを拡大して示すよう
に、各表示格子点における画面上の情Ｉ［７ａｌ ””
４ ＋ ａＳ ”” ８ ｒ ”９ ”’ ａ
ｌ２ ＋ ａｌ３〜ａ１６を図示のように、ラスタ主
走査方向ならびにラスタ副走査方向に配列したマトリク
ス状の仮想的な枠４３、同様に順次に仮想的な枠４４
、４５ 、・・・とすると共に、画面上の情報ａ１〜ａ
ｌ＆は、１対１で対応する第１図に示す記憶回路のビッ
トメモリ１〜１６にそのデータが記憶されているとする
。
第１図に示すように、記憶回路は、書込み読出し用のデ
ータバス３０にビットメモリ１〜１６を並列に接続して
、その画面上の情報ａ１〜ａ１６をリード用のデータバ
ス３２からリード用の出力ゲー）１７を介して読出すと
ともに、該記憶回路は、ビットメモリｌ−１１３に、仮
想的な枠４３内の各番地に相当する情報８１〜ａ１６を
同時に記憶するためのアドレス８３１と、ビットメモリ
１〜４．５〜８，９〜１２．１３〜１８の各読出しデー
タをそれぞれ独立に入力する並列直列変換回路１８．１
９．２０．２１と、並列直列変換回路１８．Ｉ９，２０
．２１の出力であるシリアル信号を入力し、第２のアド
レス線３３からのラスタ副走査方向のアクセスにより、
所望のシリアル信号を選択して送出ライン３４より、陰
極線管等の表示部４１に送出する選択回路２２とから構
成されている。
ータバス３０にビットメモリ１〜１６を並列に接続して
、その画面上の情報ａ１〜ａ１６をリード用のデータバ
ス３２からリード用の出力ゲー）１７を介して読出すと
ともに、該記憶回路は、ビットメモリｌ−１１３に、仮
想的な枠４３内の各番地に相当する情報８１〜ａ１６を
同時に記憶するためのアドレス８３１と、ビットメモリ
１〜４．５〜８，９〜１２．１３〜１８の各読出しデー
タをそれぞれ独立に入力する並列直列変換回路１８．１
９．２０．２１と、並列直列変換回路１８．Ｉ９，２０
．２１の出力であるシリアル信号を入力し、第２のアド
レス線３３からのラスタ副走査方向のアクセスにより、
所望のシリアル信号を選択して送出ライン３４より、陰
極線管等の表示部４１に送出する選択回路２２とから構
成されている。
ここで第１図の動作を説明する。画面上の情報ａｌ 〜
ａ１６である記憶データは、第１のアドレス線３１のア
クセスでデータバス３ｏを介して、同時にビットメモリ
１〜１６に書き込まれ、第１のアドレス線３１のアクセ
スで、リード用のデータバス３２がらリード用出力ゲー
ト１７を介して同時に読み出される。
ａ１６である記憶データは、第１のアドレス線３１のア
クセスでデータバス３ｏを介して、同時にビットメモリ
１〜１６に書き込まれ、第１のアドレス線３１のアクセ
スで、リード用のデータバス３２がらリード用出力ゲー
ト１７を介して同時に読み出される。
ピントメモリ１〜１６へは仮想的な枠４３（第２図）内
の各番地に相当する情報ｄ１〜ａ１６が、アドレス線３
１のアクセスを介して同時に入力されるので、ビットメ
モリ１〜１６は一括してアクセスされ得る。
の各番地に相当する情報ｄ１〜ａ１６が、アドレス線３
１のアクセスを介して同時に入力されるので、ビットメ
モリ１〜１６は一括してアクセスされ得る。
一方、ビットメモリ１〜４．５〜８．９〜１２゜１３〜
１６の各読み出しデータは、それぞれ独立している並列
直列変換回路１８．１９．２０．２１に入力され、シリ
アル信号となって選択回路２２に入力されて、ここで第
２のアドレス線３３から入力されるラスタ副走査方向の
アクセスにより、所望のシリアル信号が選択され、送出
ライン３４から出力されて表示画面４２に表示される。
１６の各読み出しデータは、それぞれ独立している並列
直列変換回路１８．１９．２０．２１に入力され、シリ
アル信号となって選択回路２２に入力されて、ここで第
２のアドレス線３３から入力されるラスタ副走査方向の
アクセスにより、所望のシリアル信号が選択され、送出
ライン３４から出力されて表示画面４２に表示される。
このようにして、前に説明した第２図（ｂ）の拡大図に
おける情報ａ１〜ａ１６に対応する表示がされる。情Ｎ
ａｔ ” ａｔ６のマトリクスがビットメモリ１−１
８の記憶容量に相当する分だけ表示画面４２上に定義さ
れ、仮想的な枠４３ 、４４ 、４５・・・のように表
示される。
おける情報ａ１〜ａ１６に対応する表示がされる。情Ｎ
ａｔ ” ａｔ６のマトリクスがビットメモリ１−１
８の記憶容量に相当する分だけ表示画面４２上に定義さ
れ、仮想的な枠４３ 、４４ 、４５・・・のように表
示される。
このように、本実施例はラスク主走査方向に複数個のビ
ットメモリを配列するだけでなく、ラスタ副走査方向に
対しても複数個のビットメモリを配列するようにして、
２次元的な記憶回路を構成することにより、ラスタ副走
査方向を同時にアクセスすることができる。
ットメモリを配列するだけでなく、ラスタ副走査方向に
対しても複数個のビットメモリを配列するようにして、
２次元的な記憶回路を構成することにより、ラスタ副走
査方向を同時にアクセスすることができる。
以上に説明したように本発明は、図形表示装置の表示部
における表示格子点に対応して、ラスク主走査方向に複
数個のビットメモリを配列するだけでなく、ラスタ副走
査方向に対しても複数個のビットメモリを配列するよう
にすることによって、２次元的な表示格子点の記憶回路
を構成できるため、主走査方向ならびに副走査方向を同
時にアクセスすることが可能となり、結果として、画面
上に線を描くときに、線がどちらへの方向であっても同
一のアクセス回数となるため、処理速度が向上する。ま
たイメージデータを扱う際には、目的の表示格子点周辺
の格子点情報を使うことが多いため、本発明のメモリ構
成は２次元的に１回のアクセスで周辺データが得られや
すく、処理速度が向上する効果がある。
における表示格子点に対応して、ラスク主走査方向に複
数個のビットメモリを配列するだけでなく、ラスタ副走
査方向に対しても複数個のビットメモリを配列するよう
にすることによって、２次元的な表示格子点の記憶回路
を構成できるため、主走査方向ならびに副走査方向を同
時にアクセスすることが可能となり、結果として、画面
上に線を描くときに、線がどちらへの方向であっても同
一のアクセス回数となるため、処理速度が向上する。ま
たイメージデータを扱う際には、目的の表示格子点周辺
の格子点情報を使うことが多いため、本発明のメモリ構
成は２次元的に１回のアクセスで周辺データが得られや
すく、処理速度が向上する効果がある。
第１図は、本発明による図形表示装置用記憶回路の一実
施例を示したブロック図、第２図は第１図の記憶回路が
画面上の表示格子点とどう対応するかを説明した図、第
３図は従来の記憶回路のブロック図、第４図は従来の記
憶回路が画面上の表示格子点とどう対応するかを説明し
た図である。 １〜１６・・・ビー、トメモリ、 １７・・・リード用出力ゲート、 １８〜２１・・・並列直列変換回路。 ２２・・・選択回路、 ３０・・・データバス、３１
・・・アドレス線、 ３２・・・リード用データバス、
３３・・・ラスタ副走査方向用のアドレス線。 ３４・・・送出ライン、ａ１〜ａ１６・・・画面上の情
報、４１・・・表示部、４２・・・表示画面、４３〜４
５・・・仮想的な枠。 （ａ） 第２図
施例を示したブロック図、第２図は第１図の記憶回路が
画面上の表示格子点とどう対応するかを説明した図、第
３図は従来の記憶回路のブロック図、第４図は従来の記
憶回路が画面上の表示格子点とどう対応するかを説明し
た図である。 １〜１６・・・ビー、トメモリ、 １７・・・リード用出力ゲート、 １８〜２１・・・並列直列変換回路。 ２２・・・選択回路、 ３０・・・データバス、３１
・・・アドレス線、 ３２・・・リード用データバス、
３３・・・ラスタ副走査方向用のアドレス線。 ３４・・・送出ライン、ａ１〜ａ１６・・・画面上の情
報、４１・・・表示部、４２・・・表示画面、４３〜４
５・・・仮想的な枠。 （ａ） 第２図
Claims (1)
- 【特許請求の範囲】 ラスタスキャン形図形表示装置のラスタ表示画面を、ラ
スタ主走査方向ならびにラスタ副走査方向にそれぞれ分
割して多数の表示格子点に分け、該表示格子点の所望数
に１対１で対応する複数のビットメモリを備える記憶回
路において、 前記複数のビットメモリをラスタ主走査方向に複数配列
すると共に、副走査方向にも複数配列するようにして、
前記表示格子点の所望数をマトリックス表示するための
情報を、当該複数ビットメモリに同時に書込む手段と、 該情報が書き込まれた前記複数ビットメモリから、当該
情報を同時に読出す手段と、 を備えていることを特徴とする図形表示装置用の記憶回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60272866A JPS62131289A (ja) | 1985-12-03 | 1985-12-03 | 図形表示装置用の記憶回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60272866A JPS62131289A (ja) | 1985-12-03 | 1985-12-03 | 図形表示装置用の記憶回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62131289A true JPS62131289A (ja) | 1987-06-13 |
Family
ID=17519853
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60272866A Pending JPS62131289A (ja) | 1985-12-03 | 1985-12-03 | 図形表示装置用の記憶回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62131289A (ja) |
Citations (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5136030A (ja) * | 1974-08-19 | 1976-03-26 | Ibm | |
| JPS5185346A (ja) * | 1974-11-07 | 1976-07-26 | Ibm | |
| JPS51110944A (ja) * | 1975-03-03 | 1976-09-30 | Ibm | |
| JPS5356931A (en) * | 1976-11-01 | 1978-05-23 | Ibm | Memory system for processing image |
| JPS583195A (ja) * | 1981-06-30 | 1983-01-08 | Fujitsu Ltd | イメ−ジ処理のためのメモリ・システム |
| JPS583194A (ja) * | 1981-06-30 | 1983-01-08 | Fujitsu Ltd | イメ−ジ処理用メモリ・システム |
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| JPS5981689A (ja) * | 1982-10-30 | 1984-05-11 | 株式会社東芝 | 表示装置 |
| JPS59180324A (ja) * | 1983-03-31 | 1984-10-13 | Fujitsu Ltd | 半導体記憶装置 |
| JPS59186057A (ja) * | 1983-04-07 | 1984-10-22 | Fujitsu Ltd | イメ−ジメモリシステムにおけるアクセス処理方式 |
| JPS60153088A (ja) * | 1983-12-30 | 1985-08-12 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | メモリ・デ−タ・シフト装置 |
| JPS60198652A (ja) * | 1984-03-21 | 1985-10-08 | Sumitomo Electric Ind Ltd | 画像記憶装置 |
-
1985
- 1985-12-03 JP JP60272866A patent/JPS62131289A/ja active Pending
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| JPS60198652A (ja) * | 1984-03-21 | 1985-10-08 | Sumitomo Electric Ind Ltd | 画像記憶装置 |
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