JPS583195A - イメ−ジ処理のためのメモリ・システム - Google Patents
イメ−ジ処理のためのメモリ・システムInfo
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- JPS583195A JPS583195A JP56101496A JP10149681A JPS583195A JP S583195 A JPS583195 A JP S583195A JP 56101496 A JP56101496 A JP 56101496A JP 10149681 A JP10149681 A JP 10149681A JP S583195 A JPS583195 A JP S583195A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、イメージ処理のためのメモリ・システムの改
良に関し、特に特公昭５４−３９０９８号公報に開示さ
れているようなメモリ・システムにおける誤り修正（Ｅ
ＣＣ）回路の制御に関するものである。
良に関し、特に特公昭５４−３９０９８号公報に開示さ
れているようなメモリ・システムにおける誤り修正（Ｅ
ＣＣ）回路の制御に関するものである。
本発明は、ＥＣＣ機能をもつイメージ処理のためのメモ
リ・システムにおいて、メモリ上のＥＣＣが生成された
イメージ副配列配置でのメモリ・アクセス要求があった
とき、自動的ＫＥＣＣ機能を正しく動作させる手段を提
供することを目的とする。
リ・システムにおいて、メモリ上のＥＣＣが生成された
イメージ副配列配置でのメモリ・アクセス要求があった
とき、自動的ＫＥＣＣ機能を正しく動作させる手段を提
供することを目的とする。
本発明はまた、ＢＣＣにより保全すべきデータを主要な
対象に限定し、そのアクセスの高速化とＦＣＣ動作管理
の自動化によって、システム全体として経済的でかつ効
率的なイメージ処理のためのメモリ・システムを実現す
るものである。
対象に限定し、そのアクセスの高速化とＦＣＣ動作管理
の自動化によって、システム全体として経済的でかつ効
率的なイメージ処理のためのメモリ・システムを実現す
るものである。
そのため、本発明は以下のような構成をもつものである
。
。
ｐ＋ｑ＋ＲおよびＳを設計パラメータとしてプール値を
有するイメージ点Ｉ（’Ｉｊ）（但しＯ≦ｉ （Ｒｐお
よび０≦ｊ＜８ｑ）から成るＲｐＸＳｑイメージ配列を
記憶することができ、上記イメージ配列のＩＸＰＱｔた
は、ｐｘｑの任意の副配列における９９個のイメージ点
が単一のメモリ・サイクルで読出され、または書込みさ
れ得るワード編成型ランダムアクセスメモリシステムに
して、各々がＲ８個以上のイメージ点を異った記憶位置
に記憶しうる９９個の記憶モジュールで構成され、かつ
各記憶モジュールにおいて１つの記憶位置のみが一時に
アクセスされ得るような記憶手段と、イメージ点Ｉ（ｉ
、ｊ）に関してはＭ（ｉ ＋ ｊ ）番目の記憶モジュ
ールの記憶位置Ａ（ｉ＋ｊ）から読出したり、該記憶位
置Ａ（ｔ＋ｊ）へ書込んだりするためのアクセス手段と
を有するメモリシステムにおいて、 該メモリは、ＥＣＣコードを含み、更に該ＥＣＣコード
をチェックし、かつ誤りデータを修正するＥＣＣ回路と
、実記憶上のデータをイメージ副配列に復元する復元回
路と、該ＥＣＣ回路または、復元回路の一方または双方
を迂回するバイパス回路と乞具え、該バイパス回路はＥ
ＣＣコードを生成する該副配列１組だけから成る９９個
のイメージデータン突記憶上に配列し、または復元する
機３− 能を持ってなり、該副配列１組だけからなる９９個のイ
メージデータが読出されたときは、該バイパス回路が選
択されかつＥＣＣ回路によるチェックを行なうことヲ特
敵とするイメージ処理のためのメモリ９システム。
有するイメージ点Ｉ（’Ｉｊ）（但しＯ≦ｉ （Ｒｐお
よび０≦ｊ＜８ｑ）から成るＲｐＸＳｑイメージ配列を
記憶することができ、上記イメージ配列のＩＸＰＱｔた
は、ｐｘｑの任意の副配列における９９個のイメージ点
が単一のメモリ・サイクルで読出され、または書込みさ
れ得るワード編成型ランダムアクセスメモリシステムに
して、各々がＲ８個以上のイメージ点を異った記憶位置
に記憶しうる９９個の記憶モジュールで構成され、かつ
各記憶モジュールにおいて１つの記憶位置のみが一時に
アクセスされ得るような記憶手段と、イメージ点Ｉ（ｉ
、ｊ）に関してはＭ（ｉ ＋ ｊ ）番目の記憶モジュ
ールの記憶位置Ａ（ｉ＋ｊ）から読出したり、該記憶位
置Ａ（ｔ＋ｊ）へ書込んだりするためのアクセス手段と
を有するメモリシステムにおいて、 該メモリは、ＥＣＣコードを含み、更に該ＥＣＣコード
をチェックし、かつ誤りデータを修正するＥＣＣ回路と
、実記憶上のデータをイメージ副配列に復元する復元回
路と、該ＥＣＣ回路または、復元回路の一方または双方
を迂回するバイパス回路と乞具え、該バイパス回路はＥ
ＣＣコードを生成する該副配列１組だけから成る９９個
のイメージデータン突記憶上に配列し、または復元する
機３− 能を持ってなり、該副配列１組だけからなる９９個のイ
メージデータが読出されたときは、該バイパス回路が選
択されかつＥＣＣ回路によるチェックを行なうことヲ特
敵とするイメージ処理のためのメモリ９システム。
はじめに、本発明が基礎としている前記特公昭５４−３
９０９８号公報等の、メモリ・システムについて概述す
る。１ず、第１図（ａ）に示すよ５なＬｘＮドツトのイ
メージ配列を考える。例えばＡ４サイズの用紙ならば、
Ｌ ＝ １７２８ドツト、Ｎ＝２２８８ドツトとする。
９０９８号公報等の、メモリ・システムについて概述す
る。１ず、第１図（ａ）に示すよ５なＬｘＮドツトのイ
メージ配列を考える。例えばＡ４サイズの用紙ならば、
Ｌ ＝ １７２８ドツト、Ｎ＝２２８８ドツトとする。
ここで図のよ５なｐｑＸｌ （縦１列）＋ｐｘｑ（矩形
）、１ｘｐｑ（横１列）のｐｑビットの並び（副配列）
を考え、そのアドレスを先頭ビットの位ｆｌＩ（ｉ、ｊ
）で表示する。
）、１ｘｐｑ（横１列）のｐｑビットの並び（副配列）
を考え、そのアドレスを先頭ビットの位ｆｌＩ（ｉ、ｊ
）で表示する。
次に、第１図（ｂ）のような１語がｐｑビットの従来型
のメモリシステムを考える（例えば、ｐ＝ｑ＝４ならば
１語は１６ビツト、ｐ＝８ ＋ ｑ＝４なら１語は３２
ビツト）。
のメモリシステムを考える（例えば、ｐ＝ｑ＝４ならば
１語は１６ビツト、ｐ＝８ ＋ ｑ＝４なら１語は３２
ビツト）。
前記公報のシステムでは、この従来型のメモリを ４−
用いて上記イメージ配列ヶ展開し、その中の任意の副配
列を（その副配列のタイプに応じたモードで）１メモリ
・サイクルで読入書きできるようにしている。
列を（その副配列のタイプに応じたモードで）１メモリ
・サイクルで読入書きできるようにしている。
このようなアクセス機能を従来型のメモリで実現するた
めＫ、次のような３つの機能が付は加えられている（以
下ｐ＝ｑ＝４に例にとる）。
めＫ、次のような３つの機能が付は加えられている（以
下ｐ＝ｑ＝４に例にとる）。
（１） 行アドレスと列アドレス
１ラスタ分のデータを１語単位に折りたたんで格納する
必要があることから、従来型のアドレスケ行アドレスと
列アドレスに分割し、夫々独立に歩進できるようにして
いる。
必要があることから、従来型のアドレスケ行アドレスと
列アドレスに分割し、夫々独立に歩進できるようにして
いる。
（：１） データをシフトして格納
第２図（ａ）の■〜■、■〜０，０〜０，０〜０のｐＸ
ｑタイプのイメージ・データを１メモリ・サイクルでア
クセスする為には、少な（とも例えば■と■が同一チッ
プ（例えばＯビット目）に配置されていては原理的に不
可能である。これ！避ける゛には、例えばｉ＝１に相浩
するアドレスではデータＹｑビット（図では４ビツト）
右サーキュラ・シフトして格納してお（と良い。
ｑタイプのイメージ・データを１メモリ・サイクルでア
クセスする為には、少な（とも例えば■と■が同一チッ
プ（例えばＯビット目）に配置されていては原理的に不
可能である。これ！避ける゛には、例えばｉ＝１に相浩
するアドレスではデータＹｑビット（図では４ビツト）
右サーキュラ・シフトして格納してお（と良い。
更にｉ ＝ ２では２ｑ（＝８）ビット、ｉ＝３で＆ｔ
３ｑ（＝１２）ビットの右す−キュラシフトヲ書き込み
時に行なっておく。こうしておけば第２図（ｂｌのよう
に上記■〜■、■〜＠ ｌ ６−＠＋０〜０のデータは
、０〜１５ビツトに重なること無く配置され、１メモリ
・サイクルでアクセスできる可能性が生じる。
３ｑ（＝１２）ビットの右す−キュラシフトヲ書き込み
時に行なっておく。こうしておけば第２図（ｂｌのよう
に上記■〜■、■〜＠ ｌ ６−＠＋０〜０のデータは
、０〜１５ビツトに重なること無く配置され、１メモリ
・サイクルでアクセスできる可能性が生じる。
冊 ビット毎のアドレス計算
イメージ処理を行なう場合、先に述べたイメージ・デー
タの先頭アドレスＩ（ｉ、Ｊ）は、任意に指定できる必
要がある。第３図（ａｌは２つのイメージ配列例を挙げ
ている。１つは（ｉ。
タの先頭アドレスＩ（ｉ、Ｊ）は、任意に指定できる必
要がある。第３図（ａｌは２つのイメージ配列例を挙げ
ている。１つは（ｉ。
ｊ）＝（ｏ、２ンであり、他は（１１５）の例である。
第３図ｔｂ）は、従来型メモリ上でのその対応する配置
ｉヲ示す。このようにイメージ配列上では連続している
データも、笑際のメモリ上ではバラバラに配置され、そ
のアドレスも異なり℃くる。（ｉ ＋ ｊ ）’ｖ任意
に指定できるようにすると、全てのビットは互いに異な
ったアドレッシングになり、また先頭ビット・アドレス
も異なるので、ビット毎のアドレスＦｔｆＷｗアクセス
毎に行なう必要がでて（る。列えば、」ビ偶数しか指定
できないように制限すると、０／１゜２／３．・・・、
１４／１５ビツト目は、それぞれ２ピツｌずつ同一アド
レッシングとなってアドレス計算回路は半分になる。
ｉヲ示す。このようにイメージ配列上では連続している
データも、笑際のメモリ上ではバラバラに配置され、そ
のアドレスも異なり℃くる。（ｉ ＋ ｊ ）’ｖ任意
に指定できるようにすると、全てのビットは互いに異な
ったアドレッシングになり、また先頭ビット・アドレス
も異なるので、ビット毎のアドレスＦｔｆＷｗアクセス
毎に行なう必要がでて（る。列えば、」ビ偶数しか指定
できないように制限すると、０／１゜２／３．・・・、
１４／１５ビツト目は、それぞれ２ピツｌずつ同一アド
レッシングとなってアドレス計算回路は半分になる。
次に、記号法、関係式について説明する。
式において、Ｘ 、ｘ’ ａは、ｘｉａで割った商を表
わし、Ｘ７’、／ ａは、Ｘをａで割った剰余を表わす
。
わし、Ｘ７’、／ ａは、Ｘをａで割った剰余を表わす
。
第１図に示したＬｘＮドツトのイメージ・メモリ空間に
対して、イメージ点の座標Ｉ（ｉ、ｊ）、イメージ副配
列パラメータなｐ、ｑとするとき、０≦ｉ （Ｒｐおよ
びＯ≦ｊ＜Ｓｑなる設計パラメータＲ，Ｓを導入する。
対して、イメージ点の座標Ｉ（ｉ、ｊ）、イメージ副配
列パラメータなｐ、ｑとするとき、０≦ｉ （Ｒｐおよ
びＯ≦ｊ＜Ｓｑなる設計パラメータＲ，Ｓを導入する。
また、Ｂ＝ｐｆとして、Ｓ≧８．ｒ≧Ｓ／ｐなるｓ、ｒ
を導入する。
を導入する。
９９個のイメージ点データを記憶する９９個の記憶モジ
ュールを設置−ｊ、 ０〜（ｐｑ−１）の番号を付す。
ュールを設置−ｊ、 ０〜（ｐｑ−１）の番号を付す。
またイメージ点’（’＊Ｊ）に対応する記憶モジュール
Ｍ （ｉ 、ｊ ） 、該記憶モジュール中の記憶位置
はＡ （’ ｌ Ｊ ）ど１°−る。
Ｍ （ｉ 、ｊ ） 、該記憶モジュール中の記憶位置
はＡ （’ ｌ Ｊ ）ど１°−る。
本発明は、−イメージ点■（’ＩＪ）に対応するＭ（ｉ
、ｊ）およびＡ （ｉ 、 ｊ ）の関係式とし１以下
に示゛Ｔものを採用する。
、ｊ）およびＡ （ｉ 、 ｊ ）の関係式とし１以下
に示゛Ｔものを採用する。
Ｍ（ｉ ｔ ｊ）＝（ｉ ｑ＋ｊ ）／’＠ｐｑ ・
・・・・・・・・・・・・・・（１）Ａ（ｉ ＋ｊ ）
＝（ｒｉｐ）ｘｓ＋ｊ／ｑ・・・・・・・・・・・・・
・・（２）Ａ（ｉ ＋ ｊ ）＝ｉ Ｘｒ＋ｊ／／ｐｑ
−−−−−−−−−−−−−・−・−（３）（ｒ
≧Ｓ〆ｐ、ｓ≧Ｓ） イメージの先頭位ｉｔ （’ ｌ Ｊ ）が与えられた
とぎ、各記憶モジュールの該記憶位置は、アクセスがＩ
Ｘｐｑモードのとぎ１＝０、ｐｘｑモードのときｔ＝１
として、 Ａｋ＝Ａ （ｉ ＋ ｔ Ｘ ｇ！ｌ、 ７’ ｑ 。
・・・・・・・・・・・・・・（１）Ａ（ｉ ＋ｊ ）
＝（ｒｉｐ）ｘｓ＋ｊ／ｑ・・・・・・・・・・・・・
・・（２）Ａ（ｉ ＋ ｊ ）＝ｉ Ｘｒ＋ｊ／／ｐｑ
−−−−−−−−−−−−−・−・−（３）（ｒ
≧Ｓ〆ｐ、ｓ≧Ｓ） イメージの先頭位ｉｔ （’ ｌ Ｊ ）が与えられた
とぎ、各記憶モジュールの該記憶位置は、アクセスがＩ
Ｘｐｑモードのとぎ１＝０、ｐｘｑモードのときｔ＝１
として、 Ａｋ＝Ａ （ｉ ＋ ｔ Ｘ ｇ！ｌ、 ７’ ｑ 。
ｊ十〒×ｇｔｌｖ十ｔ、γｇｕｖｉｌｑ）・・・・・・
・・・・・・・・・・・・（４）で与えられる。
・・・・・・・・・・・・（４）で与えられる。
ここでｋは記憶モジュール番号〔０〜（ｐｑ−１）：従
来メモリのビット位置に相当〕であり、ｕ、ｖはに＝
ｕ ｘ ｑ 十ｖ （Ｏ＜ｖ ＜ ｑ ）で以って一意
的に対応付けられる整数である（第４図）。
来メモリのビット位置に相当〕であり、ｕ、ｖはに＝
ｕ ｘ ｑ 十ｖ （Ｏ＜ｖ ＜ ｑ ）で以って一意
的に対応付けられる整数である（第４図）。
また、ｇｕｖは第５図に示したように、ｐｑｖ決として
ビットの増加方向に数えていったときのにト札（イメー
ジの先頭ビットに対応するモジュール付量）との隔り’
ｖｕ、ｖの関数として表わしたものである。ｇＩＩＶは
次のように表わすことができる。
ビットの増加方向に数えていったときのにト札（イメー
ジの先頭ビットに対応するモジュール付量）との隔り’
ｖｕ、ｖの関数として表わしたものである。ｇＩＩＶは
次のように表わすことができる。
・・・・・・・・・・・・・・・（５）ここで、
なる記号を用いる。但し、Ｚ＝（’ｕ−ｕ０）７７／Ｐ
であり、１ＬＩｏ、ｖｏはイメージの先頭ピッ）（ｊ
。
であり、１ＬＩｏ、ｖｏはイメージの先頭ピッ）（ｊ
。
ｊ）の対応するモジュール位置に、＝Ｍ（ｉ、ｊ）Ｋお
けるｕ、すの値である（第４図）。即ち、ｕ０Ｘｑ＋’
ψ。” （ｉ Ｘｑ＋ｊ ）ＨＩｐＱ からｕｏ＝
（ｉ７％ｐ＋ｊ／ｑ ）Ｚｉｐｖｏ＝ｊ％％ｑ である。
けるｕ、すの値である（第４図）。即ち、ｕ０Ｘｑ＋’
ψ。” （ｉ Ｘｑ＋ｊ ）ＨＩｐＱ からｕｏ＝
（ｉ７％ｐ＋ｊ／ｑ ）Ｚｉｐｖｏ＝ｊ％％ｑ である。
第６図は、特公昭５４−３９０９８号公報に開示されて
いるイメージ処理用、メモリシステムの内、ＲＥＡＤデ
ータ・バスについて簡単に図式化したものである。
いるイメージ処理用、メモリシステムの内、ＲＥＡＤデ
ータ・バスについて簡単に図式化したものである。
図において、１はイメージ処理用メモリで、１ｘｐｑま
たはｐｘｑのよ５なイメージ副配列単位のアクセスに特
に適合しているものである。２はアドレス変換回路で、
メモリ１をアクセスするためのアドレス計算および変換
の処理を行なう。３はメモリ１の出力データ・レジスタ
の機能を呆すｔ ラッチ回路である。４は、アクセスの高夷、のために予
じめ一定の規則でシフトしてメモリ１中に書込まれたデ
ータを原イメージ・データに復元するだめの１６ビツト
のサーキュラ・シフト回路であり、そのシフト量はＭ（
’ ｌ Ｊ ）＝（’ ｘｑ ＋ｊ）１１ｐｑで与えら
れる。
たはｐｘｑのよ５なイメージ副配列単位のアクセスに特
に適合しているものである。２はアドレス変換回路で、
メモリ１をアクセスするためのアドレス計算および変換
の処理を行なう。３はメモリ１の出力データ・レジスタ
の機能を呆すｔ ラッチ回路である。４は、アクセスの高夷、のために予
じめ一定の規則でシフトしてメモリ１中に書込まれたデ
ータを原イメージ・データに復元するだめの１６ビツト
のサーキュラ・シフト回路であり、そのシフト量はＭ（
’ ｌ Ｊ ）＝（’ ｘｑ ＋ｊ）１１ｐｑで与えら
れる。
図のよ５にすべての九Ｅ Ａ Ｉ）データは、アクセス
毎にＯ〜１５ピットのサーキュ・ラシフト回路を通る必
要があり、その分普通のメモリよりも大きなアクセス時
間を必要とする。通常、シフタは、パリティ・プレデイ
クトＫ１．る回路チェックが行われるので、その分もき
めるとにでの遅延は無視できない大きさである。
毎にＯ〜１５ピットのサーキュ・ラシフト回路を通る必
要があり、その分普通のメモリよりも大きなアクセス時
間を必要とする。通常、シフタは、パリティ・プレデイ
クトＫ１．る回路チェックが行われるので、その分もき
めるとにでの遅延は無視できない大きさである。
一方、従来のＥＣＣ機能付メモリ・システムは、１こと
えば第７図のよりなｍ戒になっている。ここで１′は通
常のメモリであるがＮＣＣコード部なもっている。１は
アドレスデコーダである。３′はメモリ１′の出力デー
タ・ラッチである。５は、メモリ１′から読取ったデー
タについてのＢＣＣチェックと、エラーが発見されたと
きの修正を行なう回路である。６は、ＥＣＣ回路５の出
力とラッチ回路３′からのバイパス＠路とを受入れるＯ
Ｒ回路である。
えば第７図のよりなｍ戒になっている。ここで１′は通
常のメモリであるがＮＣＣコード部なもっている。１は
アドレスデコーダである。３′はメモリ１′の出力デー
タ・ラッチである。５は、メモリ１′から読取ったデー
タについてのＢＣＣチェックと、エラーが発見されたと
きの修正を行なう回路である。６は、ＥＣＣ回路５の出
力とラッチ回路３′からのバイパス＠路とを受入れるＯ
Ｒ回路である。
１１−
ここでバイパス回路は、普段１ビツトエラーが発生しな
い時のアクセスの高速化を計るもので、１ビツトエラー
が発生したときＫは、左側のＥＣＣ部を通って修正され
たデータが送り出される。この時、轟然に時間的な遅れ
が生じるので、それに合わせてアクセス側で調時制御が
行われることＫなる。その合図となるインターフェース
の役割りを果すのが１ピツト工ラー信号である。
い時のアクセスの高速化を計るもので、１ビツトエラー
が発生したときＫは、左側のＥＣＣ部を通って修正され
たデータが送り出される。この時、轟然に時間的な遅れ
が生じるので、それに合わせてアクセス側で調時制御が
行われることＫなる。その合図となるインターフェース
の役割りを果すのが１ピツト工ラー信号である。
このバイパス回路と１ビツトエラー・インターフェース
の持つ機能とが技術的背景となって、本発明のイメージ
処理のためのメモリシステムが構成されている。先ず、
簡単のためｊ／ｐｑｖ同一とするイメージデータによっ
て、ｇｃｃが生成された場合について考える。このとき
は、イメージ・データの先頭ビットＩ（ｉ、ｊ）がＪ
ＩＩ ｐ ｑ ＝ ｏとなって、シフト量Ｍ（１，ｊ）
は非常に簡単になりＭ（ｉ ＋ ｊ ）＝（量、／′７
／ｐ ） Ｘ ｑとなる。従ってｐ−２” （１１：整
数）のときのシフトは、比較的簡単な１段のＯＲ回路で
実現することができ、第７図に示した、従来のメモリア
クセス時間とほとん １２− と差は無くなる。問題はアクセス側へ送り出すパリティ
ピットの生成に時間″’ｋｌ！するところＫあるが、こ
れは１つＫはＥＣＣコードの作り方にも依存するが、Ｆ
ｌＣＣコード自身Ｙ有効に利用すれば、一般には第７図
のものと、それ程の時間差なく生成することが可能であ
る。
の持つ機能とが技術的背景となって、本発明のイメージ
処理のためのメモリシステムが構成されている。先ず、
簡単のためｊ／ｐｑｖ同一とするイメージデータによっ
て、ｇｃｃが生成された場合について考える。このとき
は、イメージ・データの先頭ビットＩ（ｉ、ｊ）がＪ
ＩＩ ｐ ｑ ＝ ｏとなって、シフト量Ｍ（１，ｊ）
は非常に簡単になりＭ（ｉ ＋ ｊ ）＝（量、／′７
／ｐ ） Ｘ ｑとなる。従ってｐ−２” （１１：整
数）のときのシフトは、比較的簡単な１段のＯＲ回路で
実現することができ、第７図に示した、従来のメモリア
クセス時間とほとん １２− と差は無くなる。問題はアクセス側へ送り出すパリティ
ピットの生成に時間″’ｋｌ！するところＫあるが、こ
れは１つＫはＥＣＣコードの作り方にも依存するが、Ｆ
ｌＣＣコード自身Ｙ有効に利用すれば、一般には第７図
のものと、それ程の時間差なく生成することが可能であ
る。
本発明は、ＥＣＣ処理の可否を、読出しアクセスされた
データがメモリ中のＥＣＣ付与データに領域的にどのよ
うにかかわっているか、また１ビツトエラーが実際に生
じたかなどの条件から、時間的ＫＥＣＣ回路、シブター
回路ケ経由させるか、またはバイパスさせるかを決定す
るもので、最小限の負担で必要とするデータグルーグの
みのＦＣＣチェックが可能なので、全体としてアクセス
時間を損うことなく効率的にメモリ・アクセスを行なう
ことができる。
データがメモリ中のＥＣＣ付与データに領域的にどのよ
うにかかわっているか、また１ビツトエラーが実際に生
じたかなどの条件から、時間的ＫＥＣＣ回路、シブター
回路ケ経由させるか、またはバイパスさせるかを決定す
るもので、最小限の負担で必要とするデータグルーグの
みのＦＣＣチェックが可能なので、全体としてアクセス
時間を損うことなく効率的にメモリ・アクセスを行なう
ことができる。
以下に１本発明ン実施例回路にしたがって説′明する。
ｆｌＫ８図は、本発明！実施したメモリ・システムの読
出し系統についてのブロック図である。図において、７
はＥＣＣコードをそなえたイメージ・データのメモリで
あり、イメージ副配列のアクセスに対して効率的に動作
するよう、データ・ビットは所定の方式にしたがって複
数の記憶モジュールに分散格納されている。８はアドレ
ス変換回路で、９けメモリ７の出力データ・ラッチであ
る。
出し系統についてのブロック図である。図において、７
はＥＣＣコードをそなえたイメージ・データのメモリで
あり、イメージ副配列のアクセスに対して効率的に動作
するよう、データ・ビットは所定の方式にしたがって複
数の記憶モジュールに分散格納されている。８はアドレ
ス変換回路で、９けメモリ７の出力データ・ラッチであ
る。
１０は既存のＥＣＣ用ＬＳＩで、データについてＦｉＣ
Ｃｇ４リチェックと修正を行なう機能！そなえている。
Ｃｇ４リチェックと修正を行なう機能！そなえている。
、１１はシフト状態で読山、されたデータを、元のイメ
ージ・データに戻すための１６ビツトのサーキュラ・シ
フト回路である。シフト回路１１のシフト灯制御は、゛
アドレス変換回路からのＭ （ｉ ｒ ｊ 、）＝（ｉ
ｘｑ＋ｊ ）ｌｌｐｑの計算結果信号によつ°ＣｆＩ
？１Ｉ０１される。１２はＯＲ回路で、シフト回路１１
からの１６ビツト・データＳ。乃至５（ｐｑ−１）とラ
ッチ回路９からの１６ビツト・データロ０乃至■）（ｐ
ｑ−１）とを受入れる。ＯＲ回路１２には、アドレス変
換回路８から、ｉ 、ｐ’ｌ ｐ信号と０几ゲート１３
を付してＥＱ（ｊ／／７／ｐｑ、０）信号とが加えられ
、更にＡ心ＩＤゲ−）１４．ＯＲゲート１３ン介して、
モード信号ｔとＥＣＣ回路１０からの１ピツト工ラー信
号との一致佃号が加えられる。Ｉｓ、１６はパリティ発
生回路である。
ージ・データに戻すための１６ビツトのサーキュラ・シ
フト回路である。シフト回路１１のシフト灯制御は、゛
アドレス変換回路からのＭ （ｉ ｒ ｊ 、）＝（ｉ
ｘｑ＋ｊ ）ｌｌｐｑの計算結果信号によつ°ＣｆＩ
？１Ｉ０１される。１２はＯＲ回路で、シフト回路１１
からの１６ビツト・データＳ。乃至５（ｐｑ−１）とラ
ッチ回路９からの１６ビツト・データロ０乃至■）（ｐ
ｑ−１）とを受入れる。ＯＲ回路１２には、アドレス変
換回路８から、ｉ 、ｐ’ｌ ｐ信号と０几ゲート１３
を付してＥＱ（ｊ／／７／ｐｑ、０）信号とが加えられ
、更にＡ心ＩＤゲ−）１４．ＯＲゲート１３ン介して、
モード信号ｔとＥＣＣ回路１０からの１ピツト工ラー信
号との一致佃号が加えられる。Ｉｓ、１６はパリティ発
生回路である。
第９図は、ＯＲ回路１２の具体回路を例示したものであ
る。この図に従って更に詳しく説明すると、このＯＲ回
路は１６ビツトのデータの各ビットに対応する１６個の
８−１データ・セレクタ１７乃至３２からなっている。
る。この図に従って更に詳しく説明すると、このＯＲ回
路は１６ビツトのデータの各ビットに対応する１６個の
８−１データ・セレクタ１７乃至３２からなっている。
各データ・セｌ／クタは、各８本の入力線工。乃至■７
から１本を選択して各１本の出力線Ｏ６乃至０□５に接
続する、１各入力線の選択は、３ビツトの制御Ｑ Ｃ０
，Ｃ１，Ｃ２ｖｃよって制御１される。Ｃ２がｌｌＯ″
のとき■。乃至Ｉ、の入力グループが選択され、Ｃ２が
′１′°のとき■４乃至■７の入力グループが選択され
る。各入力グループの中の４本の線のうちの１本の選択
は、Ｃ０およびＣ１によって指定される。入力データＳ
。乃至８８．は、各データ・セレクタにおいて工、乃至
Ｉ７に共通接続されているので、Ｃ０，Ｃ，線、即ち１
Ｘｌｐ線」二の信号の如何にかかわらず、Ｃ３線、即ち
１ビツトエラー線が１”のときに出力線０゜乃至０１５
上に出方される。
から１本を選択して各１本の出力線Ｏ６乃至０□５に接
続する、１各入力線の選択は、３ビツトの制御Ｑ Ｃ０
，Ｃ１，Ｃ２ｖｃよって制御１される。Ｃ２がｌｌＯ″
のとき■。乃至Ｉ、の入力グループが選択され、Ｃ２が
′１′°のとき■４乃至■７の入力グループが選択され
る。各入力グループの中の４本の線のうちの１本の選択
は、Ｃ０およびＣ１によって指定される。入力データＳ
。乃至８８．は、各データ・セレクタにおいて工、乃至
Ｉ７に共通接続されているので、Ｃ０，Ｃ，線、即ち１
Ｘｌｐ線」二の信号の如何にかかわらず、Ｃ３線、即ち
１ビツトエラー線が１”のときに出力線０゜乃至０１５
上に出方される。
１５−
Ｄ。乃至Ｄ１５線は、０，４，８．１２ビツト・シフト
を実行するため、各データ・セレクタの入力グループ■
。乃至Ｉ３において循環的ｆすらせて４通りの接続がな
されている。従って、Ｄｏ乃至Ｄｔｓ信号は０２線が′
Ｏ”のときに、２ピツトのｉ／／ｐ線Ｃ０，Ｃ１によっ
て定まる量のシフトヶ受シナて出方される。
を実行するため、各データ・セレクタの入力グループ■
。乃至Ｉ３において循環的ｆすらせて４通りの接続がな
されている。従って、Ｄｏ乃至Ｄｔｓ信号は０２線が′
Ｏ”のときに、２ピツトのｉ／／ｐ線Ｃ０，Ｃ１によっ
て定まる量のシフトヶ受シナて出方される。
再び、第８図に戻り第９図を参照しつつ回路の動作Ｙ
ＭＦＩ明する。アドレス変換回路８の出力Ｆｌｉ Ｑ。
ＭＦＩ明する。アドレス変換回路８の出力Ｆｌｉ Ｑ。
（ｊ〃ｐｑ＋０）は、ｊ ／／ｐ ｑ ＝ Ｏのときの
み１”の値ンとるから、ｊ／′／／ｐｑ＝０のときには
第４図のＯＲ回路を用いてｉ ｌ／ ｐの量のシフトを
り。−Ｄ、。
み１”の値ンとるから、ｊ／′／／ｐｑ＝０のときには
第４図のＯＲ回路を用いてｉ ｌ／ ｐの量のシフトを
り。−Ｄ、。
につい又貸ない、かつｔ＝ｏ（ｔｘｐｑ）モードのとき
には゛［＝１であるから、ＡＮＤゲート１４が開ぎ、Ｈ
ＣＣチェックヶ実行する。また、」／／ｐｑ＝＋ｏ家た
はｊ ／’／’Ｉ） ｑ ＝ Ｏのいずれであっても、
実際に１ビツトエラーが発生ｌ、たとき（当然を二〇モ
ードにて）には、アクセス側へデータの遅れを知らせる
インタフェース１″１ビツトエラー”が活性化され、か
つ第９図の８゜〜Ｓ１６を出方する。
には゛［＝１であるから、ＡＮＤゲート１４が開ぎ、Ｈ
ＣＣチェックヶ実行する。また、」／／ｐｑ＝＋ｏ家た
はｊ ／’／’Ｉ） ｑ ＝ Ｏのいずれであっても、
実際に１ビツトエラーが発生ｌ、たとき（当然を二〇モ
ードにて）には、アクセス側へデータの遅れを知らせる
インタフェース１″１ビツトエラー”が活性化され、か
つ第９図の８゜〜Ｓ１６を出方する。
１６−
この場合のデータは、ＥＣＣおよびサーキュラ−シフ）
Ｖ通って来るので遅延時間はかなり大きくなる。しかし
、通常１ビツトエラーが発生ｌ−たとき、データの受側
には、十分な時間的余裕が置かれるので、サーキュラ−
シフト回路による時間的遅れが増加しても特に問題とは
ならない９次に、’／’ｐＩ ’／ｑｖ同一とするデー
タからＥＣＣコードｌ生成した場合も、ｉ ＩＩ ｐ
＝ ｊ ／’／’ （１＝０のときは、シフト量はＭ（
ｉ ＋ ｊ ）＝（（ｊ／ｑ）、、（、？ｐ〕ｘｑとな
って、この場合も、ｑ＝２１２のときは簡単なＯＲ回路
１段で実現され、まった（同様に処理できる。
Ｖ通って来るので遅延時間はかなり大きくなる。しかし
、通常１ビツトエラーが発生ｌ−たとき、データの受側
には、十分な時間的余裕が置かれるので、サーキュラ−
シフト回路による時間的遅れが増加しても特に問題とは
ならない９次に、’／’ｐＩ ’／ｑｖ同一とするデー
タからＥＣＣコードｌ生成した場合も、ｉ ＩＩ ｐ
＝ ｊ ／’／’ （１＝０のときは、シフト量はＭ（
ｉ ＋ ｊ ）＝（（ｊ／ｑ）、、（、？ｐ〕ｘｑとな
って、この場合も、ｑ＝２１２のときは簡単なＯＲ回路
１段で実現され、まった（同様に処理できる。
本方式のように”１ビツトエラー”インタフェースを用
いると、イメージ処理用メモリにおいてｇｃｃチェック
を行い、かつ高速でアクセスすべき場合とそうでない場
合を、アクセス側の面倒を煩わさずに自動的に切換える
ことができる。
いると、イメージ処理用メモリにおいてｇｃｃチェック
を行い、かつ高速でアクセスすべき場合とそうでない場
合を、アクセス側の面倒を煩わさずに自動的に切換える
ことができる。
なお、第８図の回路では、ｊ ＩＩ ｐ ｑ暢０のとき
、条件により偽の１ビツト・エラー係号が生じ、ＥＣＣ
回路内でデータの修正が行なわれる場合が起る。このデ
ータの自動修正を抑止するため、図ではＥＣＣ回路のＷ
側入力にも同時に読出しデータＹ印加Ｉ７てい２）。七
し５てＥＣＣ回路内を１ワ一ドＷ畳−ドにしておくこと
により、自動修正は行なわれない、ｒうにする。
、条件により偽の１ビツト・エラー係号が生じ、ＥＣＣ
回路内でデータの修正が行なわれる場合が起る。このデ
ータの自動修正を抑止するため、図ではＥＣＣ回路のＷ
側入力にも同時に読出しデータＹ印加Ｉ７てい２）。七
し５てＥＣＣ回路内を１ワ一ドＷ畳−ドにしておくこと
により、自動修正は行なわれない、ｒうにする。
以、上説明しにように、本桁、Ｅｉｌｉに１．Ｊ：れは
、本釆ＥＣＣ処理が困難なイメージ・メモリにおいても
、部分的にぜ、Ｊ：答易にＥＣＣの採用か可りにとなり
、１−かもシステムのダｊ宮低下も少なく、実用」−の
効果は太きい。
、本釆ＥＣＣ処理が困難なイメージ・メモリにおいても
、部分的にぜ、Ｊ：答易にＥＣＣの採用か可りにとなり
、１−かもシステムのダｊ宮低下も少なく、実用」−の
効果は太きい。
第１図（８１＋？イメージ・メそり座標」二のイメージ
点と副配列のタイプを示１゛図、１１図ｉ （ｂｌは第
１図のイメージ・メモリに対応する東メモリの構成を示
す図、第２図＋（ａ） ＋ （ｂ）はｐｘｑタイプ−の
副配列のシフト格納Ｊｆｌ ：ｔｄけるイメージ・メモ
リと笑メ七りとの対応例を示す１、穿３区（ａｊ 、
（１１）はイメージ・メそりと笑メモ１１との対応の他
の例を示す図、酊４図は記悄モジュール番号にの【１．
ｖ厘棒上での位置を示す図、第５図はｇｕｙについての
ｕ、ｖ座標上での対応を示す図、第６図はイメージ処理
用メモリ・システムのＲＥＡＤデータ・バス系の概要図
、第７図は従来のＢＣＣ機能付メモリ・システムの概要
図、第８図は本発明の実施例システムの概要図、第９図
は、第８図のシステムのＯＲ回路の具体例を示す図、で
ある。 図中、７はＥＣＣ機能をもつメモリ、８はアドレス変換
回路、９は出力データ・ラッチ、１０はＥＣＣ回路、１
１はサーキュラシフト回路、１２はＯＲ回路、１３はＯ
Ｒゲート、１４はＡＮＤゲート、１５．１６はパリティ
発生回路、をそれぞれ表わしている。 出 願 人 富士通株式会社 代理人弁理士 森 １） 寛ｆ’３ｆｆｉ −６８５− 才δ邑 千９菌
点と副配列のタイプを示１゛図、１１図ｉ （ｂｌは第
１図のイメージ・メモリに対応する東メモリの構成を示
す図、第２図＋（ａ） ＋ （ｂ）はｐｘｑタイプ−の
副配列のシフト格納Ｊｆｌ ：ｔｄけるイメージ・メモ
リと笑メ七りとの対応例を示す１、穿３区（ａｊ 、
（１１）はイメージ・メそりと笑メモ１１との対応の他
の例を示す図、酊４図は記悄モジュール番号にの【１．
ｖ厘棒上での位置を示す図、第５図はｇｕｙについての
ｕ、ｖ座標上での対応を示す図、第６図はイメージ処理
用メモリ・システムのＲＥＡＤデータ・バス系の概要図
、第７図は従来のＢＣＣ機能付メモリ・システムの概要
図、第８図は本発明の実施例システムの概要図、第９図
は、第８図のシステムのＯＲ回路の具体例を示す図、で
ある。 図中、７はＥＣＣ機能をもつメモリ、８はアドレス変換
回路、９は出力データ・ラッチ、１０はＥＣＣ回路、１
１はサーキュラシフト回路、１２はＯＲ回路、１３はＯ
Ｒゲート、１４はＡＮＤゲート、１５．１６はパリティ
発生回路、をそれぞれ表わしている。 出 願 人 富士通株式会社 代理人弁理士 森 １） 寛ｆ’３ｆｆｉ −６８５− 才δ邑 千９菌
Claims (1)
- 【特許請求の範囲】 ｐ）ｑＩＲおよび８ｉ設計パラメータとしてプール値を
有するイメージ点Ｉ （ｔｔｊ） （但しＯ≦ｉ （Ｒ
ｐおよび０≦ｊ＜Ｓｑ ）から成る几ｐＸ８ｑイメー
ジ配列を記憶することができ、上記イメージ配列のＩＸ
ｐＱｔたは、ｐｘｑの任意の副配列における９９個のイ
メージ点が単一のメモリ・サイクルで読出され、または
書込みされ得るワード編成型ランダムアクセスメモリシ
ステム圧して、各々がＲ８個以上のイメージ点を異った
記憶位置に記憶しうる９９個の記憶モジュールで構成さ
れ、かつ各記憶モジュールにおいて１つの記憶位置のみ
が一時にアクセスされ得るような記憶手段と、イメージ
点Ｉ（ｔｓｊ）に関してはＭ（ｉ、ｊ）番目の記憶モジ
ュールの記憶位置Ａ（ｉ、ｊ）から読出したり、該記憶
位置Ａ （ｉ＃ Ｊ ）へ誓込んだりするためのアクセ
ス手段と乞有するメモリシステムにおいて、 該メモリは、ＥＣＣコードン含み、更に該［Ｃコードを
チェックし、かつ誤りデータ？修正するＥＣＣ回路と、
実記憶上のデータをイメージ副配列に復元する復元回路
と、該ＥＣＣ回路または、復元回路の一方または双方な
迂回するバイパス回路とを具え、該バイパス回路はＦＣ
Ｃコードを生成する該副配列１組だけから成る９９個の
イメージデータを実記憶上に配列し、または復元する機
能を持ってなり、該副配列１組だけからなる９９個のイ
メージデータが読出されたとぎは、該バイパス回路が選
択されかつＥＣＣ回路によるチェックを行なうこと’＆
！徴とするイメージ処理のためのメモリ・システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56101496A JPS583195A (ja) | 1981-06-30 | 1981-06-30 | イメ−ジ処理のためのメモリ・システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56101496A JPS583195A (ja) | 1981-06-30 | 1981-06-30 | イメ−ジ処理のためのメモリ・システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS583195A true JPS583195A (ja) | 1983-01-08 |
Family
ID=14302255
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56101496A Pending JPS583195A (ja) | 1981-06-30 | 1981-06-30 | イメ−ジ処理のためのメモリ・システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS583195A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60174801A (ja) * | 1984-02-15 | 1985-09-09 | Mazda Motor Corp | 焼結炉 |
| US4671966A (en) * | 1984-07-30 | 1987-06-09 | Battelle Memorial Institute | Method for fabricating a thickener concentrate for thickening sauces |
| JPS62131289A (ja) * | 1985-12-03 | 1987-06-13 | 日本電気株式会社 | 図形表示装置用の記憶回路 |
| JPH04129098U (ja) * | 1991-05-18 | 1992-11-25 | 株式会社村田製作所 | ベルト式焼成炉 |
-
1981
- 1981-06-30 JP JP56101496A patent/JPS583195A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60174801A (ja) * | 1984-02-15 | 1985-09-09 | Mazda Motor Corp | 焼結炉 |
| US4671966A (en) * | 1984-07-30 | 1987-06-09 | Battelle Memorial Institute | Method for fabricating a thickener concentrate for thickening sauces |
| JPS62131289A (ja) * | 1985-12-03 | 1987-06-13 | 日本電気株式会社 | 図形表示装置用の記憶回路 |
| JPH04129098U (ja) * | 1991-05-18 | 1992-11-25 | 株式会社村田製作所 | ベルト式焼成炉 |
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