JP2539343B2 - 簡単化されたシンドロ−ムワ−ドをもつエラ−訂正回路及び訂正方法 - Google Patents

簡単化されたシンドロ−ムワ−ドをもつエラ−訂正回路及び訂正方法

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Description

【発明の詳細な説明】 産業上の利用分野 この発明は集積回路を用いたデータ処理、特にデータ
エラー訂正用のエラー訂正回路及び訂正方法に関するも
のである。
従来の技術 データ伝送においてよく知られたデラー訂正の方法は
ハミングコード法である。この方法を用いるとデータビ
ット集合内の任意のエラーを１個訂正することができ
る。各データビット集合にはパリティビット集合が関連
づけてある。Ｍデータビットからなるフィールドの訂正
に必要とされる最小のパリティビット数は、不等式 2K≧Ｍ＋Ｋ＋１ を満たす最小の整数Ｋである。ハミングコード法におい
て特徴的なことは、パリティビットの配置である。パリ
ティビットは、データフィールド内の或るロケーション
に挿入されるが、そのロケーションの２進アドレスは１
アドレスをもつ。第２の特徴は、ロケーション０が使わ
れないことである。独立部品を組合せて製作される回路
では配置条件は問題とならない。何故なら配線のワイヤ
は都合のいい任意の形に束ねておくことができるからで
ある。従って、配置条件が実際上問題となるのは、訂正
信号を必要な場所に送るルーチングの難しい集積回路に
おいてである。ハミングコード原理にのっとったエラー
訂正回路設計では、デコードとルーチングに解決すべき
大きな問題がある。
発明が解決しようとする問題点 以上説明したように、データ伝送におけるエラー訂正
に従来用いられたハミングコード法では、デコードに複
雑な回路が必要であり、その結果エラー訂正に必要な信
号のルーチングが難しいという問題点があった。
問題点を解決するための手段 ハミングコード法によるエラー訂正の問題点を解決す
るために、集積回路の第１の区域に配置された１組のデ
ータライン上のＭ個のデータ信号により伝送されるデー
タフィールド内のエラー１個までを訂正する、本件出願
発明によるエラー訂正集積回路は、上記１組のデータラ
インが、該１組のデータライン内でのデータラインの位
置を示す〔Ｋ−１〕ビットの２進データアドレスを有
し、 上記集積回路はさらに、〔Ｋ−１〕個のパリティ信号
からなる１組のパリティ信号を伝送する１組のパリティ
ラインを有し、各パリティ信号は、それぞれのパリティ
フィールドを表しており、１組の入力データ信号から形
成され、各パリティフィールドは、データ信号の２進ア
ドレスの（ｉ）番目ビットが所定の論理値（１または
０）であるときにデータ信号が（ｉ）番目パリティフィ
ールドに選択されるように上記１組の入力データ信号か
ら選択された中間データパリティ信号を含んでおり、各
パリティ信号は、パリティフィールドに選択され且つ所
定の論理値（１または０）を有している中間データパリ
ティ信号の数をカウントすることによって生成され、 上記集積回路はさらに、上記パリティ信号のみに関係
するパリティチェックビットを生成するパリティ手段を
有し、該パリティ手段は、２進シンドロームワードの各
ビットごとに、上記パリティチェックビットの内の１つ
とそれに関連するパリティフィールドからなるシンドロ
ームビット生成フィールドを形成し、該シンドロームビ
ット生成フィールド内の所定の論理値（１または０）を
有しているビットの数をカウントして、〔Ｋ−１〕ビッ
トの２進シンドロームワードのビットを生成し、 上記集積回路はさらに、上記シンドロームワードの内
容によって特定される２進エラーアドレスに位置する単
一データ信号を訂正する手段を有し、該訂正手段は、パ
リティチェックビットが上記パリティ信号内のエラーを
表示しているときには、禁止され、上記２進データアド
レスの内の所定の１つに応答してエラー訂正動作を禁止
することを特徴とする。
この集積回路は、上記シンドロームワードから選択し
た連続するビットから成る第１の部分集合と、上記デー
タフィールドの部分集合を定めるフィールド同定ビット
の対部分集合とを比較し、その結果として、エラー訂正
イネーブル信号を発生する第１のシンドロームデコード
手段をさらに備えている。
この集積回路はさらに、上記シンドロームワードから
選択した連続するビットから成る第２の部分集合をデコ
ードし、該第２の部分集合と上記エラー訂正イネーブル
信号とを組合せ、１組のデータ反転回路のうちの選択さ
れた１つの回路を制御する第２のシンドロームデコード
手段を備えている。
作用 この発明のエラー訂正回路のメモリ部では、データフ
ィールドとパリティフィールドが空間的に分離してあ
る。メモリ部の一本の行ライン上の排他的論理和回路の
組合せで、データビットとパリティビットのパリティチ
ェックを行なう。各行からのパリティチェック結果信号
は集まってシンドロームワードを形成する。パリティフ
ィールドにエラーがある場はエラー訂正禁止信号が発生
する。
一方、各データビットラインの信号は選択回路に送ら
れていくつかのグループにまとめられる。選択回路はデ
ータ列アドレスの下位ビットにより制御される。
シンドロームワードは初段デコード回路により部分的
にデコードされる。この回路は、シンドロームワードの
下位ビットとデータ列アドレスの下位ビットとの比較を
行ない反転イネーブル信号を発生する。この信号でエラ
ーがデータフィールド内にある場合とパリティフィール
ド内にある場合を区別する。初段デコード回路の信号は
第２段デコード回路別に送られる。この回路にはシンド
ロームワードの上位ビットからの出力も入力されて最終
的デコードが行なわれる。この回路列の出力には、それ
ぞれ排他的論理和回路が設けてある。排他的論理和回路
には対応する選択回路からの信号も入力される。エラー
を含むデータラインに対応する排他的論理和回路が信号
を反転させる結果、エラー訂正がなされる。
実施例 この発明の重要の特徴は、出力データフィールドがエ
ラー訂正が実行されるデータフィールドの部分集合とな
っている集積回路メモリにおいてエラー訂正回路を用い
ることにある。このエラー訂正回路の機能は、欠陥のあ
るメモリセルや回路を補正してチップの歩留りを上げる
ことである。この回路はまた、ソフトエラーの訂正をす
る機能をもつ。出力データフィールドよりも大きなデー
タフィールドをエラー訂正に使うと、エラー訂正に必要
な余分のビットの割合を減らすことになる。
歩留り向上をはかることの経済的利点は明らかであろ
う。エラー訂正回路は、各行ごとというように、論理的
まとまりごとに１つのエラーを訂正できるので、各号に
１つ欠陥があるチップでも原理的には実用可能なチップ
となる。これに対し、歩留り向上のために冗長行を用い
た回路では、重複形態になっている行はほんの少しの割
合（約２％）しかない。
この発明は大規模集積回路メモリを開発中になされ
た。この発明は、1984年12月26日に出願された米国特許
出願第686332号に基づいて本件出願と同日付で出願した
本件出願人の特許出願（特開昭61−222097号公報、な
お、対応欧州特許出願が公開特許第EP−Ａ−0186587号
として公開）、及び同様に1984年12月26日に出願された
米国特許出願第686331号に基づいて昭和60年12月25月に
出願した本件出願人の特許出願（特開昭61−221685号公
報、なお、対応欧州特許出願が公開特許第EP−Ａ−0189
699号として公開）の発明と組合せて用いられる可能性
がある。
第１図には、この発明で用いられたデコード方式の一
例が示してある。一番上の行に表示の、データフィール
ドを形成する16個の入力データ要素は、第１図の下方に
D0からD15までの参照符号が付してある。Ｄの下方には
その添字に対応する数字の２進表示が示されている。右
端の縦列の0000から左端の縦例の1111まで変わる２進数
は、A3からA0で表示されるアドレスビットをもつデータ
要素のアドレスと考えることができる。表の右側にはP3
からP0までの４個のパリティビット集合が表示され、そ
の下にはパリティチェックビットP41個が表示してあ
る。
第１図の入力のデータの下には、パリティビット集合
（P0からP4）の要素を決定するのに使われるデータ要素
を含む４個のパリティデータフィールドが示してある。
あるデータ要素の２進アドレスの第ｎ番ビットが１の場
合に、そのデータ要素が第ｎ番目のパリティフィールド
に選ばれて入ることがこの表よりわかる。データ要素の
このような選択方法は今の場合、２ベキ数による分類と
見なすことができる。これと同等の方法は２進アドレス
の０に対応するデータ要素を選択することであろう。
パリティフィールドの右端には５個のパリティビット
集合Piがある。添字ｉは２に対するベキで、パリティフ
ィールド内のデータ要素の選択に用いられた。５個のパ
リティビットのうちP0からP3の参照符号をつけられた４
個のビットを決定するには、それぞれのパリティビット
に対応するパリティフィールドでのビット数を数えるだ
けでよい。パリティフィールド内のデータビットにパリ
ティビットが奇数個含まれている場合にパリティビット
は１となり、偶数個含まれている場合には０となる。ビ
ットP4はパリティビットに関するチェックビットでパリ
ティビットP0からP4の集合の中にパリティビットが偶数
個になるようにするため設けてある。
パリティフィールド集合の下には、出力ビット集合が
示されている。この出力のD12列（２進データアドレス1
100）にエラーが含まれている。表の右端には４ビット
シンドロームワード（S3からS0）が示してある。この４
ビットシンドロームワードの決定には、パリティフィー
ルドでまとめられた出力データとそのパリティフィール
ドに対応するパリティビットとから成る集合に対して前
に述べたのと同様のパターン決定操作を行なう。例え
ば、要素D8からD15に対応する出力データと要素P3とか
ら成る集合内には５個（奇数個）の１が含まれるため、
シンドロームワードの要素S3は１となる。シンドローム
ワードは不正確なデータ要素の２進データアドレスに等
しい。また、データ要素は連続した２進アドレスをも
つ。この性質のおかげでデコードと配線ワイヤのルーチ
ングが、ハミングコード法を用いた場合よりもずっと簡
単になるため、この性質は集積回路設計においては大変
役に立つ。
この発明の方式では列０のデータは決してテストされ
ることがないためその列にエラーがあっても訂正される
ことがないことは注意しておかなくてはならない。この
性質はハミングコード法と比べて不利な点であるが、レ
イアウトが簡単である利点並びにこの発明による回路は
主に歩留りを向上させるのに用いられるという点を考え
ると得失差引しても利点が優さっている。
この発明による回路が歩留り向上のために用いられる
ということは、データフィールドの第１ビット（または
テストされずに残っている任意のビット）にエラーをも
つ回路は単に捨てられるだけであることを意味する。残
りの回路は、第１ビットはエラーがなく完璧で、任意の
データフィールドを含む他のビットには、エラーは最大
で１ビットしかない。この発明の方法の場合に捨てられ
る回路の割合は、エラーを１つもつ上記の回路Ｎ個のう
ちの１つ（この例では16個に１個）が捨てられる、一
方、ROMの面積の大部分はメモリマトリックスであるこ
とに注目すれば、計算可能である。実際は、エラー訂正
フィールドは例えば64ビットとずっと大きいので、はる
かに少ない割合が捨てられるだけである。
第２図には、上記の例と同じ16ビットのデータと５ビ
ットのパリティを処理する、エラー訂正兼デコード回路
が、一部回路で一部ブロック図で示してある。データラ
インはまとめて参照番号110でくくってあり、パリティ
ラインは参照番号120でくくってある。これらラインは
メモリマットリックスに直接接続してよい。さもなく
ば、他のデコード段階と増幅段階とにラインが接続され
るか、或いはデコード段階または増幅段階にラインが接
続されている。円内に×の記号で表わしてある排他的論
理和回路の列（ライン141上）が図の最上部付近にあ
る。第３図にこの排他的論理和回路が参照番号115で示
してある。これら排他的論理和回路を組合せて、１つの
データフィールドとそれに対応するパリティビットのパ
リティチェックを行なう。データラインD1、D3、D5等と
パリティビットP0に対して行なわれる第１レベルのチェ
ックの結果、信号S0が発生する。同様な第２、第３、第
４の回路の組合せは上に述べた２または２のベキの組合
せ方法に従うもので、その結果として信号S1、SS2、S3
を発生する。これら信号は集まってシンドロームワード
151を形成する。
パターン操作により決定する列D1〜D15のライン141上
の信号は中間データパリティ信号集合として扱い、ま
た、パリティビット排他的論理和回路の結果をカウンタ
ーパートパリティ信号すなわち反パリティ信号として扱
うと都合がよい。その結果、シンドロームビットS0〜S3
は、図示の中間データパリティ信号と図示の反パリティ
信号を組合せることで求まる。排他的論理和回路の最終
レベルはパリティビット５個全部の組合せで、信号S4を
決定する。この信号S4がデータビットではなくパリティ
ビットP0〜P4のいずれか１つにエラーがあることを示
す。信号S4はこの発明の方式ではハミングコード方式の
場合とは違った使われ方とする。従来の方法では、16ビ
ットデータフィールドを訂正するのに必要な全部で５個
のパリティビットはシンドロームワードの形成に用いら
れる。もしエラーが存在する場合には、この５ビットシ
ンドロームワードはエラー訂正のためにエラー位置を指
摘する。
この発明では、パリティビット集合中にエラーがある
と、エラー訂正が行なえない。何故なら、エラーが１
個、データビットではなくパリティビット中にある場合
にはシンドロームワードは有効なエラー位置を指摘しな
いからである。信号S4は従って、エラー訂正をすべて禁
止するのに用いられる。
16本あるデータラインは４本ずつの４つのグループに
分割される。各グループは参照番号130で表わされる４
つの選択回路のうちの１つに属する。選択段全体は参照
番号135で表わす。１つの選択回路内では４組のパスト
ランジスタ対がデータ列のアドレスの下位２ビット
〔A1、A0〕により制御されている。より複雑な場合には
列アドレスビットは既存のデコーダを使ってデコードさ
れる。
このラインとりまとめ法で重要なのは、４本のデータ
ラインにより占められていた集積回路上のスペースがシ
ンドロームワードのデコードと、エラーがある場合の信
号反転とに使えることである。回路は一本のデータライ
ンより余計にスペースを占めるからこれは極めて都合が
よい。その結果、厄介な困難になりがちなレイアウトの
問題がきれいに解決できる。
４本を１本にまとめる方法の結果として、16本のデー
タライン110の中に４つの論理的に独立なデータフィー
ルドが必要となる。これらデータフィールド中１つだけ
が任意のメモリサイクルにアクセスされる。分割したこ
とでシンドロームワードがエラーを指摘したあとのエラ
ー訂正がやりやすくなるため、この発明が一部関係して
いるこのメモリ回路の全体にとっても分割は有利であ
る。
第２図の選択回路135の右方にある回路150は、シンド
ロームワード151の部分的デコードを行なう。また、こ
の回路150はシンドロームワード151の下位２ビットと列
アドレスの下位２ビットの比較を行なう。回路150の機
能は反転イネーブルと呼ばれることになるライン159に
信号を発生することである。その理由は以下に述べる。
ライン157は信号S4を伝える。この信号は、論理値１で
あれば、エラー訂正を禁止する。信号S4が論理値１のと
きはパリティビットにエラーがある。この発明のエラー
訂正方式ではエラーは１つしか扱うことができないの
で、この場合データエラーは全く訂正されない。もし回
路がパリティセルかパリティラインに欠陥を１つもって
いる場合には、ラインS4上の論理値１のために、正しい
データビットが反転されることはない。これは、論理値
１をNORゲート158に入力することで実行できる。NORゲ
ートは反転イネーブル上で論理値が０となることを保障
する。
エラーが全くない場合、シンドロームワードはすべて
０で構成されるため、列０にエラーがあるなしに関わり
なく列０を指摘する。列０は正しいと仮定してあるた
め、エラー訂正回路が列０のデータを反転しないように
なっていなくてはならない。NOR回路156には、S0からS3
の４ビット全部が入力される。このNOR回路の働きは、
２進入力（0000）（第１のデータ列）に応答して、シン
ドロームワードが列０を指摘するときに、エラー訂正を
不能化することである。
排他的論理和回路152の働きは列アドレスの最下位ビ
ット（A0）とシンドロームワードの最下位ビット（S0）
を比較することである。これと同様に、排他的論理和回
路154はA1とS1の比較を行なう。もし両回路152と154の
各々の入力が一致している場合には、両回路はNORゲー
ト158のそれぞれの入力に論理値０を供給する。これら
の条件が満たされ、信号S4が論理値０（即ち、パリティ
ビット内にエラーがない）で、NORゲート156の出力が０
（即ち、シンドロームワードが列０以外の列を指摘す
る）であるならば、NORゲート158は入力がすべて論理値
０となる。この場合NORゲート158の出力は論理値１であ
り、反転イネーブルを可能にする。これはエラーが存在
し、しかもそのエラーはパリティビットにはなく、下位
アドレス２ビットにより選択された４本の列の１つにあ
ることを示す。反転イネーブルライン159上の論理値が
１だと、以下に述べる回路を使ってエラーの訂正ができ
る。従来のハミングコード法ではできない、この発明で
のレイアウト上の大きな利点は、この列ラインの選択に
必要な回路をシリコン中に簡単に規則正しく配置できる
ということである。８本から１本を選択する方法や他の
選択方法も全く同様に簡単にできる。
参照番号160としてまとめ、選択回路130に合わせて配
置してある回路はシンドロームワードデコードの第２段
である。この場合、NORゲート158の出力であるライン15
9は、４つのANDゲート162の入力の役割を果たし、シン
ドロームワードの上位２ビットにより実行されるデコー
ドを実行させる。ライン159が論理値１であるときに
は、エラーが存在し、しかもそのエラーは選択回路135
を通過したビット集合の中にある。シンドロームワード
のビットS2とS3のデコードにより、４つの回路172の中
のエラーを含む回路ひとつに反転を行なわせることがで
きる。規則正しいレイアウトにすることにより、先に記
述したのと同じ利点が今の場合にもあることが図から明
らかにわかる。
シンドロームワードが排他的論理和回路152、154等に
入る第１グループのビットとANDゲート162に入る第２グ
ループのビットにきれいに分割できるときに特に都合が
よい。
回路170でエラーの反転ができることは明らかであ
る。排他的論理和回路172は切換式インバータとして、
即ち入力データを反転するかあるいは直接通過させる回
路として働く。制御ライン163のうちの１本が論理値１
であるならば、対応する回路172はメモリアレイからの
データを反転する。もしライン163が論理値０であれば
回路172は単にデータを通過させるだけである。
上述したように、４本を１本にまとめる方法の結果と
して、16本のデータライン110の中に４つの論理的に独
立なデータフィールドが必要となり、これらデータフィ
ールド中１つだけが任意のメモリサイクルにアクセスさ
れる。すなわち、選択回路135に印加されるデータ列の
アドレスの下位２ビット〔A1、A0〕が、〔０、０〕のと
き、選択回路135はデータD12、D8、D4、D0を出力し、
〔A1、A0〕が、〔０、１〕のとき、選択回路135はデー
タD13、D9、D5、D1を出力し、〔A1、A0〕が、〔１、
０〕のとき、選択回路135はデータD14、D10、D6、D2を
出力し、〔A1、A0〕が、〔１、１〕のとき、選択回路13
5はデータD15、D11、D7、D3を出力する。
そして、同様に上述したように、エラーがないとき、
そして、パリティビットにエラーがあるとき（この場合
は訂正不能である）には、反転イネーブル信号159は、
０（零）となり、ANDゲート162の出力は同様に０（零）
となり、排他的論理和回路172は、受けた信号をそのま
ま通過させる。従って、データライン110からのデータ
ビットの内の選択回路135により選択されたデータビッ
トがそのまま、第２図において『データ出力』と表示し
た端子から出力される。
一方、パリティビットにエラーはなく、データビット
にエラーが１つあるとき（なお、上述したように、デー
タビットにエラーが２つ以上ある場合は想定していな
い）、NORゲート158から出力される反転イネーブル信号
159は１となり、従って、信号S2及びS3により選択され
るANDゲート162が１つだけ、１を出力し、その１を受け
る排他的論理和回路172は、インバータとして機能し、
そのインバータとして機能する排他的論理和回路172が
受ける、選択回路135により選択されたデータビットが
反転すなわち訂正されて、出力される。
エラー訂正を用いるとデータフィールドが大きくなる
につれてレイアウトの点で有利になる。何故なら、パリ
ティビットにより占められるフィールドが相対的に小さ
くなるからである。実施されている特別な例について言
えば、データフィールドは64ビットの長さがある。従っ
て、パリティビットは６個あり、それにパリティチェッ
クビットが１個加わる。もしハミングコード法を用いる
とパリティビット応答用に７ビットデコーダが64台、反
転実行用に排他的論理和回路が64個必要となる。ところ
が本発明の方法によれば、出力を８ビットとすると、回
路170としては排他的論理和回路８個、回路160としては
４入力ANDゲートが８個、回路152等には排他的論理和ゲ
ート３個、回路150には５入力ORゲート158と６入力NOR
ゲート156が必要である。レイアウトの点で改良される
ということは、この方面に詳しい人には簡単にわかるは
ずである。
第３図には、第２図で円内に×の記号で示された排他
的論理割回路が示してある。Ｎ番目の列ライン180は、
シンドロームワードのビットのひとつとなる水平ライン
の１本と交差している。排他的論理和回路184は左方か
ら入ってくる信号と垂直ラインから入ってくる信号を組
合せてライン182′に信号を発生し、次の段に送る。回
路184は既存のものである。
図示の実施例では、エラー訂正回路から除外された列
に欠陥があるような回路は捨てるのが望ましいメモリシ
ステムとなっている。他のシステムでは得失が異なって
くる。その場合、多数ある追加エラー訂正手段のいずれ
かを用いて列D0を別に訂正することになろう。第４図は
簡単な多数決回路210である。この回路は入力列D0と、D
0と同じデータでプログラムされた追加列D0′、D0″を
もつ。この回路の目的は、３つの入力で投票を行ない多
数を占める側の値を出力することである。入力は３つの
AND回路212内で対に組合される。入力のうちの任意の２
つが論理値１であれば、AND回路のうちの少なくとも１
つは論理値１を出力する。３つの入力D0、D0′、D0″の
２つ以上が論理値１であれば、OR回路214は論理値１を
出力する。従って、データの真値が論理値１の場合にOR
回路214の出力215は、多数を占める値と一致する。３つ
の入力がすべて論理値０の場合にはANDゲート212、ORゲ
ート214の両出力ともに０となる。もし入力１つだけが
間違って論理値１となった場合には、ANDゲート、ORゲ
ートともに出力は論理値０のままであるから出力215は
０となる。従って、３つの入力D0、D0′、D0″の中にエ
ラーが１つあっても出力は正しい。この分野に詳しい人
は、第４図の方式と等価な実施例を容易に作ることがで
きるはずである。
発明の効果 以上説明したように、本発明のエラー訂正集積回路を
用いると、ハミングコート法を用いてエラー訂正を行な
う場合に比べてデコード手段が簡単になる。その結果回
路のレイアウトが改良され、訂正信号のルーチングが容
易にできる。
以上から明らかなように、本発明によれば、データ
が、Ｋ個のパリティビットが付属しているＭデータビッ
トの論理フィールドに記憶されアクセスできると共に、
データがＮ（Ｎ＜Ｍ）個の端子から出力されるメモリに
適用されるエラー訂正回路が提供される。それには、更
に、１組のエラー反転回路がデータビットの１つの部分
集合に付属している。
かかる本発明の１つの特徴は、データビット記憶部と
パリティビット記憶部とを空間的に配置していることで
ある。従って、データビットは一緒に配置され、パリテ
ィビットはデータビットから離れて配置される。
本発明のもう１つの特徴は、データフィールド内の単
一のエラーを訂正するために簡単化したデコード構造を
使用していることである。そこでは、複数のエラー反転
回路の各々が、論理フィールドの一個のデータビット部
分集合の中の選択した１つのデータビットに応答すると
共に、シンドロームワードの中の選択された１つのビッ
ト集合から形成されたポインタ信号に応答する。
本発明の更にもう１つの特徴は、エラーが論理フィー
ルド内に存在するがデータビットの選択した部分集合に
は含まれていないときには、エラー訂正を禁止するエラ
ー禁止信号の使用である。
更に、本発明の１つの特徴は、論理データフィールド
の各エレメントが、エラーロケーションを直接指示し、
また予め選択した２進アドレスと等しいときは無エラー
信号としても機能するシンドロームワードと共に連続２
進アドレスを持っていることである。
また、本発明では、エラー訂正回路は、データビット
の論理的配置（更に、好ましい実施例では物理的配置）
を一緒にまとめ、パリティビットの論理的配置（更に、
好ましい実施例では物理的配置）を一緒にまとめ、デー
タビットとパリティビットとが互に混入しないようにし
ている。
上記した本発明の特徴の１つである、データフィール
ドの単一のエラーを訂正する簡単化したデュート構造
は、メモリアレイの選択した１群の複数の列からのデー
タを各々表わしている複数の出力、例えば８つの出力を
有する回路に適用される。この場合、シンドロームワー
ド（すなわちエラー訂正ポインタ）は、訂正すべき出力
を選択する１つのビット集合と、その出力の中の訂正す
べき列を選択するもう１つのビット集合とに分けられ
る。なお、ハミングコードエラー訂正回路は、そのよう
な分割をしていないことに注意されたい。
【図面の簡単な説明】
第１図は、データ集合の例に対するデコード方法を図解
する図であり、 第２図はこの発明による実施例の回路全体を表わす図で
あり、 第３図は第２図の回路の部分回路の一実施例の図であ
り、 第４図は列１つの訂正に用いられる回路の図である。 （主な参照番号） 110……データライン、 115……排他的論理和回路、 120……パリティライン、 130……選択回路、 150……初段デコード回路、 151……シンドロームワード、 160……第２段デコード回路、 170……エラー反転回路、 212……ANDゲート、 214……ORゲート

Claims (11)

    (57)【特許請求の範囲】
  1. 【請求項１】集積回路の第１の区域に配置された１組の
    データライン（110）上のＭ個のデータ信号（D0・・・D
    15）により伝送されるデータフィールド内のエラー１個
    までを訂正するエラー訂正集積回路において、上記１組
    のデータラインは、該１組のデータライン内でのデータ
    ラインの位置を示す〔Ｋ−１〕ビットの２進データアド
    レス（A0,A1,A2,A3）を有し、 上記集積回路はさらに、〔Ｋ−１〕個のパリティ信号
    （P3・・・P0）からなる１組のパリティ信号を伝送する
    １組のパリティライン（120）を有し、各パリティ信号
    は、それぞれのパリティフィールドを表しており、１組
    の入力データ信号から形成され、各パリティフィールド
    は、データ信号の２進アドレスの（ｉ）番目ビットが所
    定の論理値（１または０）であるときにデータ信号が
    （ｉ）番目パリティフィールドに選択されるように上記
    １組の入力データ信号から選択された中間データパリテ
    ィ信号を含んでおり、各パリティ信号は、パリティフィ
    ールドに選択され且つ所定の論理値（１または０）を有
    している中間データパリティ信号の数をカウントするこ
    とによって生成され、 上記集積回路はさらに、上記パリティ信号のみに関係す
    るパリティチェックビットを生成するパリティ手段を有
    し、該パリティ手段は、２進シンドロームワード（15
    1）の各ビットごとに、上記パリティチェックビットの
    内の１つとそれに関連するパリティフィールドからなる
    シンドロームビット生成フィールドを形成し、該シンド
    ロームビット生成フィールド内の所定の論理値（１また
    は０）を有しているビットの数をカウントして、〔Ｋ−
    １〕ビットの２進シンドロームワード（151）のビット
    （S3・・・S0）を生成し、 上記集積回路はさらに、上記シンドロームワードの内容
    によって特定される２進エラーアドレスに位置する単一
    データ信号を訂正する手段（170）を有し、該訂正手段
    （170）は、パリティチェックビットが上記パリティ信
    号内のエラーを表示しているときには、禁止され、上記
    ２進データアドレスの内の所定の１つに応答してエラー
    訂正動作を禁止する ことを特徴とする集積回路。
  2. 【請求項２】上記Ｋは、不等式2K≧Ｍ＋Ｋ＋１を満たす
    最小の整数であり、上記１組をパリティラインは、上記
    集積回路の第２の区域内に置かれており、上記パリティ
    ラインと上記データラインとは相互に入り混じっていな
    いことを特徴する特許請求の範囲第１項に記載の集積回
    路。
  3. 【請求項３】上記１組のデータラインは、連続する２進
    データアドレスを有しており、上記パリティ手段は、上
    記データ信号を２の乗数の単位にまとめて、上記中間デ
    ータパリティ信号を選択することを特徴する特許請求の
    範囲第１項または第２項に記載の集積回路。
  4. 【請求項４】Ｍ＝2K-1であることを特徴とする特許請求
    の範囲第１〜３項のいずれか１項に記載の集積回路。
  5. 【請求項５】上記シンドロームワードは、Ｍ以下の大き
    さの２進データアドレスに等しいことを特徴する特許請
    求の範囲第１〜４項のいずれか１項に記載の集積回路。
  6. 【請求項６】上記シンドロームワードから選択した連続
    するビットから成る第１の部分集合と、上記データフィ
    ールドの部分集合を定めるフィールド同定ビットの対部
    分集合とを比較し、その結果として、エラー訂正イネー
    ブル信号を発生する第１のシンドロームデコード手段
    （150）をさらに備えていることを特徴する特許請求の
    範囲第１〜５項のいずれか１項に記載の集積回路。
  7. 【請求項７】上記第１のシンドロームデコード手段（15
    0）が、上記パリティチェックビット（P4）が上記パリ
    ティ信号にエラーを含んでいることを示しているとき
    に、該パリティチェックビットと他の信号とをさらに組
    合せてエラー訂正を禁止することを特徴とする特許請求
    範囲第６項に記載の集積回路。
  8. 【請求項８】上記シンドロームワードから選択した連続
    するビットから成る第２の部分集合をデコードし、該第
    ２の部分集合と上記エラー訂正イネーブル信号とを組合
    せ、１組のデータ反転回路のうちの選択された１つの回
    路を制御する第２のシンドロームデコード手段（160）
    をさらに備えていることを特徴とする特許請求の範囲第
    ６項または第７項に記載の集積回路。
  9. 【請求項９】集積回路の第１の区域に配置された１組の
    データライン（110）上のＭ個のデータ信号（D0・・・D
    15）により伝送されるデータフィールド内のエラー１個
    までを訂正するエラー訂正方法であって、 上記１組のデータラインは、該１組のデータライン内で
    のデータラインの位置を示す〔Ｋ−１〕ビットの２進デ
    ータアドレス（A0,A1,A2,A3）を有し、上記集積回路は
    さらに、〔Ｋ−１〕個のパリティ信号（P3・・・P0）か
    らなる１組のパリティ信号を伝送する１組のパリティラ
    イン（120）を有し、各パリティ信号は、それぞのパリ
    ティフィールドを表しており、１組の入力データ信号か
    ら形成される、エラー訂正方法において、 データ信号の２進アドレスの（ｉ）番目ビットが所定の
    論理値（１または０）であるときにデータ信号が（ｉ）
    番目パリティフィールドに選択されるように上記１組の
    入力データ信号から選択された中間データパリティ信号
    を、各パリティフィールドに選択して、パリティフィー
    ルドに選択され且つ所定の論理値（１または０）を有し
    ている中間データパリティ信号の数をカウントすること
    によってパリティ信号を生成し、 上記パリティ信号のみに関係するパリティチェックビッ
    トを生成し、 ２進シンドロームワード（151）の各ビットごとに、上
    記パリティチェックビットの内の１つとそれに関連する
    パリティフィールドからなるシンドロームビット生成フ
    ィールドを形成し、該シンドロームビット生成フィール
    ド内の所定の論理値（１または０）を有しているビット
    の数をカウントして、〔Ｋ−１〕ビットの２進シンドロ
    ームワード（151）のビット（S3・・・S0）を生成し、 上記シンドロームワードの内容によって特定される２進
    エラーアドレスに位置する単一データ信号を訂正し、 パリティチェックビットが上記パリティ信号内のエラー
    を表示しているときには、上記２進データアドレスの内
    の所定の１つに応答して、エラー訂正動作を禁止する ことを特徴とする方法。
  10. 【請求項１０】上記Ｋは、不等式2K≧Ｍ＋Ｋ＋１を満た
    す最小の整数であることを特徴する特許請求の範囲第９
    項に記載の方法。
  11. 【請求項１１】上記１組のデータラインは、連続する２
    進データアドレスを有しており、上記中間データパリテ
    ィ信号は、上記データ信号を２の乗数の単位にまとめる
    ことによって選択されることを特徴する特許請求の範囲
    第９項または第10項に記載の方法。
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