KR950003518B1 - 에러수정회로 및 방법 - Google Patents

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톰슨 컴포넌트 모스텍 코포레이션
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Abstract

내용 없음.

Description

에러수정회로 및 방법
제 1 도는 데이타에 대한 디코딩 구조의 한예를 나타낸 것이다.
제 2 도는 본 발명에 따른 한예의 전체 구성회로도이다.
제 3 도는 제 2 도의 보조 회로의 한예이다.
제 4 도는 단 하나의 칼럼을 수정하는 방법을 나타낸 것이다.
* 도면의 주요부분에 대한 부호의 설명
130,134 : 선택회로 151 : 신드롬워드
152,154,172,184 : 배타오아회로 156,158 : 노아게이트
162,212 : 앤드 게이트 214 : 오아게이트
본 발명은 집적회로 데이타 처리 특히 데이타 에러를 수정하기 위한 에러수정회로 및 에러수정방법에 관한 것이다.
데이타를 전송할때 에러를 수정하는 방법으로는 해밍(Hamming)코드 방법이 공지되어 있는데, 이 방법은 한세트의 데이타 비트에서 단지 하나의 에러만을 수정한다. 여기서 데이타 비트의 각 세트에는 한 세트의 패리티 비트가 연동되어진다. "M"데이타 비트의 한 영역을 수정하기 위해 요구되는 패리티 비트의 최소수 K는 하기 식의 조건을 만족시키는 최하의 수 K이다.
2K≥ M + K + 1
해밍 코드 방법의 한 특징은 패리티 비트를 배치시키는 것에 관한 것으로서 상기 패리티 비트는 지정위치에서 데이타 영역내로 삽입되고, 그 지정위치의 바이너리 어드레스는 단지 하나의 패리티 비트를 가진다. 해밍코드 방법의 두번째 특징은 그 지정위치에 제로가 사용되지 않는다는 것이다. 이러한 배치 요건은 와이어(wire)들이 편리한 형으로 그룹으로 되어 있기 때문에 불연속 부품으로부터 조립된 회로에 대해서는 문제점이 없다. 이러한 배치요건은 수정신호의 통로를 정하는 것이 어렵기 때문에 직접회로에 대해 다른 부수적인 문제점을 야기시킨다.
해밍코드의 원리에 따라 수정 회로를 설계하면 실제상의 디코딩과 통로설정의 문제점을 극복할 수 있을 것이다.
본 발명은 메모리에 부착된 에러수정 회로에 관한 것으로서, 상기 메모리에서 데이타는 M개의 데이타 비트 그리고 이와 연관되는 K개의 패리티 비트를 가지고 있는 논리 영역내에 기억되고 억세스 되어지지만, 상기 데이타의 출력은 N개의 터미날을 통하게 된다(N은 M보다 작다). 상기에서 한세트의 에러 변환회로는 데이타 비트의 보조 세트와 함께 연동되어 진다.
본 발명의 특징은 데이타 비트와 패리티 비트를 공간적으로 기억시켜 배치한다는 것이다. 상기에서, 데이타 비트들은 함께 배치되어 있고, 패리티 비트들은 데이타 비트로부터 분리되어 배치되어 있다.
본 발명의 다른 특징은 데이타 영역에서 단지 하나의 에러를 수정하기 위해 간단한 구조를 사용한다는 것이다. 상기에서, 논리영역의 베이타 비트의 보조세트중 하나의 선택된것에 응답하는 여러개의 에러 변환회로는 신드롬 워드에서 선택된 비트의 세트로부터 형성된 포인터 신호에도 응답한다.
본 발명의 또 다른 특징은 에러가 논리 영역내에는 존재하지만 데이타 비트의 선택된 보조세트내에는 포함되어 있지 않을때 에러수정을 금지시키기 위해 에러 금지 신호를 사용한다는 것이다.
본 발명의 또다른 특징은 에러 지정위치를 직접 지정하든지 또는 선정된 바이너리 어드레스와 동등할때 에러가 없음을 나타내는 신호의 역할을 하는 신드롬 워드와 함께, 요소들이 실행 바이너리 어드레스를 가지고 있는 논리 데이타 영역을 사용한다는 것이다.
본 발명은 데이타 비트의 논리 배치와 패리티 비트의 논리 배치를 함께 수행하고, 데이타와 패리티 비트가 서로 혼합되지 않는 에러 수정회로에 관계된다.
본 발명의 특징은 영역에서 단 하나의 에러를 수정하기 위해 간단하게 된 디코딩 구조를 사용하는 것이다. 간소화된 디코딩 구조는 메모리 어레이의 여러 칼럼중 선택된 한 칼럼으로부터 나오는 데이타를 나타내는 여러개의 출력(예로서 8개)을 가진 회로에 부착된다. 이 경우에, 신드롬 워드(또는 에러 수정 포인터)는 수정될 출력을 선택하는 비트의 한세트와 수정될 출력내의 칼럼을 선택하는 다른 세트로 나누어진다. 해밍코드 에러 수정회로는 이와 같이 나누어지지 않는다.
본 발명의 중요한 특징은 집적회로 메모리에 에러 수정회로를 사용하는 것으로서, 상기 메모리에서 출력 메이타 영역은 에러 수정이 적용되는 데이타 영역의 보조 세트이다. 이 회로의 기능은 결합이 있는 메모리 셀 또는 다른 회로를 수정하여 칩의 효율성을 개선시키는 것이다. 에러 수정회로도 역시 조그마한 에러를 수정하는 역할을 한다. 출력데이타 영역과 비교하여 에러 수정을 위한 데이타 영역을 더 크게 사용하면 에러 수정을 위해 필요한 여분의 비트와 퍼센트가 감소하게 된다.
칩의 효율성을 개선시키기 위해 이와 같은 것을 사용하면 경제적으로 많은 잇점이 있다. 에러 수정회로가 각각의 논리 그룹에서 하나의 에러를 수정할 수 있기 때문에 칩의 각 로우(row)에서 하나의 결점을 가진채로 칩이 작동가능하게 하는 것이 가능하다. 대조적으로 효율성을 개선시키기 위해 여분의 로우를 사용하는 회로는 로우의 단지 작은 부분(2%정도)만을 2중형으로 한다.
본 발명은 대규모 집적회로 메모리를 개발하는 과정중에 만들어 졌다. 본 발명과 함께 사용될 수 있는 발명은 현재 계류중에 있는 특허출원제 B-4017 및 B-4012호에 기술되어 있다.
이하 첨부도면을 참조하여 본 발명을 상세히 설명하기로 한다.
제 1 도에는 본 발명에 사용되는 디코딩 구조의 한예가 도시되어 있다. 상단로우상의 데이타 영역을 형성하는 16개의 입력데이타 소자의 한세트는 도면의 바닥 근처에 D0-D15로 표시되어 있다. D표시 아래에는 2진수로 표시된 그 수를 나타내는 숫자가 표시되어 있다. 오른쪽 칼럼에 있는 0000에서부터 왼쪽칼럼에 있는 1111까지 2진수는 A3-A0로 표시된 어드레스 비트를 가지고 있는 데이타 소자의 어드레스로 간주된다. 오른쪽에는 한 세트로 된 4개의 패리티 비트(P3-P0)가 있고 그 아래에는 하나의 패리티 체크 비트(P4)가 있다.
입력 데이타 아래에는 패리티 비트(P0-P4)세트의 요소를 형성하기 위해 사용되는 데이타 요소를 포함한 한 세트로된 4개의 패리티 데이타 영역이 있다. 데이타 요소의 바이너리 어드레스에 있는 n번째 비트가 1일 경우 데이타 요소는 n번째 패리티 영역으로 선택되어 진다. 이러한 선택의 방법은 본 발명에서 2의 누승으로 분류되는 것으로 간주된다. 등가적인 방법으로 바이너리 어드레스에 있는 재로에 대응하는 데이타 요소를 선택할 수도 있다.
패리티 영역의 오른쪽에 5개로 된 한 세트의 패리티 비트가 있다. 첨자가 패리티 영역에 있는 데이타 요소를 선택하기 위해 사용되는 2의 누승을 나타내는 P0-P3로 표시된 4개의 비트는 각각의 패리티 영역에 있는 1의 수를 계산함에 의해 간단하게 형성되어 진다. 패리티 영역에 있는 데이타 비트내의 1의 수가 홀수개 있으면 패리티 비트는 1이고, 패리티 영역에 있는 데이타 비트내의 1의 수가 짝수개 있으면 패리티 비트는 0이다. 비트(P4)는 패리티 비트상의 체크 비트이고 그리고 이것은 패리티 비트(P0-P4)의 세트에 있는 1의 수를 짝수로 만들기 위해 세트된다.
패리티 영역에 세트 아래에는 칼럼(D12)(즉 1100)의 출력에 에러가 포함된 것으로 가정된 출력 비트의 세트가 있다. 도면의 오른쪽에는 패리티 영역에 대응하는 패리티 비트와 함께, 패리티 영역에서 분류되어 있는 데이타 출력을 구성하는 세트에 따라 패리티 결정작동을 행함에 의해 형성되는 4비트 신드롬 워드(S3-S0)가 있다.
예로서, 신드롬워드의 한요소(S3)는 요소(D8∼D15)(데이타 출력)와 요소(P3)의 세트내에 1이 다섯개(홀수)있기 때문에 1이 된다. 신드롬 워드는 부정확한 데이타 요소의 바이너리 데이타 어드레스와 동등하고 데이타 요소는 계속해서 바이너리 어드레스를 가진다. 이러한 특성은 디코딩과 선로 설정에 있어서 해밍 코드 방법보다 훨씬 더 쉽기 때문에 집적 회로분야에서 매우 유용하다.
그러나, 이러한 구성에서는 칼럼 제로에 있는 데이타는 결코 시험되지 않게 되고 그리고 그 칼럼에 있는 에러는 수정될 수 없게 된다. 이러한 특성은 해밍코드와 비교할때 불리한 점이지만 회로가 근복적으로 효율성을 개선시키기 위해 사용된다는 사실과 함께 레이 아우트가 쉽다는 잇점의 덕분으로 유용성이 좋게 된다.
이러한 효율성을 개선시키기 위해 사용된다는 사실은 데이타 영역의 첫번째 비트에서 에러를 가지고 있는 회로들이 간단하게 무시되게 된다는 것을 의미한다. 나머지의 회로들은 완전한 첫번째 비트를 가지고 그리고 어떤 데이타 영역을 구성하는 다른 비트에서는 기껏해야 하나의 허용가능한 에러를 가지게 된다. 이러한 방법에서 무시되는 일부분의 회로는 롬내의 전체 영역을 메모리 매트릭스에 넣고 단 하나의 에러를 가지고 있는 회로의 N개중 하나(이 예에서는 16개중 하나)를 무시함에 의해 계산되어 질수 있다.
실제상에 있어서, 에러 수정 영역은 전형적으로 매우크기(예로서 64비트)때문에 아주작은 양은 무시된다.
16비트의 데이타와 5비트의 패리티를 처리하기 위한 디코딩 회로와 에어 수정 회로의 부분 개요도를 나타내는 것이 제2도에 도시되어 있다. 데이타 라인은 브라켓트 형으로서 "110"으로 표시되어 있고 패리티 라인은 브라켓트 형으로서 "120"으로 표시되어 있다. 이러한 라인들은 메모리 매트릭스로부터 직접 나올 수도 있고, 또다른 디코딩 그리고/또는 증폭단계로부터 나올수도 있다. 도면의 상단 근처에 X와 함께 원으로 표시(
Figure kpo00001
)되어 있고 115로 표시된 한세트의 배타 OR회로(라인141)상에 있음)는 한 데이타 영역과 그것의 패리티 비트에서 패리티 체크를 수행하기 위해 결합되어 있다 (제 3 도 참조). 라인 1, 2, 3등과 패리티 비트(P0)상의 첫번째 체크 레벨은 S0로 된 신호로 된다. 회로의 두번째, 세번째 및 네번째 조합은 2의 조합이나 2의 누승의 상기한 구성으로 되어서 신드롬워드(151)를 구성하는 S1,S2,S3로된 신호로 되게 된다.
라인(141)상의 신호를 패리티 작동으로부터 형성되는 한세트의 중간 데이타 패리티 신호로 간주하고 그리고 패리티 배타 OR회로의 결과를 반대 패리티 신호로 간주하여 신드롬 비트(S0∼S3)가 중간 데이타 패리티 신호와 반대 패리티 신호를 결합하는 것에 의해 형성되게 하는 것이 유용하다. 배타 OR회로의 마지막 레벨은 논리가 1이면 비록 데이타에는 에로가 없어도 패리티 비트(P0-R4)의 어느 하나에, 에러가 있음을 알려주는신호(S4)를 형성하는 5개의 모든 패리티 비트(P0-P4)가 결합된 것이다. 이러한 것은 해밍코드 구조와 다른 구조에서 유용하다. 종래의 방법에서, 16비트 데이타 영역을 수정하기 위해 요구되는 5개의 모든 패리티 비트는 신드롬 워드를 형성하기 위해 사용된다. 만약 하나의 에러가 존재할 경우 5비트 신드롬 워드는 수정을 위한 에러 지정위치를 지적한다.
본 발명에서, 가정된 단 하나의 에러가 데이타 비트보다 오히려 패리트 비트에 있을 경우 신드롬 워드가 유효한 에러 지정위치를 지적하지 않기 때문에 패리티 비트세트에 에러가 있다는 것은 어떠한 에러도 수정되지 않는다는 것을 의미한다. 신호(S4)는 그러므로 모든 에러 수정을 금지하기 위해 사용된다.
16개의 데이타 라인은 4개씩 그룹으로 나누어지고, 각각의 그룹은 130으로 표시된 4개의 선택회로중 한회로로 들어간다. 전체 선택 스테이지는 "135"로 표시되어 있다. 이 회로내에서, 각 2개의 패스 트랜지스터로 이루어진 4개의 세트는 데이타 칼럼의 어드레스의 최하위 두 비트인 입력에 의해 제어된다. 칼럼 어드레스 비트는 종래형의 디코더에서 디코드 된다.
이러한 라인 감소의 특징은 4데이타 라인에 의해 점유되는 집적회로의 공간이 신드롬 워드를 디코딩하고 나타나는 어떤 에러를 변환시키는데 유용하다는 것이다. 이러한 것은 회로가 단일 데이타 라인보다 더 많은 공간을 취하기 때문에 많이 편리하다. 그러므로 귀찮고 어려운 레이 아우트 문제점을 쉽게 해결할 수 있다.
4개중 어느하나를 선택한 결과로서 16라인(110)내에는 논리적으로 독릭적 4데이타 영역이 반드시 있게 된다. 이러한 영역중 단지 한 영역만이 어떤 주어진 메모리 사이클에 억세스 될 수 있다. 이러한 분리는 신드롬 워드가 에러를 지적한 후 에러를 간단히 수정할 수 있기 때문에 잇점이 있다.
제 2 도의 선택회로(135)의 오른쪽에 있는 회로(150)는 신드롬 워드(151)를 부분적으로 디코드하고 그리고 또 칼럼 어드레스의 2개의 최하위 비트와 신드롬 워드(151)로부터 나오는 2개의 최하위 비트를 비교한다. 회로(150)의 기능은 변환 이네이블로 간주될 수 있는 라인(159)상의 신호를 발생시키는 것이다. 이에 대해서는 후술하기로 한다. 라인(157)은 논리가 1일때 에러수정을 금지하는 신호(S4)를 운반한다. S4의 1일때 패리티 비트에는 에러가 있다. 이러한 에러 수정 구조가 단지 하나의 에러만을 취급하기 때문에 어떠한 데이타 에러도 이 경우에 수정되지 않는다. 회로가 패리티 셀 또는 라인에서 단 하나의 결합을 가질 경우 라인(S4)상의 논리 1은 어떤 좋은 데이타 비트가 변환되는 것을 방지시킨다. 이러한 것은 변환이네이블에서 논리제로를 보장하는 노아게이트(158)에다 논리 1을 입력시킴에 의해 행해진다.
에러가 존재하지 않을 경우 신드롬 워드는 모두 제로로 구성되므로 칼럼 제로가 에러를 가지고 있던 없던 칼럼 제로를 지적하게 된다. 그러므로 칼럼 제로가 정확하다는 것이 가정되어 진다. 이러한 조건은 에러 수정회로가 칼럼 제로에 있는 데이타를 변환시키는 것을 금지시키기 위해 반드시 행해져야 한다. 노아회로(156)는 입력으로서 4비트(S0-S3)를 가진다. 그것의 기능은 신드롬 워드가 칼럼 제로를 지적할때 바이너리 입력(0000), 첫번째 데이타 칼럼의 어드레스 및 디스에이블 에러 수정에 응답하는 것이다.
배타 오아 회로(152)는 신드롬 워드(S0)의 최하위 비트와 칼럼 어드레스(A0)의 최하위 비트를 비교한다. 유사하게 배타 오아 회로(154)는 A1과 S1을 비교한다. 회로(152)(154)가 정합하면 그것들은 노아 게이트(158)의 입력에다 논리 제로를 공급한다. 이러한 조건이 성립되고, S4가 논리 제로(패리티 비트에 에러가 없음을 표시)이고 그리고 노아 게이트(156)의 출력이 제로(신드롬 워드가 칼럼 제로이외의 다른 칼럼을 지적한다는 것을 표시)이면, 이때 노아 게이트(158)의 입력은 모두 논리 제로를 가지게 된다. 이 경우에 노아 게이트(158)의 출력은 논리 1로서, 이것은 변환 이네이블을 이네이블시킨다. 이러한 것은 에러가 존재하지만, 그 에러가 패리티 비트에 있지 않고 최하위인 2차 어드레스비트에 의해 선택된 4세트의 칼럼중 한세트에 존재한다는 것을 나타낸다.
변환 이네이블 라인(159)상의 논리 1은 에러가 후술할 회로에 의해 수정되는 것을 허락한다. 종래의 해밍코드로는 불가능했던 본 발명의 중요한 레이아우트 잇점은 이러한 선택용으로 요구되는 회로중 실리콘의 배치를 쉽게 행할 수 있다는 것이다.
160으로 표시되어 있고 선택회로(130)와 온 피치로 배치된 회로는 신드롬 워드 디코딩의 두번째 스테이지를 구성한다. 이 경우에 노아 게이트(158)의 출력인 라인(159)은 4개의 앤드게이트(162)에 대한 입력의 역할을 하고 그리고 신드롬 워드의 상위 2차 비트에 의해 효력 발생되는 디코딩을 이네이블 시킨다. 라인(159)의 논리가 1일때 선택회로(135)를 완전히 통과하는 비트의 세트에는 하나의 에러가 있다. 신드롬 워드의 비트(S2)(S3)의 디코딩은 변환을 수행할 4개의 회로(172)로부터 정확한 하나를 이네이블 시킨다. 이 경우에도 역시 레이 아우트에 대한 잇점이 있다. 특히 신드롬 워드가 비트의 첫번째 그룹이 배타 오아회로(152)(154)속으로 가는 것을 차단시키고 그리고 비트의 두번째 그룹이 앤드 게이트(162)속으로 가는 것을 차단시키는 것이 극히 편리하다.
회로(170)의 에러 변환은 간단하다. 배타오아 회로(172)의 기능은 스위치된 인버터 즉 들어오는 데이타를 변환시키든지 그것을 직접 통과시키는 회로와 같은 역할을 한다. 한 제어라인(163)의 논리가 1일때 대응하는 회로(172)는 데이타를 메모리 어레이로부터 변환시킨다. 라인(163)의 논리가 제로일때 회로(172)는 단순히 그 데이타를 통과시킨다.
에러 수정을 사용함에 의한 레이 아우트의 잇점은 데이타 영역의 크기가 증가함에 따라 증가한다. 그러므로 패리티 비트에 의해 취해지는 영역은 상대적으로 작아진다. 데이타 영역이 64비트로 길때에는 하나의 패리티 체그 비트외에 6개의 패리티 비트가 있다. 만약 해밍코드 방식을 사용할 경우에는, 패리티 비트에 응답하기 위한 64개의 7비트 디코도와 변환을 수행할 64개의 배타 오아회로가 있어야 한다. 그러나, 본 발명이 8비트 출력과 함께 사용될 경우에 회로(170)에는 8개의 배타오아회로가 있고, 회로(160)에는 8개의 4입력 앤드게이트가 있으며, 회로(152)에는 3개의 배타오아게이트가 있고, 회로(150)에는 하나의 5입력 노아게이트(158)와 하나의 6입력 노아게이트(156)만 있으면 좋다. 본 발명에 따른 레이아우트에서의 개선점은 본 발명의 기술분야에서 숙력된 사람들은 쉽게 알수 있을 것이다.
제 3 도에는 제 2 도에서
Figure kpo00002
로 표시된 배타오아회로가 도시되어 있다. n번째 칼럼라인(180)은 신드롬워드의 한비트로 나타나는 하나의 수평라인에 의해 가로질러진다. 베타오아회로(184)는 다음 스테이지에 대해 라인(182)상의 오른쪽에 나타나는 신호를 발생시키기 위해 수직라인으로부터 오는 신호와 왼쪽에서부터 오는 신호를 결합시킨다. 회로(184)는 종래의 것과 같다.
도시된 예에서, 메모리에 대한 시스템을 고려할때 에러수정회로로부터 제외된 칼럼이 결합을 가진 그러한 회로는 무시하는 것이 좋다. 다른 시스템에서는 호환성이 좋지 않을 경우도 있는데, 이러한 경우에는 보충적인 여러개의 에러수정장치가 별도로 칼럼(D0)을 수정하기 위해 사용될 수 있다.
제 4 도에서, 회로(210)는 D0와 같은 데이타로 프로그램 칼럼 D0, 보조칼럼 D'0및 D"0를 입력으로하는 간단한 다수결회로이다. 이 회로의 목적은 3입력중 하나를 취하고 다수에 의해 운반된 값을 내보내는 것이다. 입력은 3개의 앤드회로(212)에서 쌍으로 결합된다. 이러한 회로중 적어도 한 회로는 입력중 어드 두개의 논리가 1이면 논리 1인 출력을 제공한다. 오아회로(214)는 3입력(D0)(D'0)(D∼0)중 두개이상의 논리가 1이면 논리 1인 출력을 발생시킨다.
그러므로 오아게이트(214)의 출력(215)은 데이타의 진리값이 논리 1일때 다수와 같아진다. 3입력이 모두 논리제로이면 앤드게이트(212)와 오아게이트(214)의 출력도 역시 모두 제로이다. 단지 하나의 입력이 부정확하게 논리 1이면 앤드게이트와 오아게이트의 출력은 계속 제로로 존재하므로 출력(215)은 제로가 된다.
출력은 3입력(D0)(D'0)(D∼0)중에 단 하나의 에러에 대해서만 정확하다.

Claims (12)

  1. 집적회로의 첫번째 영역에 배치된 한세트의 데이타라인(110)상의 M개의 데이타 신호 (D0…D15)에 의해 운반되는 데이타영역에 있는 하나의 에러까지 수정하게 되어있고, 그리고 상기 데이타라인의 각각은 데이타라인의 세트내에서 그 데이타 라인의 지정위치를 나타내는 연속적인 바이너리데이타어드레스(A0, A1, A2, A3)를 가진것으로 되어 있는 에러수정회로에 있어서, 한세트의 입력데이타 신호들로부터 선정된 방식으로 유도되는 한세트의 K패리티 신호(P4, P3, P2, P1, P0)를 운반할 수 있게 배치된 한세트의 패리티라인(120)이 있고, 패리티장치(115)(141)가 K-1비트를 가지고 있는 바이너리 신드롬워드(151)를 발생시키기 위해 데이타신호와 패리티 신호를 받아 데이타 신호와 패리티신호를 결합시킬 수 있게 배치되어 있으며, 그리고 신드롬워드의 내용에 의해 규명되는 바이너리에러어드레스에 배치된 단 하나의 데이타신호를 수정하는 장치(170)가 패리티장치의 출력에 연결되어 있는 것을 특징으로 하는 에러수정회로.
  2. 제 1 항에 있어서, 신드롬워드가 M이하의 바이너리데이타어드레스와 동등한 것을 특징으로 하는 회로.
  3. 제 1 항에 있어서, 데이타신호를 수정하는 장치(170)가 에러수정작동을 금지시키기 위해 하나의 선정된 바이너리데이타어드레스에 응답하게 되어 있는 것을 특징으로 하는 회로.
  4. 제 1 항에 있어서, 패리티장치(115)(141)가 K패리티신호의 패리티를 나타내는 패리티 체크비트(S4)를 형성하기 위해 K패리티신호(P4, P3, P2, P1, P0)를 결합하게 되어 있고, 그리고 상기 K는 식 2K≥ M + K + 1의 조건을 만족시키는 최소의 정수로 되어있는 것을 특징으로 하는 회로.
  5. 제 1 항에 있어서, 신드롬워드의 인접하는 비트 (S0)(S1)중 첫번째 선택된 보조세트와 데이타영역의 보조세트를 규정짓고 출력라인(159)에 있는 에러수정 이네이블 신호를 발생시키며 그리고 선택스테이지(135)로부터 수신되는 영역확인비트의 반대편 보조세트를 비교하는 첫번째 신드롬 비교장치(150)가 구성된 것을 특징으로 하는 회로.
  6. 제 5 항에 있어서, 첫번째 신드롬 디코딩장치인 상기 첫번째 신드롬비교장치(150)는 패리티체크비트(S4)가 패리티신호에 있는 에러를 나타낼때 패리티 체크비트(S4)와 에러수정을 금지시키기 위한 다른 신호를 결합시키게 되어 있는 것을 특징으로 하는 회로.
  7. 제 1 항에 있어서, 신드롬워드로부터 인접한 비트(S2)(S3)의 두번째 선택된 보조세트를 디코딩시키고, 그리고 데이타변환회로(172)중 선택된 하나를 제어하기 위해 에러수정이네이블신호와 비트의 두번재 보조세트를 결합시키는 신드롬디코딩장치가 있는 것을 특징으로 하는 회로.
  8. 제 1 항에 있어서, 단 하나의 데이타신호를 수정하는 장치(170)가 입력으로 패리티 체크비트(S4)를 받고, 패리티체크비트의 선정된 상태에 응답하여 에러수정을 금지시키며, 데이타영역내의 에러만이 금지되지 않고 수정될 수 있도록 된 것을 특징으로 하는 회로.
  9. 직접회로의 첫번째 영역에 배치된 한세트의 데이타라인(110)상의 M개의 데이타신호(D0...D15)에 의해 운반되는 데이타영역에 있는 하나의 에러까지 수정하게 되어있고, 그리고 상기 데이타라인의 각각은 데이타라인의 세트내에서 그 데이타 라인의 지정위치를 나타내는 K-1비트를 가진 바이너리데이타어드레스(A0, A1, A2, A3)를 가진것으로 되어 있는 에러수정회로에 있어서, 한세트의 K-1패리티 신호(P3, P2, P1, P0)를 운반할 수 있게 배치되어 있는 한세트의 패리티 라인(120)을 구성하고 있고, 상기 패리티 신호의 각각은 한세트의 입력 데이타 신호로부터 형성되고 그리고 각각의 패리티 영역을 나타내며, 패리티 영역의 각각은 데이타 신호의 바이너리 어드레스의 i번째 비트가 선정된 논리값(1 또는 0)을 가질 경우 상기 데이타 신호가 i번째 패리티 영역으로 선정되도록 입력 데이타 신호의 세트로부터 선택된 중간 데이타 패리티 신호를 포함하고, 패리티 신호의 각각은 패리티 영역으로 선택된 중간데이타 패리티 신호의 수를 계산함에 의해 발생되며 선정된 논리값(1 또는 0)을 가지게 되어 있으며, 패리티 신호에만 의존하는 패리티 체크 비트를 발생시키고, 그리고 신드롬 워드(151)의 각 비트에 대해 하나의 패리티 체크 비트를 구성하는 영역과 그에 연관되는 패리티 영역을 발생시키는 하나의 신드롬 비트를 형성하고 그리고 선정된 논리값(1 또는 0)을 가지는 영역을 발생시키는 상기 신드롬 비트에 있는 비트의 수를 계산하여 K-1비트를 가진 바이너리 신드롬 워드(151)의 비트(S3, S2, S1, S0)를 발생시키는 패리티 장치(115)(141)를 구성하고 있으며, 그리고 상기 신드롬 워드의 내용에 의해 규정된 바이너리 에러 어드레스에 위치되어 있는 단 하나의 데이타 신호를 수정하는 장치(170)를 구성하고 있고, 상기 수정하는 장치(170)는 패리티 체크 비트가 패리티 신호에 있는 에러를 가를킬때 마다 저지되어져서 선정된 바이너리 데이타 어드레스에 응답하여 에러 수정작동을 저지시키게 되어 있는 것을 특징으로 하는 에러수정회로.
  10. 제 9 항에 있어서, M=2K-1이고, 신드롬워드는 단지 데이타영역내에서만 에러를 지적하게 되어 있는 것을 특징으로 하는 회로.
  11. 집적회로의 첫번째 영역에 배치된 한세트의 데이타라인(110)상의 M개의 데이타신호(D0…D15)에 의해 운반되는 데이타영역에 있는 하나의 에러까지 수정하고, 상기 데이타라인의 각각은 데이타 라인의 세트내에서 그 데이타라인의 지정위치를 나타내는 연속적인 바이너리 데이타어드레스(A0, A1, A2, A3)를 가지고 있으며, 한세트의 입력데이타신호로부터 선정된 방식으로 유도되는 한세트의 K패리티신호(P4, P3, P2, P1, P0)를 운반할 수 있게 배치된 한세트의 패리티 라인(120)이 있는 것으로 된 집적에러수정회로로 에러를 수정하는 방법에 있어서, 바이너리 신드롬워드(151)를 발생시키고, 그리고 패리티신호에만 의존하여 패리티체크비트(S4)를 발생시키기위해 패리티신호와 데이타신호를 결합시키는 단계, 그리고 신드롬워드의 내용에 의해 규명되는 바이너리에러어드레스에 배치된 단하나의 데이타신호를 수정하는 단계로 되어 있는 것을 특징으로 하는 에러수정방법.
  12. 제 11 항에 있어서, K는 식 2K≥ M + K + 1의 조건을 만족시키는 최소의 정수로 되어있는 것을 특징으로 하는 에러수정방법.
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