JPS61221834A - 簡単化されたシンドロ−ムワ−ドをもつエラ−訂正回路 - Google Patents
簡単化されたシンドロ−ムワ−ドをもつエラ−訂正回路Info
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- JPS61221834A JPS61221834A JP60299604A JP29960485A JPS61221834A JP S61221834 A JPS61221834 A JP S61221834A JP 60299604 A JP60299604 A JP 60299604A JP 29960485 A JP29960485 A JP 29960485A JP S61221834 A JPS61221834 A JP S61221834A
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- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
- G06F11/1012—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using codes or arrangements adapted for a specific type of error
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
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- Detection And Correction Of Errors (AREA)
- Error Detection And Correction (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
この発明は集積回路を用いたデータ処理、特にデータエ
ラー訂正用のエラー訂正回路に関するものである。
ラー訂正用のエラー訂正回路に関するものである。
従来の技術
データ伝送においてよく知られたエラー訂正の方法はハ
ミングコード法である。この方法を用いるとデータビッ
ト集合内の任意のエラーを１個訂正することができる。
ミングコード法である。この方法を用いるとデータビッ
ト集合内の任意のエラーを１個訂正することができる。
各データビット集合にはパリティビット集合が関連づけ
である。Ｍデータビットからなるフィールドの訂正に必
要とされる最小のパリティビット数は、不等式 ％式％ を満たす最小の整数にである。ハミングコード法におい
て特徴的なことは、パリティビットの配置である。パリ
ティビットはデータフィールド内の成るロケーションに
挿入されるが、そのロケーションの２進アドレスはｌア
ドレスをもつ。第２の特徴は、ロケーション０が使われ
ないことである。
である。Ｍデータビットからなるフィールドの訂正に必
要とされる最小のパリティビット数は、不等式 ％式％ を満たす最小の整数にである。ハミングコード法におい
て特徴的なことは、パリティビットの配置である。パリ
ティビットはデータフィールド内の成るロケーションに
挿入されるが、そのロケーションの２進アドレスはｌア
ドレスをもつ。第２の特徴は、ロケーション０が使われ
ないことである。
独立部品を組合せて製作される回路では配置条件は問題
とならない。何故なら配線のワイヤは都合のいい任意の
形に束ねておくことができるからである。従って、配置
条件が実際上問題となるのは、訂正信号を必要な場所に
送るルーチングの難しい集積回路においてである。ハミ
ングコード原理にのっとったエラー訂正回路設計では、
デコードとルーチングに解決すべき大きな問題がある。
とならない。何故なら配線のワイヤは都合のいい任意の
形に束ねておくことができるからである。従って、配置
条件が実際上問題となるのは、訂正信号を必要な場所に
送るルーチングの難しい集積回路においてである。ハミ
ングコード原理にのっとったエラー訂正回路設計では、
デコードとルーチングに解決すべき大きな問題がある。
発明が解決しようとする問題点
以上説明したように、データ伝送におけるエラー訂正に
従来用いられたハミングコード法では、デコードに複雑
な回路が必要であり、その結果エラー訂正に必要な信号
のルーチングが難しいという問題点があった。
従来用いられたハミングコード法では、デコードに複雑
な回路が必要であり、その結果エラー訂正に必要な信号
のルーチングが難しいという問題点があった。
問題点を解決するための手段
ハミングコード法によるエラー訂正の問題点を解決する
ための本発明のエラー訂正回路は、集積回路の第１の区
域に配置されたデータライン集合上のＭ個のデータ信号
により伝送されるデータフィールド内のエラー１個まで
を訂正するエラー訂正集積回路で、上記データライン集
合のおのふのは該データライン集合内でのデータライン
の位置を示す連続２進データアドレスをもち、上記集積
回路はさらに、入力データ信号集合からあらかじめ決め
られた方法で形成される、不等式２Ｋ≧Ｍ＋’に＋１を
満たす最小の整数Ｋに基づくに個のパリティ信号の集合
を伝送するパリティライン集合と、 上記パリティ信号集合と上記データ信号をあらかじめ決
められた方法で組合せてＫ−１ビットの２進シンドロー
ムワードを発生するパリティ手段と、 上記シンドロームワードの内容によって指定される２進
エラーアドレスの位置のデータ信号を１個訂正する手段
とを備える。
ための本発明のエラー訂正回路は、集積回路の第１の区
域に配置されたデータライン集合上のＭ個のデータ信号
により伝送されるデータフィールド内のエラー１個まで
を訂正するエラー訂正集積回路で、上記データライン集
合のおのふのは該データライン集合内でのデータライン
の位置を示す連続２進データアドレスをもち、上記集積
回路はさらに、入力データ信号集合からあらかじめ決め
られた方法で形成される、不等式２Ｋ≧Ｍ＋’に＋１を
満たす最小の整数Ｋに基づくに個のパリティ信号の集合
を伝送するパリティライン集合と、 上記パリティ信号集合と上記データ信号をあらかじめ決
められた方法で組合せてＫ−１ビットの２進シンドロー
ムワードを発生するパリティ手段と、 上記シンドロームワードの内容によって指定される２進
エラーアドレスの位置のデータ信号を１個訂正する手段
とを備える。
この回路は、上記シンドロームワードから選択した隣接
ビットから成る第１の部分集合と上記データフィールド
の部分集合を定めるフィールド同定ビットの対部分集合
とを比較し、その結果エラー訂正イネーブル進行を発生
する第１のシンドロームデコード手段をさらに備えてい
る。
ビットから成る第１の部分集合と上記データフィールド
の部分集合を定めるフィールド同定ビットの対部分集合
とを比較し、その結果エラー訂正イネーブル進行を発生
する第１のシンドロームデコード手段をさらに備えてい
る。
この回路はさらに、上記シンドロームワードから選択し
た隣接ビットから成る第２の部分集合のデコードを実行
し、該第２の部分集合と上記エラー訂正イネーブル信号
を組合せ、データ反転回路の集合のうちの選択された１
つの回路を制御する第２のシンドロー、ムデコード手段
を備えている。
た隣接ビットから成る第２の部分集合のデコードを実行
し、該第２の部分集合と上記エラー訂正イネーブル信号
を組合せ、データ反転回路の集合のうちの選択された１
つの回路を制御する第２のシンドロー、ムデコード手段
を備えている。
昨月
この発明のエラー訂正回路のメモリ部では、データフィ
ールドとパリティフィールドが空間的に分離しである。
ールドとパリティフィールドが空間的に分離しである。
メモリ部の一本の行ライン上の排他的論理和回路の組合
せで、データビットとパリティビットのパリティチェッ
クを行なう。各行からのパリティチェック結果信号は集
まってシンドロームワードを形成する。パリティフィー
ルドにエラーがある場はエラー訂正禁止信号が発生する
。
せで、データビットとパリティビットのパリティチェッ
クを行なう。各行からのパリティチェック結果信号は集
まってシンドロームワードを形成する。パリティフィー
ルドにエラーがある場はエラー訂正禁止信号が発生する
。
一方、各データビットラインの信号は選択回路に送られ
ていくつかのグループにまとめられる。
ていくつかのグループにまとめられる。
選択回路はデータ列アドレスの下位ビットにより制御さ
れる。
れる。
シンドロームワードは初段デコード回路により部分的に
デコードされる。この回路は、シンドロームワードの下
位ビットとデータ列アドレスの下位ビットとの比較を行
ない反転イネーブル信号を発生する。この信号でエラー
がデータフィールド内にある場合とパリティフィールド
内にある場合を区別する。初段デコード回路の信号は第
２段デコード回路列に送られる。この回路にはシンドロ
ームワードの上位ビットからの出力も入力されて最終的
デコードが行なわれる。この回路列の出力には、それぞ
れ排他的論理和回路が設けである。
デコードされる。この回路は、シンドロームワードの下
位ビットとデータ列アドレスの下位ビットとの比較を行
ない反転イネーブル信号を発生する。この信号でエラー
がデータフィールド内にある場合とパリティフィールド
内にある場合を区別する。初段デコード回路の信号は第
２段デコード回路列に送られる。この回路にはシンドロ
ームワードの上位ビットからの出力も入力されて最終的
デコードが行なわれる。この回路列の出力には、それぞ
れ排他的論理和回路が設けである。
排他的論理和回路には対応する選択回路からの信号も入
力される。エラーを含むデータラインに対応する排他的
論理和回路が信号を反転させる結果、エラー訂正がなさ
れる。
力される。エラーを含むデータラインに対応する排他的
論理和回路が信号を反転させる結果、エラー訂正がなさ
れる。
実施例
この発明の重要な特徴は、出力データフィールドがエラ
ー訂正が実行されるデータフィールドの部分集合となっ
ている集積回路メモリにおいてエラー訂正回路を用いる
ことにある。このエラー訂正回路の機能は、欠陥のある
メモリセルや回路を補正してチップの歩留りを上げるこ
とである。この回路はまた、ソフトエラーの訂正をする
機能をもつ。出力データフィールドよりも大きなデータ
フィールドをエラー訂正に使、うと、エラー訂正に必要
な余分のビットの割合を減らすことになる。
ー訂正が実行されるデータフィールドの部分集合となっ
ている集積回路メモリにおいてエラー訂正回路を用いる
ことにある。このエラー訂正回路の機能は、欠陥のある
メモリセルや回路を補正してチップの歩留りを上げるこ
とである。この回路はまた、ソフトエラーの訂正をする
機能をもつ。出力データフィールドよりも大きなデータ
フィールドをエラー訂正に使、うと、エラー訂正に必要
な余分のビットの割合を減らすことになる。
歩留り向上をはかることの経済的利点は明らかであろう
。エラー訂正回路は、各行ごとというように、論理的ま
とまりごとに１つのエラーを訂正できるので、各行に１
つ欠陥があるチップでも原理的には実用可能なチップと
なる。これに対し、歩留り向上のために冗長行を用いた
回路では、重複形態になっている行はほんの少しの割合
（約２％）しかない。
。エラー訂正回路は、各行ごとというように、論理的ま
とまりごとに１つのエラーを訂正できるので、各行に１
つ欠陥があるチップでも原理的には実用可能なチップと
なる。これに対し、歩留り向上のために冗長行を用いた
回路では、重複形態になっている行はほんの少しの割合
（約２％）しかない。
この発明は大規模集積回路メモリを開発中になされた。
この発明は、１９８４年１２月２６日に出願された米国
特許出願第６８６３３２号に基づいて本件出願と同日付
で出願した本件出願人の特許出願、及び同様に１９８４
年１２月２６日に出願された米国特許出願第６８６３３
１号に基づいて昭和６０年１２月２５日に出願した本件
出願人の特許出願の発明と組合せて用いられる可能性が
ある。
特許出願第６８６３３２号に基づいて本件出願と同日付
で出願した本件出願人の特許出願、及び同様に１９８４
年１２月２６日に出願された米国特許出願第６８６３３
１号に基づいて昭和６０年１２月２５日に出願した本件
出願人の特許出願の発明と組合せて用いられる可能性が
ある。
第１図には、この発明で用いられたデコード方式の一例
が示しである。いちばん上の行に表示の、データフィー
ルドを形成する１６個の入力データ要素は、第１図の下
方にり。からＤｉ５までの参照符号が付しである。Ｄの
下方にはその添字に対応する数字の２進表示が示されて
いる。右端の縦列の００００から左端の縦側の１１１１
まで変わる２進数は、Ａ３からＡ。で表示されるアドレ
スビットをもつデータ要素のアドレスと考えることがで
きる。表の右側にはＰ３からＰａまでの４個のパリティ
ビット集合が表示され、その下にはパリティチェックピ
ッ）Ｐ、１個が表示しである。
が示しである。いちばん上の行に表示の、データフィー
ルドを形成する１６個の入力データ要素は、第１図の下
方にり。からＤｉ５までの参照符号が付しである。Ｄの
下方にはその添字に対応する数字の２進表示が示されて
いる。右端の縦列の００００から左端の縦側の１１１１
まで変わる２進数は、Ａ３からＡ。で表示されるアドレ
スビットをもつデータ要素のアドレスと考えることがで
きる。表の右側にはＰ３からＰａまでの４個のパリティ
ビット集合が表示され、その下にはパリティチェックピ
ッ）Ｐ、１個が表示しである。
第１図の入力のデータの下には、パリティビット集合（
ＰａからＰ、）の要素を決定するのに使われるデータ要
素を含む４個のパリティデータフィールドが示しである
。あるデータ要素の２進ア゛ドレスの第１番ビットが１
の場合に、そのデータ要素が第ｎ番目のパリティフィー
ルドに選ばれて入ることがこの表よりわかる。データ要
素のこのような選択方法は今の場合、２ベキ数による分
類と見なすことができる。これと同等の方法は２進アド
レスの０に対応するデータ要素を選択することであろう
。
ＰａからＰ、）の要素を決定するのに使われるデータ要
素を含む４個のパリティデータフィールドが示しである
。あるデータ要素の２進ア゛ドレスの第１番ビットが１
の場合に、そのデータ要素が第ｎ番目のパリティフィー
ルドに選ばれて入ることがこの表よりわかる。データ要
素のこのような選択方法は今の場合、２ベキ数による分
類と見なすことができる。これと同等の方法は２進アド
レスの０に対応するデータ要素を選択することであろう
。
パリティフィールドの右端には５個のパリティビット集
合Ｐ、がある。添字ｌは２Ｋ対するベキで、パリティフ
ィールド内のデータ要素の選択に用いられた。５個のパ
リティビットのうちＰＯからＰ３の参照符号をつけられ
た４個のビットを決定するには、それぞれのパリティビ
ットに対応するパリティフィールドでのビット数を数え
るだけでよい。パリティフィールド内のデータビットに
パリティビットが奇数個含まれている場合にパリティビ
ットは１となり、偶数個含まれている場合には０となる
。ビットＰ４はパリティビットに関するチェックビット
でパリティビットＰ。からＰ４の集合の中にパリティビ
ットが偶数個になるようにするため設けである。
合Ｐ、がある。添字ｌは２Ｋ対するベキで、パリティフ
ィールド内のデータ要素の選択に用いられた。５個のパ
リティビットのうちＰＯからＰ３の参照符号をつけられ
た４個のビットを決定するには、それぞれのパリティビ
ットに対応するパリティフィールドでのビット数を数え
るだけでよい。パリティフィールド内のデータビットに
パリティビットが奇数個含まれている場合にパリティビ
ットは１となり、偶数個含まれている場合には０となる
。ビットＰ４はパリティビットに関するチェックビット
でパリティビットＰ。からＰ４の集合の中にパリティビ
ットが偶数個になるようにするため設けである。
パリティフィールド集合の下には、出力ビツト集合が示
されている。この出力のＤ Ｉ ２列（２進データアド
レス１１００）にエラーが含まれている。
されている。この出力のＤ Ｉ ２列（２進データアド
レス１１００）にエラーが含まれている。
表の右端には４ビツトシンドロームワード（３３からＳ
。）が示しである。この４ビツトシンドロームワードの
決定には、パリティフィールドでまとめられた出力デー
タとそのパリティフィールドに対応するパリティビット
とから成る集合に対して前に述べたのと同様のパターン
決定操作を行なう。
。）が示しである。この４ビツトシンドロームワードの
決定には、パリティフィールドでまとめられた出力デー
タとそのパリティフィールドに対応するパリティビット
とから成る集合に対して前に述べたのと同様のパターン
決定操作を行なう。
例えば、要素Ｄ８からＤ ＋ ｓに対応する出力データ
と要素Ｐ３とから成る集合内には５個（奇数個）の１が
含まれるため、シンドロームワードの要素Ｓ３は１とな
る。シンドロームワードは不正確なデータ要素の２進デ
ータアドレスに等しい。また、データ要素は連続した２
進アドレスをもつ。この性質のおかげでデコードと配線
ワイヤのルーチングが、ハミングコード法を用いた場合
よりもずっと簡単になるため、この性質は集積回路設計
においては大変役に立つ。
と要素Ｐ３とから成る集合内には５個（奇数個）の１が
含まれるため、シンドロームワードの要素Ｓ３は１とな
る。シンドロームワードは不正確なデータ要素の２進デ
ータアドレスに等しい。また、データ要素は連続した２
進アドレスをもつ。この性質のおかげでデコードと配線
ワイヤのルーチングが、ハミングコード法を用いた場合
よりもずっと簡単になるため、この性質は集積回路設計
においては大変役に立つ。
この発明の方式では列０のデータは決してテストされる
ことがないためその列にエラーがあっても訂正されるこ
とがないことは注意しておかなくてはならない。この性
質はハミングコード法と比べて不利な点であるが、レイ
アウトが簡単である利点並びにこの発明による回路は主
に歩留りを向上させるのに用いられるという点を考える
と得失差引しても利点が優さっている。
ことがないためその列にエラーがあっても訂正されるこ
とがないことは注意しておかなくてはならない。この性
質はハミングコード法と比べて不利な点であるが、レイ
アウトが簡単である利点並びにこの発明による回路は主
に歩留りを向上させるのに用いられるという点を考える
と得失差引しても利点が優さっている。
この発明による回路が歩留り向上のために用いられると
いうことは、データフィールドの第１ビツト（またはテ
ストされずに残っている任意のビット）にエラーをもつ
回路は単に揄てられるだけであることを意味する。残り
の回路は、第１ビツトはエラーがなく完璧で、任意のデ
ータフィールドを含む他のビットは許されるエラーを高
々１つしかもたない。この発明の方法の場合に捨てられ
る回路の割合は、エラーを１つもつ上記の回路Ｎ個のう
ちの１つ（この例では１６個に１個）が捨てられる、一
方、ＲＯＭの面積の大部分はメモリマトリックスである
ことに注目すれば、計算可能である。実際は、エラー訂
正フィールドは例えば６４ビツトとずっと大きいので、
はるかに少ない割合が捨てられるだけである。
いうことは、データフィールドの第１ビツト（またはテ
ストされずに残っている任意のビット）にエラーをもつ
回路は単に揄てられるだけであることを意味する。残り
の回路は、第１ビツトはエラーがなく完璧で、任意のデ
ータフィールドを含む他のビットは許されるエラーを高
々１つしかもたない。この発明の方法の場合に捨てられ
る回路の割合は、エラーを１つもつ上記の回路Ｎ個のう
ちの１つ（この例では１６個に１個）が捨てられる、一
方、ＲＯＭの面積の大部分はメモリマトリックスである
ことに注目すれば、計算可能である。実際は、エラー訂
正フィールドは例えば６４ビツトとずっと大きいので、
はるかに少ない割合が捨てられるだけである。
第２図には、上記の例と同じ１６ビツトのデータと５ビ
ツトのパリティを処理する、エラー訂正兼デコード回路
が、一部回路で一部ブロック図で示しである。データラ
インはまとめて参照番号１１０でくくってあり、パリテ
ィラインは参照番号１２０でくくっである。これらライ
ンはメモリマトリックスに直接接続してよい。さもなく
ば、他のデコード段階と増幅段階とにラインが接続され
るか、あるいはデコード段階または増幅段階にラインが
接続されている。参照番号１１５で示した、円内にＸの
記号で表わしである排他的論理和回路の列（ライン１４
１上）が図の最上部付近にある。第３図にもこの排他的
論理和回路が示しである。これら排他的論理和回路を組
合せて、１つのデータフィールドとそれに対応するパリ
ティビットのパリティチェックを行なう。データライン
Ｄ１、Ｄ３、Ｄ５等とパリティビットＰ。に対して行な
われる第ルベルのチェックの結果ＳＯと呼ばれる信号が
発生する。同様な第２、第３、第４の回路の組合せは上
に述べた２または２のベキの組合せ方法に従うもので、
その結果として信号Ｓ１、Ｓ２、Ｓ３を発生する。これ
ら信号は集まってシンドロ−ムワード１５１を形成する
。
ツトのパリティを処理する、エラー訂正兼デコード回路
が、一部回路で一部ブロック図で示しである。データラ
インはまとめて参照番号１１０でくくってあり、パリテ
ィラインは参照番号１２０でくくっである。これらライ
ンはメモリマトリックスに直接接続してよい。さもなく
ば、他のデコード段階と増幅段階とにラインが接続され
るか、あるいはデコード段階または増幅段階にラインが
接続されている。参照番号１１５で示した、円内にＸの
記号で表わしである排他的論理和回路の列（ライン１４
１上）が図の最上部付近にある。第３図にもこの排他的
論理和回路が示しである。これら排他的論理和回路を組
合せて、１つのデータフィールドとそれに対応するパリ
ティビットのパリティチェックを行なう。データライン
Ｄ１、Ｄ３、Ｄ５等とパリティビットＰ。に対して行な
われる第ルベルのチェックの結果ＳＯと呼ばれる信号が
発生する。同様な第２、第３、第４の回路の組合せは上
に述べた２または２のベキの組合せ方法に従うもので、
その結果として信号Ｓ１、Ｓ２、Ｓ３を発生する。これ
ら信号は集まってシンドロ−ムワード１５１を形成する
。
パターン操作により決定する列Ｄ１〜ＤＩ５のライン１
４１上の信号は中間データパリティ信号集合として扱い
、また、パリティビット排他的論理和回路の結果をカウ
ンタパートパリティ信号すなわち反パリティ信号として
扱うと都合がよい。その結果、シンドロームビットＳ、
−Ｓ３は、図示の中間データパリティ信号と図示の反パ
リティ信号を組合せることで求まる。排他的論理和回路
の最終レベルはパリティビット５個全部の組合せで、信
号Ｓ４を決定する。この信号が論理値データビットでは
なくパリティビットＰｏ＝Ｐ４のいずれか１つにエラー
があることを示す。信号Ｓ４はこの発明の方式ではハミ
ングコード方式の場合とは違った使われ方とする。従来
の方法では、１６ビツトデータフイールドを訂正するの
に必要な全部で５個のパリティピットはシンドロームワ
ードの形成に用いられる。もしエラーが存在する場合に
は、この５ビツトシンドロームワードはエラー訂正のた
めにエラー位置を指摘する。
４１上の信号は中間データパリティ信号集合として扱い
、また、パリティビット排他的論理和回路の結果をカウ
ンタパートパリティ信号すなわち反パリティ信号として
扱うと都合がよい。その結果、シンドロームビットＳ、
−Ｓ３は、図示の中間データパリティ信号と図示の反パ
リティ信号を組合せることで求まる。排他的論理和回路
の最終レベルはパリティビット５個全部の組合せで、信
号Ｓ４を決定する。この信号が論理値データビットでは
なくパリティビットＰｏ＝Ｐ４のいずれか１つにエラー
があることを示す。信号Ｓ４はこの発明の方式ではハミ
ングコード方式の場合とは違った使われ方とする。従来
の方法では、１６ビツトデータフイールドを訂正するの
に必要な全部で５個のパリティピットはシンドロームワ
ードの形成に用いられる。もしエラーが存在する場合に
は、この５ビツトシンドロームワードはエラー訂正のた
めにエラー位置を指摘する。
この発明では、パリティビット集合中にエラーがあると
、エラー訂正が行なえない。何故なら、エラーが１個、
データビットではなくパリティビット中にある場合には
シンドロームワードは有効なエラー位置を指摘しないか
らである。信号Ｓ４は従って、エラー訂正をすべて禁止
するのに用いられる。
、エラー訂正が行なえない。何故なら、エラーが１個、
データビットではなくパリティビット中にある場合には
シンドロームワードは有効なエラー位置を指摘しないか
らである。信号Ｓ４は従って、エラー訂正をすべて禁止
するのに用いられる。
１６本あるデータラインは４本ずつの４つのグループに
分割される。各グループは参照番号１３０で表わされる
４つの選択回路のうちの１つに属する。
分割される。各グループは参照番号１３０で表わされる
４つの選択回路のうちの１つに属する。
選択段全体は参照番号１３５で表わす。１つの選択回路
内では４組のパストランジスタ対がデータ列のアドレス
の下位２ビツトにより制御されている。
内では４組のパストランジスタ対がデータ列のアドレス
の下位２ビツトにより制御されている。
より複雑な場合には列アドレスビットは既存のデコーダ
を使ってデコードされる。
を使ってデコードされる。
このラインとりまとめ法で重要なのは、４本のデータラ
インにより占められていた集積回路上のスペースがシン
ドロームワードのデコードト、エラーがある場合の信号
反転とに使えることである。
インにより占められていた集積回路上のスペースがシン
ドロームワードのデコードト、エラーがある場合の信号
反転とに使えることである。
回路は一本のデータラインより余計にスペースを占める
からこれは極めて都合がよい。その結果、厄介で困難に
なりがちなレイアウトの問題がきれいに解決できる。
からこれは極めて都合がよい。その結果、厄介で困難に
なりがちなレイアウトの問題がきれいに解決できる。
４本を１本にまとめる方法の結果として、１６本のデー
タライン１１０の中に４つの論理的に独立なデータフィ
ールドが必要となる。これらデータフィールド中１つだ
けが任意のメモリサイクルにアクセスされる。分割した
ことでシンドロームワードがエラーを指摘したあとのエ
ラー訂正がやりやすくなるため、この発明が一部関係し
ているこのメモリ回路の全体にとっても分割は有利であ
る。
タライン１１０の中に４つの論理的に独立なデータフィ
ールドが必要となる。これらデータフィールド中１つだ
けが任意のメモリサイクルにアクセスされる。分割した
ことでシンドロームワードがエラーを指摘したあとのエ
ラー訂正がやりやすくなるため、この発明が一部関係し
ているこのメモリ回路の全体にとっても分割は有利であ
る。
第３図の選択回路１３０の右方にある回路１５０はシン
ドロームワード１５１の部分的デコードを行なう。
ドロームワード１５１の部分的デコードを行なう。
また、この回路１５０はシンドロームワード１５１の下
位２ビツトと列アドレスの下位２ビツトの比較を行なう
。回路１５０の機能は反転イネーブルと呼ばれることに
なるライン１５９に信号を発生することである。その理
由は以下に述べる。ライン１５７は信号Ｓ、を伝える。
位２ビツトと列アドレスの下位２ビツトの比較を行なう
。回路１５０の機能は反転イネーブルと呼ばれることに
なるライン１５９に信号を発生することである。その理
由は以下に述べる。ライン１５７は信号Ｓ、を伝える。
この信号は、論理値１であれば、エラー訂正を禁止する
。信号Ｓ、が論理値１のどきはパリティピットにエラー
がある。この発明のエラー訂正方式ではエラーは１つし
か扱うことができないので、この場合データエラーは全
く訂正されない。もし回路がパリティセルかパリティラ
インに欠陥を１つもっている場合には、ラインＳ、上の
論理値１のために、正しいデータビットが反転されるこ
とはない。これは、論理値１をＮＯＲゲーグー１５８に
入力することで実行できる。
。信号Ｓ、が論理値１のどきはパリティピットにエラー
がある。この発明のエラー訂正方式ではエラーは１つし
か扱うことができないので、この場合データエラーは全
く訂正されない。もし回路がパリティセルかパリティラ
インに欠陥を１つもっている場合には、ラインＳ、上の
論理値１のために、正しいデータビットが反転されるこ
とはない。これは、論理値１をＮＯＲゲーグー１５８に
入力することで実行できる。
ＮＯＲゲートは反転イネーブル上で論理値が０となるこ
とを保障する。
とを保障する。
エラーが全くない場合、シンドロームワードはすべて０
で構成されるため、列０にエラーがあるなしに関わりな
く列０を指摘する。列０は正しいと仮定しであるため、
エラー訂正回路が列０のデータを反転しないようになっ
ていなくてはならない。ＮＯＲ回路１５６には、Ｓｏか
ら８３の４ビット全部が入力される。このＮＯＲ回路の
働きは、シンドロームワードが列０を指摘するときに、
２進入力（００００）と、第１のデータ列と、エラー訂
正したいアドレスとに応答することである。
で構成されるため、列０にエラーがあるなしに関わりな
く列０を指摘する。列０は正しいと仮定しであるため、
エラー訂正回路が列０のデータを反転しないようになっ
ていなくてはならない。ＮＯＲ回路１５６には、Ｓｏか
ら８３の４ビット全部が入力される。このＮＯＲ回路の
働きは、シンドロームワードが列０を指摘するときに、
２進入力（００００）と、第１のデータ列と、エラー訂
正したいアドレスとに応答することである。
排他的論理和回路１５２の働きは列アドレス（八〇）の
最下位ビットとシンドロームワード（Ｓｏ）の最下位ビ
ットを比較することである。これと同様に、排他的論理
和回路１５４はＡ、とＳ、の比較を行なう。もし両回路
１５２と１５４が整合している場合には、両回路はＮＯ
Ｒゲート１５８のそれぞれの入力に論理値０を供給する
。これらの条件が満たされ、信号Ｓ４が論理値０（即ち
、パリティビット内にエラーがない）で、ＮＯＲゲート
１５６の出力が０（即ち、シンドロームフードが列０以
外の列を指摘する）であるならば、ＮＯＲゲート１５８
は入力がすべて論理値０となる。この場合ＮＯＲゲート
１５８の出力は論理値１であり、反転イネーブルを可能
にする。これはエラーが存在し、しかもそのエラーはパ
リティビットにはなく、下位アドレス２ビツトにより選
択された４本の列の１つにあることを示す。反転イネー
ブルライン１５９上の論理値が１だと、以下に述べる回
路を使ってエラーの訂正ができる。従来のハミングコー
ド法ではできない、この発明でのレイアウト上の大きな
利点は、この列ラインの選択に必要な回路をシリコン中
に簡単に規則正しく配置できるということである。
最下位ビットとシンドロームワード（Ｓｏ）の最下位ビ
ットを比較することである。これと同様に、排他的論理
和回路１５４はＡ、とＳ、の比較を行なう。もし両回路
１５２と１５４が整合している場合には、両回路はＮＯ
Ｒゲート１５８のそれぞれの入力に論理値０を供給する
。これらの条件が満たされ、信号Ｓ４が論理値０（即ち
、パリティビット内にエラーがない）で、ＮＯＲゲート
１５６の出力が０（即ち、シンドロームフードが列０以
外の列を指摘する）であるならば、ＮＯＲゲート１５８
は入力がすべて論理値０となる。この場合ＮＯＲゲート
１５８の出力は論理値１であり、反転イネーブルを可能
にする。これはエラーが存在し、しかもそのエラーはパ
リティビットにはなく、下位アドレス２ビツトにより選
択された４本の列の１つにあることを示す。反転イネー
ブルライン１５９上の論理値が１だと、以下に述べる回
路を使ってエラーの訂正ができる。従来のハミングコー
ド法ではできない、この発明でのレイアウト上の大きな
利点は、この列ラインの選択に必要な回路をシリコン中
に簡単に規則正しく配置できるということである。
８本から１本を選択する方法や他の選択方法も全く同様
に簡単にできる。
に簡単にできる。
参照番号１６０としてまとめ、選択回路１３０に合わせ
て配置しである回路はシンドロームワードデコードの第
２段である。この場合、ＮＯＲゲート１５８の出力であ
るライン１５９は、４つのＡＮＤゲート１６２の入力の
役割を果たし、シンドロームワードの上位２ビツトによ
り実行されるデコードを実行させる。ライン１５９が論
理値１であるときには、エラーが存在し、しかもそのエ
ラーは選択回路１３５を通過したビット集合の中にある
。シンドロームワードのビットＳ２とＳ３のデコードに
より、４つの回路１７２の中のエラーを含む回路ひとつ
に反転を行なわせることができる。規則正しいレイアウ
トにすることにより、先に記述したのと同じ利点が今の
場合にもあることが図から明らかにわかる。
て配置しである回路はシンドロームワードデコードの第
２段である。この場合、ＮＯＲゲート１５８の出力であ
るライン１５９は、４つのＡＮＤゲート１６２の入力の
役割を果たし、シンドロームワードの上位２ビツトによ
り実行されるデコードを実行させる。ライン１５９が論
理値１であるときには、エラーが存在し、しかもそのエ
ラーは選択回路１３５を通過したビット集合の中にある
。シンドロームワードのビットＳ２とＳ３のデコードに
より、４つの回路１７２の中のエラーを含む回路ひとつ
に反転を行なわせることができる。規則正しいレイアウ
トにすることにより、先に記述したのと同じ利点が今の
場合にもあることが図から明らかにわかる。
シンドロームワードが排他的論理和回路１５２．１５４
等に入る第１グループのビットとＡＮＤゲート１６２Ｋ
入る第２グループのビットにきれいに分割できるときに
特に都合がよい。
等に入る第１グループのビットとＡＮＤゲート１６２Ｋ
入る第２グループのビットにきれいに分割できるときに
特に都合がよい。
回路１７０でエラーの反転ができることは明らかである
。排他的論理和回路１７２は切換式インバータとして、
即ち入力データを反転するかあるいは直接通過させる回
路として働く。制御ライン１６３のうちの１本が論理値
１であるならば、対応する回路１７２はメモリアレイか
らのデータを反転する。
。排他的論理和回路１７２は切換式インバータとして、
即ち入力データを反転するかあるいは直接通過させる回
路として働く。制御ライン１６３のうちの１本が論理値
１であるならば、対応する回路１７２はメモリアレイか
らのデータを反転する。
もしライン１６３が論理値０であれば回路１７２は単に
データを通過させるだけである。
データを通過させるだけである。
エラー訂正を用いるとデータフィールドが大きくなるに
つれレイアウトの点で有利になる。何故なら、パリティ
ピットにより占められるフィールドが相対的に小さくな
るからである。実施されている特別な例について言えば
、データフィールドは６４ビツトの長さがある。従って
、パリティピットは６個あり、それにパリティチェック
ビットが１個加わる。もしハミングコード法を用いると
パリティビット応答用に７ビツトデコーダが６４台、反
転実行用に排他的論理和回路が６４個必要となる。
つれレイアウトの点で有利になる。何故なら、パリティ
ピットにより占められるフィールドが相対的に小さくな
るからである。実施されている特別な例について言えば
、データフィールドは６４ビツトの長さがある。従って
、パリティピットは６個あり、それにパリティチェック
ビットが１個加わる。もしハミングコード法を用いると
パリティビット応答用に７ビツトデコーダが６４台、反
転実行用に排他的論理和回路が６４個必要となる。
ところが本発明の方法によれば、出力を８ビツトとする
と、回路１７０としては排他的論理和回路８個、回路１
６０としては４入力ＡＮＤゲートが８個、回路１５２等
には排他的論理和ゲート３個、回路１５０には５入力Ｎ
ＯＲゲート１５８と６入力ＮＯＲゲート１５６が必要で
ある。レイアウトの点で改良されるということは、この
方面に詳しい人には簡単にわかるはずである。
と、回路１７０としては排他的論理和回路８個、回路１
６０としては４入力ＡＮＤゲートが８個、回路１５２等
には排他的論理和ゲート３個、回路１５０には５入力Ｎ
ＯＲゲート１５８と６入力ＮＯＲゲート１５６が必要で
ある。レイアウトの点で改良されるということは、この
方面に詳しい人には簡単にわかるはずである。
第３図には、第２図で円内にＸの記号で示された排他的
論理和回路が示しである。Ｎ番目の列ライン１８０は、
シンドロームワードのビットのひとつとなる水平ライン
の１本と交差している。排他的論理和回路１８４は左方
から入ってくる信号と垂直ラインから入ってくる信号を
組合せてライン１８２゛に信号を発生し、次の段に送る
。回路１８４は既存のものである。
論理和回路が示しである。Ｎ番目の列ライン１８０は、
シンドロームワードのビットのひとつとなる水平ライン
の１本と交差している。排他的論理和回路１８４は左方
から入ってくる信号と垂直ラインから入ってくる信号を
組合せてライン１８２゛に信号を発生し、次の段に送る
。回路１８４は既存のものである。
図示の実施例では、エラー訂正回路から除外された列に
欠陥があるような回路は捨てるのが望ましいメモリシス
テムとなっている。他のシステムでは得失が異なってく
る。その場合、多数ある追加エラー訂正手段のいずれか
を用いて列り。を別に訂正することになろう。第４図は
簡単な多数決回路２１０である。この回路は入力列り。
欠陥があるような回路は捨てるのが望ましいメモリシス
テムとなっている。他のシステムでは得失が異なってく
る。その場合、多数ある追加エラー訂正手段のいずれか
を用いて列り。を別に訂正することになろう。第４図は
簡単な多数決回路２１０である。この回路は入力列り。
と、Ｄ。
と同じデータでプログラムされた追加列り。°、Ｄｏ”
をもつ。この回路の目的は、３つの入力で投票を行ない
多数を占める側の値を出力することである。
をもつ。この回路の目的は、３つの入力で投票を行ない
多数を占める側の値を出力することである。
入力は３つのＡＮＤ回路２１２内で対に組合される。
入力のうちの任意の２つが論理値１であれば、ＡＮＤ回
路のうちの少なくとも１つは論理値１を出力する。３つ
の入力り。、Ｄｏ”、Ｄｏ”の２つ以上が論理値１であ
れば、ＯＲ回路２１４は論理値１を出力する。従って、
データの真値が論理値１の場合にＯＲ回路２１４の出力
２１５は、多数を占める値と一致する。３つの入力がす
べて論理値０の場合にはＡＮＤゲート２１２、ＯＲゲー
ト２１４の両出力ともに０となる。もし入力１つだけが
間違って論理値１となった場合には、ＡＮＤゲート、Ｏ
Ｒゲートともに出力は論理値０のままであるから出力２
１５は０となる。従って、３つの入力Ｄｏ 、 Ｄｏ’
、Ｄｏ″゛の中にエラーが１つあっても出力は正しい。
路のうちの少なくとも１つは論理値１を出力する。３つ
の入力り。、Ｄｏ”、Ｄｏ”の２つ以上が論理値１であ
れば、ＯＲ回路２１４は論理値１を出力する。従って、
データの真値が論理値１の場合にＯＲ回路２１４の出力
２１５は、多数を占める値と一致する。３つの入力がす
べて論理値０の場合にはＡＮＤゲート２１２、ＯＲゲー
ト２１４の両出力ともに０となる。もし入力１つだけが
間違って論理値１となった場合には、ＡＮＤゲート、Ｏ
Ｒゲートともに出力は論理値０のままであるから出力２
１５は０となる。従って、３つの入力Ｄｏ 、 Ｄｏ’
、Ｄｏ″゛の中にエラーが１つあっても出力は正しい。
この分野に詳しい人は、第４図の方式と等価な実施例を
容易に作ることができるはずである。
容易に作ることができるはずである。
発明の詳細
な説明したように、本発明のエラー訂正集積回路を用い
ると、ハミングコード法を用いてエラー訂正を行なう場
合に比べてデコード手段が簡単になる。その結果回路の
レイアウトが改良され、訂正信号のルーチングが容易に
できる。
ると、ハミングコード法を用いてエラー訂正を行なう場
合に比べてデコード手段が簡単になる。その結果回路の
レイアウトが改良され、訂正信号のルーチングが容易に
できる。
以上から明らかなように、本発明によれば、データが、
Ｋ個のパリティビットが付属しているＭデータビットの
論理フィールドに記憶されアクセスできると共に、デー
タがＮ （Ｎ＜Ｍ）個の端子から出力されるメモリに適
用されるエラー訂正回路が提供される。それには、更に
、１組のエラー反転回路がデータビットの１つの部分集
合に付属している。
Ｋ個のパリティビットが付属しているＭデータビットの
論理フィールドに記憶されアクセスできると共に、デー
タがＮ （Ｎ＜Ｍ）個の端子から出力されるメモリに適
用されるエラー訂正回路が提供される。それには、更に
、１組のエラー反転回路がデータビットの１つの部分集
合に付属している。
かかる本発明の１つの特徴は、データビット記憶部とパ
リティビット記憶部とを空間的に配置していることであ
る。従って、データビットは一緒に配置され、パリティ
ビットはデータビットから離れて配置される。
リティビット記憶部とを空間的に配置していることであ
る。従って、データビットは一緒に配置され、パリティ
ビットはデータビットから離れて配置される。
本発明のもう１つの特徴は、データフィールド内の単一
のエラーを訂正するために簡単化したデコード構造を使
用していることである。そこでは、複数のエラー反転回
路の各々が、論理フィールドの一個のデータビット部分
集合の中の選択した１つのデータビットに応答すると共
に、シンドロームワードの中の選択された１つのビット
集合から形成されたポインタ信号に応答する。
のエラーを訂正するために簡単化したデコード構造を使
用していることである。そこでは、複数のエラー反転回
路の各々が、論理フィールドの一個のデータビット部分
集合の中の選択した１つのデータビットに応答すると共
に、シンドロームワードの中の選択された１つのビット
集合から形成されたポインタ信号に応答する。
本発明の更にもう１つの特徴は、エラーが論理フィール
ド内に存在するがデータビットの選択した部分集合には
含まれていないときには、エラー訂正を禁止するエラー
禁止信号の使用である。
ド内に存在するがデータビットの選択した部分集合には
含まれていないときには、エラー訂正を禁止するエラー
禁止信号の使用である。
更に、本発明の１つの特徴は、論理データフィールドの
各エレメントが、エラーロケーションを直接指示し、ま
た予め選択した２進アドレスと等しいときは無エラー信
号としても機能するシンドロームワードと共に連続２進
アドレスを持っていることである。
各エレメントが、エラーロケーションを直接指示し、ま
た予め選択した２進アドレスと等しいときは無エラー信
号としても機能するシンドロームワードと共に連続２進
アドレスを持っていることである。
また、本発明では、エラー訂正回路は、データビットの
論理的配置（更に、好ましい実施例では物理的配置）を
−緒にまとめ、パリティビットの論理的配置（更に、好
ましい実施例では物理的配置）を−緒にまとめ、データ
ビットとパリティビットとが互に混入しないようにして
いる。
論理的配置（更に、好ましい実施例では物理的配置）を
−緒にまとめ、パリティビットの論理的配置（更に、好
ましい実施例では物理的配置）を−緒にまとめ、データ
ビットとパリティビットとが互に混入しないようにして
いる。
上記した本発明の特徴の１つである、データフィールド
の単一のエラーを訂正する簡単化したデユード構造は、
メモリアレイの選択した１群の複数の列からのデータを
各々表わしている複数の出力、例えば８つの出力を有す
る回路に適用される。
の単一のエラーを訂正する簡単化したデユード構造は、
メモリアレイの選択した１群の複数の列からのデータを
各々表わしている複数の出力、例えば８つの出力を有す
る回路に適用される。
この場合、シンドロームワード（すなわちエラー訂正ポ
インタ）は、訂正すべき出力を選択する１つのビット集
合と、その出力の中の訂正すべき列を選択するもう１つ
のビット集合とに分けられる。
インタ）は、訂正すべき出力を選択する１つのビット集
合と、その出力の中の訂正すべき列を選択するもう１つ
のビット集合とに分けられる。
なお、ハミングコードエラー訂正回路は、そのような分
割をしていないことに注意されたい。
割をしていないことに注意されたい。
第１図は、データ集合の例に対するデコード方法を図解
する図であり、 第２図はこの発明による実施例の回路全体を表わす図で
あり、 第３図は第２図の回路の部分回路の一実施例の図であり
、 第４図は列１つの訂正に用いられる回路の図である。 （主な参照番号） １１０・・データライン、 １１５・・排他的論理和回路、 １２０・・パリティライン、 １３０・・選択回路、 １５０・・初段デコード回路、 １５１・・シンドロームワード、 １６０・・第２段デコード回路、 １７０・・エラー反転回路、 ２１２・ ・ＡＮＤゲート、 ２１４・・ＯＲゲート 特許出願人 トムソン コンポーネンッーモステック
コーポレーション
する図であり、 第２図はこの発明による実施例の回路全体を表わす図で
あり、 第３図は第２図の回路の部分回路の一実施例の図であり
、 第４図は列１つの訂正に用いられる回路の図である。 （主な参照番号） １１０・・データライン、 １１５・・排他的論理和回路、 １２０・・パリティライン、 １３０・・選択回路、 １５０・・初段デコード回路、 １５１・・シンドロームワード、 １６０・・第２段デコード回路、 １７０・・エラー反転回路、 ２１２・ ・ＡＮＤゲート、 ２１４・・ＯＲゲート 特許出願人 トムソン コンポーネンッーモステック
コーポレーション
Claims (12)
- （１）集積回路の第１の区域に配置されたデータライン
集合上のＭ個のデータ信号により伝送されるデータフィ
ールド内のエラー１個までを訂正するエラー訂正集積回
路において、上記データライン集合のおのおのは該デー
タライン集合内でのデータラインの位置を示す連続２進
データアドレスをもち、 上記集積回路はさらに、入力データ信号集合からあらか
じめ決められた方法で形成される、不等式２＾Ｋ≧Ｍ＋
Ｋ＋１を満たす最小の整数Ｋに基づくＫ個のパリティ信
号の集合を伝送するパリティライン集合と、 上記パリティ信号集合と上記データ信号をあらかじめ決
められた方法で組合せてＫ−１ビットの２進シンドロー
ムワードを発生するパリティ手段と、 上記シンドロームワードの内容によって指定される２進
エラーアドレスの位置のデータ信号を１個訂正する手段
とを備えることを特徴とする集積回路。 - （２）上記シンドロームワードが、長さＭ以下の２進デ
ータアドレスに等しいことを特徴とする特許請求の範囲
第１項に記載の集積回路。 - （３）上記データ信号訂正手段が、上記２進データアド
レスのうちのあらかじめ決められた１つの２進データア
ドレスに応答してエラー訂正操作を禁止することを特徴
とする特許請求範囲第２項に記載の集積回路。 - （４）上記パリティ手段が上記Ｋ個のパリティ信号を組
合せて、該Ｋ個のパリティ信号のパリティを示すパリテ
ィチェックビットを形成することを特徴とする特許請求
範囲第１項に記載の集積回路。 - （５）上記シンドロームワードから選択した隣接ビット
から成る第１の部分集合と上記データフィールドの部分
集合を定めるフィールド同定ビットの対部分集合とを比
較し、その結果エラー訂正イネーブル信号を発生する第
１のシンドロームデコード手段をさらに備えていること
を特徴とする特許請求範囲第２項に記載の集積回路。 - （６）上記第１のシンドロームデコード手段が、上記パ
リティチェックビットが上記パリティ信号にエラーを含
んでいることを示しているときに、該パリティチェック
ビットと他の信号とをさらに組合せてエラー訂正を禁止
することを特徴とする特許請求範囲第５項に記載の集積
回路。 - （７）上記シンドロームワードから選択した隣接ビット
から成る第２の部分集合のデコードを実行し、該第２の
部分集合と上記エラー訂正イネーブル信号を組合せ、デ
ータ反転回路の集合のうちの選択された１つの回路を制
御する第２のシンドロームデコード手段をさらに備えて
いることを特徴とする特許請求の範囲第５項に記載の集
積回路。 - （８）集積回路の第１の区域に配置されたデータライン
集合上のＭ個のデータ信号により伝送されるデータフィ
ールド内のエラー１個までを訂正するエラー訂正集積回
路において、上記データライン集合のおのおのは該デー
タライン集合内でのデータラインの位置を示す連続２進
データアドレスをもち、 上記集積回路はさらに、入力データ信号集合からあらか
じめ決められた方法で形成される、不等式２＾Ｋ≧Ｍ＋
Ｋ＋１を満たす最小の整数Ｋに基づくＫ個のパリティ信
号の集合を伝送するパリティライン集合と、 上記パリティ信号集合と上記データ信号をあらかじめ決
められた方法で組合せて上記パリティ信号にのみ依存す
る２進シンドロームワードとパリティチェックビットと
を発生するパリティ手段と、上記シンドロームワードの
内容によって指定される２進エラーアドレスの位置のデ
ータ信号を１個訂正する手段とを備えることを特徴とす
る集積回路。 - （９）上記データ信号を１個訂正する手段が、上記パリ
ティチェックビットを入力として取込み、該パリティチ
ェックビットのあらかじめ決められた状態に応答してエ
ラー訂正を禁止し、上記データフィールド内のエラーの
みが禁止なしに訂正されうることを特徴とする特許請求
第８項に記載の集積回路。 - （１０）集積回路の第１の区域に配置されたデータライ
ン集合上のＭ個のデータ信号により伝送されるデータフ
ィールド内のエラー１個までを訂正するエラー訂正集積
回路において、上記データライン集合のおのおのは該デ
ータライン集合内でのデータラインの位置を示す連続２
進データアドレスをもち、 上記集積回路はさらに、入力データ信号集合からあらか
じめ決められた方法で形成される、不等式２＾Ｋ≧Ｍ＋
Ｋ＋１を満たす最小の整数Ｋに基づくＫ個のパリティ信
号の集合を伝送するパリティライン集合で該パリティラ
イン集合が第２の区域内に配置され、上記パリティライ
ンとデータラインが互いに交わるパリティライン集合と
、 上記パリティ信号集合と上記データ信号をあらかじめ決
められた方法で組合せて、２進シンドロームワードを発
生するパリティ手段で、該パリティ手段内では該データ
信号を２のベキで分類することにより中間データパリテ
ィ信号選択集合が形成され、該中間データパリティ信号
選択集合が対パリティ信号と組合わされて上記２進シン
ドロームワードのビットを形成するパリティ手段と、上
記シンドロームワードの内容によって指定される２進エ
ラーアドレスの位置のデータ信号を１個訂正する手段と
を備えることを特徴とする集積回路。 - （１１）上記中間データパリティ信号選択集合とシンド
ロームワードのそれぞれがＫ−１個の要素をもち、該シ
ンドロームワードがデータとパリティ信号の両方でエラ
ーを指摘するには不充分なビットしかもたないことを特
徴とする特許請求範囲第１０項に記載の集積回路。 - （１２）Ｍ＝２＾Ｋ＾−＾１で、上記シンドロームワー
ドが上記データフィールド内でのみエラーを指摘するこ
とを特徴とする特許請求の範囲第１項に記載の集積回路
。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/686,333 US4649540A (en) | 1984-12-26 | 1984-12-26 | Error-correcting circuit having a reduced syndrome word |
| US686333 | 1984-12-26 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61221834A true JPS61221834A (ja) | 1986-10-02 |
| JP2539343B2 JP2539343B2 (ja) | 1996-10-02 |
Family
ID=24755879
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60299604A Expired - Fee Related JP2539343B2 (ja) | 1984-12-26 | 1985-12-26 | 簡単化されたシンドロ−ムワ−ドをもつエラ−訂正回路及び訂正方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4649540A (ja) |
| EP (1) | EP0186588B1 (ja) |
| JP (1) | JP2539343B2 (ja) |
| KR (1) | KR950003518B1 (ja) |
| DE (1) | DE3587190T2 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62120670A (ja) * | 1985-11-20 | 1987-06-01 | Sony Corp | デ−タの誤り訂正方法 |
| US5003539A (en) * | 1986-04-11 | 1991-03-26 | Ampex Corporation | Apparatus and method for encoding and decoding attribute data into error checking symbols of main data |
| JPS63503016A (ja) * | 1986-04-11 | 1988-11-02 | アムペツクス コーポレーシヨン | 主データの誤差チエツク記号に属性データを符号化及び復号化するための装置及び方法 |
| US4763330A (en) * | 1986-05-06 | 1988-08-09 | Mita Industrial Co., Ltd. | Syndrome calculating apparatus |
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