SU922868A1

SU922868A1 - Постоянное запоминающее устройство 1

Info

Publication number: SU922868A1
Application number: SU802890851A
Authority: SU
Inventors: Valerij K Konopelko
Original assignee: Mi Radiotekh Inst
Priority date: 1980-03-07
Filing date: 1980-03-07
Publication date: 1982-04-23

Description

Изобретение относится к вычислительной технике и может быть использовано при изготовлении больших интегральных схем программируемых постоянных запоминающих устройств (ППЗУ).

Известно ППЗУ, содержащее матрицу элементов памяти, дешифраторы адреса слова и разряда, селектор, вентили считывания, усилители считывания. В этих устройствах элементы памяти матрицы соединены с разрядными шинами плавкими перемычками или р-η переходами, которые разрушаются при записи информации в соответствии с кодом, . подлежащим хранению в ППЗУ. До занесения программируемого кода в матрицу в информационном поле содержатся толь· ко единицы. Работоспособность ППЗУ нарушается при наличии "дефектного нуля" в информационном поле матрицы, когда никаким способом не удается записать на место дефектного элемента единицу. Эти устройства обеспечи2

вают обращение к любому одному элементу памяти матрицы 1 .·

Наиболее близким техническим решением к изобретению является постоян⁵ ное запоминающее устройство, содержащее дешифратор адреса слова, соединенный, с адресными шинами матрицы элементов памяти, селектор, первые и вторые входы которого соединены соответствен¹⁰ но с выходами дешифратора адреса разряда и с разрядными шинами матрицы элементов памяти, а выход - с первым входом сумматора по модулю два, второй вход которого соединен с выходом

¹⁵ блока исправления ошибок, выход сумматора по модулю два подключен к первому входу вентиля считывания, вторым входом соединенного с шиной сигнала разрешения считывания, выход вентиля

²⁰ считывания соединен с входом усили- . теля считывания, первые, второй, третий и четвертые входы блока исправления ошибок соединены соответственно

922868

лектора соединен с первым входом сумматора 9 по модулю два, второй вход которого подключен к выходу 10 блока 11 исправления ошибок. Первые 12, второй 13 и третий 14 входы блока исправления ошибок подключены соответственно к первым, второму и третьему выходам элементов 15 памяти (дополнительных). Четвертые 16 и пятые 17 входы блока исправления ошибок соединены соответственно с входами дешифраторов адреса разряда и слова. Выход 18 сумматора по модулю два соединен с первым входом вентиля 19 считывания, второй вход которого подключен к шине 20 разрешения считывания и управляющим входам других элементов 15 памяти. Выход вентиля считывания соединен с входом усилителя 21 считывания. , Выход 22 усилителя считывания является выходом устройства.

Блок 11 исправления ошибок для осуществления исправления двух'дефект·, ных элементов 3 памяти в матричном накопителе и элементах 15 памяти содержит сумматоры 23 по модулю два, первый 24 и второй 25 элементы ИЛИНЕ, элементы И 26 и ИЛИ 27.

Устройство в режиме исправления двух дефектных элементов памяти в матрице работает следующим образом.

При записи информации (при изготовлении) в к элементы 3 памяти матричного накопителя и в элементы 15 памяти заносится информация для хранения следующим образом.

В матрицу записывается слово

Ч = ΰ + с (и, ύ),

где и = (и и ^,... ,и 0,...0) слово длины η — первые к = и—г символов представляет собой программируемую в матричный накопитель информацию и, а последние г - символов - нули (г = 1о§ (к + 2)). С (υ, ά) - одна из строк матрицы С_г, -которая используется при записи информации и имеет следующий вид.

с первыми, вторым, третьим выходами дополнительных элементов памяти и входами дешифратора адреса разряда(2].

Однако это устройство-требует’ большого числа элементов памяти из-за ₅коррекции'"дефектных нулей" в каждом слове матрицы. Коррекция "дефектных нулей" в каждом слове матрицы является неоправданной из-за малой вероятности поражения всех строк матрицы ю дефектами.

Цель изобретения - упрощение устройства.

Поставленная цель достигается тем, что в постоянном запоминающем устрой-,5 стве, содержащем дешифратор адреса слова, выходы которого соединены с управляющими входами одних из элементов памяти матричного накопителя, выходы одних из элементов памяти мат- д» ричного накопителя соединены с одними из входов селектора, другие входы которого подключены к выходам дешифратора адреса разряда, выход селектора соединен с первым входом сумма- ?5 тора по модулю два, второй вход которого соединен с выходом блока направления ошибок, выход сумматора по модулю два подключен к первому входу вентиля считывания, второй вход кото-30 рого подкпючен к шине разрешения считывания, выход вентиля считывания соединен с входом усилителя считывания, выходы других элементов памяти матричного накопителя соединены соот- ₃₅ветственно с первым, вторым, третьим и четвертым входами блока исправления ошибок, пятый и шестой входы которого подключены к выходам дешифратора адреса разряда, управляющие входы других_|0элементов памяти матричного накопителя подключены к шине разрешения считывания, а седьмой и восьмой входы блока исправления ошибок соединены с соответствующими входами дешифратора адреса слова.

На фиг. 1 представлена блок-схема постоянного запоминающего устройства; на фиг. 2 и 3 ^- схемы выполнения блока исправления ошибок.

Постоянное запоминающее устройство содержит дешифратор 1 адреса слова, адресные шины 2 элементов 3 памяти матричного накопителя, разрядные шины 4 которого соединены с одними из ⁵⁵входов селектора 5, другие входы которого подключены к выходам 6 дешифратора 7 адреса разряда, выход 8 се45

50

100000	0 0 0'
010000	0 1 0
001000	0 0 1		1 А Ί
000100	1 1 0
000010	1 0 1	11	... 1 00..0
000001	0 1 1	11	...1 11..1
111111	0 0 0
111111	111.

5 922868 6

где 1 - единичная матрица, А - матрица, содержащая двоичные числа, за исключением чисел 00... Ои 11 .. 1, к = 6, г = 5, и = 9.

Матрица Сг обладает тем свойством, 5 что в подматрице из любых двух ее столбцов содержится каждая строка из 2* различных строк длины Ц = 2 (ц кратность дефекта), т. е. всегда содержится комбинация вида 00, 01, Ю

10, 11.

Нужная строка С (и, ά) определяется следующим образом. Составляется подматрица С (с размером η х 2) матрицы С^. Ϊ-й столбец матрицы Сяв- 15 ляется столбцом С номером, равным номеру ί-й слева дефектной позиции. Определяется ш- матрица - строка с двумя элементами, ί - элемент соответствует ΐ - слева дефектной позиции 20 и равен нулю, если эта позиция в и и состояние дефектного разряда ά совпадают и равен единице в противном случае. Затем находится номер строки подматрицы С^, например при подсчете 25 строк сверху, где ω- матрица строка покрывает (совпадает) одну любую из строк подматрицы С^. Номер этой строки в подматрице соответствует номеру строки в матрице С^, которая и зо задает функцию С (и, ά) согласования записываемой в матрицу информации с данными дефектами.

Пример 1. Пусть в матричном накопителе элементов памяти имеется один неисправный элемент (в к-разрядах), который находится в нулевом состоянии, а все остальные разряды в единичном состоянии. Пусть неисправным разрядом будет второй слева ₄₀разряд (считаем, что матрица элементов памяти растянута в цепочку длиной к разрядов), и его состояние не совпадает с программируемой в элемент информацией, т. е. мы никаким образом ₄₅в этот разряд не можем занести единичный символ. Тогда

0

1

0

0 , 0

1

и>= [13.

50

55

Видно, что покрывает (совпадает ) во 2-й, 7-й, 3-й строках. Любую из этих строк в С с можно использовать в качестве функции С (и, <1) согласования программируемой в матрицу информации с состоянием дефекта, при этом в первых дополнительных разрядах слова будет храниться код адреса стро ки С 2»

Пример 2. Пусть в матрице элементов памяти имеется два неисправ ных элемента (находятся в нулевом состоянии), один из которых находится в матрице элементов 3 памяти (1 разряд), а второй - в первом элементе 15 памяти (в дополнительном разряде). Пусть программируемая информация в матрицу имеет вид и = 10 . 1011. Тогда и = (1 0 1 0 1 1 000).

0 0 о о 0 1 0 1 о о 1 о

ω= [10) ;

Отсюда видно, что и; покрывает (совпадает) в 7~й строке и С^. В матрицу Программируется слово Ч = (10101 1 000) +(111111 000)= 010 100 ООО, т. е. программируемая информация совпадает с состоянием дефектных разрядов, а в г — элементах 15 памяти хранится код, покрывающий строки из С^.

В режиме считывания в соответствии с кодом адреса опрашиваемого разряда происходит возбуждение шин 2 и 4 дешифраторов 1 и 7- При этом на выходе 8 селектора 5 выделяется информация, хранимая в этом разряде элементов памяти 3 матричного накопителя, а на выходе 10 блока 11 исправления ошибок информация', соответствующая данному разряду из строки матрицы С.<±, определяемой ло коду адреса, снимаемого с выходов 12 Г — элементов 15 памяти. Тогда, если в разрядах 12 и 13 записаны числа 00 .. 0, 1 1..1, то на выходе 10 элемента ИЛИ 27 блока 11 исправления ошибок всегда имеется единичный сигнал, так как эти комбинации всегда выделяются или элемен1

7 922868

том ИЛИ-НЕ 24, или элементом И 26 независимо от опрашиваемого разряда.

В этом случае сигналы, снимаемые с выхода 8 селектора 5,инвертируются на противоположные на сумматоре 9 5

по модулю два и через вентиль 19 считывания, усилитель 21 считывания поступают на выход 22 устройства. Сигналы на выходе 22 устройства считываются правильными, так как инвертирова- »о ние производится дважды при записи (при изготовлении) и при считывании (при эксплуатации). Для исправных элементов памяти эти инвертирования не изменяют правильного выходного сигна- 55 ла. Для дефектных элементов памяти инвертирование информации при записи позволяет согласовать состояние дефектного разряда с программируемой информацией, а инвертирование при счи^о тывании-восстановитъ правильно сигналы с дефектных позиций. (Для примера 2, считываемое слово на выходе 8 селектора 5 имеет вид Ч = 010100, ООО, слово на выходе 10 блока 11 исправле- 25 ния ошибок с (и, с1) = 1 1 1 11 1 000, а на выходе 22 устройства и = 101011, т. е. соответствует информации подлежащей хранению).

Если с выходов 12 элементов 15 па-30 мяти снимаются числа, отличные от 00.

0. 11..1, то инвертированию при считывании (как и при записи) подвергается только один разряд, код адреса которого совпадает с кодом адреса, снимаемый с выходов 12 элементов 15 памяти, (проверка на совпадение осуществляется на сумматорах 23 по модулю два и элементе ИЛИ-НЕ 25 блока 11 исправления ошибок). Код адреса элемента памяти формируется из двух

адресов: кодов адреса разряда и слова.

Блок исправления ошибок для осуществления исправления трех дефектных элементов памяти в матрицу 3 содержит 45 первые 28, вторые 29, третий 30 и четвертый сумматоры по модулю два, элементы ИЛИ-НЕ 32 и И;НЕ 33.

Устройство в режиме исправления трех дефектных элементов памяти в матрице работает следующим образом: при записи информации.(при изготовлении) в к элементы 3 памяти матрицы и в г элементы 15 памяти заносится информация, как и при исправлении двух де фектных элементов памяти. Однако при нахождении функции согласования с (и, 8.) используется матрица С^, име35

<0

55

ющая следующий вид

10 0 0	0 0	0 1 '		0 , '
0 10 0	1 0	0 1		0 1
0 0 10	0 1	0 1	1 А
0 0 0 1	1 1	0 1		0 1
10 0 0	1 1	1 0		1 0
0 10 0	0 1	1 0		1 0
0 0 10	1 0	1 0	1 А
0 0 0 1	0 0	1 0		1 0
0 111	0 0	0 0		0 0
10 11	1 0	0 0		0 0
110 1	0 1	0 0	Та
1110	1 1	0 0		о θ
0 111	1 1	1 1		1 1
10 11	0 1	1 1		1 1
110 1	1 0	1 1	1 А	• .
1110	0 0	1 1		1 1
				1

где 1 - единичная матрица, 1 - матрица инверсная к единичной матрице 1,

А - матрица размером (г-2) х к, все строки которой различны, А - матрица инверсная к матрице А, к = 4, г = 4, и = 8. Матрица С3 обладает тем свойством, что в подматрице из любых трех ее столбцов содержится каждая строка из 2^.различных строк длины О = 5 (ц — кратность дефекта), т. е. всегда содержатся комбинации вида:

000, 001, 010, 100, 110, 101, 011,

111.

Для маркировки строк матрицы С3 выбираются г = Еод к + 2 разрядные двоичные числа, которые и являются дополнительными разрядами.

Работа устройства в режиме считывания при коррекции трех дефектных элементов памяти отличается от вышеописанной тем, что с выхода 13 элемента 15 памяти снимается нулевой или единичный сигнал, благодаря чему на выходе первых сумматоров 28 по модулю два формируются числа из матрицы А. Тогда, в том случае, если сигналы, снимаемые с второго 13 и третьего 14 элементов 15 памяти не совпадают_к то на выходе элемента И-НЕ 33 будет нулевой сигнал, а на выходе элемента ИЛИНЕ 32 (а следовательно, и на выходе четвертого сумматора 31) будут формироваться сигналы, соответствующие инверсии единичной матрицы. При этом аналогичным образом, как и при исправлении двух дефектных элементов памяти в слове, непосредственная проверка показывает правильность хранения информации в устройстве.

9 322

Таким образом, предлагаемое устройство выполняет те же функции, что и известное, но требует для своей реализации меньшего числа дополнительных элементов памяти. Например, при 5 емкости к = 4096 для коррекции двух и трех дефектных элементов памяти необходимо соответственно 7 х 64 = 448 и 8 х 64 = 512 дополнительных элементов памяти при организации матрицы 10 64 х 64. Тогда как в предлагаемом устройстве необходимо только 14 и 16 дополнительных элементов памяти соответственно.

15

<

Claims

Формула изобретения

Постоянное запоминающее устройство. содержащее дешифратор адреса ело- 20 ва, выходы которого соединены с управляющими входами одних из элементов памяти матричного накопителя,выходы одних из элементов памяти матричного накопителя соединены с одними из 25 входов селектора, другие входы которого подключены к выходам дешифратора адреса разряда, выход селектора соединен с первым входом сумматора по модулю два, второй

868 10 вход которого соединен с выходом блока исправления ошибок, выход сумматора по модулю два подключен к первому входу вентиля считывания, второй вход которого подключен к шине разрешения считывания, выход вентиля считывания соединен с входом усилителя считывания, выходы других элементов памяти матричного накопителя соединены соответственно с первым, вторым, третьим и четвертым входами блока исправления ошибок, пятый и шестой входы которого подключены к выходам дешифратора адре са разряда, отличающееся тем, что, с целью упрощения устройства, управляющие входы других элементов памяти матричного накопителя подключены к шине разрешения считывания, седьмой и восьмой входы блока исправления ошибок соединены с соответствующими входами дешифратора адреса слова.