JP2776839B2 - 半導体メモリ - Google Patents

半導体メモリ

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JP2776839B2
JP2776839B2 JP63209594A JP20959488A JP2776839B2 JP 2776839 B2 JP2776839 B2 JP 2776839B2 JP 63209594 A JP63209594 A JP 63209594A JP 20959488 A JP20959488 A JP 20959488A JP 2776839 B2 JP2776839 B2 JP 2776839B2
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Description

【発明の詳細な説明】 発明の背景、従来技術 本発明は、メモリセルの行および列のメモリマトリッ
クスを有し、１行当りデータ情報と誤り防護冗長情報と
を記憶する半導体メモリであって、この半導体メモリ
は、メモリマトリックスの列出力が供給されて各アクセ
ス列に対し１つの記号を受けるオンチップの誤り訂正装
置と、この誤り訂正装置の出力信号が供給されこれらの
出力信号を他の使用に供する第１の列選択手段とを具え
るようにした当該半導体メモリに関するのである。
この種類の半導体メモリは米国特許第4,604,749号明
細書に開示されている。この既知のメモリは読出専用メ
モリ（ROM）である。このメモリは第１の列選択手段に
加えてメモリマトリックスと誤り訂正装置との間に接続
された第２の列選択手段をも有している。これらの第２
の列選択手段は比較的少数の列を選択する為、比較的短
い符号ワードが誤り訂正装置に与えられる。ここに、
“列”および“行”は本明細書全体に亘って交替しうる
こと明らかである。ここに記載した符号は、38符号ビッ
トと32データビットと、これらのビットに亘る３の最小
距離とを有するいわゆるショート（38,32,3）ハミング
符号である。従って、6/32＝19％の冗長度を用いて32デ
ータビットで１つのビット誤りを訂正しうる。第１の列
選択手段は各32ビットワードから１つのバイト（８ビッ
ト）を選択し、このバイトを出力端子に生ぜしめる。こ
の符号の効率は比較的低い。効率を改善するにはより一
層長いワードを必要とするも、インプリメンテーション
（実施）は38ビット符号ワードに対して既に複雑になっ
ている。一方、このインプリメンテーションでは集積回
路上の表面積を比較的大きくする必要があり、他方複号
に要する時間が比較的長く、従ってメモリ動作が遅くな
る。更に前記の米国特許明細書に記載されたメモリの構
成はランダムアクセスメモリ（RAM）に適していない。
発明の要約 本発明の第１の目的は、特に、誤り防護度合が所望の
信頼性に適合でき、効率を所望に応じ既知のメモリの効
率よりも高くし、生じる遅延は数個のゲートの遅延時間
にしか達せず、セットアップが種々の分野に適している
改善した半導体メモリを提供せんとするにある。
本発明の第２の目的は、動作中に生じる偶発的な誤り
や、製造中或いは後の段階で生じる永久的な誤りであっ
て、形態が定まっておらず所定の列に集中するおそれの
ある誤りを、選択した訂正能力により訂正し、従って設
定した半導体メモリの動作品質を保つことができるよう
にするか、或いは誤りを含む半導体メモリが環境に対し
て誤りのないメモリとして動作でき、製造処理の歩留り
を高めるか或いは回路当りの価格を低減せしめうるよう
にすることにある。
本発明は、メモリセルの行および列のメモリマトリッ
クスを有し、１行当りデータ情報と誤り防護冗長情報と
を記憶する半導体メモリであって、この半導体メモリ
は、メモリマトリクスの列出力が供給されて各アクセス
列に対し１つの記号を受けるオンチップの誤り訂正装置
と、この誤り訂正装置の出力信号が供給されこれらの出
力信号を他の使用に供する第１の列選択手段とを具える
ようにした当該半導体メモリにおいて、前記のメモリマ
トリックスは行方向で順次の少なくとも２つのパターン
を有し、各パターンはｎ個の列を有しており、前記の誤
り訂正装置は前記のメモリマトリックスの列出力端子に
接続され、１つの前記のパターン内で冗長情報がこのパ
ターンの所定の固定の一部（ｎ−ｋ）/nを占め、ｎ＞ｋ
とした（n,k）空間畳込み符号に応じてこの誤り訂正装
置が動作するために、この誤り訂正装置は完全な各パタ
ーンに対し以下の４つの機能段、すなわち a. メモリセルから受けた情報からプレシンドローム
（am）および少なくとも１つの補助シンドローム記号を
形成する入力段、 b. 第１方向での隣接パターンが存在する場合にはこの
隣接パターンから少なくとも１つの補助シンドローム記
号（bm）を受け、ローカルプレシンドロームによりロー
カルシンドロームを形成する第２段、 c. 前記のローカルシンドロームと、第２の方向での隣
接パターンが存在する場合にはこの隣接パターンの少な
くとも１つのシンドローム記号とから、前記の第１の列
選択手段に供給すべき各情報信号に対する変更信号を形
成する合成段および d. それぞれの変更信号による制御の下で情報信号を変
更する変更段 を具えていることを特徴とする。
上述したところでは、記号は符号に亘って均一の標準
長、例えば1,2,4,8ビットのビット群であるが、他の長
さも同様に適用しうる。あらゆる計算は適切なガロア体
で行なう。本発明の範囲内では、１列に１行当り１つの
記号を記憶でき、従ってワード列は、１ビットの記号に
制御される標準のメモリ技術によるよりも広い意味を有
しうる。技術レベルでは本発明を通常のビット組織化記
憶と相違せしめる必要がなく、本発明では複数のビット
記憶位置が単一記号の列の一部を構成するだけである。
符号は記号のレベルに関し組織的にしたり非組織的に
したりすることができる。組織符号は復号するのを容易
とし、非組織符号は拘束長を時には短くし、従って訂正
容量を大きくする。
空間畳込み符号とは、生成多項式の遅延演算子Ｄが記
号セルの時間的な遅延を与えるものではなく、１つのパ
ターンに亘る記号セルの空間的なシフトを与えるように
した畳込み符号を意味するものである。これらのパター
ンは有限の連続列に配置しうる。この場合、完全な第１
パターンには第１方向でいかなる隣接パターンも先行し
ない。この場合完全な最後のパターンには第２方向で１
つ以上の一連の不完全なパターンが続くか或いは第１パ
ターンに１つ以上の不完全なパターンが先行する。これ
らのパターンは擬似の無限連続列にも配置しうる。この
場合、完全な第１パターンには第２方向での最終パター
ンが第１方向で先行し、信号に対する必要な巡回が得ら
れる。この場合、不完全なパターンを設ける必要がな
い、或いはまた、第１および第２方向の双方またはいず
れか一方で１つ以上の不完全な最終パターンが存在する
ような組合せを行い、信号の所定の巡回が得られるよう
にすることもできる。
パターンは列の概念上の群である。原理的にはこれら
の群をインタリーブされるように配置しうる。この配置
は第２の列選択手段により実現しうる。この構成はしば
しば、例えば“バースト誤り”が生じる場合に有利なも
のとなる。これらのバースト誤りは、いわゆるピンホー
ルの影響が２つの（或いはそれよりも多い）隣接の列に
またがって延在するおそれがある場合に生じうる。他の
利点は、接続ラインを短くできたり、必要とする表面積
を小さくできたり、遅延時間を短くできたりすることで
ある。
本発明は特に極めて大型の半導体メモリ、例えば1Mビ
ット／チップに用いることができる。それぞれのパター
ンによれば、畳込み符号の理論から既知の言葉である拘
束長当り少なくとも１つの記号誤りを訂正しうる。これ
に対して前記の米国特許明細書に記載された半導体メモ
リはブロック符号を用いている。一連のパターンの終端
部ではほんのわずかな追加の冗長度が必要となるだけで
ある。符号はビットレベルで組織的にすることができ、
このようにすると誤り訂正装置が簡単となる。符号はま
たビットレベルで非組織的にすることもできる。この場
合訂正後にマトリックス反転（このこと自体は既知であ
る）を行なう必要がある。非組織符号の利点はしばし
ば、拘束長が短くなり、従って訂正能力が事実上増大す
るということである。幾つかの手段を講じれば、本発明
をランダムアクセスメモリ（RAM）に対しても用いるこ
とができ、或いはリフレッシュ（新たな）組織化を達成
する為のダイナミックRAMメモリに対しても用いること
ができる。更に、これより達成される誤り防護を、置換
として作用しうるセルの冗長別によりメモリセルの不完
全な行に対する防護と極めて良好に組合せることができ
る。原理的には、本発明による符号効率を既知のメモリ
の符号効率よりも高めたり低めたりすることができる。
第２の列選択手段はメモリマトリックスと誤り訂正装
置との間に接続するのが好ましい。このような第２の列
選択手段は既知であるが、本発明により割合（proporti
oning）は通常完全に異なる。1Mビットの場合には、102
4個のデータ列（32ビットの32ワード）がある。この場
合既知のメモリは例えば全体で32×38＝1216個の列を有
する。この場合第２の列選択手段の選択係数は32に等し
く、第１の列選択手段の選択係数は４となる。本発明に
よれば、（9,8）巡回符号の場合に例えば128×９＝1152
個の列がある。この場合、第２の列選択手段の選択係数
は例えば４となる。すなわち、順次の４つの列（4p,4p
＋1,4p＋2,4p＋３）（ここにｐ＝0,1,2,・・・）当り列
4p＋ｑが選択される。ここにｑはｐに依存せず、0,1,2,
3として選択しうる。選択係数は例えば32となる。割合
も異なること明らかである。
本発明は上述した種類の半導体メモリを有する集積回
路にも関するものである。このような集積回路は例えば
すべてに或いは部分的に誤り訂正装置が設けられた数個
の半導体メモリを有しうる。或いはまた、他のサブシス
テム、例えば演算論理装置、入出力サブシステム、相互
接続バスシステム、メモリマネージメントユニット、そ
の他のものを設けることができる。
図面につき本発明を説明する。
本発明を、特に単一ビット記号を有する組織符号であ
る（n,n−１）符号に関して詳細に説明する。他の畳込
み符号も特に直列ラインに沿うデータ通信に対し用いる
ものとして知られている。
第１図は、本発明によるメモリを示すブロック線図で
ある。この装置（メモリ）全体が単一の集積回路上に収
容される。
素子22は行デコーダ（ROWDEC）であり、この行デコー
ダは例えば10ビットより成る行アドレス（ROWADD）を受
け、この行アドレスにより多くとも1024行のメモリセル
の１行をアドレスする。この行デコーダには、誤りと分
った１つ以上の行のアドレスをそれぞれに代わる冗長行
のアドレスに永続的に変換する機能を含めることができ
る。目的は、訂正後に１行当り1024個の情報ビットか得
られるようにすることにある。後に説明するように3/4
の効率を有する符号によれば、１行が1367個の符号ビッ
トを含み、これらの符号ビットがこの行のアドレス後に
メモリマトリックス（MEM）20のデータ出力端子に現れ
るようにする必要がある。（実際には、例えば電力を節
約する為に通常1024×1367個のセルのマトリックスを51
2行と1367:2よりもわずかに大きい、例えば685の列（そ
の正確な数は設計により決定される）との４つのサブマ
トリックスに細分割されるも、この細分割はここでは考
慮しないものとする。）素子24は主としてモジュラ構造
をしている誤り訂正装置（ERRCORR）であり、この装置
については後に詳細に説明する。効率が3/4である場
合、全体で1Mビットのマトリックスが1024データビット
を出力しうる。これらのデータビットは訂正しえない誤
りが存在するおそれが常にあっても多くの誤りに対して
訂正される。これらの誤りが製造上の誤りに関する場合
には、これらの誤りは製造中に検出しうる。しかし、こ
の検出中は、ユーザによって制御される特別な試験信号
により誤り訂正装置を不作動としうる。他のハード上の
誤りは後の使用中にも生じるおそれがある。1024データ
ビットは並列に出力させない。この目的の為に、第１の
列選択手段すなわちデコーダ（COLDEC）26を設ける。１
ビットのみを選択する必要がある場合には、この列デコ
ーダは10ビットの列アドレス（COLADD）を受ける。デー
タ接続ラインが８ビットの通路幅を有する場合には、７
ビットのアドレスで充分である。従って、列デコーダ26
は既知のマルチプレクサの機能を有する。
誤り訂正装置24は一連のビットパターンを受け、各ビ
ットパターンは例えばｎ＝2,4,8又は16ビットを有す
る。これらのパターンには後に説明するようにその一端
或いは両端で種々の部分的なパターンを追加することが
きる。好適例では、各パターンに対してそれぞれｎ＝1,
3,7,15、・・・ビットを出力させる。部分的なパターン
に対しては、このビット数は関連の符号に対する標準数
よりも小さい。好適例では、後に説明するように、すべ
ての符号をビットレベルで組織化する。更に時間領域で
畳込み自体も既知である。しかし、本発明は空間領域で
の畳込み符号を用い、更にこれをマトリックスメモリに
用いると、復号結果が広範囲に及ぶようになる。
第１図に示す半導体メモリは上述した素子に加えて以
下のような他の素子をも具えるものとすることができ
る。
＊他のメモリマトリックス； ＊ALU（演算装置）、母線、I/O（入出力）構造のような
データ処理素子； ＊メモリマトリックスと関連の誤り訂正装置との間に接
続され、空間的なインタリーブ機能を達成する第２の列
選択手段（これらの手段はそれぞれ２個、４個等の列の
各群から１つの列を選択し、この列を誤り訂正装置の入
力端子に接続するようにする。この場合、これらの第２
の列選択手段の選択係数は第１の列選択手段の選択係数
より小さい。）； ＊関連の符号化をともなう書込み動作をも開始させ、パ
ターン当りの必要な冗長度を得る手段； ＊ある処理、その他に応じてメモリアドレスを規則的に
呈示し、これによりアドレスされたメモリの部分を読出
し、この部分に（訂正された或いは訂正されない）同じ
情報を再び入れるようにするリフレッシュ制御システ
ム。
これらの種々の手段はアドレスを形成するのに適して
いる。
第２図は、符号効率が1/2に等しい誤り訂正装置を示
すブロック線図である。この第２図における縦の破線間
に１つのパターン周期を示す。この簡単な例は１つのパ
リティビットライン（列ライン）40と、１つのデータビ
ットライン（列ライン）42とを有している。１行のメモ
リセルが活性化されると、活性化されたすべての列ライ
ンに１ビットが現われる。入力端44においては排他的OR
関数によりこれら２ビットからプレシンドロームビット
（am）が形成される。更に、この簡単な場合にはデータ
ビットが第１補助シンドロームビットとして処理され
る。誤り訂正装置の第２段では、左側に隣接するパター
ン周期の補助シンドロームビットbmとローカル（内部）
プレシンドロームビットとを用いて排他的OR関数段46に
よりシンドロームビットSmを形成する。左側に隣接する
パターン周期がない場合には、bm＝０であり、素子46は
所望に応じ省略することができる。合成段では、ローカ
ルシンドロームビットsmと右側に隣接するパターン周期
のシンドロームビットsm+1とからANDゲート48により変
更ビットを形成する。メモリセルから生じるビットに対
する供給ラインに示してあるディジットはどのパターン
周期で関連のビット用いられているかを表わしている。
最初のディジット１は当該パターン周期に対し双方のビ
ットを用いるということを表わし、二番目のディジット
は次の右側のパターン周期に対し，供給される関連のビ
ットを用いる（１）か、用いない（０）かを表わす。当
該パターン周期（ｍ）が最終の完全なパターン周期であ
る場合には、次のパターン周期に対しパリティビット列
のみを与える必要があり、この最終の完全なパターン周
期に対しては完全な訂正能力が依然として維持されてい
る。この追加のパリティ周期に対しては素子44,48,50を
原理的に省略することができる。最終列に対する種々の
可能性は後に説明する。最後に変更段50において、出力
すべきデータを必要に応じ排他的OR関数により変更す
る。
第３図は効率が3/4に等しい場合の誤り訂正装置を示
すブロック線図である。メモリセルから供給されるビッ
トは４本の列ライン60,62,64,66に現われる。各到来ビ
ットラインに対して与えられる３ビットはそれぞれのビ
ットが関連しているパターン周期を示す。
この誤り訂正装置の第１段では、供給された４ビット
から３つの排他的OR関数段68,70,72を用いてプレシンド
ロームビットamを形成する。供給された４ビットのいず
れも妨害されていない場合には、このプレシンドローム
ビットamは値０を有する。更に、これと並列に排他的OR
関数段74によりプレシンドロームビットbm+1が形成され
る。更にこれと並列に、プレシンドロームに対しても用
いられている排他的OR関数段70により第２の補助シンド
ロームビットcm+2が形成される。それぞれの排他的OR関
数段を適切に選択することによりこれらの排他的OR関数
段の個数を最小にするとともに信号に対する遅延時間を
短くする。
第２段では排他的OR関数段76,78によりローカルシン
ドロームビットamと、左側に隣接するパターン周期の第
１の補助シンドロームビットbmと、１つ置いた左側に隣
接するパターン周期の第２の補助シンドロームビットcm
とを用いることにより、ローカルシンドロームビットsm
が形成される。
第３段は３つのANDゲート80,82,84より成り、出力す
べきそれぞれのデータビットに対する各ゲートは○印で
示すように部分的に反転入力端子を有する。これら３つ
のANDゲートの各々は反転されないローカルシンドロー
ムビットsmを受ける。またこれらANDゲートはすべて右
側に隣接するパターン周期のシンドロームビットs
m+1と、１つ置いて右側に隣接するパターン周期のシン
ドロームビットsm+2とを（場合に応じ反転させて）受け
る。またゲート80は左側に隣接するパターン周期のシン
ドローム信号Sm-1をも（反転して）受ける。この場合
も、訂正の為のデータビットの反転は３つの排他的OR関
数段86,88,90によって達成される。
使用する符号は、1972年にマサチューセッツ州ケンブ
リッジおよびロンドンでMIT出版会社により発刊された
本“Error correcting code"の第402頁に提案されてい
る時間領域での符号に類似するものとする。しかし、こ
の出願では復号は通常のものではない。例えば、シンド
ロームは他のパターン周期で訂正された誤りに対して更
新されない。その理由は、このシンドロームは過大な遅
延を伴なって生じる為である。原理的には、拘束長内で
はそれぞれ１ビットの誤りのみを訂正しうるだけであ
る。この拘束長は第３図では17ビットに等しい。このこ
とは、２つの任意の誤りビットを、これらが少なくとも
17個の妨害のない（符号）ビットにより分離されている
場合に、確実に訂正しうるということを意味する。この
拘束長は最も好ましくない場合に関連するものである。
所定の誤り状態に応じてはこの拘束長を17ビットよりも
短くすることができる。この拘束長は通常、非組織符号
を用いることにより更に減少せしめることがでできる。
第４図は、効率が7/8に等しい場合の誤り訂正装置を
示すブロック線図である。この場合の拘束長は51ビット
である為、多くとも52ビットに対し常に１ビット訂正し
うる。ビットライン100にはパリティビットが現われ、
ライン102〜114にはそれぞれデータビットが現われる。
排他的OR関数段（ゲート）116,120,122,126,132,134,13
6がプレシンドロームビットを形成する。更に、他のパ
ターン周期に用いる為の以下の補助シンドロームビット
が形成される。
＊排他的OR関数段118,124,128により形成される次の右
側のパターン周期に対するビットbm+1; ＊排他的OR関数段120,126,130により形成される１つ置
いた次の右側のパターン周期に対するビットcm+2; ＊排他的OR関数段122,126,130により形成される２つ置
いた次の右側のパターン周期に対するビットdm+3; 第２段では、ローカルプレシンドロームビットamから
ローカルシンドロームビットsmを形成する為に対応する
補助シンドロームビットbm,cm,dmが処理される。すなわ
ち、 bmは排他的OR関数段142,138,140で処理され、 cmは排他的OR関数段142,138,140で処理され、 dmは排他的OR関数段140で処理される。
第３段は部分的に反転入力端子を有する７個のANDゲ
ート144〜156、すなわち出力すべき各データビットに対
し１個のANDゲートより成る。これらの合成ゲートで
は、現在のパターン周期のシンドロームビットが右側の
第1,第２および第３の最も近いパターン周期のシンドロ
ームビットおよび左側の第１および第２の最も近いパタ
ーン周期のシンドロームビットと合成される。
第４図では、読出されたそれぞれのビットが、ゲート
144〜156で形成された変更ビットを用いて排他的OR関数
段158〜170によって更新される。
上述したところでは、原理的にいかなるパターンも少
数の非冗長列を有するようにすることができる。このこ
とは、この列に対して論理値０をデコーダに供給し、関
連のビット出力を省略することにより解決される。この
場合しばしば他の簡単化を導入することができる。
第２〜４図はパターン周期の擬似無限行に対する状態
を示す。第２図では、少なくとも１つの他のパターン周
期が各端部に設けられており、第３図では、少なくとも
２つの他のパターン周期が各端部に設けられており、第
４図では、少なくとも３つの他のパターン周期が各端部
に設けられている。この状態は一連のパターン周期の開
始端部では満足されない。
第２図では、補助シンドロームビットbmの標準値は値
０であるか或いは与えられておらず、左側へのシンドロ
ームビットsmの出力は省略することができる。第３図で
は、補助シンドロームビットbm,cm,cm+1の標準値は値０
であるか或いは与えられておらず、これらが供給される
排他的OR関数段は所望に応じ省略することができる。こ
の場合、左側へのシンドロームビットsm,sm+1の出力を
省略しうる。供給されるシンドロームビットsm-1の標準
値は値０であるか或いはANDゲート80の関連の入力は与
えられていない。第４図では、補助シンドロームビット
bm,sm,cm+1,dm,dm+1,dm+2の標準値は値０であるか或い
は与えられておらず、これらが供給される排他的OR関数
段は所望に応じ省略することができる。左側へのシンド
ロームビットsm,sm+1,sm+2の出力も省略しうる。供給さ
れるシンドロームビットsm-2,sm-1の標準値は値０であ
るか或いはANDゲート144,146,148の関連の入力は与えら
れない（これらゲートすべてはこれら信号の反転値を受
ける）。このように一連のパターン周期の左側終端部は
空間的な畳込み符号の訂正能力に影響を及ぼさない。
一般に、一連のパターン周期を正しく終端させる特定
の処理は一連のパターン周期の右側の端部においても考
慮する必要がある。第１の可能性は右側の端部に部分的
なパターン周期を設けることにある。第２図では、ビッ
トライン40のみが現在のパターン周期に関するものであ
り、右側端部における唯一の部分的パターン周期におい
てこのビットラインを設ける必要がある。この場合ビッ
トライン42は存在していないパターン周期に関するもの
である為、このビットラインは設ける必要がない。従っ
て右側端部におけるビットラインの順序は・・・40,42
−40,42−40となる。
第３図に示す構造では、ビットライン60（符号100）
のみがそれぞれのパターン周期に対し関係しているもの
である。パターン周期の列の端部では、このビットライ
ン（部分的な周期での）を最後からラインとして設ける
必要がある。このパターン周期の他の３本のラインは存
在しないパターン周期に関するものである為、これらの
ラインは意味のないものとなる。最後の１つ前のパター
ン周期は多くともビットライン60,62を有することがで
きる（この場合・・・，・・・,1を有するライン64,66
が存在しないパターン周期に関するものであり、従って
意味のないものとなる）。最後から２つ前のパターン周
期は完全なものとすることができる。従って、行の端部
におけるビットラインの順番は（60,62,64,66）−（60,
62）−（60）となる。
同様に、第４図では、パターン周期の行の終端部に以
下のビットラインを設けることができる。（100,102,10
4,106,108,110,112,114）−（100,102,104,106）−（10
0,102）−（100）。
上述したことは、所定のビットライン（パリティビッ
トライン40,60,100ではない）がメモリの使用にとって
不必要なものである場合には、これらのビットラインを
省略することにより変更せしめることができる。例えば
512:7＝73＋１。第４図の場合には、ライン102〜106の
種々の組合せを最後の３つの部分的パターン周期から省
略することができた。一般に、メモリセルの非冗長列を
（少なくとも組織的な符号の場合に）無作為に省略する
ことができる。例えば、メモリの容量にとって有利であ
れば、（8,7）符号を（7,6）符号に変換することができ
る。
これとは逆のことも行ないうる為、完全なパターン周
期のみを設けるも、不適切な列ラインを考慮しないよう
にする。CAD システムの場合には、このようにするのが
有利である。その理由は、順次のパターン周期間の一致
数が増大する為である。
表面積をも減少せしめる第３の可能性はパターン周期
を巡回ループとすることにより得られる。しかし、この
場合、メモリの全幅を拘束長よりも大きくする必要があ
る。その理由は、さもないと、符号が有効とならない為
である。この場合、第４図では、信号 bm+1,cm+2,cm+1,dm+3,dm+2,dm+1,sm-1,smが右側から
出力される。更に、この右側では信号 sm+1,sm+2,sm+3 が入力される。これらの11個の信号は関連のパターン周
期で用いうるようにする為に行方向で一連のパターン周
期の一方の側から他方の側に巡回させることができる。
第４図では、これら11個の信号路の欠陥を３つの冗長メ
モリ列に関連させて考慮する必要がある。メモリの大き
さに応じてより好ましい解決策を用いる。第３図で与え
た解決策では、トレード・オフはメモリセルの２つの追
加の列に対する４つの追加の信号ラインである。一連の
パターン周期が第４図で番号・・・8,4,21のビットライ
ンを有し、冗長メモリセルの最終列を排他的に最初の完
全なパターン周期に含めることができ、しかも多数の信
号を巡回させる必要がある場合には、中間の解決策をと
ることもできる。
本発明の変形 本発明は種々に拡張および補足することができる。ま
ず第１に、パターン周期の大きさを変更しうる。例えば
パターン周期を16または32列に拡張しうる。一方、この
場合、冗長度は減少する。他方、拘束長は急激に増大
し、全訂正容量が減少する。この場合、最適値、すなわ
ち製造処理の最適歩留りの決定は予期される誤り、例え
ばいわゆるピンホールの個数に関連する。
パターン周期を大きくすることによる他の欠点は、誤
り訂正回路の論理深さ（ロジックデプス）が増大し、回
路動作が遅くなるということである。通常のユーザの状
態で試験を行なうか或いは処理速度を高める為に誤り訂
正回路を不作動とするのは以下のようにして行なう。す
べてのANDゲート（従って第４図ではANDゲート144〜15
6）に追加の入力端子を設ける。通常のユーザ状態で
は、これらの追加の入力端子のすべてに論理値“1"を与
える為、誤り訂正装置は前述したように動作する。試験
モードでは、追加のすべての入力端子に論理値“0"が与
えられる。従って、すべてのANDゲートが論理値“0"を
出力し、排他的OR関数段158〜170のすべてが非反転ゲー
ト素子として動作する。従って、外部試験を、取出すデ
ータパターンに関して行なうことができる。しかし本例
では、メセリセルの冗長列自体をこのようにして試験す
ることができない。どうしても必要とするなら、そのデ
ータをマルチプレクサ（図面を簡単とする為に図示して
いない）により外部出力端子の１つに供給しうるように
する。
第５図はランダムアクセスメモリの形態にした第２図
の拡張例を示す。素子40,42,44,46,48,50は第２図につ
き前述したものである。これに加えて以下の素子を設け
た。まず最初に、各メモリセルの各列に対し両方向性の
接続段200/202を設け、場合によっては可能な２つの方
向のうちの一方の方向のみを有効にする追加の制御ライ
ンを設ける。また符号化／復号化（enc/dec）入力端子2
04をも設ける。この入力端子は最初に回路206を制御す
る。簡単な実施例では、素子214を省略するも、列42の
データ出力端子を第一段の排他的OR関数段44および変更
段の排他的OR関数段50の入力端子に直接接続する。改善
した解決策では、マルチプレクサ214をこれらの間に接
続し、このマルチプレクサが復号時にその上側入力を通
す。復号動作中は、回路206が列40における信号を通
し、信号am,smおよび場合に応じ訂正されたデータビッ
トを前述したようにして出力端子208に生ぜしめる。更
に、復号動作中、マルチプレクサ212とラッチ回路210と
の直列回路が動作し、このようにして訂正されたデータ
が変更データの書込みを開始しないようにする。すなわ
ち、マルチプレクサ212が一般に左側の位置に保たれ、
復号信号がラッチ回路210を阻止し、このラッチ回路が
信号を生じないようにする。マルチプレクサ212は、新
たなデータを書込むべき列に対して書込みアドレス（W
A）によってのみ右側の位置に設定される。回路206に対
する他の解決策は、この回路を、符号化信号により阻止
される論理ANDゲートを以って構成することである。書
込み中は読出し動作の場合と同様にライン204における
信号が最初すべての列に対し有効となる。しかし、マル
チプレクサ212に対する信号は、（第１列選択手段によ
り）選択すべき列に対してのみ右側の位置に設定され
る。また書込み中は、書込むべき冗長度を決定する必要
があり、この冗長度は新たに書込むべきデータビットや
既に存在するデータビットに依存する。従って、原理的
には全冗長度が新規に決定される。影響を受けない冗長
ビットを残しておくこともできるも、この場合必要とす
る比較的複雑な制御回路が設けられていない。第１段階
では、新たに書込むべきデータ（WRDAT）は符号化信号
による制御の下でマルチプレクサ212（このマルチプレ
クサは右側の位置にある）を介してラッチ回路210に記
憶される。保持すべきデータビットに対しては、マルチ
プレクサ212は左側の位置にあり、これらのデータビッ
トは関連のラッチ回路210に記憶される。マルチプレク
サ214が存在する場合には、このマルチプレクサ214を下
側の位置にして、この新たなデータビットがこれまでメ
モリセルに存在していたデータビットにとって代わるよ
うにするマルチプレクサ214が設けられていない場合に
は、ラッチ回路210の固定出力信号が両方向性接続段202
のダイナミック出力信号に勝るものとする。この場合マ
ルチプレクサ206は論理値“0"を出力する。従って、こ
れまで記憶されていた冗長度の影響を受けることなく、
新たな冗長度が排他的OR関数段44,46により計算され
る。次の書込み段階では、冗長ビット（この冗長ビット
はローカル冗長ビットが復号中値０を有する場合のシン
ドロームビットと同じである）およびデータビットが両
方向性接続段200/202を経て書込まれる。
第３および４図に示す例の場合で一般に（n,n−１）
空間畳込み符号の場合にも対応する解決策を用いること
ができる。これらの解決策ではまず第１に冗長列の出力
端子と訂正装置の関連の入力端子との間にブロッキング
素子を必要とする。第２に、すべてのデータビットに対
するホールド素子および可制御選択素子を必要とし、新
たに受けたデータビットと保持すべきデータビットとを
所望に応じここに記憶しうるようにする。最後に、シン
ドロームビットを冗長メモリセルの関連の列に供給する
期間を必要とする。上述した場合には、シンドロームビ
ットはメモリの他の部分の既に記憶されたデータビット
（この場合ビットbmで表わされ、第３および４図の場合
前述したすべての信号bm（・・・）,c（・・・）,d（・
・・）によって表わされる）によっても決定されること
に注意すべきである。変更は訂正時に変更段（この変更
段は符号化中遊んでいる）でのみ行なわれる為、正しい
冗長情報が記憶される。他の解決策、例えば保持すべき
データビットを読出すも再び書込まないようにする解決
策も可能である。この目的の為に、素子201に対する読
出し／書込み制御信号を書込みアドレスWAによってとも
に決定する。この方法は通常あまり良好な解決策ではな
い。
ダイナミックMOS 技術におけるランダムアクセスメモ
リでは、リフレッシュサイクルも実効する必要がある。
簡単な実施例では、情報を変更しないままに保つことが
できる。これは読出し／書込み素子である両方向性接続
段200,202が、予備充電段階後のサンプルモード中にセ
ルノードを適切な電圧まで充電するのに充分なノード容
量を有するようにすることにより達成しうる。より一層
優れた解決策は、所定の訂正度合を第５図に示すような
回路により導入しうるようにすることである。しかしこ
の場合の制御は書込み動作の場合の制御と相違する。ま
ず第１に、すべてのマルチプレクサが左側の位置を占め
る。更に読出し動作中はすべてのマルチプレクサ206 が
冗長ビットに対し導通するように制御される。従って、
（素子44,46を経る）冗長ビットに関し、且つ（素子44,
46,48,50を経る）データビットに関し訂正が行なわれ
る。この訂正は実際の拘束長内では１回よりも多くない
こと勿論である。
符号は所望に応じ（n,n−ｊ）符号に拡張しうる。こ
こにｊ＝2,3,・・・である。この場合一般に、復号化は
より複雑となる、第４図に示す解決策はｎ＝16,32,・・
・に拡張しうる。この場合効率を高くしうる。
【図面の簡単な説明】
第１図は、本発明によるメモリを示すブロック線図、 第２図は、符号効率が1/2に等しい誤り訂正装置を示す
ブロック線図、 第３図は、符号効率が3/4に等しい誤り訂正装置を示す
ブロック線図、 第４図は、符号効率が7/8に等しい誤り訂正装置を示す
ブロック線図、 第５図は、ランダムアクセスメモリを形成する為の第２
図の拡張例を示すブロック線図である。 20……メモリマトリックス 22……行データ、24……誤り訂正装置 26……列デコーダ 40……パリティビットライン 42……データビットライン 44……入力段（排他的OR関数段） 46,68,70,72,74,76,78,86,88,90,116,120,122,126,132,
134,136,138,140,142,158〜170……排他的OR関数段 48,80,82,84,144〜156……ANDゲート 50……変更段（排他的OR関数段） 200,202……両方向性接続段 204,……符号化／復号化入力端子 206,212,214……マルチプレクサ 210……ラッチ回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 29/00 631 G11C 11/34 371 G06F 11/10 330

Claims (20)

    (57)【特許請求の範囲】
  1. 【請求項１】メモリセルの行および列のメモリマトリッ
    クスを有し、１行当りデータ情報と誤り防護冗長情報と
    を記憶する半導体メモリであって、この半導体メモリ
    は、メモリマトリックスの列出力が供給されて各アクセ
    ス列に対し１つの記号を受けるオンチップの誤り訂正装
    置と、この誤り訂正装置の出力信号が供給されこれらの
    出力信号を他の使用に供する第１の列選択手段とを具え
    るようにした当該半導体メモリにおいて、前記のメモリ
    マトリックスは行方向で順次の少なくとも２つのパター
    ンを有し、各パターンはｎ個の列を有しており、前記の
    誤り訂正装置は前記のメモリマトリックスの列出力端子
    に接続され、１つの前記のパターン内で冗長情報がこの
    パターンの所定の一定の一部（ｎ−ｋ）/nを占め、ｎ＞
    ｋとした（n,k）空間畳込み符号に応じてこの誤り訂正
    装置が動作するために、この誤り訂正装置は完全な各パ
    ターンに対し以下の４つの機能段、すなわち a. メモリセルから受けた情報からプレシンドローム
    （am）および少なくとも１つの補助シンドローム記号を
    形成する入力段、 b. 第１方向での隣接パターンが存在する場合にはこの
    隣接パターンから少なくとも１つの補助シンドローム記
    号（bm）を受け、ローカルプレシンドロームによりロー
    カルシンドロームを形成する第２段、 c. 前記のローカルシンドロームと、第２の方向での隣
    接パターンが存在する場合にはこの隣接パターンの少な
    くとも１つのシンドローム記号とから、前記の第１の列
    選択手段に供給すべき各情報信号に対する変更信号を形
    成する合成段および d. それぞれの変更信号による制御の下で情報信号を変
    更する変更段を具えていることを特徴とする半導体メモ
    リ。
  2. 【請求項２】メモリセルの行および列のメモリマトリッ
    クスを有し、１行当りデータ情報と誤り防護冗長情報と
    を記憶する半導体メモリであって、この半導体メモリ
    は、メモリマトリックスの列出力が供給されて各アクセ
    ス列に対し１つの記号を受けるオンチップの誤り訂正装
    置と、この誤り訂正装置の出力信号が供給されこれらの
    出力信号を他の使用に供する第１の列選択手段とを具え
    るようにした当該半導体メモリにおいて、前記のメモリ
    マトリックスは行方向で順次の少なくとも２つのパター
    ンを有し、各パターンはｎ個の列を有しており、前記の
    誤り訂正装置は均一な繰返しパターンに応じて前記のメ
    モリマトリックスの列出力端子に接続され、列の個数で
    表わした符号のいかなる拘束長に対しても畳込み符号の
    データ記号を訂正しうるようにする為に１つの前記のパ
    ターン内で冗長情報が当該パターンの所定の（ｎ−ｋ）
    個の列のみを完全に占めるように割当られており、ｎ＞
    ｋとした（n,k）空間畳込み符号に応じて誤り訂正装置
    が動作するために、この誤り訂正装置は、隣接パターン
    周期間でシンドロームビットおよび補助シンドロームビ
    ットを交換するようになっていることを特徴とする半導
    体メモリ。
  3. 【請求項３】請求項１または２に記載の半導体メモリに
    おいて、前記の少なくとも２つのパターンが互いに同じ
    列形状を有していることを特徴とする半導体メモリ。
  4. 【請求項４】請求項１〜３項のいずれか一項に記載の半
    導体メモリにおいて、前記の空間畳込み符号は、前記の
    各パターン内に冗長情報を排他的に記憶するように割当
    てられたｎ−ｋ個の列があるようにした組織符号である
    ことを特徴とする半導体メモリ。
  5. 【請求項５】メモリセルの行および列のメモリマトリッ
    クスを有し、１行当りデータ情報と誤り防護冗長情報と
    を記憶する半導体メモリであって、この半導体メモリ
    は、メモリマトリックスの列出力が供給されて各アクセ
    ス列に対し１つの記号を受けるオンチップの誤り訂正装
    置と、この誤り訂正装置の出力信号が供給されこれらの
    出力信号を他の使用に供する第１の列選択手段とを具え
    るようにした当該半導体メモリにおいて、前記のメモリ
    マトリックスは行方向で順次の少なくとも２つのパター
    ンを有し、各パターンは多くともｎ個の列を有し、前記
    の誤り訂正装置は前記のメモリマトリックスの列出力端
    子に接続され且つこの誤り訂正装置は前記の各パターン
    に対し誤り訂正パターンを有し、前記のいかなるパター
    ン内でも冗長情報が当該パターンの所定の一定の（ｎ−
    ｋ）個の列のみを完全に占めるように割当てられてお
    り、ｎ＞ｋとした（n,k）空間畳込み符号に応じて誤り
    訂正装置が動作するために、前記の誤り訂正装置は、列
    数で表わした符号の各拘束長に対しそれぞれデータ記号
    を訂正し且つ隣接パターン周期間でシンドロームビット
    および補助シンドロームビットを交換する手段を有して
    いることを特徴とする半導体メモリ。
  6. 【請求項６】請求項１〜５のいずれか一項に記載の半導
    体メモリにおいて、各信号が単一ビットを以って構成さ
    れていることを特徴とする半導体メモリ。
  7. 【請求項７】請求項１〜６のいずれか一項に記載の半導
    体メモリにおいて、畳込み符号がビットレベルでの組織
    符号であることを特徴とする半導体メモリ。
  8. 【請求項８】請求項１〜６のいずれか一項に記載の半導
    体メモリにおいて、畳込み符号がビットレベルでの組織
    符号ではなく、前記の第１の列選択手段がマトリックス
    反転手段と関連していることを特徴とする半導体メモ
    リ。
  9. 【請求項９】請求項１〜８のいずれか一項に記載の半導
    体メモリにおいて、畳込み符号が（n,n−１）符号であ
    ることを特徴とする半導体メモリ。
  10. 【請求項１０】請求項１〜９のいずれか一項に記載の半
    導体メモリにおいて、前記のメモリマトリックスと誤り
    訂正装置との間に第２の列選択手段が接続されているこ
    とを特徴とする半導体メモリ。
  11. 【請求項１１】請求項10に記載の半導体メモリにおい
    て、前記の第２の列選択手段の選択係数が前記の第１の
    列選択手段の選択係数よりも小さいことを特徴とする半
    導体メモリ。
  12. 【請求項１２】請求項１〜11のいずれか一項に記載の半
    導体メモリにおいて、完全なパターンに対し（ｎ−１）
    個のビットを前記の第１の列選択手段に供給する為に前
    記のパターンが少なくともｎ＝４個の列を有し、前記の
    第２段が補助シンドロームビットを受けるようになって
    おり、これら補助シンドロームビットの各々は、第１の
    方向でのすぐ隣りのパターンが存在する場合にこのパタ
    ーンの少なくとも１つのデータビットから成っており、
    パターンの前記の合成段は、第１の方向でのすぐ隣りの
    パターンおよび第２の方向でのすぐ隣りの順次の２つの
    パターンが存在する場合にこれらパターンからシンドロ
    ームビットを受けるようになっていることを特徴とする
    半導体メモリ。
  13. 【請求項１３】請求項１〜12のいずれか一項に記載の半
    導体メモリにおいて、ｊ＝３としてｎ＝2jであることを
    特徴とする半導体メモリ。
  14. 【請求項１４】請求項１〜13のいずれか一項に記載の半
    導体メモリにおいて、ｎ＝2jに対し少なくとも１つの不
    完全な最終パターンが一連のパターンの少なくとも１つ
    の端部に設けられており、すべての不完全な最終パター
    ンが少なくとも、完全な各パターンに対し設けられた冗
    長列を有し、これら冗長列から誤り訂正装置でシンドロ
    ームビットと補助シンドロームビットとの双方またはい
    ずれか一方を形成しうるようになっていることを特徴と
    する半導体メモリ。
  15. 【請求項１５】請求項１〜14のいずれか一項に記載の半
    導体メモリにおいて、一連のパターンの端部に、一連の
    必要なシンドロームビットおよび補助シンドロームビッ
    トのそれぞれの他方の端部への巡回接続部が設けられて
    いることを特徴とする半導体メモリ。
  16. 【請求項１６】請求項１〜15のいずれか一項に記載の半
    導体メモリにおいて、前記の第１の列選択手段が両方向
    に動作し、各冗長列に対しシンドロームビット形成手段
    が設けられ、このシンドロームビット形成手段の出力端
    子は、外部から受けた情報およびメモリマトリックスに
    残存している情報により復元された冗長ビットを記憶す
    る為に冗長列の列入力端子に接続しうるようになってい
    ることを特徴とする半導体メモリ。
  17. 【請求項１７】請求項１〜16のいずれか一項に記載の半
    導体メモリにおいて、前記の第１の列選択手段に接続さ
    れた変更段が無視訂正信号による制御の下で可能な訂正
    を無視するようになっていることを特徴とする半導体メ
    モリ。
  18. 【請求項１８】請求項１〜17のいずれか一項に記載の半
    導体メモリにおいて、メモリセルの不完全な行の代りに
    メモリセルの他の行を連続的にアドレスする置換機構が
    設けられていることを特徴とする半導体メモリ。
  19. 【請求項１９】請求項16に記載の半導体メモリにおい
    て、リフレッシュ機構が設けられ、訂正可能な誤りを訂
    正する為に回帰リフレッシュ信号による制御の下で誤り
    訂正装置が動作しうるようになっていることを特徴とす
    る半導体メモリ。
  20. 【請求項２０】請求項１〜19のいずれか一項に記載の半
    導体メモリを具えることを特徴とする集積回路。
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