JPH10334697A - 半導体記憶装置およびその誤り訂正方法 - Google Patents

Abstract

(57)【要約】 【課題】回路規模や処理時間の増大を招くことなく簡単
に、しかも確実に多値メモリのビットエラー訂正を行
う。 【解決手段】データ有りの記憶ビットが偶数であるか奇
数であるかによって異なる値の誤り訂正符号を生成する
第１及び第２のパリティ生成回路５と、第１のパリティ
生成回路に対して、隣接するメモリセル間で所定順位で
異なる記憶ビットを示す第１の誤り検出信号を出力し、
第２のパリティ生成回路に対して、第１の誤り検出信号
と記憶ビットが一つのみ共通する第２の誤り検出信号を
出力し、これら誤り検出信号を当該共通な記憶ビットが
ブロック内で一意で定まるように変更する制御回路６
と、読出し時と書込み時の誤り訂正符号が一致するか否
かを調べ、不一致のときは前記共通な記憶ビットをとる
メモリセル内のデータをビット反転するエラー訂正回路
５とを有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、いわゆる多値メモ
リに好適なビットエラーの訂正方法、および当該ビット
エラーの訂正方法の実施手段を回路的に具備する半導体
記憶装置に関する。

【０００２】

【従来の技術】半導体メモリを多値化して１メモリセル
に複数ビットを記憶する場合、メモリトランジスタのゲ
ート閾値電圧Ｖthの個々の分布幅が狭くなることから、
データの書き込み時あるいは読み出し時にビットエラー
が発生しやすい。このため、多値メモリでは、その信頼
性の面からビットエラー訂正の技術が不可欠なものとな
り、種々なビットエラー訂正方式の半導体メモリへの適
用が検討されている。

【０００３】たとえば、既に適用が試みられたビットエ
ラーの訂正方式として、代表的なものではハミング符号
による方式（１ビット訂正）が知られている。また、多
値メモリのビットエラー訂正への適用が可能な他のビッ
トエラー訂正方式としては、ハミング符号を拡張して２
ビット訂正が可能なＢＣＨ符号方式を挙げることができ
る。

【０００４】ハミング符号による方式は、所定ビット数
のデータ単位に対して、ビットの組み合わせを変えた複
数の排他的論理和（パリティ）を生成し、これをエラー
訂正用セルに記憶させておき、データ読み出し時に、新
たに生成したパリティと読み出したパリティをビットご
とに比較し、その比較結果（シンドローム）から誤り位
置を判断するものである。

【０００５】

【発明が解決しようとする課題】しかし、これら従来の
ビットエラーの訂正方式では、メモリの容量増加にとも
ない訂正するデータ単位を大きくすると、パリティの種
類が増えて訂正符号の論理計算が複雑になり、実現する
ための回路の規模が大きいものとなってしまう。また訂
正するデータ単位の規模をそのままとすると、メモリの
容量増加にともない論理計算の繰り返し回数が増大す
る。このため、何れの場合もビットエラー訂正のための
処理時間が長くなってしまう。また、パリティの種類が
増える前者の方法では、メモリの冗長度（メモリアレイ
の全ビット数に対する冗長ビット数の割合）が増大す
る。

【０００６】本発明は、このような実情に鑑みてなさ
れ、ビットエラー訂正のための回路規模や処理時間の増
大を招くことなく簡単に多値メモリのビットエラー訂正
を行う方法、およびこの方法を回路的に実現した手段を
有する半導体記憶装置を提供することを目的とする。

【０００７】

【課題を解決するための手段】上述した従来技術の問題
点を解決し、上記目的を達成するために、本発明者は、
多値メモリのビットエラー訂正について種々検討し、そ
の検討のなかで、メモリアレイを幾つかに分割した比較
的小さな領域では、ビットエラーを起こしたメモリセル
（エラーメモリセル）が１つだけ小さい確率でランダム
に発生する場合が殆どであるという統計を得た。たとえ
ば、ＮＡＮＤ型あるいはＡＮＤ型のフラッシュメモリで
は、データの書き込み及び読み出しをメモリブロックと
称されるメモリアレイの構成単位ごとに行うが、このメ
モリブロック内では、２個以上のメモリセルが同時にビ
ットエラーを起こす確率は、１個のメモリセルがビット
エラーを起こす確率に比べ遥かに（数桁）小さい。した
がって、多値メモリに対しては、メモリブロック内で１
個のメモリセルのエラー訂正でも十分であることが判っ
た。本発明は、このビットエラーの発生確率の態様を踏
まえて、メモリブロック内でメモリセル１個についてエ
ラー訂正を簡便に行うことを前提とするものである。

【０００８】本発明は、メモリアレイの構成単位とし
て、それぞれ３以上の記憶レベルをとることが可能な複
数のセルからなるメモリブロックを有し、前記メモリブ
ロック内の前記複数のセルとして、レベルに変換された
複数ビットのデータを記憶する複数のメモリセルと、誤
り訂正符号を記憶する複数のエラー訂正用セルとを有す
る半導体記憶装置に適用される。これらセル内の記憶ビ
ット数は予め決められ、例えば、４値の記憶レベルに対
し記憶ビット数は２であり、一般に、セル当たりの記憶
ビット数がＮの記憶レベル値の数は２のＮ乗となる。本
発明に係る半導体記憶装置は、第１のパリティ生成回
路、第２のパリティ生成回路、制御回路およびエラー訂
正回路を有する。

【０００９】第１のパリティ生成回路および第２のパリ
ティ生成回路は、それぞれの符号が前記メモリセルごと
の所定の記憶ビットを示し、当該所定の記憶ビットに前
記データを有するか否かに応じて異なる値をとる２進化
符号列をそれぞれ入力し、入力した２進化符号列にもと
づいてデータ有りの記憶ビット数が偶数であるか奇数で
あるかによって異なる値の前記誤り訂正符号をそれぞれ
生成する。

【００１０】制御回路は、前記第１のパリティ生成回路
に対して、前記メモリブロック内において隣接するメモ
リセル間で所定順位で異なる記憶ビットを示す前記２進
化符号列からなる第１の誤り検出信号を出力し、前記第
２のパリティ生成回路に対して、前記第１の誤り検出信
号と前記記憶ビットが一つのみ共通する前記２進化符号
列からなる第２の誤り検出信号を出力し、前記メモリブ
ロック内の全ての記憶ビットに対し当該第１および第２
の誤り検出信号に共通な記憶ビットが一意で定まるよう
に、前記第１および第２のパリティ生成回路に出力され
ている前記第１および第２の誤り検出信号を適宜変更す
る。

【００１１】エラー訂正回路は、前記エラー訂正用セル
に記憶されている前記誤り訂正符号が読み出されたとき
に、当該読み出された誤り訂正符号が書き込み時の前記
誤り訂正符号に一致するか否かを調べ、不一致のとき
は、前記第１および第２の誤り検出信号に共通な前記記
憶ビットのメモリセル内データをビット反転する。

【００１２】前記エラー訂正回路は、読み出しデータを
出力する出力回路とは別に設けてもよいが、出力回路内
に設けることができる。この場合、エラー訂正回路は、
前記読み出された誤り訂正符号が書き込み時の前記誤り
訂正符号に一致するか否かを調べ、不一致のときは順次
送られてくる読み出しデータを前記ビット反転して順次
出力するように構成できる。

【００１３】前記第２の誤り検出信号は、好ましくは、
行方向または列方向の何れかに隣接するメモリセル間で
同じ前記記憶ビットを示す前記２進化符号列、或いは前
記メモリブロック内において前記第１の誤り検出信号と
異なる方向で隣接するメモリセル間で所定順位で異なる
記憶ビットを示す前記２進化符号列からなる。

【００１４】前記第１のパリティ生成回路および第２の
パリティ生成回路は、好ましくは、それぞれ２進化符号
が入力され排他的論理和（ＸＯＲ）の符号間演算結果を
出力する複数のＸＯＲ回路から構成される。また、前記
エラー訂正回路は、好ましくは、一方の入力が前記第１
のパリティ生成回路の出力に接続され、他方の入力に前
記エラー訂正用セルから読み出された所定の前記誤り訂
正符号が入力される第１のＸＯＲ回路と、一方の入力が
前記第２のパリティ生成回路の出力に接続され、他方の
入力に前記エラー訂正用セルから読み出された所定の前
記誤り訂正符号が入力される第２のＸＯＲ回路と、入力
が前記第１および第２のＸＯＲ回路の出力に接続されて
いるＡＮＤ回路と、一方の入力に前記ＡＮＤ回路の出力
が接続され、他方の入力に前記メモリセルから読み出さ
れた所定のデータが入力される第３のＸＯＲ回路とから
構成される。

【００１５】本発明に係る半導体記憶装置の誤り訂正方
法は、半導体記憶装置のメモリアレイの構成単位とし
て、それぞれ３以上の記憶レベルに変換されたデータを
複数ビットで記憶可能な複数のメモリセルおよびエラー
訂正用セルからなるメモリブロックについて、そのメモ
リセル内に記憶されているデータの誤りを、前記エラー
訂正用セルに記憶され読み出された誤り訂正符号を用い
て訂正する半導体記憶装置の誤り訂正方法であって、そ
れぞれの符号が前記メモリブロック内において隣接する
メモリセル間で所定順位で異なるメモリセルごとの記憶
ビットを示し、当該記憶ビットに前記データを有するか
否かに応じて異なる値をとる２進化符号列からなる第１
の誤り検出信号を生成し、それぞれの符号が前記メモリ
ブロック内のメモリセルごとの所定の記憶ビットを示
し、前記第１の誤り検出信号と前記記憶ビットが一つの
み共通する前記２進化符号列からなる第２の誤り検出信
号を生成し、生成した第１および第２の誤り検出信号か
ら、データ有りの記憶ビット数が偶数であるか奇数であ
るかによって異なる値の前記誤り訂正符号を生成し、当
該誤り訂正符号の生成を、前記メモリブロック内の全て
の記憶ビットに対し前記第１および第２の誤り検出信号
に共通な記憶ビットが一意で定まるように、前記第１お
よび第２の誤り検出信号を適宜変更しながら繰り返し行
い、生成した全ての誤り訂正符号を前記エラー訂正用セ
ルに書き込んだ後、データ読み出し時には、エラー訂正
用セルに記憶されている誤り訂正符号を読み出して、当
該読み出した誤り訂正符号が書き込み前の前記誤り訂正
符号に一致するか否かを調べ、不一致のときは、前記第
１および第２の誤り検出信号に共通な前記記憶ビットの
メモリセル内データをビット反転する。また、前記ビッ
ト反転後、同一メモリセル内の他の記憶ビットについて
前記誤り訂正符号の一致を調べ、不一致があるときは当
該不一致がある他の記憶ビットのデータ全てをビット反
転する。

【００１６】本発明の半導体記憶装置およびその誤り訂
正方法では、エラー訂正用セルに記憶される誤り訂正符
号が、２種類の誤り検出信号（２進化符号列）に対し排
他的論理和の論理演算を行うことにより求められること
から、パリティ生成回路の構成が簡素である。この２種
類の誤り検出信号は、必ず共通な一の記憶ビットを示す
符号を含むことからエラーが記憶レベルで特定される。
また、２種類の誤り検出信号（２進化符号列）は、その
少なくとも一方の各符号が示す記憶ビットが必ず隣接す
るメモリセル間で選択されている。このため、パリティ
の不一致でエラーを検出する際、まず、一通り全てのメ
モリセルについて何れかの記憶ビットでのパリティが一
致するかが調べられ、一度調べた記憶ビットを重複して
調べないように、全てのメモリセルについてのパリティ
一致が何サイクルか繰り返し調べられる。このようなパ
リティ一致判定は、メモリブロック内で単一セルでのエ
ラー発生を前提とし、同一メモリセル内で複数の記憶ビ
ットがエラーしやすいといった多値メモリのエラー検索
に適している。なぜなら、この方法は、比較的に早い段
階でパリティの不一致があるセルを特定でき、その後は
エラー確率が高い同一セル内の他の記憶ビットについて
パリティ一致を調べるといった効率的な方法が採用でき
るからである。

【００１７】

【発明の実施の形態】以下、本発明に係る半導体記憶装
置およびその誤り訂正方法を、ブロック単位でデータの
書き込み及び読み出しを行うフラッシュメモリを例とし
て、図面を参照しながら詳細に説明する。図１は、この
フラッシュメモリの概略構成を示すブロック図である。
図１中、符号１はビット線とワード線に接続されたメモ
リトランジスタを行列状に多数配置されてなるＮＡＮＤ
型（又はＡＮＤ型）のメモリアレイ、２はローデコーダ
を示す。

【００１８】本発明の半導体記憶装置は、各メモリトラ
ンジスタが３値以上の記憶レベルを有する多値メモリで
ある。本発明では記憶レベルが３値以上であれば何値あ
ってもよいが、以下では、説明の便宜上、例えばメモリ
トランジスタの電荷蓄積量を段階的に変えることによ
り、図２に示すように、ゲート閾値電圧Ｖthが離散的な
１６の記憶レベルＭ0,Ｍ1,…, Ｍ15をとることが可能
で、このため各メモリトランジスタに４ビットの情報が
記憶できるものとする。

【００１９】また、本例のフラッシュメモリは、データ
の書き込みおよび読み出しがメモリアレイ１の構成単位
であるメモリブロック（不図示）ごとに行われるもので
ある。たとえば、メモリブロックをワード線単位とすれ
ば、データの書き込みおよび読み出しは、選択するワー
ド線に連なるメモリトランジスタに対して一括に、いわ
ゆるページ単位で行う構成とする。各メモリブロック
は、特に図示しないが、データを記憶する通常のメモリ
セルと、ブロック内のメモリセル数に応じて所定の割合
で具備する冗長セルとして、誤り訂正符号を記憶するエ
ラー訂正用セルとから構成される。

【００２０】本実施形態のフラッシュメモリは、メモリ
ブロックにデータを一括して書き込み、或いはメモリブ
ロックから一括してデータを読み出す際のバッファとし
て、一時記憶メモリ３を有する。一時記憶メモリ３の容
量値は、メモリトランジスタの記憶レベル数およびメモ
リブロックの大きさに応じて予め決められている。具体
的には、ページ単位でセル当たり１６レベルのデータを
書き込み又は読み出しを行う本例の場合、各ビット線ご
とに４個の記憶素子（例えばフリップフロップ）が接続
されて一時記憶メモリ３が構成されている。これは、前
記したように、４ビットの記憶データが１６レベルの電
圧に変換されて１メモリセル内に記憶されることに対応
したものである。また、一時記憶メモリ３には、書き込
むデータ或いは読み出したデータを格納すべき一時記憶
メモリ３内の番地を選択する転送選択回路４が接続され
ている。

【００２１】本発明の半導体記憶装置では、パリティ生
成回路とエラー訂正回路とを別に設けてもよいが、本例
では、両回路の機能を併せ持つパリティ生成・エラー訂
正回路５が転送選択回路４に接続されている。パリティ
生成・エラー訂正回路５は、４，８，１６，…等の所定
ビット数の単位で前記メモリブロック内のメモリセル内
に書き込むべきデータが転送されてきたときに、この転
送データの排他的論理和の演算結果（パリティ）を、前
記メモリブロック内のエラー訂正用セルに書き込むべき
誤り訂正符号として生成するものである。また、このパ
リティ生成・エラー訂正回路５は、エラー訂正用セルか
ら読み出された誤り訂正符号（読出しパリティ）を書き
込み時に生成したパリティ（書込みパリティ）と比較し
て、この結果からメモリセルから読み出されたデータを
訂正して出力させる機能も兼ね備えている。

【００２２】本発明の半導体記憶装置は、パリティ生成
・エラー訂正回路５に接続され、そのパリティを生成す
べきデータの組み合わせを適宜変更する制御回路６を有
する。本例の場合、この制御回路６は、エラー訂正時に
読出しパリティと書込みパリティとの比較結果によりデ
ータを適宜訂正しながら出力させる出力制御の機能も合
わせ持つ。さらに、本例の制御回路６は、一時記憶メモ
リ３および転送選択回路４に対しても接続され、一時記
憶メモリ３の所定番地に所定の書込みデータを正しく設
定したり、読み出され一時記憶メモリ３で保持されてい
るデータの出力制御など、エラー訂正全般の制御を広く
行うものである。

【００２３】本実施形態のフラッシュメモリでは、パリ
ティ生成・エラー訂正回路５によるエラー訂正時のパリ
ティ比較対象として、先に生成した書込みパリティを一
時的に記憶しておくパリティ保持レジスタ７が、パリテ
ィ生成・エラー訂正回路５と転送選択回路４との間に接
続されている。このパリティ保持レジスタ７は、パリテ
ィ生成・エラー訂正回路５が、エラー訂正時に制御手段
６の制御を受けて書込みパリティと同じパリティを再度
生成する手順をとる場合等にあっては、省略してもよ
い。

【００２４】図３は、パリティ生成・エラー訂正回路５
の構成を具体的に例示する回路図である。このパリティ
生成・エラー訂正回路５は、第１のパリティ生成回路
８、第２のパリティ生成回路９、およびエラー訂正回路
１０とから構成されている。

【００２５】第１のパリティ生成回路８は、所定ビット
数ｎ（例えば、ｎ＝４）の第１の誤り検出信号から各ビ
ットの排他的論理和（ＸＯＲ）を求める回路であり、
（ｎ−１）個のＸＯＲ回路から構成されている。具体的
に第１のパリティ生成回路８は、第１の誤り検出信号を
２ビットずつ入力する初段のＸＯＲ回路１１ａ，１１ｂ
と、入力に初段のＸＯＲ回路１１ａ，１１ｂの出力が接
続された２段目のＸＯＲ回路１１ｃとから構成されてい
る。

【００２６】同様に、第２のパリティ生成回路９は、所
定ビット数ｍ（例えば、ｍ＝８）の第２の誤り検出信号
から各ビットの排他的論理和を求める回路であり、（ｍ
−１）個のＸＯＲ回路から構成されている。具体的に第
２のパリティ生成回路９は、第２の誤り検出信号を２ビ
ットずつ入力する初段のＸＯＲ回路１１ｄ〜１１ｇと、
入力に初段のＸＯＲ回路１１ｄ〜１１ｇの出力が対をな
して接続された２段目のＸＯＲ回路１１ｈ，１１ｉと、
入力に２段目のＸＯＲ回路１１ｈ，１１ｉの出力が接続
された３段目のＸＯＲ回路１１ｊとから構成されてい
る。

【００２７】第１のパリティ生成回路８に入力される第
１の誤り検出信号、及び第２のパリティ生成回路９に入
力される第２の誤り検出信号を構成する各符号は、その
各ビットがメモリブロック内のメモリセルごとの何れか
の記憶ビットを示すものであり、当該記憶ビットにデー
タが存在するときは“１”を、当該記憶ビットにデータ
が存在しないときは“０”の値をとる。この第１および
第２の誤り検出信号について、その各ビットが示す記憶
ビットのメモリブロック内における組み合せは、前記し
た制御回路６により制御される。

【００２８】エラー訂正回路１０は、３つのＸＯＲ回路
１１ｋ，１１ｍ，１１ｎと、ＡＮＤ回路１２とから構成
されている。ＸＯＲ回路１１ｋは、その一方の入力が第
１のパリティ生成回路８の出力に接続され、他方の入力
が読出しパリティを入力可能に前記転送選択回路４に接
続されている。同様に、ＸＯＲ回路１１ｍは、その一方
の入力が第２のパリティ生成回路９の出力に接続され、
他方の入力が読出しパリティを入力可能に前記転送選択
回路４に接続されている。ＡＮＤ回路１２は、その入力
に２つのＸＯＲ回路１１ｋ及び１１ｍの出力が接続され
ている。ＸＯＲ回路１１ｎは、その一方の入力にＡＮＤ
回路１２の出力が接続され、他の入力が読出しデータを
入力可能に前記転送選択回路４に接続されている。この
ＸＯＲ回路１１ｋ及び１１ｍに入力される読出しパリテ
ィ、ＡＮＤ回路１２に入力される読出しデータの組み合
わせは、前記した制御回路６が転送選択回路４を制御す
ることにより決められる。

【００２９】つぎに、制御回路６に制御されて図３の回
路に入力される第１および第２の誤り検出信号を構成す
る誤り訂正符号（パリティ）と訂正対象（データ）の対
応関係、及び本発明におけるビット誤りの検出と訂正手
法について述べる。図４は、本発明におけるビット誤り
の検出と訂正手法の原理を示すために、極く小さなメモ
リブロックを想定し、これをメモリセル８個と、エラー
訂正用セル４個で示す図である。

【００３０】この図４内のメモリブロックは、各メモリ
セルの記憶ビットを連続した４枡に展開し、図２の１６
の記憶レベルＭ0 〜Ｍ15にデータが存在する否かに応じ
て異なる値をとる符号（ａ0 〜ａ3 ，ｂ0 〜ｂ3 ，…）
を各枡内に表示したものである。枡内に表示された各符
号は、各記憶ビットを示し、当該記憶ビットにデータが
存在するときは“１”を、存在しないときは“０”の値
をとる。具体的に、メモリセルＡはａ0 〜ａ3 の４記憶
ビットで示されている。同様に、メモリセルＢはｂ0 〜
ｂ3 、メモリセルＣはｃ0 〜ｃ3 、メモリセルＤはｄ0
〜ｄ3 、メモリセルＥはｅ0 〜ｅ3 、メモリセルＦはｆ
0 〜ｆ3 、メモリセルＧはｇ0 〜ｇ3 、メモリセルＨは
ｈ0 〜ｈ3 でそれぞれ示されている。

【００３１】この表記の仕方はエラー訂正用セルについ
ても同様で、この場合の各枡（記憶ビット）を表示する
符号は、誤り訂正符号であり、その記憶ビットに誤り訂
正符号が存在するときは“１”を、存在しないときは
“０”の値をとる。具体的に、エラー訂正用セルＸａは
ｘ0 〜ｘ3 、エラー訂正用セルＸｂはｘ4〜ｘ7 、エラ
ー訂正用セルＸｃはｘ8 〜ｘ11、エラー訂正用セルＹは
ｙ0 〜ｙ3と、それぞれ４記憶ビットで示されている。

【００３２】エラー訂正用セルＸａ〜Ｘｃは、メモリセ
ルごとに記憶ビットを斜め方向（図中の破線矢印方向）
に検索したものであり、その各ビットの数値（誤り訂正
符号）ｘ0 〜ｘ11は、次式で示す如く、検索した全記憶
ビットの表示符号について排他的論理和（パリティ）を
とることにより生成される。具体的には、図３の第１の
パリティ生成回路８に第１の誤り検出信号を入力するこ
とにより生成される。

【００３３】

【数１】 ｘ0 ＝ａ0 ＊０ ＊０ ＊０， ｘ1 ＝ｂ0 ＊ａ1 ＊０ ＊０， ｘ2 ＝ｃ0 ＊ｂ1 ＊ａ2 ＊０， ｘ3 ＝ｄ0 ＊ｃ1 ＊ｂ2 ＊ａ3 ， ｘ4 ＝ｅ0 ＊ｄ1 ＊ｃ2 ＊ｂ3 ， ｘ5 ＝ｆ0 ＊ｅ1 ＊ｄ2 ＊ｃ3 ， ｘ6 ＝ｇ0 ＊ｆ1 ＊ｅ2 ＊ｄ3 ， ｘ7 ＝ｈ0 ＊ｇ1 ＊ｆ2 ＊ｅ3 ， ｘ8 ＝０ ＊ｈ1 ＊ｇ2 ＊ｆ3 ， ｘ9 ＝０ ＊０ ＊ｈ2 ＊ｇ3 ， ｘ10＝０ ＊０ ＊０ ＊ｈ3 ，（ｘ11＝０ ＊０ ＊０ ＊０ ） これらの式で、“＊”は排他的論理和の演算子であり、
図４で検索路に記憶ビットが存在しないときは排他的論
理和の演算結果に影響を与えない“０”を代入してい
る。

【００３４】これに対し、エラー訂正用セルＹは、メモ
リセルごとに記憶ビットを横方向（図中の実線矢印方
向）に検索したものであり、その各ビットの数値（誤り
訂正符号）Ｙ0 〜Ｙ3 は、次式で示す如く、検索した全
記憶ビットの排他的論理和（パリティ）をとることによ
り生成される。具体的には、図３の第２のパリティ生成
回路９に第２の誤り検出信号を入力することにより生成
される。

【００３５】

【数２】 ｙ0 ＝ａ0 ＊ｂ0 ＊ｃ0 ＊ｅ0 ＊ｆ0 ＊ｇ0 ＊ｈ0 ｙ1 ＝ａ1 ＊ｂ1 ＊ｃ1 ＊ｅ1 ＊ｆ1 ＊ｇ1 ＊ｈ1 ｙ2 ＝ａ2 ＊ｂ2 ＊ｃ2 ＊ｅ2 ＊ｆ2 ＊ｇ2 ＊ｈ2 ｙ3 ＝ａ3 ＊ｂ3 ＊ｃ3 ＊ｅ3 ＊ｆ3 ＊ｇ3 ＊ｈ3 これらの式で、“＊”は排他的論理和の演算子である。

【００３６】このようにエラー訂正用セルに書き込まれ
る誤り訂正符号ｘ0 〜ｘ11，ｙ0 〜ｙ3 は、メモリセル
ごとの所定の記憶ビット（データの有無を示す符号）を
所定の検索順にとり記憶ビット間でパリティをとったも
のであることから、検索路内でデータを保持している記
憶ビットの数が偶数あるか奇数あるかによって値を異に
する。すなわち、データ保持の記憶ビット（“１”で表
示）の数が偶数のときはパリティ結果が“０”をとり、
データ保持の記憶ビット数が奇数の時はパリティ結果が
“１”をとる。したがって、書き込み前のパリティ（書
込みパリティ）と読出し後の（読出しパリティ）との一
致を調べ、もし不一致なら当該検索路内にビット誤りが
１つ発生していると判断できる。なお、不一致のときは
３つのビット誤りが発生、一致のときは２つのビット誤
りが発生といった具合に他の態様のビット誤りも想定し
得るが、本発明ではメモリブロック内で単一セルについ
てビット誤りが発生することを前提としていることか
ら、このような他の態様のビット誤りは考慮する必要が
ない。

【００３７】また、この誤り訂正符号ｘ0 〜ｘ11，ｙ0
〜ｙ3 の生成に用いられる第１および第２の誤り検出信
号は、異なる方向で記憶ビットの検索を行い、しかも各
符号間で互いに共通な記憶ビットを１つしかとらない。
このため、第１および第２の誤り検索信号それぞれに何
れか一の符号でパリティ不一致があると、このパリティ
不一致がある誤り訂正符号を生成する際の検索路に共通
な記憶ビットが、ビット反転して誤って読み出されたも
のと判定することができる。なお、第１および第２の誤
り検出信号により生成された何れか一方の誤り訂正符号
にパリティ不一致があり他方にないときは、当該一方の
誤り訂正符号自身のビット誤りであると判断できる。

【００３８】このようにして、ビット誤りがある記憶ビ
ットを特定できるので、特定した記憶ビットのメモリセ
ルデータをビット反転すれば容易にエラー訂正を行うこ
とが可能である。

【００３９】つぎに、ビット反転を行う方法を一例挙げ
て説明する。以上の説明から明らかなように、第１およ
び第２の誤り検出信号を構成する記憶ビットと誤り訂正
符号（ｘ，ｙ）とは、次式に示す如く、１対１で対応す
る。

【数３】 ａ0: (ｘ0,ｙ0)，ａ1: (ｘ1,ｙ1)，ａ2: (ｘ2,ｙ2)，ａ3: (ｘ3,ｙ3)， ｂ0: (ｘ1,ｙ0)，ｂ1: (ｘ2,ｙ1)，ｂ2: (ｘ3,ｙ2)，ｂ3: (ｘ4,ｙ3)， ｃ0: (ｘ2,ｙ0)，ｃ1: (ｘ3,ｙ1)，ｃ2: (ｘ4,ｙ2)，ｃ3: (ｘ5,ｙ3)， ｄ0: (ｘ3,ｙ0)，ｄ1: (ｘ4,ｙ1)，ｄ2: (ｘ5,ｙ2)，ｄ3: (ｘ6,ｙ3)， ｅ0: (ｘ4,ｙ0)，ｅ1: (ｘ5,ｙ1)，ｅ2: (ｘ6,ｙ2)，ｅ3: (ｘ7,ｙ3)， ｆ0: (ｘ5,ｙ0)，ｆ1: (ｘ6,ｙ1)，ｆ2: (ｘ7,ｙ2)，ｆ3: (ｘ8,ｙ3)， ｇ0: (ｘ6,ｙ0)，ｇ1: (ｘ7,ｙ1)，ｇ2: (ｘ8,ｙ2)，ｇ3: (ｘ9,ｙ3)， ｈ0: (ｘ7,ｙ0)，ｈ1: (ｘ8,ｙ1)，ｈ2: (ｘ9,ｙ2)，ｈ3: (ｘ10, ｙ3)

【００４０】この関係を一般化すると、行がｉ番目で列
がｊ番目のセルの記憶ビットデータＭijは、誤り訂正符
号（ｘi+j ，ｙi ）に対応する。

【００４１】いま、第１の誤り検出信号にもとずくパリ
ティと、第２の誤り検出信号にもとづくパリティとが書
込み時と読出し時でともに不一致となる変数Ｓを考え
る。書込み時のパリティデータをｘ（＝ｘ0 〜ｘ10）,
ｙ（＝ｙ0 〜ｙ3 ）、これをそれぞれ読み出した時のパ
リティデータをＸ（＝Ｘ0 〜Ｘ10）, Ｙ（Ｙ0 〜Ｙ3 ）
とすれば、この変数Ｓは、次式の如く、第１および第２
の誤り検出信号にもとずく場合の間で、書込みパリティ
と読出しパリティが不一致のとき“１”となる論理（排
他的論理和）同士の積をとることにより達成される。

【数４】Ｓ＝（ｘ＊Ｘ）・（ｙ＊Ｙ）

【００４２】さらに、排他的論理和は、その一方の入力
が“１”のとき他方の入力を反転する性質がある。した
がって、読出し後の記憶ビットデータをＭijとすれば、
そのエラー時にビット反転される訂正後の記憶ビットデ
ータＺijは、次式により求めることができる。

【数５】 Ｚij＝ Ｓij＊Ｍij ＝｛ ((ｘi+j)＊ (Ｘi+j)) ・ ((ｙi+j)＊ (Ｙi+j)) ｝＊Ｍij

【００４３】この数式をロジック回路で実現したのが図
３の回路であり、図３は、第１の誤り検出信号（ａ3,ｂ
2,ｃ1,ｄ0 ）、第２の誤り検出信号（ａ0,ｂ0,ｃ0,ｄ0,
ｅ0,ｆ0,ｇ0,ｈ0 ）から生成される誤り訂正符号 (ｘ3,
ｙ0)を読み出し、これにもとづいてセルビットデータｄ
0 を訂正して出力する場合を示している。同様な回路で
ｄ1,ｄ2,ｄ3 を同時に誤り訂正することにより、エラー
セルＤのデータを完全に訂正することができる。

【００４４】なお、図４は当該誤り訂正方法の一例を示
すに過ぎない。本発明の誤り訂正方法が適用可能なメモ
リブロックの大きさ、セル数および配置に限定はなく、
例えば図４のメモリセルＡ〜Ｈは横一列に並べただけで
あったが、更に横長くすることは勿論、縦方向にも複数
のメモリセル段を配置してもよい。むしろ、記憶ビット
で展開したメモリブロックが正方形に近いほうがメモリ
セルに対するエラー訂正用セル数が少なく、冗長率が小
さくて済むことから好ましい。また、第１および第２の
誤り検出信号については、その少なくとも一方の検索信
号が隣接するメモリセル間で所定順位で記憶ビットを変
更するものであればよい。例えば図４の例では、第１の
誤り検出信号が当該一方の検索信号に該当し、隣接する
メモリセル間でＡ→Ｂ→…→Ｈのアドレス順で記憶ビッ
トを変更しているが、この順位は、繰り返したときに一
定でありさえすればよい。

【００４５】図５は、第１および第２の誤り検出信号の
検索方向の他の例を示すメモリブロックの記憶ビットに
よる展開図である。この図５の例では、第１の誤り検出
信号と同様に、第２の誤り検出信号についても隣接する
メモリセル間で所定順位で記憶ビットを変更させてい
る。

【００４６】最後に、本発明の半導体記憶装置のビット
誤り訂正動作について、図１に示す構成のフラッシュメ
モリにおいて図４のエラー検索を行う場合を例に説明す
る。

【００４７】まず、図１のパリティ生成・エラー訂正回
路５に、データが例えば４，８，１６，…ビット単位で
送られてくると、制御回路６によって図３の第１および
第２のパリティ生成回路８，９の入力信号（第１および
第２の誤り検出信号）が順次変更されて、第１のパリテ
ィ生成回路８からは誤り訂正符号列（ｘ0,…ｘ11）が出
力され、第２のパリティ生成回路９からは他の誤り訂正
符号列（ｙ0,…ｙ3 ）が出力される。これらの誤り訂正
符号列は、入力データとともに転送選択回路４を介して
一時記憶メモリ３内に送られ、記憶される。そして、一
時記憶メモリ３内にメモリブロック分のデータビットが
揃ったところで、その記憶内容が一括してメモリブロッ
ク内の各メモリセルに所定の記憶レベルに書き込まれ
る。

【００４８】読出し時には、メモリブロックの記憶内容
が一括して一時記憶メモリ３に読み出され、転送選択回
路４を介してパリティ生成・エラー訂正回路５に送ら
れ、ここで必要に応じてエラー訂正（ビット反転）され
ながら出力される。

【００４９】図６は、このエラー訂正をソフトウェアで
実行するときのフローチャート例である。まず、ステッ
プＳ１において、第１の誤り検出信号から生成される誤
り訂正符号（ｘi パリティ）を指定する変数ｉ、及び第
２の誤り検出信号から生成される誤り訂正符号（ｙj パ
リティ）を指定する変数ｊの初期化（例えば、“０”に
設定）を行う。

【００５０】ステップＳ２では、ｘｊパリティまたはｙ
ｉパリティの何れか、例えばｙｉパリティ（ｉ＝０）を
生成する。なお、ここでは読出し時に新たにパリティを
生成する方法を例に説明するが、以下の「パリティ生
成」工程（ステップＳ２、ステップＳ７）は、全て図１
のパリティ保持レジスタ７から読み出すことで代替えで
きる。ステップＳ３では、生成したｙｉパリティを読み
出したＹｉパリティと比較し、一致すれば変数ｉが最終
値か否かの判断（ステップＳ４）を経て、ステップＳ５
で変数ｉをインクリメントする。そして、この変数ｉの
インクリメントとパリティ生成（ステップＳ５とステッ
プＳ２）を、ステップＳ４で変数ｉが最終値であると判
断されるまで繰り返す。

【００５１】このｙj パリティの繰り返し生成の途中
で、ステップＳ３においてｙｉパリティの不一致が検出
されると、このときの変数ｉが記憶され（ステップＳ
６）、次のステップＳ７のｘｊパリティ（ｊ＝０）の生
成に処理が移行する。ｘｊパリティの繰り返し生成も、
先のｙｉパリティの場合と同様であり、ｙｉパリティの
不一致検出（ステップＳ８）及び変数ｊが最終値か否か
の判断（ステップＳ９）を経て、変数ｊのインクリメン
ト（ステップＳ１０）とｘｊパリティ生成（ステップＳ
７）とを、ステップＳ９で変数ｊが最終値であると判断
されるまで繰り返す。ここで変数ｊが最終値の場合、ｙ
パリティにエラーがあったと判断されエラー訂正せずに
処理が終了する。これにより、読出しデータがそのまま
出力されるこことなる。

【００５２】ｘｊパリティの繰り返し生成の途中で、ス
テップＳ８においてｘｊパリティの不一致が検出される
と、このときの変数ｊが記憶され（ステップＳ１１）、
次のステップＳ１２で、この変数ｊと先に記憶しておい
た変数ｉとからエラーが発生している記憶ビットが特定
される。すなわち、変数ｊに対応したｘパリティと、変
数ｉに対応したｙパリティとが決まるので、この両者の
誤り訂正符号を検索したときに共通な記憶ビットにエラ
ーが発生していると判断することができる。

【００５３】つぎのステップＳ１３で、この特定したエ
ラー記憶ビットの内容をビット反転する。たとえば図３
の場合で説明すると、この場合、ｘ3 パリティとｙ0 パ
リティの双方に不一致があり、ステップＳ６で「ｉ＝
０」が、ステップＳ１１で「ｊ＝３」がそれぞれ記憶さ
れている。この場合、エラー訂正回路１０内のＸＯＲ回
路１１ｋは、その入力信号、即ち読出しパリティＸ3 と
第１のパリティ生成回路８との出力信号が一致しないの
で、“１”を出力する。同様に、エラー訂正回路１０内
のＸＯＲ回路１１ｍは、その入力信号、即ち読出しパリ
ティＹ0 と第２のパリティ生成回路９との出力信号が一
致しないので、“１”を出力する。したがって、次段の
ＡＮＤ回路１２の出力が“１”となる。先に述べたよう
に、排他的論理和は一方が“１”のとき他方を反転する
演算であることから、エラー訂正回路１０内のＸＯＲ回
路１１ｎは、入力されてきた読出しデータｄ0 をビット
反転させて出力する。なお、この外の場合、即ちｘパリ
ティおよびｙパリティの少なくとも一方が完全に一致す
る場合は、ＡＮＤ回路１２の出力は“０”のままである
ことから、ＸＯＲ回路１１ｎによるビット反転はされな
いで、読出しデータｄ0 はそのまま出力される。この図
３のようにして読出しデータがエラー訂正をともなって
出力され、以上のステップをｉ＝３またはｊ＝１１にな
るまで繰り返す。

【００５４】多値メモリでは、先に述べたように、ブロ
ック内では単一セルにエラーが生じることが殆どで、そ
の一方、あるセルにエラーが生じたときは同じセル内で
複数の記憶レベルが同時にエラーを起こしていることも
多い。なぜなら、蓄積電荷量が変動すると電荷を保持し
ている記憶レベルが遷移するが、通常、この遷移に関与
した両記憶レベルでビットエラーを起こすことが多いか
らである。この特質を考慮して、その後は、特に図示し
ないが、エラーが検出されビット反転された記憶ビット
を含むメモリセル内の他の記憶ビットのパリティ一致検
出を、メモリセルＡ，Ｂ，…, Ｈごとに順次行う。

【００５５】これまでは、説明の便宜上、ｙパリティ生
成・判定、ｘパリティ生成・判定を逐次行うとしたが、
これを同時に行ってもよい。この場合、例えば図３の例
においてセルデータＤ内でエラー検出されたときは、図
３の各回路８〜１０の入力信号を図４の記憶ビットｄ0,
ｄ1,ｄ2 ｄ3 同時にエラー検出が可能に変更（シフト）
しながら、上述したエラー検出とビット反転をメモリセ
ルＤ内の全ての記憶ビットに対し行う。なお、この４ビ
ットの同時訂正を可能とするには、図３と同様な回路を
４個設ける必要がある。

【００５６】本例のフラッシュメモリでは、パリティ生
成回路８，９が、入力信号の符号数に応じた数のＸＯＲ
回路で構成され、エラー訂正回路１０にいたっては、３
個のＸＯＲ回路１１ｋ，１１ｍ，１１ｎとＡＮＤ回路１
２のみで構成されていることから、回路構成が簡素であ
るといった利点を有する。なお、制御回路６において、
パリティ生成回路８，９に入力される第１および第２の
誤り検出信号を適宜変更する制御を必要とするが、これ
らの誤り検出信号は、メモリセル間で記憶ビットがメモ
リセルの番地順に一方方向に順送りされて規則的に変化
する。したがって、一般に、このような規則的に変更す
る信号の生成は比較的に容易であり、制御回路６の回路
的な負担も小さくて済む。

【００５７】

【発明の効果】本発明に係るエラー訂正方法は、半導体
メモリのランダムエラー発生の特質、即ちメモリブロッ
ク内で発生するランダムエラーは単一セル内で起こるも
のが殆どであることを利用して、多値メモリのビットエ
ラーを従来方式より簡単で、かつ完全に訂正できる方式
である。また、このエラー訂正方法は、多値メモリのエ
ラー態様、即ち単一セル内の記憶レベル間でのデータシ
フトにより複数の記憶ビットでビットエラーが起こると
いったことへの適応性が高い。さらに、このエラー訂正
方法は、多値メモリの記憶レベル数（４，８，１６…
等）に依存せず、冗長率（メモリ全ビット数に対するエ
ラー訂正用ビット数の割合）もブロック内のセル配置構
造が同じならば変化しない方法である。

【００５８】また、本発明に係る半導体記憶装置によれ
ば、誤り訂正符号（記憶ビットのデータ有無を表示）を
一つだけ共有する２つの誤り検出信号（第１および第２
の誤り検出信号）により、エラーが発生したメモリセル
が記憶ビットで特定できることから、エラー検出が容易
で、これを実現する回路構成も簡素なものとなる。これ
より、処理の高速化が図られるし、また制御のためのハ
ードウェア及びソフトウェアの負担も軽減される。

【図面の簡単な説明】

【図１】本発明の実施形態に係るフラッシュメモリの概
略構成を示すブロック図である。

【図２】図１のメモリアレイを構成するメモリトランジ
スタのゲート閾値電圧が離散的な１６の記憶レベルをと
ることを示す説明図である。

【図３】図１のパリティ生成・エラー訂正回路の構成を
具体的に例示する回路図である。

【図４】本発明におけるビットエラーの検出と訂正手法
の原理を示すために、極く小さなメモリブロック（メモ
リセル８個、エラー訂正用セル４個）を想定し、各セル
の記憶レベルを連続した４枡（ビット）に展開し、各枡
内に図２の１６の記憶レベルＭ0 〜Ｍ15のデータ有無を
示す符号を表記した図である。

【図５】第１および第２の誤り検出信号の検索方向の他
の例を示す、図４と同様なメモリブロックの記憶ビット
による展開図である。

【図６】本発明に係るエラー訂正方法の手順を、図４の
場合を例に示すフローチャートである。

【符号の説明】

１…メモリアレイ、２…ローデコーダ、３…一時記憶メ
モリ（一時記憶手段）、４…転送選択回路、５…パリテ
ィ生成・エラー訂正回路、６…制御回路、７…パリティ
保持レジスタ、８…第１のパリティ生成回路、９…第２
のパリティ生成回路、１０…エラー訂正回路、１１ａ〜
１１ｊ…ＸＯＲ回路、１１ｋ…第１のＸＯＲ回路、１１
ｍ…第２のＸＯＲ回路、１１ｎ…第３のＸＯＲ回路、１
２…ＡＮＤ回路、Ａ〜Ｈ…メモリセル、Ｘａ〜Ｘｃおよ
びＹ…エラー訂正用セル、ａ0 〜ａ3 等…記憶ビット及
びそのデータ有無を示す符号、ｘ0 〜ｘ11…第１の誤り
検出信号にもとづいて生成される誤り訂正符号、ｙ0 〜
ｙ3 …第２の誤り検出信号にもとづいて生成される誤り
訂正符号。

Claims (8)

【特許請求の範囲】
1. 【請求項１】メモリアレイの構成単位として、それぞれ
   ３以上の記憶レベルをとることが可能な複数のセルから
   なるメモリブロックを有し、 前記メモリブロック内の前記複数のセルとして、レベル
   に変換された複数ビットのデータを記憶する複数のメモ
   リセルと、誤り訂正符号を記憶する複数のエラー訂正用
   セルとを有する半導体記憶装置であって、 それぞれの符号が前記メモリセルごとの所定の記憶ビッ
   トを示し、当該所定の記憶ビットに前記データを有する
   か否かに応じて異なる値をとる２進化符号列をそれぞれ
   入力し、入力した２進化符号列にもとづいてデータ有り
   の記憶ビット数が偶数であるか奇数であるかによって異
   なる値の前記誤り訂正符号をそれぞれ生成する第１のパ
   リティ生成回路および第２のパリティ生成回路と、 前記第１のパリティ生成回路に対して、前記メモリブロ
   ック内において隣接するメモリセル間で所定順位で異な
   る記憶ビットを示す前記２進化符号列からなる第１の誤
   り検出信号を出力し、前記第２のパリティ生成回路に対
   して、前記第１の誤り検出信号と前記記憶ビットが一つ
   のみ共通する前記２進化符号列からなる第２の誤り検出
   信号を出力し、前記メモリブロック内の全ての記憶ビッ
   トに対し当該第１および第２の誤り検出信号に共通な記
   憶ビットが一意で定まるように、前記第１および第２の
   パリティ生成回路に出力されている前記第１および第２
   の誤り検出信号を適宜変更する制御回路と、 前記エラー訂正用セルに記憶されている前記誤り訂正符
   号が読み出されたときに、当該読み出された誤り訂正符
   号が書き込み時の前記誤り訂正符号に一致するか否かを
   調べ、不一致のときは、前記第１および第２の誤り検出
   信号に共通な前記記憶ビットのメモリセル内データをビ
   ット反転するエラー訂正回路とを有する半導体記憶装
   置。
2. 【請求項２】前記エラー訂正回路は、読み出しデータを
   出力する出力回路内に設けられ、順次送られてくる読み
   出しデータを、前記読み出された誤り訂正符号が書き込
   み時の前記誤り訂正符号に一致するか否かを調べ、不一
   致のときは前記ビット反転して順次出力する請求項１に
   記載の半導体記憶装置。
3. 【請求項３】前記第２の誤り検出信号は、行方向または
   列方向の何れかに隣接するメモリセル間で、同じ前記記
   憶ビットを示す前記２進化符号列からなる請求項１に記
   載の半導体記憶装置。
4. 【請求項４】前記第２の誤り検出信号は、前記メモリブ
   ロック内において前記第１の誤り検出信号と異なる方向
   で隣接するメモリセル間で所定順位で異なる記憶ビット
   を示す前記２進化符号列からなる請求項１に記載の半導
   体記憶装置。
5. 【請求項５】データ書込み時には前記メモリブロック内
   に書き込むべきデータと前記誤り訂正符号とを、データ
   読出し時には読み出された前記データと前記誤り訂正符
   号とを、それぞれ一時記憶する一時記憶手段をさらに有
   し、前記一時記憶手段に前記データおよび前記誤り訂正
   符号を予め記憶させた後に一括して前記メモリブロック
   に書き込み、また前記データおよび前記誤り訂正符号を
   メモリブロックから当該一時記憶手段に一括して読み出
   す請求項１に記載の半導体記憶装置。
6. 【請求項６】前記第１のパリティ生成回路および第２の
   パリティ生成回路は、それぞれ２進化符号が入力され排
   他的論理和（ＸＯＲ）の符号間演算結果を出力する複数
   のＸＯＲ回路から構成され、 前記エラー訂正回路は、一方の入力が前記第１のパリテ
   ィ生成回路の出力に接続され、他方の入力に前記エラー
   訂正用セルから読み出された所定の前記誤り訂正符号が
   入力される第１のＸＯＲ回路と、 一方の入力が前記第２のパリティ生成回路の出力に接続
   され、他方の入力に前記エラー訂正用セルから読み出さ
   れた所定の前記誤り訂正符号が入力される第２のＸＯＲ
   回路と、 入力が前記第１および第２のＸＯＲ回路の出力に接続さ
   れているＡＮＤ回路と、 一方の入力に前記ＡＮＤ回路の出力が接続され、他方の
   入力に前記メモリセルから読み出された所定のデータが
   入力される第３のＸＯＲ回路とから構成されている請求
   項２に記載の半導体記憶装置。
7. 【請求項７】半導体記憶装置のメモリアレイの構成単位
   として、それぞれ３以上の記憶レベルに変換されたデー
   タを複数ビットで記憶可能な複数のメモリセルおよびエ
   ラー訂正用セルからなるメモリブロックについて、その
   メモリセル内に記憶されているデータの誤りを、前記エ
   ラー訂正用セルに記憶され読み出された誤り訂正符号を
   用いて訂正する半導体記憶装置の誤り訂正方法であっ
   て、 それぞれの符号が前記メモリブロック内において隣接す
   るメモリセル間で所定順位で異なるメモリセルごとの記
   憶ビットを示し、当該記憶ビットに前記データを有する
   か否かに応じて異なる値をとる２進化符号列からなる第
   １の誤り検出信号を生成し、 それぞれの符号が前記メモリブロック内のメモリセルご
   との所定の記憶ビットを示し、前記第１の誤り検出信号
   と前記記憶ビットが一つのみ共通する前記２進化符号列
   からなる第２の誤り検出信号を生成し、 生成した第１および第２の誤り検出信号から、データ有
   りの記憶ビット数が偶数であるか奇数であるかによって
   異なる値の前記誤り訂正符号を生成し、 当該誤り訂正符号の生成を、前記メモリブロック内の全
   ての記憶ビットに対し前記第１および第２の誤り検出信
   号に共通な記憶ビットが一意で定まるように、前記第１
   および第２の誤り検出信号を適宜変更しながら繰り返し
   行い、 生成した全ての誤り訂正符号を前記エラー訂正用セルに
   書き込んだ後、 データ読み出し時には、エラー訂正用セルに記憶されて
   いる誤り訂正符号を読み出して、当該読み出した誤り訂
   正符号が書き込み前の前記誤り訂正符号に一致するか否
   かを調べ、不一致のときは、前記第１および第２の誤り
   検出信号に共通な前記記憶ビットのデータをビット反転
   する半導体記憶装置の誤り訂正方法。
8. 【請求項８】前記ビット反転後、同一メモリセル内の他
   の記憶ビットについて前記誤り訂正符号の一致を調べ、
   不一致があるときは当該不一致がある他の記憶ビットの
   データ全てをビット反転する請求項７に記載の半導体記
   憶装置の誤り訂正方法。