JPS62175846A - 誤り検出／訂正ランダムアクセス半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は全般的に半導体メモリ、更に具体的に云えば、
誤り検出／訂正コードを用いるランダムアクセス・メモ
リに関する。

関連出願との関係 本出願は係属中の米国特許出願通し番号用（出願人控え
番号Ｔｌ−１０５５１）、同第　　　　　　（出願人控
え番号Ｔｌ−１０５５２）及び同第　　　　　（出願人
控え番号Ｔｌ−１０５５４）と関連を有する。

従来の技術及び問題点 半導体技術の進歩、特に半導体メモリの分野の進歩によ
り、半導体チップの密度及び複雑さが一層進んでいる。

この結果、形状が詰っていて、それに関連してプロセス
制御の問題があり、その為にアレーのビット・セルに故
障が起こることがときたまある。故障の原因はく行では
なく）列に関係している場合が多く、その為ビット・セ
ルの不良の列が生ずる。然し、例えば６４，０ＯＯＩＩ
ｌａのメモリ・セルの大形メモリ・アレーで１個のビッ
トが故障しても、やはり装置全体の故障になる。

半導体メモリ・アレーの歩留りを高める為に、冗長度及
び誤り検出／訂正方式の様な方式が用いられている。冗
長度はメモリ・アレーの様な反復的な回路に対して特に
適しており、この場合、メモリ・セルの１列の様な回路
の一部分がチップ上で繰返される。試験の時、不良回路
に代って冗長な回路を挿入する為に、レーザ形ヒユーズ
を回路するか、又はこの取替えを行なう為に、電子式ス
イッチング・インターフェースを作動しさえずればよい
。１形式の冗長な回路が係属中の米国特許出願通し番号
　　　　　　（出願人控え番号Ｔｌ−１０６２５）に記
載されている。別のＶｔ置が米国特許第４．４７１．４
７２号に記載されている。

然し、冗長回路は、それを用いる為には、決った大きさ
のシリコン表面積、即ち「追加分」を必要とする。更に
、冗長回路は製造段階の間に作動しなけばならないし、
その為の冗長度は冗長回路の限界内に拘束される。部分
的な冗長度は読取／書込み形メモリにしか旨くいかない
。固定メモリ（ＲＯＭ＞は１００％の冗長度を必要とす
る。

高密度半導体メモリ・アレーの歩留りを高める２番目の
方式は、誤り検出及び訂正コードを利用することである
。普通、このコードは２種類のディジット、即ち情報又
はメツセージ・ディジットと検査又はパリティ・ディジ
ットとを含んでいる。

２つ又は更に多くの誤りが同時に出現する確率は単独の
誤りに対する確率よりもずっと小さいから、単独ビット
の誤りだけを検出して訂正することに関心が集中する場
合が多い。誤り検出／訂正コードを用いる為には、情報
ディジットを記憶するだけでなく、対応するパリティ情
報も記憶することが必要である。最も広く用いられてい
る単独誤り検出コードは奇／偶パリティ・コードであり
、この場合ことごとくのコード・ワードに１つのパリテ
ィ・ビットを追加する。奇／偶パリティ検査の為、余分
のビットは、このパリティ・ビットを含むデータ・ワー
ドの全ての論理１の和が奇数又は偶数になる様に選ばれ
る。

奇／偶パリティ誤り検出コードは、各々のコード・ワー
ドに余分のビットを追加することを必要とし、「水平」
パリティ検査と呼ばれることがある。然し、０行ｍ列の
アレー内に、−ｉ長いメツセージのコード・ワードを配
置する場合、各々の行に付加えられる水平パリティ・ビ
ットの他に、各々の列に、別の「！Ｉ！直」パリティ・
ビットも付加えることが出来る。これはブロック・パリ
ティ誤り訂正コードと呼ばれる。水平パリティ・ピッｌ
〜又は垂直パリティ・ビットの何れかからも誤りを検出
することが出来る。

別の形式の誤り訂正コードはハミング・コードであり、
これは更に重要な単独誤り検出及び訂正コードの１つで
ある。このコードは単独誤りコードを検出して訂正する
ことが出来るだけでなく、二ｆｆ１ｍりも検出すること
が出来る。半導体メモリの外部で使う為のこういう装置
が開発されている。

メモリから出力されるデータ・ワードがそのパリティ情
報と共に、誤りがあるかどうかを検出する為に、誤り検
出回路に入力される。誤りが存在すれば、この誤りが訂
正され、訂正されたデータ・ワードが出力される。この
形式の誤り検出回路はアドバンスト・マイクロ・デバイ
セズ社から部品番号２９６０の名称で製造されている。

この他の誤り検出／訂正コードの応用例が米国特許第４
゜４７９．２１４号、同第４．．４９４，２３４号、同
第４，４９７．０５８号、同第４，４９８．１７５号、
同第４，５０６，３６５号及び同第４゜４６８．７６９
号に記載されている。　　　　　−誤り検出／訂正コー
ドは単独又は多重の誤りを訂正することが出来るが、集
積ＲＡＭにこの能力を一体化することはある困難を伴な
う。メモリにデータを書込む時、メモリから訂正データ
を読取ると共にパリティ又は検査ビットを発生すること
が必要である。この多重の読取／書込み過程に対する回
路の追加分が厄介なことになり得る。

問題点を解決する為の手段及び作用 本発明は誤り検出／訂正ランダムアクセス・メモリを提
供する。このメモリは、コード化データ・ワードを記憶
する為のメ七り素子のアレーを含む。各々のコード化デ
ータ・ワードは集団的なデータ部分と関連するパリティ
情報とで構成される。

集団的なデータ部分は、予定の順序に配置された複数個
のディジタル・データ・ワードで形成される。パリティ
部分は集団的なデータ部分に関連するパリティ情報で構
成され、ブロック・コード誤りアルゴリズムに従って発
生される。各々のコード化データ・ワードが外部アドレ
スによってアクセスされる。アレーから取出された１つ
のコード化データ・ワードを受取って、このコード化デ
ータ・ワード中に誤りが存在すれば、その誤りのビット
位置を示す誤りシンドロームを出力する様に、誤り検出
モードで動作する誤りシンドローム／パリティ発生器を
設ける。誤りシンドローム／パリティ発生器は、パリテ
ィ・モードでは、コード化データ・ワードの集団的なデ
ータ部分を受取って、新しいパリティ情報を発生する様
にも作用する。

誤り検出モードでは、誤りシンドロームが誤り訂正回路
に入力されて、誤りシンドロームを発生する塁となった
、コード化データ・ワード中の誤りピッ１−を訂正する
。誤り訂正回路の出力が訂正済みコード化データ・ワー
ドを構成する。

読取モードでは、誤りシンドローム／パリティ発生器が
誤り検出モードに構成され、アクセスされたアレーの位
置から取出したコード化データ・ワードが誤りシンドロ
ーム／パリティ発生器に入力される。その後、外部のデ
ータ・ワード位置のアドレスに従って、訂正済みコード
化データ・ワードの集団的なデータ部分にある１つのデ
ィジタル・データ・ワードを取出す。書込みモードでは
、記憶されているコード化データ・ワードの内のアクセ
スされた１つを最初に取出し、訂正して、訂正流みコー
ド化データ・ワードを作る。その後訂正済みコード化デ
ータ・ワードの集団的なデータ部分をラッチに記憶し、
その中の１つのディジタル・データ・ワードを新しいデ
ィジタル・データ・ワードに置換える。その後、ラッチ
の内容をパリティ発生モードに構成された誤りシンドロ
ーム／パリティ手段に入力する。この時、新しいパリテ
ィ情報がラッチの内容と組合されて新しいコード化デー
タ・ワードを形成し、この新しいコード化データ・ワー
ドがアクセスされた位置に記憶される。

本発明の別の実施例では、アレーの幅がコード化データ
・ワードのビット長に等しい。アレーから１つのコード
化データ・ワードをアクセスする為には、外部の行アド
レスしか必要としない。更に、１つのコード化データ・
ワードをアクセスする為に行アドレスしか必要としない
更新モードを用いる。その後、アクセスされたコード化
データ・ワードを取出し、訂正して、その後訂正された
データ・ワードをアクセスされた位置に記憶する。

行アドレスを逐次的にインクレメントすることにより、
メモリ素子の全ての行が更新される。

本発明並びにその利点が更に完全に理解される様に、次
に図面について説明する。

支−１−１ 第１図には本発明の誤り検出／訂正回路を用いたランダ
ムアクセス半導体メモリ（ＲＡＭ）の簡略ブロック図が
示されている。然し、本発明はＲＡＭに制限されない。

メモリは情報メモリ・アレー１０とパリティ・メモリ・
アレー１２とで構成される。各々のアレー１０．１２は
行及び列に分けて配置したメモリ素子のアレーで形成さ
れる。

ＲＡＭの典型的な構造が米国特許第４．３３０゜８５２
号及び同第４．３４７．５８７号に記載されている（共
に出願人が所有する）。後で説明するが、情報を情報ア
レー１０から取出し、その後訂正し、パリティ・アレー
１２に記憶する為の対応するパリティ情報を発生すると
共に、情報アレーに書込むことが出来る。

データが情報アレー１０では、１個の集団的なデータ・
ワードにまとめた多数のデータ・ワードの形で記憶され
る。好ましい実施例では、情報アレーは２５６ビツト幅
であり、各々の集団的なデータ・ワードは３２個の８ビ
ツト・ワードで構成される。従って、情報アレー１０の
各々の行は１個の集団的なデータ・ワードで構成されて
いる。

各々の集団的なデータ・ワードには予定数の「検査ビッ
ト」又は「パリティ・ビット」が関連しており、それが
パリティ・アレー１２に記憶される。集団的なデータ・
ワード及びそれに関連するパリティ・ビットが「コード
化データ・ワード」を形成する。データを読取り、誤り
を検出し、この誤りを訂正する為には、集団的なデータ
及び関連するパリティ・ピッｌ−の両方をアクセスし、
適当な誤り検出／訂正アルゴリズムを用いてこのコード
化データ・ワードを処理することが必要である。或いは
、データをアレーに書込むには、パリティ・アレー１２
に記憶する為のパリティ・ビットを発生することが必要
である。

情報アレー１０は列アドレスと行アドレスとによってア
ドレスされる。行アドレスが最初に行アドレス・ラッチ
（図面に示してない）にラッチされ、その後アドレス・
バス１５を介して行アドレス・デコーダ１４に入力され
て、ワード線バス１６で表わす複数個のワード線の内の
１つを選択する。行アドレス・デコーダ１４の出力は互
いに排他的であり、情報アレー１０でも、パリティ・ア
レー１２でも、１つの行だけが選択される。列アドレス
が最初に列アドレス・ラッチ（図面に示してない）に入
力され、その後列アドレス・バス２０を介して列アドレ
ス・デコーダ１８に入力される。列アドレス・デコーダ
１８が列選択バス２２のＹ選択線を通じて、アレー１０
の内の１つ又は更に多くの列を選択する。好ましい実施
例では、メモリは８ピツ（〜・ワードを処理し、各々の
Ｙ選択線が８個の列の群を選択する。所定の８ビツト・
ワードに対するデータ・ビットは、どの隣合った２つの
ビットも、隣合った列にない様に配置されている。例え
ば、所定の行の第１のデータ・ワードのデータ・ビット
Ｄｏが列ＯＯに記憶され、第２のデータ・ビットＤ１が
列０７に記憶され、第３のデータ・ビットＤ２が列１５
に記憶されるという様になっている。

行アドレスが発生された後、ワード線バス１６にある選
ばれたワード線が２５６個のメモリ素子の選ばれた行を
作動する。この情報が関連したセンスアンプ２６を介し
て２５６ビツト幅のバス２４に出力される。同時に、関
連したパリティ情報が関連したセンスアンプ３０を介し
て９ビツト幅のバス２８に出力される。２５６ビツトの
集団的なデータ・ワードに対するパリティ情報は９ビツ
ト幅である。

バス２４の集団的なデータ・ワードがマルチプレクサ３
２に入力される。マルチプレクサ３２は読取動作の為、
バス２４の情報をデータ・バス３４とインターフェース
接続する様に作用し得る。

更にマルチプレクサ３２は、侵で説明する様に、書込み
又はリフレッシュ動作の際、情報アレー１０に情報を入
力することが出来る様に、データ・バス３６のデータを
データ・バス２４にインターフェース接続する様に制御
し得る。バス２８のパリティ情報がマルチプレクサ３８
に入力される。

マルチプレクサ３８は、読取動作の為、バス２８の情報
をデータ・バス４０とインターフェース接続する様に作
用し得る。書込み及びリフレッシュ動作の間、パリティ
情報をデータ・バス４２から受取って、データ・バス２
８を介してパリティ・アレー１２に入力する。データ・
バス４０及びデータ・バス３６が、データ・バス４６と
のマルチプレクサ動作の為、マルチプレクサ４４に共に
入力する。読取動作では、データ・バス４ｏがデータ・
バス４６に多重化される。後で説明するが、リフレッシ
ュ動作では、データ・バス３６がデータ・バス４６に多
重化される。

読取動作の間、データ・バス３４の集団的なデータ・ワ
ード及びバス４０のパリティ・ビットが、誤りシンドロ
ーム／パリティ発生器４８に入力される。誤りシンドロ
ーム発生器４８は、誤り訂正モードで、コード化データ
・ワードを受取って、予定の誤り検出／訂正アルコリズ
ムに従って、誤りシンドロームを発生し、アクセスされ
たコード化データ・ワードに誤りがあれば、どのビット
が誤りであるかを決定する様に作用し得る。誤りシンド
ローム／パリティ発生器４８は、パリティ・モードでは
、集団的なデータ・ワードを受取って、新しいパリティ
情報を発生する様にも作用するが、これは後で説明する
。

誤り訂正モードでは、誤りシンドロームが発生されて、
誤りシンドローム・バス５０に出力され、誤り位置デコ
ード回路５２に入力される。誤り位置デコード回路５２
の出力がバス５６を介して誤り訂正回路５４に入力され
る。読取動作の間、バス３４の集団的なデータ・ワード
及びバス４０のパリティ情報も誤り訂正回路５４に入力
される。

誤り訂正回路５４が訂正済みの集団的なデータ・ワード
を２５６ビツト幅のデータ・バス５８に出力し、訂正済
みパリティ・ビットをデータ・バス６０に出力する。バ
ス５８がバッファ／ゲート回路６２に入力され、訂正済
みの集団的なデータを２５６ビツト幅の出力データ・バ
ス６４にインターフェース接続する。バッファ／ゲート
回路６２は３状態装置であって、バス５８をバス６４か
ら切離すことも出来るし、或いは誤り訂正回路５４から
バス６４に情報を転送する為に、バス６４に接続するこ
とも出来る様になっている。

データ・バス６４が入出力（Ｉｌｏ＞選択回路６６にイ
ンターフェース接続される。ｌ／○選択回路６６が選択
バス２２からのＹ選択線によって制御されて、２５６ビ
ツトの集団的なデータ・ワード中の１つのデータ・ワー
ドを選択する。読取動作では、２５６ビツトの集団的な
データ・ワードを形成する８ビツト・データ・ワードの
内の選ばれた１つがバス６４から８ビツトのＩ１０バス
６８に転送され、書込み動作では、情報がバス６８から
バス６４に転送される。バス６８がＩ１０回路７０を介
してチップの外部とインターフェース接続される。回路
７０がＷ信号及びＱ出力付能信号によって制御され、そ
れに対してデータを入力するか或いはそれからデータを
出力する。

データ・バス６４はラッチ７２にも入力される。

ラッチ７２は、１つのモードでは、ＬＤＬ信号を受取っ
たことに応答して、バス６４からの２５６個の情報ビッ
トの全部をラッチする様に作用し得る。更に、ラッチ７
２はバス２２からのＹ選択線も受取って、書込み動作の
間、ラッチ７２の選ばれた情報を「書替える」為に、ラ
ッチ７２を制御する。後で説明するが、８ビツト・デー
タ・ワードがバス６８からｌ１０ｉ択回路６６に入力さ
れ、列アドレス・デコーダ１８によって作動されたＹ選
択線に従って、バス６４の対応する線にインターフェー
ス接続される。この時間の間、バッファ／ゲート回路６
２がバス６４を誤り訂正回路５４の出力から切離し、情
報がラッチ７２だけに入力される様にする。この後、ラ
ッチ７２の対応するビットがこの情報によって書替えら
れる。ラッチ７２の出力がバス３６にインターフェース
接続され、ラッチされたデータを書込み動作の間は情報
アレー１０に、又はリフレッシュ動作の間は、マルチプ
レクサ４４の入力に入力して、誤りシンドローム／パリ
ティ発生器４８に対して多重化される様にするが、これ
は後で説明する。

訂正済みパリティ情報を持つデータ・バス６０５　がラ
ッチ７４の入力となる。ラッチ７４がラッチされたデー
タをバス７６を介してマルチプレクサ７８の入力に出力
する。マルチプレクサ７８の出力がバス４２に接続され
、このマルチプレクサは誤りシンドローム・バス５ｏか
らの入力も受取る。

マルチプレクサ７８は、リフレッシュ・サイクルの間、
バス７６のラッチされたデータをバス４２に接続すると
共に、書込み動作の間、新しいパリティ情報をバス４２
にインターフェース接続する様に作用し得る。

回路の動作を制御Ｊ゛る為、種々のタイミング及び制御
信号がタイミング及び制御回路８ｏによって発生される
。タイミング及び制御回路８０が、行アドレス・ストロ
ーブ（ＲＡＳ）　、列アドレス・ストローブ（ＣＡＳ）
、Ｗ込み信号＜Ｗ）及び出力付能（ＱＥ）信号を受取る
。タイミング及び制御回路８０が、情報アレー１０から
情報をアクセスし、検出して、訂正して、情報を情報ア
レー１０に書込むことが出来る様にすると共に、その後
でパリティ・アレー１２に入力する為のパリティ情報を
発生する為に必要な全ての制御信号を発生する。

第１図の回路の動作では、情報アレー１０に記憶される
データのビット長は１＠のデータ・ワードのビット長よ
りも長い。従って、誤りシンドローム／パリティ発生器
４８のブロック・コード誤り検出／訂正アルゴリズムは
、従来の誤り訂正方式で必要とするよりもずっと多数の
データ・ビットに対して作用する。後で説明するが、こ
れによって必要なパリティ・ビットが少なくなり、従っ
てパリティ・メモリ・アレー１２に必要な記憶量も少な
くなる。

読取動作の間、完全な１行のデータが情報アレー１０か
らアクセスされ、バス３４に多重化される。同時に、ア
レー１２のパリティ情報の対応する９ビツトがマルチプ
レクサ３８．４４によってバス４６に多重化され、誤り
シンドローム発生器４８に入力される。誤りシンドロー
ム発生器４８は誤りシンドローム・バス５０に誤りシン
ドロームを出力し、この誤りシンドロームが誤り位置デ
コード回路５２によってデコードされて、バス３４．４
０にあるコード化データ・ワードに誤りのビットがあれ
ば、どのビットであるかを決定する。

この情報を利用し、それを誤り訂正回路５４に入力して
、２５６ビツトの長さを持つ情報部分と９ビツトの長さ
を持つパリティ部分を有するコード化データ・ワード中
の誤りを訂正する。情報部分が２５６ビツト幅のバス５
８に出力され、パリティ部分がバス６０に出力される。

バス５８の情報部分がバッファ／ゲート回路６２を介し
てバス６４に入力され、その後２５６ビツトの訂正済み
の集団的なデータ・ワード中の選ばれたデータ・ワード
がＩ１０回路７０から出力される。

書込み動作では、最初にアレー１０から１行の情報をア
クセスし、それを訂正し、それをラッチ７２に記憶する
ことが必要である。次に８ビツト・ワードをｌ１ｂ 力し、この情報を利用して、列アドレスに従って１１０
選択回路６６によって前に選択されたラッチ７２内の選
ばれたデータ・ビットの代りとする。

これが新しい集団的なデータ・ワードを形成し、この集
団的なデータ・ワードかこの後アレー１゜に書込まれ、
対応するパリティ情報を発生して、パリティ・アレー１
２に記憶する。

書込み動作を開始するには、前に述べた読取動作と同様
に、最初に情報をアクセスし、次に訂正し、その後、訂
正済みの集団的なデータ・ワードをラッチ７２に記憶す
る。その後、バッファ／グー１へ回路６２を高インピー
ダンス状態にし、次に新しい８ビツト・データ・ワード
をＩ１０回路６６を介してバス６４にある２５６本の線
の内の選ばれた８本の線に入力する。こういう新しい８
ビツトのデータが、ラッチ７２にある対応するラッチ・
ビットを出替える為に使われ、バス３６に出力される。

この集団的なデータ・ワードが新しく、現在アレー１０
のアドレスされた１つの行にある情報に対応するもので
はないから、新しいパリティ情報を発生することが必要
である。データ・バス３６の新しい情報を誤りシンドロ
ーム／パリティ発生器４８に入力する様にマルチプレク
サ４４が制御され、誤りシンドローム／パリティ発生器
４８はバス５０にパリティ情報を発生する様に構成され
る。マルチプレクサ７８もバス５ｏをバス４２に接続す
る様に制御される。一旦新しい情報がバス３６に出て、
新しいパリティ情報がバス４２に発生されると、マルチ
プレクサ３２．３８が、夫々のアレー１０．１２に入力
する為に、夫々バス３６．４２を選択する。

リフレッシュ動作では、情報アレー及びパリティ・アレ
ー１０．１２から定期的にデータを読取り、このデータ
を訂正し、その後それを夫々のアレーに再び書込むこと
が必要である。リフレッシュ動作では、情報がアレー１
０．１２から読取られ、訂正されて、訂正済みの集団的
なデータ・ワードがラッチ７２にラッチされ、訂正済み
のパリティ情報がラッチ７４にラッチされる様にする。

その後、マルチプレクサ３２．４４．７８は、訂正済み
の集団的なデータ・ワードを情報アレー１０に、そして
訂正済みのパリティ情報をパリティ・アレー１２に印加
する様に制ｔｉｌｌされる。

好ましい実施例で利用するブロック・コード誤り検出／
訂正アルゴリズムは、ハミング単独誤り検出及び訂正コ
ードである。然し、リード・ミューラ又はボレー・コー
ドの様なある適当なブロック・コードを利用してもよい
ことを承知されたい。

バス５０に出力される誤りシンドロームは、アクセスさ
れてデータ・バス３４に出力された２５６ビツトの集団
的なデータ・ワード中の相対的な位置として、誤りに関
する情報を持っている。そこで、訂正済みデータ・ワー
ドを出力するには、誤りビットを反転しさえすればよい
。誤り訂正回路５４がこの訂正を容易にし、Ｉ１０選択
回路６６が、バス２０の列アドレスに従って、バス６８
に出力する為に、一層小さいセグメントのデータ・ワー
ドを選択する。こうして、２５６ビツトのデータ・ワー
ドに対して誤り訂正を行なって、８ビツトのデータ・ワ
ードを出力することが出来る。

この結果、誤り訂正を行なう為のパリティ・ピッ１−の
数が少なくなる。例えば、２５６ビツ１へのワードは９
個のパリティ・ヒツトしか必要としないが、３２個の８
ビツト・データ・ワードは、夫々４個のパリティ・ピッ
１〜を必要とし、合計のパリティ・ビットは１２８個に
なる。

本発明の動作を判り易くする為、ハミング・コードにつ
いて説明する。前に述べた様に、ハミング・コードは単
独誤り検出及び訂正コードであり、これは「距９１１１
−３Ｊコードと呼ばれることもあるが、これは二重の誤
りをも検出することが出来る。

ハミング・コードは、最初に必要な検査ビット又はパリ
ティ・ビットの数を決定することによって形成される。

伝送すべきｎ個の情報ビット（Ｄ、。

Ｄ　　、・・・Ｄｌ）の各々の２進メツセージで、情報
ビットの種々の組合せに対して偶（又は奇）のパリティ
を検査する為に、ｋ個のパリティ・ビット（Ｐｋ、Ｐｋ
−１，・・・Ｐｌ）を加える。好ましい実施例では、偶
のパリティを利用する。この為、（ｎ＋ｋ）個のビット
からなる複合の又は「コード化された」メツセージが形
成される。パリティ・ビットｐ　Ｈ（ｉは１，２．・・
・ｋに等しい）はコード化された（ｎ＋ｋ）ビットのメ
ツセージ中の特定の位置を占める。集団的なデータ・ワ
ード及び関連するパリティ・ビットを第１図及び第２図
では別個の情報アレー１０と別個のパリティ・アレー１
２に構成されるものとして説明したが、実際にはこれら
は［コード化メツセージ」とじでインターリーブ形にな
っている。これらの位置は１゜２，４，８，・・・２　
　、即ち２の整数のべき数の位置である。各々のＰｋの
値は、１１個のデータ・ビット及び４個のパリティ・ビ
ットを持っ１５ビツトまでのコード化メツセージ（Ｍ、
Ｍ２゜・・・Ｍｎ＋ｋ）に対して表１に示す様に、もと
のデータ・メツセージ中の特定のデータ・ビット（Ｄｌ
。

Ｄ２．・・・Ｄ、）のパリティを検査することにょって
決定される。即ち、パリティ・ビットＰ１はコ−ド化メ
ツセージ１．３，５．７．・・・の奇数位置にある全て
のデータ・ピッｌ〜を検査する。パリティ・ビットＰ２
は位置（２，３＞、（６，７）、＜ｉｏ、ｉｌ＞という
対の組を検査し、パリティ・ビットＰ３は４個の組の位
置を検査すると云う様になっている。

Ｐ２Ｈ４，８５・Ｈｌ・Ｈ９・’１１・’１３・’１５
・Ｐ２Ｈ３°Ｈ６・Ｈｌ・’１０・’ｉｉ・’１４・’
ｉｓ・Ｐ３　　　　Ｈｓ・Ｈ６・Ｈｌ・’１２・’１３
・’１４・’１５・Ｐ４Ｈｑ　、Ｈｌｏ”’１１・’１
２・’１３・’１４・’１５・所定のメツセージの長さ
に対して必要なパリティ・ビットの数が、表２に示され
ている。例えば、もとのメツセージが２進コード化１０
進コード（ＢＣＤ）のワードであって、ｎが４に等しい
時、３個のパリティ・ピッｌ−が必要であり、ｋは３に
等しい。これは、コード化メツセージＭ。＋にの位置１
，２及び４にパリティ・ビットＰ、Ｐ２及びＰ３を挿入
することを必要とする。この為、伝送されるハミング・
コード・メツセージは、偶のパリティを仮定すれば、Ｂ
ＣＤコード・ワードに対して表３に示す様に、７ビツト
の長さになる。

表　　２ データ・ワード　パリティ・ビ　コード化メツ中のビッ
ト数　　ットの最小数　セージの全長Ｏｎ　　　　　　
　　’ｋ　　　　　　　’ｎ＋に位　　　　　置　ニア
　　　６　　５　　４　　３　　２　　１１０ＢＣＤ位
置”　４　　Ｈ３０２１ 進　パリティ・ 数　　　ビット：Ｐ３Ｐ２Ｐ１ ｏ　　　　　　　　　　　　ｏｏｏｏｏｏ。

５　　　　　　　　　　　０　　１　　０．１　　１　
　０　　１コード化メツセージを検査する時、受取った
コード化メツセージＭ。＋ｋに対して同じパリティを適
用する。「検査数」、「位聞数」又は［ランド０−ム数
Ｊ　Ｓ　（Ｓ、　、　Ｓ　　　　・・・Ｓ、Ｓｌ）をに
−１・　　　　２ 形成して、誤りが検出されなければ、ＳがＯに等しい値
を持つ様にする。然し、単独のビット誤りが検出された
場合、Ｓ、の２進数の１０進値は、誤りが発生した時の
受取ったメツセージの位置に対応する。このパリティ検
査が表４に示されており、コード化ワード中の位置Ｍ　
　、Ｍ　　、Ｈ４゜Ｍ　がパリティ・ビットＰ　　、Ｐ
　　、Ｐ　　、Ｐ４に対応する。

表　　４ ジントロ　　コードメツセージ中の検査される一ム数Ｓ
　　ビット位置Ｍ。＋。

Ｓｌ　　（Ｈｌ）、（Ｈ３）、（）４５）、（Ｈｌ）、
（Ｈ９）、・・・３２　　（Ｈ２，Ｈ３）、（Ｈ６，Ｈ
ｌ　）、（Ｈｌｏ、Ｈｌｌ）。

（Ｈ１４，Ｈ１５）１・・・ ３３　　（Ｈ４，Ｈ５，Ｈ６，Ｈｌ）。

（Ｈ１２・’１３・’１４・Ｈ１５）・°゛。

３４　　（Ｈ８・Ｈ９・’１０・’１１−’１２°’１
３°’１４・Ｈ１５）・°゛。

シンドローム数Ｓｋが誤りが現れた位置を特定する場合
、種々のビットＳ・がコード化メツセージＭ。４．中の
特定の位置を検査しなければならない。誤りがコード化
メツセージ中の奇数位置（１゜３゜５．７，９，１１．
・・・）に現れれば、シンドローム数Ｓ、の最下位ビッ
ト８１が１に等しくなければならない。コーディングが
、各々のハミング・コード・メツセージで、全ての奇数
位置１゜３．５．７．９．１１．・・・が偶のパリティ
を持つ様になっている場合、これらの位置の内の１つの
単独の誤りによって奇のパリティになる。この場合、シ
ンドローム数の最下位ヒツトＳ１は１の値を持つ。これ
らの位置に誤りが現れなければ、パリティ検査によって
偶のパリティになり、ＳｌはＯの値を持つ。同様に、位
置２，３．６，７．１０．１１．・・・の内の１つに単
独のエラーが現れると、５２＝１になり、他の場合はＳ
２−〇と云う様になる。表４は夫々のＳ、によって検査
される受取ったメツセージＭ。、にの特定の位置を示す
。

この様な位置数かにビットである場合、２に個の相異な
るシンドローム数Ｓを形成することが出来、２に≧ｎ＋
に＋１である。例えば、表３のハミング・コードを用い
るＢＣＤメツセージ中の位置数が５＝Ｓ３Ｓ２Ｓ１＝“
１１０”であれば、これは受取ったメツセージ位置Ｍ６
に誤りが現れたことを示しており、これを訂正すること
が出来る。

Ｓ−〇であれば、これはメツセージが正しく受信された
ことを意味する。

誤りに対して偶のパリティを用いて、ハミング・コード
・メツセージを検査するには、基数２の和 Ｓ　、　＝ΣＭ・ Ｊ　　　　　　　　Ｊ を計算することが必要である。こ）でＭ・は検査Ｓｊを
適用する受取ったメツセージの夫々の位置のビットを表
わす。町ビットに誤りが存在しなければ、５ｊ−０であ
り、そうでなけば５ｊ＝ｉである。ｊ＝１．２．３．・
・・の全てに対してこの手順が繰返される。

ハミング・コードを更に説明する為に、表５は偶のパリ
ティを用いた６ビツト・メツセージ゛１０１０１１　”
に対するハミング・コードの発生の仕方を示している。

初期メツセージがＤ６Ｄ５・・・Ｄ、＝１０１０１１で
ある。ｎが６に等しいから、ｋ＝４個（Ｐ４Ｐ３Ｐ２Ｐ
１）のパリティ・ビットが必要であり、それが１０ビツ
トのハミング・コード・メツセージに変換される。パリ
ティ・ビットＰ、Ｐ、Ｐ２及びＰｌが、コード化メツセ
ージＭの夫々位置８．４．２．１に配置される。

パリティ・ピッｌ〜Ｐ　　−Ｐ４は、基数２の和を求め
ることによって決定されるが、この動作が゛＋″符号に
よって示されている。

表５ コード化メツセージ のビット位＠：’１０’９　’ａ　　’７　　’ａ　　
’５　　’４　　’３　’２　　’１もとのメツセージ
の ビット位置＝０６Ｄ５Ｄ４Ｄ３Ｄ２Ｄ１偶のパリティ・ ビット位置：　　　　　　　　　　　　　ρ４　　　　
　　　　　’３　　　　Ｐ２Ｐ１もとの データ・メツセージＤ。：１０　　　１０１　　　１Ｐ
１　＝Ｈ３＋Ｈ５＋Ｈ７＋Ｈ９＝１：　　　１　　　０
　　　　　　１　　　　０　　　１　　　　　　　１　
　　　　　　１Ｐ２＝Ｈ３＋Ｈ６＋Ｈ７＋Ｈ１ｏ＝１：
　　１　　０　　　　１　　　０　　１　　　　　１　
　１　　１Ｐ３＝Ｈ５＋Ｈ６−Ｈ７＝Ｏ：　　１　　０
　　　　１　　０　　１　　　（１１１１Ｐ４”Ｈ９＋
Ｈ１ｏ＝１：　１　０　１１　０　１　０　１　１　１
ハミング・ コード・メツセージＨ：　　　１０１１　　０１０１１
１例えば位置６に誤りを持つメツセージＭを検査すルニ
は、メツセージＭが、１０１１０１０１１１ではなく、
１０１１１１０１１１として出力される。シンドローム
発生器のビットは次の様に発生される。

Ｓ１＝Ｍ１＋Ｍ３＋Ｍ５＋Ｍ７＋Ｍ９＝Ｏ８２＝Ｍ２＋
Ｍ３＋Ｍ６＋Ｍ１＋Ｍ１ｏ＝１Ｓ３＝Ｍ４＋Ｍ５＋Ｍ６
＋Ｍ７＝１ Ｓ　４　＝　Ｍ　Ｂ　＋　Ｍ　ｇ　＋　Ｍ　１０　＝　
０こうして形成されたシンドローム数は５＝Ｓ４Ｓ３Ｓ
２Ｓ１＝０１１０゜この１０進値は６であり、これは受
取ったメツセージの位置６に誤りが存在することを示す
。この誤りは、ビットＭ６を１から０に変えることによ
って訂正することが出来る。

第２図には、集団的なデータ・ワード中のデータ・ビッ
トＤ　乃至Ｄ　　と、ビット量１乃至Ｍ　　を持つコー
ド化・メツセージＭ１ｏの相対的な位置を持つパリティ
・ビットＰ　乃至Ｐ９の実際の配置図が示されている。

ハミング・コードは、予定の位置にパリティ・ビットを
挿入することを必要とするから、メモリ情報アレー１０
及びパリティ・メモリ・アレー１２はインターリーブに
なっていて、ビットの相対的な位置がアレーの物理的な
配置に反映する様になっている。従って、センスアンプ
２６．３０が共通であって、位置Ｍ１゜Ｍ　・Ｍ４・Ｍ
８・Ｍ１６・ＭＢ２・Ｍ６４・Ｍ１２８及びＭ２５６に
パリティ・ビットを織込んだコード化・メツセージＭを
表わす２６５ビツト・ワードを選択する様に構成されて
いる。センスアンプ２６゜３０の入力の適当なビット線
に対する結線により、パリティ・ビット及び集団的なデ
ータ・ビットの分離が容易になる。

前に述べた様に、好ましい実施例では、データ情報が８
ビツト・ワードで構成されており、誤り訂正の為、８ビ
ツト・データ・ワードの３２個が、２５６ビツトの集団
的なデータ・ワード中にまとめられている。これがパリ
ティ情報の９ビツトと組合されて、２６５ピッｉ−のコ
ード化・メツセージＭを形成する。パリティ・ビットは
このメツセージ中で位＠１．２，４．８．１６，３２，
６４゜１２８及び２５６に配置されており、表６に示す
様に、コード化メツセージ中の関連するビットに対する
パリティを定めることによって導き出される。シンドロ
ーム・ビットＳ　乃至Ｓ９を発生すす る為、各々のシンドローム・ビットＳ１乃至Ｓ９に関連
するビットが、表７に示す様に、排他的オア関数によっ
て組合される。パリティ・ビットＰ１乃至Ｐ９は夫々の
位置に隣接して括弧内に示されている。

表　　６ Ｐ１＝３．５，７，９，１１，１３，１５，１７，１９
，２１，２３，２５，２７，２９゜３１．３３，３５，
３７．・・・ Ｐ２＝３．６，７，１０，１１，１４，１５，１８，１
９．・・・３０，３１，３４，３５゜３８．３９．・・
・ Ｐ３＝５．６，７，１２，１３．１４，１５，２０，２
１．・・・　２９．３０．３１　。

３６．３７，３８，３９．・・・ Ｐ４＝９．１０，１１，１２，１３，１４，１５，２４
，２５．−２８．２９．３０゜３１．４０，４１，４２
．・・・ Ｐ５＝１７．１８，１９，２０，２１，２２．・・・２
８．２９．３０．３１．４８．４９゜５０．５１．・・
・ Ｐ６＝３３．３４，３５，３６，３７，３８，３９．　
・・・４２．４３．４４．４５．・・・６３．１２８，
１２９．・・・ Ｐ７’　＝　６５．６６、　Ｇ７．６８．６９．７０．
７１．７２Ｐ８＝１２４，１３０，１３１，１３２，１
３３，１３４．・・・２５５Ｐ９＝２５７，２５８，２
５９，２６０，２６１，２６２，２６３，２６４，２６
５表　　７ シンドローム　コード化メツセージ中のデータ・・ビッ
ト　　　ビット及びパリティ・ビットのビット位置 Ｓ　　＝　　１（Ｐ　　）、３，５，７，９，１１，１
３，１５，１７．・・・２５，２７゜２９．３１，３３
，３５．３７ Ｓ　　＝　２（Ｐ２）、３，６，７，１０，１１，１４
，１５．・・・２２，２３，２６゜２７．３０，３１，
３４，３５．３８ Ｓ　　＝　４（Ｐ３）、５，６，７，１２，１３，１４
，１５．・・・２３．２８．２９゜３０．３１．３６，
３７．３８ Ｓ　　＝　８（Ｐ４）、９，１０．１１，１２，１３，
１４，１５，２４，２５．２Ｂ。

２７、２８．２９．３０．３１ Ｓ　　＝１６（Ｐ５）、１７，１８，１９，２０，２１
，２２，２３，２４，２５．２Ｂ。

２７．２８，２９，３０．３１ Ｓ　　＝　３２（Ｐｅ　）、３２，３３，３４，３５，
３６，３７．３８Ｓ　　＝６４（Ｐ７）、・・・ Ｓ　　＝　　１２８（Ｐｅ）、・・・ Ｓ　　＝　２５６（Ｐｅ）、２５７，２５８，２５９コ
ード化・メツセージに誤りが検出されイ【い場合、誤り
シンドローム（Ｓ９Ｓ８Ｓ７Ｓ６Ｓ５Ｓ４Ｓ３Ｓ２Ｓ１
）は１０進値が０に等しい。コード化・メツセージ中に
１個のビットの誤りがある場合、誤りシンドロームがそ
の不良ピッ１〜を指摘する。然し、二重の誤りが発生し
た場合、メモリから読取った情報は多重の誤りを含み、
シンドローム数が予測し難くなる。任意のハミング・コ
ードの誤り訂正能力は１ビツトに等しい。即ち、ハミン
グ・コードは単独のビットの誤りしか検出して形成する
ことが出来ない。ハミング・コードは２つの単独ヒツト
の誤りを検出することは出来るが、訂正することは出来
ない。然し、１つより多くの誤りを訂正することが出来
る他の形式の誤り検出／訂正コードを利用することが出
来ることを承知されたい。

第３図にはラッチ７２及びマルチプレクサ３２の回路図
が示されている。ラッチ７２は２５６個のラッチ・ビッ
ト８２で構成されており、その内の１つだけが詳しく示
されている。各々のラッチ・ビット８２がそこにデータ
・ビットを記憶する為の記憶節８４を持っている。節８
４が転送ゲート８６及びインバータ８７を介してデータ
・バス６４の１つのビットに接続される。転送ゲート８
６はバス６４を夫々のラッチ・ビット８２に接続するか
、又はこのバスをこのラッチ・ビットから切離す様に作
用し得る。ラッチ節は、入力が節８４に接続されると共
に出力がバス３６に接続されたインバータ８８と、入力
がバス３６に接続され、出力が節８４に接続されたイン
バータ９０とで構成される。ラッチ・ビット８２には任
意の形式のラッチ回路を利用することが出来る。転送ゲ
ー１−８６は真及び補数入力を持っている。その真入力
がオア・ゲート９２の出力に接続され、補数入力がイン
バータ９４を介してオア・ゲート９２の出力に接続され
る。オア・ゲート９２の一方の入力がインバータを介し
てロード・ラッチ信号（ＬＤＬ）に接続され、他方の入
力はアンド・ゲート９６の出力に接続される。アンド・
ゲー１−９６の一方の入力が書換え信＠（ＷＯ）に接続
され、他方の入力はバス２２からのＹ選択線の内の１本
に接続される。動作について説明すると、８個のラッチ
が１つのノア・ゲート９２によって制御され、８個のラ
ッチ・ビット８２のバンクを選択することが出来る様に
なっている。リフレッシュ・モードでも書込みモードの
第１の部分でも、ラッチ７２にＬＤＬ信号をロードする
ことが出来る。

前の２５６ビツトの集団的なデータ・ワードを新しいデ
ータで書換える書込みモードの第２の部分では、ＷＯ倍
信号ＬＤＬ信号を取消し、Ｙ選択線の選ばれた１本によ
って限定される選ばれたビットが書換えられる。

マルチプレクサ３２はバス３６の２５６木の線の各々並
びにバス２４の２５６本の線の各々に付設された転送ゲ
ート９８で構成される。データがバス３６からバス２４
に転送される。各々の転送ゲートは真及び補数入力を持
っており、真入力が制御信号ＣＤ２Ｓに直接的に接続さ
れ、補数入力がインバータ１００を介して制御信号ＣＤ
２Ｓに接続される。一連の転送ゲート１０２が、バス２
４の２５６本の線の各々とバス３４の２５６本の線の各
々との聞に接続される。転送ゲート１０２は、読取及び
リフレッシュ・モード間、バス２４からバス３４ヘデー
タを伝送する様に作用し得る。

各々のゲート１０２の真入力が制御信号ＲＤ２Ｓに接続
され、その補数入力がインバータ１０４を介して制御信
号ＲＤ２Ｓに接続される。マルチプレクサ３８乃至４４
及び７８はマルチプレクサ３２と同様な構成であり、マ
ルチプレクサ３８が制御信号ＲＤ２Ｓ及びＣＤ２Ｓによ
って制御され、マルチプレクサ４４及び７８がパリティ
／シンドローム選択信号（Ｐ／Ｓ）によって制御される
。

第４図にはパリティ発生器として構成し直すことが出来
る代表的なシンドローム発生器の簡略ブロック図が示さ
れている。簡単の為、第４図のシンドローム発生器は、
情報部分が４ビツト幅であり、パリティ部分が３ビツト
幅である７ビツトのコード化ワードに使う場合を示しで
ある。データ・ワードがデータ・ビットＤ１．Ｄ２．Ｄ
３゜Ｄ４を持ち、３つのパリティ・ビットがＰｌ。

Ｐ２．Ｐ３と記されている。パリティ・ビット及びシン
ドローム・ビットが表８及び９に従って発生される。こ
れらの表で、種々のデータ・ビット及びパリティ・ビッ
トを隔てている十符号が＋ＪＦ’他的オア関数を表わす
。

表　　８ パリティ・ビット　　　データ・ビットＰ１　　　　　
　＝　　　　０３＋　０５＋０７Ｐ２　　　　　＝　　
　０３＋　０６＋　０７Ｐ３　　　　　　＝　　　　０
５＋０６＋　０７表　　９ シンドローム・ビット　メツセージ・ビットＳ１　　　
　　　　　　＝　　　Ｐ１＋０３＋Ｄ５＋　０７３２　
　　　　＝　　Ｐ２＋　０３＋　ＤＯ＋　０７Ｓ３　　
　　　　　　　　＝　　　　Ｐ３＋　０５＋　［１６＋
　０７パリテイ・ビットＰ１乃至Ｐ３及びデータ・ビッ
トＤ１乃至Ｄ４が、関連するメツセージ位置Ｍ１乃至Ｍ
７に並べて示されている。第１のメツセージ位置にある
パリティ・ビットＰ１が転送ゲート１０６に入力され、
その出力が排他的オア・ゲート１０８の一方の入力に接
続される。第２のメツセージ位置にある第２のパリティ
・ビットＰ２が転送ゲート１１２に入力され、その出力
が排他的オア・ゲート１１２の一方の入力に接続される
。第３のメツセージ位置にある第１のデータ・ビットＤ
１が排他的オア・ゲート１０８及び排他的オア・ゲート
１１２の両方の他方の入力に接続される。第４のメツセ
ージ位置にある第３のパリティ・ビットＰ３が転送ゲー
ト１１４に入力され、その出力が排他的オア・ゲート１
１６の一方の入力に接続される。第５のメツセージ位置
にある第２のデータ・ビットＤ２が排他的オア・ゲート
１１６の他方の入力に接続される。第６のメツセージ位
置にある第３のデータ・ビットＤ３が排他的オア・ゲー
ト１１８の一方の入力に接続され、第７のメツセージ位
置にある第４のデータ・ビットＤ４が排他的オア・ゲー
ト１２０の一方の入力と排他的オア・ゲート１１８の他
方の入力とに接続される。排他的オア・ゲート１２０の
他方の入力が第５のメツセージ位置にある第２のデータ
・ビット０２に接続される。排他的オア・ゲート１０８
．１２０の出力が排他的オア・ゲート１２２の２つの入
力に接続される。排他的オア・ゲート１１２．１１８の
出力が排他的オア・ゲート１２４の入力に接続され、排
他的オア・ゲート１１６゜１１８の出力か排他的オア・
ゲート１２６の夫々の入力に接続される。排他的オア・
ゲート１２２の出力が第１のシンドローム・ビットＳ１
、又は再構成した状態では、第１のパリティ・ビットＰ
１を構成し、この出力を３１／Ｐ１と記して必る。同様
に、夫々第２及び第３シンドローム・ビット及び第２及
び第３のパリティ・ビットに対応して、排他的オア・ゲ
ート１２４の出力が３２／Ｐ２と記され、排他的オア・
ゲート１２６の出力が３３／Ｐ３と記されている。

転送ゲート１０６，１１０．１１４の補数入力が信号Ｐ
／Ｓに接続され、真入力がインバータ１２８を介して信
号Ｐ／Ｓに接続される。各々の転送ゲート１０６，１１
０．１１４の出力は、夫々ｎチャンネル・トランジスタ
１３０，１３２．１３４を介して、信号Ｐ／Ｓの関数と
して、アースにゲートされる。各々の１−ランラスタ１
３０乃至１３４のゲートが信＠Ｐ／Ｓに接続される。

動作について説明すると、転送ゲート１０６゜１１０．
１１４を導電モードにし、トランジスタ１３０乃至１３
４を開路して、第４図の回路をシンドローム発生器とし
て構成する。これによって実質的に表９に示す排他的オ
ア関数が得られる。

信号Ｐ／Ｓが高になると、第４図の回路がパリティ発生
器として構成される。このモードで【よ、位ｆｆ１Ｍ１
．Ｍ２及びＭ４にあるパリティ・ビットが開き、転送ゲ
ー１−１０６，１１０，１１４の出力がアースに短絡さ
れる。これによって表８に示す関数が得られる。従って
、書込みモードでしよ、ラッチ７０からのデータ出力を
誤りシンドローム／パリティ発生器４８で処理して、パ
リティ・アレー１２に記憶する為のパリティ情報を発生
することが出来る。誤りシンドローム発生器に二重１男
数を利用することにより、シリコンの追加分が少なくな
る。

第５図には、誤り位置デコード回路５２及びＪ）り訂正
回路５４の回路図が示されている。シン１：ローム／パ
リティ発生器４８がシンドローム・ビットＳ１乃至Ｓ９
の真数の形及び補数の形の両方を出力する。コード化デ
ータ・ワードの各々のビット位置が多重入力アンド・ゲ
ート１３６によってデコードされる。

コード化データ・ワードのパリティ・ビットＰ１で構成
された、位置Ｍ１にある第１のビットに関連するアンド
・ゲート１３６は、９１１！ａの入力を持っている。９
個の入力が誤りシンドローム・バス５０に接続される。

９個の入力の内、１つｈ（８１に接続され、残りがその
反転に接続される。

即ち、２番目の入力が５２の反転に接続されると云う様
になっている。従って、誤りシンドローム発生器４８が
、その第１のビットが高であって、残りのビットが低で
ある様な９ビツト・ワードを発生する時、これは“１．
″の１０進値を示す。

これは位置Ｍ１に対応し、それに対して関連するアンド
・ゲート１３６が選択される。同様に、９人カアンド・
ゲート１３６が、パリティ・ビットＰ２で構成された位
置Ｍ２、データ・ビットＤ１で構成された位１１Ｍ３及
びパリティ・ビットＰ３で構成された位置Ｍ４に対して
設けられている。

残りの位ｉ！！Ｍ５乃至Ｍ１６５にも６人力のアンド・
ゲー１−１３８が付設されている。

２５６ビツトの集団的なデータ・ワードを持つデータ・
バス３４及びパリティ情報の９ビツトを持つデータ・バ
ス４０が組合されて、１個のデータ・バス１３８になる
。データ・バス１３８の各ビットが排他的オア・ゲート
１４０に入力される。

排他的オア・ゲート１４０の他方の入力が１つのアンド
・ゲート１３６及び出力位＠Ｍ１乃至Ｍ２６５の内の関
連した１つと関係を持つ。例えば、アンド・ゲー１−１
３６に関連する排他的オア・ゲート１４０の出力が、パ
リティ・ビットＰ１で構成された位置Ｍ１に対応する。

排他的オア・ゲート１４０は、夫々のアンド・ゲート１
３６の出力が高である時にデータを反転するが、これは
誤りを表わす。例えば、アンド・ゲート１３６の内の関
連する１つの出力が高であれば、これは誤りを示し、出
力はデータ・バス１３８に接続された入力の反転になる
。従って、バス５８の出力が、単独のビット誤りしか発
生しなければ、訂正されたデータ・ワード及びＩＩｌ連
するパリティ・ビットを構成する。

第６図には読取動作の時間線図が示されている。

この時間線図の作用を第１図に関連して説明する。

信号Ｗを読取モードを表わす論理高状態にすることによ
り、読取動作が開始される。有効な行及び列アドレスが
夫々バス１６．２２に出た後、情報アレー１０からの２
５６ビツｌ−のデータがバス２４に存在し、９ピツ１へ
のパリティ情報がバス２８に存在する。行アドレス及び
列アドレスが有効である時、変化１４２で示す様に、制
御信号ＲＤ２Ｓが高になる。この時、マルチプレクサ３
２及び３８がバス３４．４０とインターフェース接続さ
れる。更に、信号Ｐ／Ｓが低であり、誤りシンドローム
／パリティ発生器４８に対してシンドローム発生器の形
式を選択する。この形式にある時、２５６ビツトの情報
、９ビツトのパリティ情報及び誤り位置デフ−１回路５
２の出力が、誤り訂正回路５４に入力される。これは静
止論理回路であり、従って、訂正された集団的なデータ
・ワードがバス５８に出力される。ゲート信号の反転Ｇ
１が低であり、この情報がデータ・バス５４に伝送され
、Ｉ１０選択回路６６が列アドレスに従って、その中か
ら８ビツト・ワードを選択する。

予定の長さの時間の後、この出力付能信＠ＱＥが、変化
１４４で示す様に高になり、その時Ｉ１０回路７０が高
インピーダンス状態から低インピーダンス状態に代って
、それからデータを取出すことが出来る様にする。その
後、ＲＤ２Ｓが低になり、新しい情報を求めるには、別
のアクセス・サイクルが必髪である。

第７図には書込みモードの時ｌＳｌ線図が示されている
。書込みモードでは、有効な行及び列アドレスがラッチ
される前に、信号Ｗが低になる。有効な行アドレスがバ
ス１５にラッチされ、行アドレス・デコーダ１４によっ
てデコードされると、信号ＲＤ２Ｓが高になり、アレー
１０及び１２からの情報出力が、マルチプレクサ３２及
び３８の制御により、バス３４及び４ｏに入力される。

更に、マルチプレクサ４４が低である信号Ｐ／Ｓににつ
で制御され、パリティ情報をバス４６及び誤りシンドロ
ーム発生器４８に入力する。この発生器は、誤りシンド
ロームを発生する様に構成されている。

その後、情報が誤り訂正回路５４で訂正され、バス５８
に出力される。Ｇ１が低であり、この訂正された集団的
なデータ・ワードをバス６４に転送する。

この期間の間、Ｉ１０回路７０は高インピーダンス状態
にあって、データをバス６８に入力することも出力する
ことも出来る。その後、変化１４６で示す様に、信号Ｌ
ＤＬが低になり、ラッチ７２及び７４にロードする。信
号ＬＤＬが高になる時、信号Ｇ１が高になり、情報をラ
ッチ７２及び７４にラッチすると共に、バス６４をバス
５８がら切離す。これが書込みサイクルの読取部分であ
る。

所望の行の訂正された情報をラッチ７２に記憶した後、
このデータを新しいデータで選択的に書換える。出力付
面信号ＱＥが低になり、これがＩ１０信号７０を変えて
、回路の外部からのデータをバス６８に入力すると共に
、Ｉ１０回路７ｏを低インピーダンス状態にする。この
時、データをバス６８及びＩ１０選択回路６６に入力す
ることが出来る。Ｉ１０選択回路６６がＹ選択線２２に
よって制御されて、８ビツト・データ・ワードであるデ
ータをバス６４の対応するバス線にのせる。

変化１４８で示す様に、信号Ｗｏが高になり、バス６４
の選ばれた線のデータを対応するラッチ・ビット７２に
書込む。書換え動作と同時に、変化１５０で示す様に、
信号Ｐ／Ｓが高になり、誤りシンドローム／パリティ発
生器４８を構成し直してパリティ・ビットを発生する他
に、バス３６をバス４６とインターフェース接続する。

これらのパリティ・ビットがバス５０に出力され、マル
チプレクサ７８を介してバス４２に出力される。書換え
動作が完了した後、変化１５２で示す様に、信号ＣＤ２
Ｓが低になり、マルチプレクサ３２゜３８は、バス３６
及び４０を夫々バス２４及び２８とインターフェース接
続する様に構成される。

これによって、新しい２５６ビツトの集団的なデータ・
ワードを情報アレー１０に入力することが出来ると共に
、新たに発生されたパリティ・ビットをパリティ・アレ
ー１２に入力することが出来る。この後、新しいサイク
ルを開始することが出来る。

第８図には、リフレッシュ・サイクルの時間線図が示さ
れている。リフレッシュ・サイクルでは、変化１５４に
よって示す様に、ＲＡＳが最初に低になり、行アドレス
・デコーダ１４に入力する為に、行アドレスを行アドレ
ス・ラッチにロードする。行アドレスがワード線バス１
６に印加された後、変化１５６で示す様に、信号ＲＤ２
Ｓが高になる。これによってワード線のアクセスされた
情報がセンスアンプ２６及び３０から夫々バス３４及び
４０に出力される。コード化データ・ワードの情報部分
とパリティ部分の両方が、前に説明した様に、誤り訂正
ｎ路５４によって訂正され、情報部分はバス６４に現れ
、訂正されたパリティ部分がバス６ｏに現れる。この後
、両方の部分が、変化１５８で示す様に、信号ＬＤＬが
低になる時、夫々のラッチ７２及び７４にロードされる
。信号しＤＬが高になった後、変化１６０で示す様に、
信号ＣＤ２Ｓが低になり、マルチプレクサ３２及び３８
は、バス３６の情報部分をアレー１０に、そしてバス７
６のパリティ部分をマルチプレクサ７８及びバス４２を
介してアレー１２に入力する様に制御される。

リフレッシュ・サイクルは、リフレッシュ作用を行なう
他に、α粒子等による「ソフト」の誤りをも訂正する。

このサイクルの間、Ｉ１０バス７０を高インピーダンス
状態に保つことにより、Ｉ１０バス７０からデータを入
力することを防止する。その後、別の行アドレスを入力
して、次の逐次的な行の情報をリフレッシュすることが
出来る４この動作がＲＡＭの外部のメモリ制御２ｎ装置
（図面に示してない）によって制御される。

行アドレスをインクレメントすることにより、リフレッ
シュ動作が容易になるから、データ・ワードをアレーの
幅と等しい長さを持つ１個の集団的なデータ・ワードに
まとめることにより、各々の行を１サイクルでリフレッ
シュすることが出来る。誤り訂正の前に、２５６ビツト
の行から８ビツト・データ・ワードを選択した場合、そ
の訂正後のデータのリフレッシュには、各々の行に対し
て、列アドレスを３２回インクレメントすることが必要
になる。

第９図には、第１図に示したこの発明の実施例をビデオ
ＲＡＭ用に用いる別の実施例が示されている。ビデオ・
システムでは、表示される情報が「画素」と呼ばれる別
々の要素に分割されている。

単位面積当たりの画素の数が得られる解像度を決定する
。簡単な白黒システムでは、各々の画素は１つのデータ
・ビットで定めることが出来るが、異なる色及び異なる
強磨レベルを持つ画素を利用する更に複雑なシステムで
は、ずっと多数のデータ・ピッ１−が必要である。メモ
リに記憶されている画素情報を表示する為、メモリから
データが直列形式である構成の中間記憶媒質に読出され
る。

表示走査の各々の水平走査線で、画素データが直列に出
力され、ビデオ情報に変換される。例えば、各々の白黒
画素に対する記憶されていたデータが走査線の予定の位
置に対応し、「白」又は「黒」レベルの何れかのビデオ
出力を決定する。画素データの直列形式が米国特許第４
．３２２．６６３号、同第４．３４７，５８７号及び１
９８３年１２月３０日に出願された係属中の米国特許出
願通し番号第５６７．０４０号に記載されている。

本発明のシステムをビデオの用途に利用する為、２５６
ビツトの直列シフトレジスタ１６２の並列入力が転送ゲ
ート１６４を介して出力バス６４とインターフェース接
続される。転送ゲート１６４が転送信号（ＴＲ）によっ
て制御され、これが誤り訂正回路５４からの情報出力の
２５６ビツト全部をシフトレジスタ１６２に転送する。

一旦ロードされると、この後データがクロック動作によ
り、シフト・レジスタ・クロック（ＳＲ）を用いてシフ
トレジスタの中を進む。データがシフトレジスタ１６２
からシフトして出て行く時間の間、別の行の情報をアク
セスし、バス６４にのせる。

本発明の誤り訂正回路を用いると、冗長な行を使うこと
を必要とせずに、不良の１行のメモリ素子があっても差
支えない。不良のメモリを修理する為に冗長度を利用す
るのが普通であるが、直列シフト・レジスタを用いる時
、この冗長度が厄介になることがある。これは、冗長な
列のメモリ素子が物理的に正常に動作するアレーに隣接
して配置されているのが普通であるからである。正常な
アレーの動作では、列アドレスに従って、アドレスされ
たメモリ素子又は１群のメモリ素子がＩ１０選択回路６
６から出力されるから、冗長な列を選択する為にデコー
ド線を修正しさえずればよい。

メモリ・アレー内の冗長な列の物理的な場所は、その列
内の特定のメモリ素子をアドレスＪる時は殆んど問題で
はないが、関連した出力シフト・ビットに対する冗長な
列の物理的な位置を考える時は重要である。メモリは「
ビット・マツプ形」であるから、隣合った画素が隣合っ
たメモリ素子に対応していることが重要である。従って
、不良の列を冗長な列に置換える他に、冗長な列に関連
するシフト・ビットをシフトレジスタから削除して、こ
のシフト・ビットを側路することも必要である。

第９図の装置では、パリティ情報を付設した結果として
、不良の列が是正され、不良の列を物理的に除くことは
不要である。従って、シフトレジスタ１６２の対応する
シフト・ビットに対するビット出力が訂正される。

要約すれば、誤り検出／訂正能力を持つランダムアクセ
ス・メモリを提供した。データ・ワードが１個の集団的
なデータ・ワードとして構成されていて、関連したパリ
ティ情報と共にコード化データ・ワードとして組合され
ており、それがメモリ・アレーに記憶される。コード化
データ・ワードはアレーのビット幅に等しい、良さを持
っている。

読取動作の間、集団的なデータ・ワード及びパリティ情
報がアクセスされ、ハミング・コード誤り検出／訂正回
路によって処理されて、訂正済みのコード化データ・ワ
ードを発生する。書込み動作の間、データが最初にアレ
ーから読取られ、訂正され、その後記憶される。訂正済
みのコード化データ・ワード中の集団的なデータ・ワー
ドが新しいデータ・ワードを用いて書換えられ、新しい
集団的なデータ・ワードを発生すると共に、この新しい
集団的なデータ・ワードから新しいパリティ情報が発生
される。パリティ情報は、誤りシンドローム及びパリテ
ィ情報を発生する機能が同様である為、誤りコード検出
／訂正回路と共通な回路によって発生される。この新し
い集団的なデータ・ワードがメモリに書込まれ、新しい
パリティ情報がメモリに書込まれる。

好ましい実施例を詳しく説明したが、特許請求の範囲に
よって定められた本発明の範囲内で、種種の変更、置換
えを加えることが出来ることを承知されたい。

以上の説明に関連して、更に下記の項を開示する。

（１）　　ディジタル・データ情報及びブロック誤りコ
ード・アルゴリズムに従って発生される関連するパリテ
ィ情報で構成されたコード化データ・ワードを夫々記憶
する複数個の記憶位置を持つ記憶手段と、記憶されてい
る１つのコード化データ・ワード取出す為又は新しいコ
ード化データ・ワードをその中に記憶する為に、前記記
憶手段の選ばれた記憶位置をアクセスするアクセス手段
と、誤り検出モード及びパリティ発生モードを持ってい
て、前記誤り検出モードでは、１つの記憶されているコ
ード化データ・ワードを受取って、前記ブロック誤りコ
ード・アルゴリズムに従ってその中の誤りを検出すると
Ｊ（に、受取ったコード化データ・ワード中の検出され
た誤りのヒッｌ〜位置を示ず誤りシンドロームを発生し
、前記パリティ・モードでは、新しいディジタル・デー
タ情報を受取って関連するパリティ情報を発生ずる誤り
シンドローム／パリティ手段と、誤り検出モードで動作
する前記誤りシンドローム／パリティ手段から発生され
た誤りシンドローム並びに該誤りシンドロームを発生す
る基となった１つのコード化データ・ワードを受取って
、誤りが存在する場合、誤りのビットを訂正し、その出
力が訂正済みコード化データ・ワードとなる様な誤り訂
正手段と、読取モード及び書込みモードで動作し、該書
込みモードでは外部源から前記誤しいディジタル・デー
タ情報を受取り、読取モードでは、前記誤り訂正手段か
ら前記訂正済みコード化データ・ワードを受取って、メ
モリからの出力の為にそのディジタル・データ部分を取
出す制御手段と、該制御手段が読取モードにあることに
応答して、前記記憶手段のアクセスされた位置からコー
ド化データ・ワードを取出し、前記誤りシンドローム／
パリティ手段を誤り検出モードに構成し、取出したコー
ド化データ・ワードを該誤りシンドローム／パリティ手
段に入力する読取手段と、前記制御手段の書込みモード
で、前記誤りシンドローム／バリディ手段をパリティ・
モードに構成すると共に前記制御手段が受取った前記新
しいディジタル・データ情報を誤りシンドローム／パリ
ティ手段に入力して前記関連したパリティ情報を発生す
る様に作用し１する書込み手段とを有し、前記新しいデ
ィジタル情報及び前記関連したパリティ情報が組合され
て新しいコード化データ・ワードを形成し、前記書込み
手段は前記アクセス手段によってアクセスされた前記記
憶手段の位置に前記新しいコード化データ・ワードを貯
蔵する誤り検出／訂正ランダムアクセス半導体メモリ。

（２）　　第（１）項に記載した誤り検出／訂正ランダ
ムアクセス半導体メモリに於て、前記ブロック誤りコー
ド・アルゴリズムがハミング・コードで構成されている
誤り検出／訂正ランダムアクセス半導体メモリ。

（３）　　第（２）項に記載した誤り検出／訂正ランダ
ムアクセス半導体メモリに於て、前記記憶手段が前記コ
ード化データ・ワードを記憶するメモリ・アレーで構成
され、パリティ情報は前記ハミング・コードに従って発
生されたパリティ・ビットで構成されていて、該ハミン
グ・コードに従って、前記コード化データ・ワード中の
予定のビット位置とインターリーブ形になっている誤り
検出／訂正ランダムアクセス半導体メモリ。

（４）　　第（１）項に記載した誤り検出／訂正ランダ
ムアクセス半導体メモリに於て、前記ブロック・コード
誤り・アルゴリズムが前記コード化データ・ワード中の
単独の誤りだけを検出する誤り検出／訂正ランダムアク
セス半導体メモリ。

（５）　　第（１）項に記載した誤り検出／訂正ランダ
ムアクセス半導体メモリに於て、前記コード化データ・
ワードが１個の集団的なデータ・ワードとして構成され
た複数個のディジタル・データ・ワードで構成され、前
記パリティ情報が前記集団的なデータ・ワードに対応し
ていて、前記集団的なデータ・ワード及び関連したパリ
ティ情報に対して誤りの検出及び訂正が行なわれ、前記
制御手段が、読取モードでは、前記メモリから出力する
為に、前記訂正済みコード化データ・ワードから１つの
ディジタル・データ・ワードを選択する手段を侍ってい
る誤り検出／訂正ランダムアクセス半導体メモリ。

（６）　　第（５）項に記載した誤り検出／訂正ランダ
ムアクセス半導体メモリに於て、前記書込み手段が、書
込みモードでは前記読取手段を制御して、アクセスされ
た位置から前記コード化データを取出し、アクセスされ
たコード化データ・ワードを前記誤りシンドローム／パ
リティ手段に入力して、訂正済みコード化データ・ワー
ドを出力する為に、前記誤り訂正手段に入力する為の誤
りシンドロームを発生する手段と、書込みモードで前記
読取手段によって読取った後に、前記訂正済みコード化
データ・ワードから集団的なデータ・ワードを取出す手
段と、取出した集団的なデータ・ワードを記憶する手段
と、前記制御手段を介してメモリの外部から、前記ディ
ジタル・データ・ワードの内の１つを構成する新しいデ
ィジタル・データ・ワードを受取る手段と、外部アドレ
スに従って、記憶されている集団的なデータ・ワード中
の１つのディジタル・データ・ワードを１１４記新しい
ゲイジタル・データ・ワードに選択的に置換える手段と
、前記誤りシンドローム／パリティ手段をパリティ・モ
ードに構成する手段と、記憶する手段の内容を前記パリ
ティ・モードにある誤りシンドローム／パリティ手段に
入力して新しいパリティ情報を発生する手段と、前記記
憶手段の内容及び新しいパリティ情報を組合せて新しい
コード化データ・ワードを形成する手段と、前記新しい
コード化データ・ワードを前記記憶手段の前記アクセス
された位置に記憶する手段とを有する誤り検出／訂正ラ
ンダムアクセス半導体メモリ。

（７）　　第（１）項に記載した誤り検出／訂正ランダ
ムアクセス半導体メモリに於て、前記記憶手段のアクセ
スされた位置にあるデータを訂正して、訂正済みコード
化データ・ワードを出力する為に、該アクセスされた位
置からデータを取出す様に前記読取手段を制御するリフ
レッシュ手段と、前記取出されたコード化データ・ワー
ドの代りに、前記訂正済みコード化データ・ワードを前
記アクセスされた位置に記憶する手段とを有する誤り検
出／訂正ランダムアクセス半導体メモリ。

（８）　　各々の行のビット艮に等しいビット艮を持つ
コード化データ・ワードを夫々記憶する記憶素子の複数
個の行を持つメモリ・アレーを有し、前記コード化デー
タ・ワードは集団的なデータ・ワードとして構成された
複数個のディジタル・データ・ワード及び該集団的なデ
ータ・ワードに関連するディジタル・パリティ情報で構
成されており、前記ディジタル・パリティ情報はブロッ
ク誤りコード・アルゴリズムに従って発生されており、
更に、外部行アドレスに従って記憶素子の１つの行をア
クセスする行アクセス手段と、誤り訂正モードでは、記
憶されているコード化データ・ワードの内の１つを受取
って、該コード化データ・ワード中に誤りが存在すれば
、そのビット位置を表わす誤りシンドロームを発生する
と共に、パリティ・モードでは、集団的なデータ・ワー
ドを受取って、それに対して関連するパリティ情報を発
生する様に作用し得る誤りシンドローム／パリティ手段
と、該誤りシンドローム／パリティ手段によって発生さ
れた誤りシンドローム、及びそれから前記誤りシンドロ
ームを発生するもと１なったコード化データ・ワードを
受取って、誤りがあれば、該誤りのビットを訂正し、訂
正済みコード化データ・ワードを出力する誤り訂正手段
と、該誤り訂正手段から出力された訂正済みコード化デ
ータ・ワードの集団的なデータ・ワード部分を記憶する
ラッチ手段と、読取モードでは、予定の外部ワード位置
アドレスに従って前記訂正済みコード化データ・ワード
中の１つのディジタル・データ・ワードを選択して出力
する様に作用し得ると共に、書込みモードでは、前記外
部ワード位置アドレスに従って、前記ラッチ手段に記憶
されている１つのディジタル・データ・ワードを、メモ
リの外部から受取った新しいディジタル・ワードに置換
える様に作用し得る入力／出力手段と、前記誤りシンド
ローム／パリティ手段を誤り訂正モードに構成して、訂
正済みコード化データ・ワードを発生する為、前記誤り
シンドローム／パリティ手段及び前記誤り訂正手段に入
力する為に、前記アクセスされた位置から１つのコード
化データ・ワードを取出す取出し手段と、前記誤りシン
ドローム／パリティ手段をパリティ・モードに構成し、
関連する新しいパリティ情報を発生する為に、前記ラッ
チ手段に記憶されている集団的なデータ・ワードを前記
誤りシンドローム／パリティ手段に入力するパリティ発
生器手段と、前記ラッチ手段に記憶されている新しい集
団的なデータ・ワード及び関連する新しいパリティ情報
を組合せて新しいコード化データ・ワードを形成する手
段と、前記取出し手段を制御して訂正済みコード化デー
タ・ワードを供給すると共に前記入力／出力手段を制御
して前記訂正済みコード化データ・ワードから選ばれた
ディジタル・データ・ワードを出力する読取手段と、前
記取出し手段を制御して、前記ラッチ手段に集団的なデ
ータ・ワードを記憶する為に、訂正済みコード化データ
・ワードを出力すると共に、前記入力／出力手段及び前
記パリティ発生器手段を制御して新しいコード化データ
・ワードを発生する書込み手段とを有し、該書込み手段
が前記誤しいコード化データ・ワードを前記記憶手段内
のアクセスされた位置に記憶する様にした誤り検出／訂
正ランダムアクセス半導体メモリ。

（９）　　第（８）項に記載した誤り検出／訂正ランダ
ムアクセス半導体メモリに於て、前記ブロック・コード
・アルゴリズムがハミング・コードで構成されている誤
り検出／訂正ランダムアクセス半導体メモリ。

（１０）第（８）項に記載した誤り検出／訂正ランダム
アクセス半導体メモリに於て、前記誤りシンドロームが
多ビットのディジタル・データ・ワードであり、該誤り
シンドローム・ワードの各々のビットは、前記ハミング
・コードに従って前記コード化データ・ワードの選ばれ
たビットの排他的オア関数によって形成され、前記パリ
ティ情報は多ビットのディジタル・パリティ・ワードで
構成されていて、該パリティ・ワードの各々のビットは
前記ハミング・コードに従って前記コード化データ・ワ
ード中の選ばれたビットの排他的オア関数によって形成
され、前記誤りシンドローム／パリティ手段が、前記コ
ード化データ・ワード中の選ばれたビットをアクセスし
て、該アクセスしたピッ１−の排他的オア関数を作る排
他的オア手段と、該排他的オア手段を構成し直して、前
記ハミング・コードに従って誤りシンドロームを発生し
たことに応じて予定のビットがアクセスされる様な１つ
のモードを作ると共に、パリティ・モードでは、選ばれ
たピッ１〜をアクセスして、前記ハミング・コードに従
って前記パリティ情報を発生する手段とを有する誤り検
出／訂正ランダムアクセス半導体メモリ。

（１１）第（８）項に記載した誤り検出／訂正ランダム
アクセス半導体メモリに於て、更に前記取出し手段を制
御して訂正済みコード化データ・ワードを発生するリフ
レッシュ手段を有し、該リフレッシュ手段は前記訂正済
みコード化データ・ワードを前記メモリ・アレー内のア
クセスされた位置に記憶して、該アクセスされた位置に
リフレッシュされたデータを供給し、前記コード化デー
タ・ワードが前記メモリ素子の行のビット長と等しいビ
ット長を持つ時、前記外部ワード位置アドレスは、記憶
素子の各々の行に対し、前記リフレッシュ手段によるリ
フレッシュを不要とする様な誤り検出／訂正ランダムア
クセス半導体メモリ。

（１２）ランダムアクセス・メモリの誤りを検出して訂
正する方法に於て、予定のビット長を持つ行にメモリ素
子を配置し、各々の行は集団的なデータ部分及びパリテ
ィ部分を持つコード化データ・ワードを記憶する様にな
っており、前記集団的なデータ部分は予定の順序の複数
個のディジタル・データ・ワードで構成され、前記パリ
ティ部分はブロック・コード誤りアルゴリズム従って発
生され、誤り訂正モードでは、１つのコード化データ・
ワードを受取って、該コード化データ・ワード中に誤り
が存在すれば、そのビット位置を表わす誤りシンドロー
ムを発生し、又はパリティ発生モードでは、コード化デ
ータ・ワードの集団的なデータ部分を受取って関連する
パリティ部分を発生する様な誤りシンドローム／パリテ
ィ発生器を用意し、外部行アドレスに従って記憶素子の
１つの行をアクセスし、前記メモリからデータを読取る
工程が、記憶素子のアクセスされた行からコード化デー
タ・ワードを取出して、それを誤りシンドローム／パリ
ティ発生器に入力すると共に、該誤りシンドローム／パ
リティ発生器を誤り検出モードに構成し、コード化デー
タ・ワード中に存在する誤りを発生された誤りシンドロ
ームに従って訂正し、外部データ・ワード位置アドレス
に従って、訂正済みコード化データ・ワード中の集団的
なデータ部分にある１つのディジタル・データ・ワード
をメモリから出力する為に選択する工程を含ｌυでおり
、前記メモリに新しいディジタル・データを書込む工程
が、メモリ素子のアクセスされた行からコード化データ
・ワードを取出して、それを誤りシンドローム／パリテ
ィ発生器に入力すると共に該誤りシンドローム／パリテ
ィ発生器をｉ誤り検出モードに構成し、発生された誤り
シンドロームに従って、コード化データ・ワード中に存
在する誤りを訂正し、訂正済みコード化データ・ワード
をラッチに記憶し、外部データ・ワード位置アドレスに
従って、ラッチに入ったデータ・ワードを集団的なデー
タ部分にある１つのディジタル・データ・ワードを置換
え、誤りシンドローム／パリティ発生器をパリティ発生
モードに構成して、ラッチの内容をそれに入力して、関
連する新しいパリティ情報を発生し、前記ラッチの内容
を関連する新しいパリティ情報と組合せて新しいコード
化データ・ワードを形成し、記憶されているコード化デ
ータ・ワードの代りに、新しいコード化データ・ワード
をアクセスされた位置に記憶する工程を含ｌυでいる方
法。

（１３）第（１２）項に記載した方法に於て、ブロック
・コード誤りアルゴリズムがハミング・コードで構成さ
れる方法。

（１４）第（１２）項に記載した方法に於て、更にメモ
リ素子の行に記憶されているコード化データ・ワードを
リフレッシュザることを含み、このリフレッシュは、メ
モリ素子のアクセスされた行からコード化データ・ワー
ドを取出して、それを誤りシンドローム／パリティ発生
器に入力すると共に、該誤りシンドローム／パリティ発
生器を誤り検出モードに構成し、発生された誤りシンド
ロームに従ってコード化データ・ワード中に存在する誤
りを訂正し、記憶されているコード化データ・ワードの
代りに、訂正済みコード化データ・ワードをメモリ素子
のアクセスされた行に記憶し、記憶されているコード化
データ・ワードをリフレッシュする為に、メモリ素子の
残りの行を逐次的にインフレメンｌ〜することによって
行なわれる方法。

【図面の簡単な説明】

第１図は本発明の誤り検出／訂正ランダムアクセス・メ
モリ（ＲＡＭ）の簡略ブロック図、第２図はメモリに記
憶されるデータ・ピッＩ・及びパリティ・ビットの構成
を示す図、第３図はメモリの多重化及びラッチ部分の簡
略ブロック図、第４図は誤りシンドローム及びパリティ
・ビットの両方を発生する為のシンドローム兼パリティ
・ビット発生器の論理回路図、第５図は誤り訂正回路の
論理回路図、第６図はＲＡＭの読取動作を示す時間線図
、第７図はＲＡＭの書込み動作を示す時間線図、第８図
はＲＡＭのリフレッシュ動作を示す時間線図、第９図ビ
デオＲＡＭ用に用いるシフトレジスタと共に第１図の実
施例を示す部分的なブロック図である。 主な符号の説明 １０：情報アレー １２：パリティ・アレー １４：行アドレス・デコード回路 １８二列アドレス・デコード回路 ４８：誤りシンドローム発生器 ５４：誤り訂正回路 ６６：Ｉ１０選択回路 ７２：ラッチ ８ｏ：タイミング及び制御回路

Claims (1)

【特許請求の範囲】
1. ディジタル・データ情報及びブロック誤りコード・アル
   ゴリズムに従って発生される関連するパリティ情報で構
   成されたコード化データ・ワードを夫々記憶する複数個
   の記憶位置を持つ記憶手段と、記憶されている１つのコ
   ード化データ・ワード取出す為又は新しいコード化デー
   タ・ワードをその中に記憶する為に、前記記憶手段の選
   ばれた記憶位置をアクセスするアクセス手段と、誤り検
   出モード及びパリティ発生モードを持っていて、前記誤
   り検出モードでは、１つの記憶されているコード化デー
   タ・ワードを受取って、前記ブロック誤りコード・アル
   ゴリズムに従ってその中の誤りを検出すると共に、受取
   ったコード化データ・ワード中の検出された誤りのビッ
   ト位置を示す誤りシンドロームを発生し、前記パリティ
   ・モードでは、新しいディジタル・データ情報を受取っ
   て関連するパリティ情報を発生する誤りシンドローム／
   パリティ手段と、誤り検出モードで動作する前記誤りシ
   ンドローム／パリティ手段から発生された誤りシンドロ
   ーム並びに該誤りシンドロームを発生する基となった１
   つのコード化データ・ワードを受取って、誤りが存在す
   る場合、誤りのビットを訂正し、その出力が訂正済みコ
   ード化データ・ワードとなる様な誤り訂正手段と、読取
   モード及び書込みモードで動作し、該書込みモードでは
   外部源から前記新しいディジタル・データ情報を受取り
   、読取モードでは、前記誤り訂正手段から前記訂正済み
   コード化データ・ワードを受取って、メモリからの出力
   の為にそのディジタル・データ部分を取出す制御手段と
   、該制御手段が読取モードにあることに応答して、前記
   記憶手段のアクセスされた位置からコード化データ・ワ
   ードを取出し、前記誤りシンドローム／パリティ手段を
   誤り検出モードに構成し、取出したコード化データ・ワ
   ードを該誤りシンドローム／パリティ手段に入力する読
   取手段と、前記制御手段の書込みモードで、前記誤りシ
   ンドローム／パリティ手段をパリティ・モードに構成す
   ると共に前記制御手段が受取った前記新しいディジタル
   ・データ情報を誤りシンドローム／パリティ手段に入力
   して前記関連したパリティ情報を発生する様に作用し得
   る書込み手段とを有し、前記新しいディジタル情報及び
   前記関連したパリティ情報が組合されて新しいコード化
   データ・ワードを形成し、前記書込み手段は前記アクセ
   ス手段によってアクセスされた前記記憶手段の位置に前
   記新しいコード化データ・ワードを貯蔵する誤り検出／
   訂正ランダムアクセス半導体メモリ。