JP2515097B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JP2515097B2 JP2515097B2 JP60225739A JP22573985A JP2515097B2 JP 2515097 B2 JP2515097 B2 JP 2515097B2 JP 60225739 A JP60225739 A JP 60225739A JP 22573985 A JP22573985 A JP 22573985A JP 2515097 B2 JP2515097 B2 JP 2515097B2
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- JP
- Japan
- Prior art keywords
- memory cell
- circuit
- memory
- redundant
- sense amplifier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1076—Parity data used in redundant arrays of independent storages, e.g. in RAID systems
Description
【発明の詳細な説明】 イ．産業上の利用分野 本発明は半導体記憶装置、例えばマスクROM（read o
nly memory）装置に関するものである。
nly memory）装置に関するものである。
ロ．従来技術 半導体記憶装置、例えばマスクROM装置は、その製造
段階において、使用するフォトマスクによって特定のメ
モリセルに対し記憶データを書き込んでしまう読み出し
専用のメモリ装置である。従って、記憶内容が消失する
ことがないので、マイクロコンピュータにおける固定的
なプログラムを記憶する装置として有用である。
段階において、使用するフォトマスクによって特定のメ
モリセルに対し記憶データを書き込んでしまう読み出し
専用のメモリ装置である。従って、記憶内容が消失する
ことがないので、マイクロコンピュータにおける固定的
なプログラムを記憶する装置として有用である。
従来のマスクROM装置では、その生産の歩留を高める
目的で、不良（欠陥）ビットを自己検出して訂正する回
路を内蔵させることがある。この場合、情報ビットに対
し検査ビットを付加しているが、この付加はハミング符
号に基づいて行われる。しかしながら、そのように検査
ビットを付加すれば、デバイスのチップ面積が増大して
しまう。この面積増大の割合は、必要検査ビット数の情
報ビット数に対する割合から知ることができる。
目的で、不良（欠陥）ビットを自己検出して訂正する回
路を内蔵させることがある。この場合、情報ビットに対
し検査ビットを付加しているが、この付加はハミング符
号に基づいて行われる。しかしながら、そのように検査
ビットを付加すれば、デバイスのチップ面積が増大して
しまう。この面積増大の割合は、必要検査ビット数の情
報ビット数に対する割合から知ることができる。
即ち、一度に読み出される情報ビット数と、その読み
出された情報ビットに１ビットの不良が含まれている場
合にこれを検出しかつ訂正するために必要な検査ビット
数との間には、次の関係がある。情報ビット数 検査ビット数 ８ ５ 16 ６ 24 ６ 32 ７ 40 ７ 48 ８ 56 ８ 64 ８ 従って、一度に読み出す情報ビットの数を多くする
と、情報検出回路（即ち、センスアンプ）の数も増加す
るから、これらの検出回路の全チップ面積に占める割合
が増え、かつ消費電力も大きくなる。このため、一般に
は、情報ビット数として32ビット以下を採用することが
多いが、32ビットとした場合を例示すると、チップ面積
は、 となり、メモリセル面積だけでも約22％の増加となる。
これに、誤りの検出、訂正回路を付加し、かつセンスア
ンプも７ビット分付加しなければならないので、チップ
面積は全体として少なくとも25％程度増加することにな
る。
出された情報ビットに１ビットの不良が含まれている場
合にこれを検出しかつ訂正するために必要な検査ビット
数との間には、次の関係がある。情報ビット数 検査ビット数 ８ ５ 16 ６ 24 ６ 32 ７ 40 ７ 48 ８ 56 ８ 64 ８ 従って、一度に読み出す情報ビットの数を多くする
と、情報検出回路（即ち、センスアンプ）の数も増加す
るから、これらの検出回路の全チップ面積に占める割合
が増え、かつ消費電力も大きくなる。このため、一般に
は、情報ビット数として32ビット以下を採用することが
多いが、32ビットとした場合を例示すると、チップ面積
は、 となり、メモリセル面積だけでも約22％の増加となる。
これに、誤りの検出、訂正回路を付加し、かつセンスア
ンプも７ビット分付加しなければならないので、チップ
面積は全体として少なくとも25％程度増加することにな
る。
しかも、多数の論理ゲートを通してエラーの検出及び
訂正を行なうため、アクセスタイムが長くなるという欠
点も生じる。
訂正を行なうため、アクセスタイムが長くなるという欠
点も生じる。
ハ．発明の目的 本発明の目的は、チップ面積の増加を最小にし、かつ
アクセスタイムの劣化なしにメモリービット欠陥を救済
し、生産の歩留を向上させることのできる半導体記憶装
置を提供することにある。
アクセスタイムの劣化なしにメモリービット欠陥を救済
し、生産の歩留を向上させることのできる半導体記憶装
置を提供することにある。
ニ．発明の構成 上記の目的を達成するために、本発明の半導体記憶装
置は、二値情報のデータを記憶可能な所定の数のメモリ
ーセルからなる複数のメモリーセルブロックを含む第１
のメモリーアレイと、アドレス信号に応じて前記第１の
メモリーアレイから１つのメモリーセルブロックを選択
する第１のデコーダ回路と、前記第１のデコーダ回路に
より選択されたメモリーセルブロックの各メモリーセル
のデータをそれぞれ検出する前記所定の数のセンスアン
プを含む第１のセンスアンプ回路と、二値情報のデータ
を記憶可能な前記所定の数の冗長メモリーセルからなる
少なくとも１つの冗長メモリーセルブロックを含み、前
記メモリーセルブロックの欠陥メモリーセルアレイに対
応する位置の冗長メモリーセルがブログラミングされる
第２のメモリーアレイと、前記欠陥メモリーセルを含む
前記メモリーセルブロックのアドレスがプログラミング
され、当該アドレスに応じてプログラミングされた冗長
メモリーセルを含む冗長メモリーセルブロックを選択す
る第２のデコーダ回路と、前記第２のデコーダ回路によ
り選択された冗長メモリーセルブロックの各冗長メモリ
ーセルのデータをそれぞれ検出する前記所定の数のセン
スアンプを含む第２のセンスアンプ回路と、前記第１お
よび第２のセンスアンプ回路の検出結果をそれぞれ入力
し、前記第２のセンスアンプ回路の検出結果に応じて前
記第１のセンスアンプ回路の検出結果に含まれる欠陥メ
モリーセルのデータを反転して訂正するデータコレクシ
ョン回路とを有する構成とした。
置は、二値情報のデータを記憶可能な所定の数のメモリ
ーセルからなる複数のメモリーセルブロックを含む第１
のメモリーアレイと、アドレス信号に応じて前記第１の
メモリーアレイから１つのメモリーセルブロックを選択
する第１のデコーダ回路と、前記第１のデコーダ回路に
より選択されたメモリーセルブロックの各メモリーセル
のデータをそれぞれ検出する前記所定の数のセンスアン
プを含む第１のセンスアンプ回路と、二値情報のデータ
を記憶可能な前記所定の数の冗長メモリーセルからなる
少なくとも１つの冗長メモリーセルブロックを含み、前
記メモリーセルブロックの欠陥メモリーセルアレイに対
応する位置の冗長メモリーセルがブログラミングされる
第２のメモリーアレイと、前記欠陥メモリーセルを含む
前記メモリーセルブロックのアドレスがプログラミング
され、当該アドレスに応じてプログラミングされた冗長
メモリーセルを含む冗長メモリーセルブロックを選択す
る第２のデコーダ回路と、前記第２のデコーダ回路によ
り選択された冗長メモリーセルブロックの各冗長メモリ
ーセルのデータをそれぞれ検出する前記所定の数のセン
スアンプを含む第２のセンスアンプ回路と、前記第１お
よび第２のセンスアンプ回路の検出結果をそれぞれ入力
し、前記第２のセンスアンプ回路の検出結果に応じて前
記第１のセンスアンプ回路の検出結果に含まれる欠陥メ
モリーセルのデータを反転して訂正するデータコレクシ
ョン回路とを有する構成とした。
ホ．実施例 以下、本発明の実施例を図面について詳細に説明す
る。
る。
第１図は、欠陥ビット救済用の冗長回路を内蔵したマ
スクROM装置のブロック図である。このマスクROMにおい
て、次の２つの事項を前提にして説明する。
スクROM装置のブロック図である。このマスクROMにおい
て、次の２つの事項を前提にして説明する。
（１）．一度に読み出す情報ビット数を12とする。
従って、メインセンスアンプの数も12であり、MS0〜M
S11として表わす。
S11として表わす。
（２）．一点鎖線で囲まれた冗長回路１のプログラミン
グは、後述するようにレーザーによる接続線の焼断によ
って行なう。大容量RAM（random access memory）で
一般に用いられているプログラミング技法には、上記の
他にポリシリコンヒューズを電気的に切断する方法もあ
るが、いずれの技法でも冗長回路を実現することができ
る。
グは、後述するようにレーザーによる接続線の焼断によ
って行なう。大容量RAM（random access memory）で
一般に用いられているプログラミング技法には、上記の
他にポリシリコンヒューズを電気的に切断する方法もあ
るが、いずれの技法でも冗長回路を実現することができ
る。
第１図に示すマスクROM装置は、基本的には、通常の
メモリー動作を行なうメインメモリー部２と、欠陥ビッ
トを救済するための情報によって誤りの情報を訂正する
冗長回路１とからなり、冗長回路１は更に欠陥ビット救
済用の情報を与えるサブメモリー部３と、このサブメモ
リー部からの前記情報を受けて誤りの情報を訂正するデ
ータコレクション回路部４とによって構成されている。
メモリー動作を行なうメインメモリー部２と、欠陥ビッ
トを救済するための情報によって誤りの情報を訂正する
冗長回路１とからなり、冗長回路１は更に欠陥ビット救
済用の情報を与えるサブメモリー部３と、このサブメモ
リー部からの前記情報を受けて誤りの情報を訂正するデ
ータコレクション回路部４とによって構成されている。
メインメモリー（アレイ）部２は、通常のマスクROM
からなっていて、センスアンプ部も含めて従来公知の構
成であるから、その説明は省略する。後述のデータコレ
クション回路の説明で明らかとなるが、サブメモリー部
３からの信号による帰還又はインターロックはないと考
えてよいから、アクセスタイムの劣化は全く生じない。
サブメモリー部３を駆動させる場合も、アクセスタイム
には何の影響もない。
からなっていて、センスアンプ部も含めて従来公知の構
成であるから、その説明は省略する。後述のデータコレ
クション回路の説明で明らかとなるが、サブメモリー部
３からの信号による帰還又はインターロックはないと考
えてよいから、アクセスタイムの劣化は全く生じない。
サブメモリー部３を駆動させる場合も、アクセスタイム
には何の影響もない。
サブメモリー部３は、第２図に明示するように、レー
ザーによるアドレスのプログラミングが可能なデコーダ
５及び６と、欠陥ビット情報のプログラミングが可能な
サブメモリーアレイ７とを有し、更にサブメモリー部の
ワード線のどれかが“1"レベルになる（即ち、欠陥ビッ
トのある部分がアクセスされている）ことを検出するNO
R回路部８と、サブメモリーの情報を正しく検出するサ
ブセンスアンプSS0〜SS11とを有している。サブメモリ
ー部のビット線の数は、メインセンスアンプMS0〜MS11
の数と同じ（即ち、12ビット）になっているため、サブ
メモリー部にはいわゆるＹデコーダは設けておらず、ビ
ット線は直接センスアンプSS0〜SS11に接続されてい
る。この代りに、ワード線選択のための入力信号は、メ
インメモリー部２のＸ及びＹデコーダ出力のすべてを使
用している。
ザーによるアドレスのプログラミングが可能なデコーダ
５及び６と、欠陥ビット情報のプログラミングが可能な
サブメモリーアレイ７とを有し、更にサブメモリー部の
ワード線のどれかが“1"レベルになる（即ち、欠陥ビッ
トのある部分がアクセスされている）ことを検出するNO
R回路部８と、サブメモリーの情報を正しく検出するサ
ブセンスアンプSS0〜SS11とを有している。サブメモリ
ー部のビット線の数は、メインセンスアンプMS0〜MS11
の数と同じ（即ち、12ビット）になっているため、サブ
メモリー部にはいわゆるＹデコーダは設けておらず、ビ
ット線は直接センスアンプSS0〜SS11に接続されてい
る。この代りに、ワード線選択のための入力信号は、メ
インメモリー部２のＸ及びＹデコーダ出力のすべてを使
用している。
メインメモリー部２で欠陥ビットが含まれているアド
レスがアクセスされた場合、その欠陥ビットを救済する
ために、そのアドレスがサブメモリー部においてレーザ
ー焼断によってサブデコーダにプログラミングされる。
これは、従来のダイナミックRAMで採用されている方法
と同じであるから、その説明は省略する。
レスがアクセスされた場合、その欠陥ビットを救済する
ために、そのアドレスがサブメモリー部においてレーザ
ー焼断によってサブデコーダにプログラミングされる。
これは、従来のダイナミックRAMで採用されている方法
と同じであるから、その説明は省略する。
サブメモリーアレイ３へのプログラミングは次の手順
で行なう。例えば、MS3で読み出されたビットが欠陥ビ
ットである場合、サブメモリーアレイ３のSS3に接続さ
れるビット線に接続されたメモリートランジスタの接続
線をレーザーによって焼き切る。即ち、メインメモリー
部に記憶されている情報とは無関係に、欠陥ビットの座
標に対応するサブメモリー座標部分のみを焼き切ればよ
い。このため、レーザー切断に要する時間は少なくてす
む。
で行なう。例えば、MS3で読み出されたビットが欠陥ビ
ットである場合、サブメモリーアレイ３のSS3に接続さ
れるビット線に接続されたメモリートランジスタの接続
線をレーザーによって焼き切る。即ち、メインメモリー
部に記憶されている情報とは無関係に、欠陥ビットの座
標に対応するサブメモリー座標部分のみを焼き切ればよ
い。このため、レーザー切断に要する時間は少なくてす
む。
欠陥ビット情報は、第３図に示すサブセンスアンプに
よって検出される。このセンスアンプ出力が“0"のとき
は欠陥ビットを検出したことを示し、他のセンスアンプ
は“1"レベルの出力を保持するようにしておく。
よって検出される。このセンスアンプ出力が“0"のとき
は欠陥ビットを検出したことを示し、他のセンスアンプ
は“1"レベルの出力を保持するようにしておく。
この場合、プリチャージ時（φＰ）及びサブメモリー
非選択時のセンスアンプ出力は“1"レベルである。
非選択時のセンスアンプ出力は“1"レベルである。
このセンスアンプにおいて、まずプリチャージクロッ
クφＰによってＰチャンネルMOSがオンし、各ノード
Ａ、Ｂを基準電圧Vddまでプリチャージする。次いで、
サブメモリーのビット線の出力が“1"となれば（このと
きφSAは“1"）、ノードＡ側の各ＮチャンネルMOSがす
べてオンし、これによってノードＡが接地レベル、即ち
“0"となり、欠陥ビットが出力“0"として検出される。
クφＰによってＰチャンネルMOSがオンし、各ノード
Ａ、Ｂを基準電圧Vddまでプリチャージする。次いで、
サブメモリーのビット線の出力が“1"となれば（このと
きφSAは“1"）、ノードＡ側の各ＮチャンネルMOSがす
べてオンし、これによってノードＡが接地レベル、即ち
“0"となり、欠陥ビットが出力“0"として検出される。
次に、欠陥ビット情報の訂正は、第４図に示すデータ
コレクション回路４によって行なわれる。通常の動作で
は、トランスファーゲ−トTR1がオン、TR2がオフであ
り、メインセンスアンプからの情報をそのまま次段に伝
える。欠陥ビットが読み出されるときには、これに対応
したサブセンスアンプの出力は“0"となるから、TR1が
オフ、TR2がオンし、メインセンスアンプからの情報を
反転させる。この結果、欠陥ビットが訂正されて出力さ
れたことになり、欠陥ビットの救済が可能となる。な
お、情報ビットは“0"レベルか“1"レベルのいずれかし
かとらないから、上記の情報の訂正は、単に読み出され
た情報の反転を行なうだけで十分である。
コレクション回路４によって行なわれる。通常の動作で
は、トランスファーゲ−トTR1がオン、TR2がオフであ
り、メインセンスアンプからの情報をそのまま次段に伝
える。欠陥ビットが読み出されるときには、これに対応
したサブセンスアンプの出力は“0"となるから、TR1が
オフ、TR2がオンし、メインセンスアンプからの情報を
反転させる。この結果、欠陥ビットが訂正されて出力さ
れたことになり、欠陥ビットの救済が可能となる。な
お、情報ビットは“0"レベルか“1"レベルのいずれかし
かとらないから、上記の情報の訂正は、単に読み出され
た情報の反転を行なうだけで十分である。
このデータコレクション回路４では、TR1及びTR2のオ
ン・オフのタイミングは、サブメモリーの読み出し速度
に比例する。サブメモリーの容量はメインメモリーに比
べて十分に小さいから、サブメモリーの読み出し速度は
メインメモリーに比べて十分に速くでき、従ってメイン
センスアンプからの信号が伝わるよりかなり以前に、T
R1、TR2のオン・オフは完了している。このため、アク
セスタイムのロスは殆んどない。
ン・オフのタイミングは、サブメモリーの読み出し速度
に比例する。サブメモリーの容量はメインメモリーに比
べて十分に小さいから、サブメモリーの読み出し速度は
メインメモリーに比べて十分に速くでき、従ってメイン
センスアンプからの信号が伝わるよりかなり以前に、T
R1、TR2のオン・オフは完了している。このため、アク
セスタイムのロスは殆んどない。
以上、本発明を例示したが、上述の実施例は本発明の
技術的思想に基づいて更に変形可能である。
技術的思想に基づいて更に変形可能である。
ヘ．発明の作用効果 以上説明したように、本発明の半導体記憶装置によれ
ば、メインメモリー（第１のメモリーアレイ）より欠陥
ビットを含む複数のビットをブロック単位で同時に読み
出す場合に、冗長回路内のサブメモリー（第２のメモリ
ーアレイ）より欠陥メモリーセルのメモリーセルブロッ
クにおける位置情報を発生させ、かかる位置情報に応じ
てメインセンスアンプ（第１のセンスアンプ回路）から
出力されるブロック単位の複数の情報の中の欠陥ビット
に対応する情報のみを反転して訂正するようにしたの
で、メインメモリーの各ビットに記憶されている情報と
は無関係に欠陥ビットの座標に対応するサブメモリー座
標部分のみをレーザー切断によりプログラミングすれば
よく、プログラミングが容易であり、また冗長回路内の
回路が簡易で小規模なもので済み、かつサブメモリーの
集積度も高いため、冗長回路に起因するチップ面積の増
加を非常に小さくすることができる。
ば、メインメモリー（第１のメモリーアレイ）より欠陥
ビットを含む複数のビットをブロック単位で同時に読み
出す場合に、冗長回路内のサブメモリー（第２のメモリ
ーアレイ）より欠陥メモリーセルのメモリーセルブロッ
クにおける位置情報を発生させ、かかる位置情報に応じ
てメインセンスアンプ（第１のセンスアンプ回路）から
出力されるブロック単位の複数の情報の中の欠陥ビット
に対応する情報のみを反転して訂正するようにしたの
で、メインメモリーの各ビットに記憶されている情報と
は無関係に欠陥ビットの座標に対応するサブメモリー座
標部分のみをレーザー切断によりプログラミングすれば
よく、プログラミングが容易であり、また冗長回路内の
回路が簡易で小規模なもので済み、かつサブメモリーの
集積度も高いため、冗長回路に起因するチップ面積の増
加を非常に小さくすることができる。
図面は本発明の実施例を示すものであって、 第１図は冗長回路内蔵のROMデバイスのブロック図、 第２図はサブメモリー回路の主要部の等価回路図、 第３図はサブセンスアンプの等価回路図、 第４図はデータコレクション回路部の等価回路図 である。 なお、図面に示す符号において、 １……冗長回路 ２……メインメモリー部 ３……サブメモリー部 ４……データコレクション回路部 ５、６……サブデコーダ ７……サブメモリーアレイ である。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭58−177594（ＪＰ，Ａ) 特開 昭56−3499（ＪＰ，Ａ)
Claims (1)
- 【請求項１】二値情報のデータを記憶可能な所定の数の
メモリーセルからなる複数のメモリーセルブロックを含
む第１のメモリーアレイと、 アドレス信号に応じて前記第１のメモリーアレイから１
つのメモリーセルブロックを選択する第１のデコーダ回
路と、 前記第１のデコーダ回路により選択されたメモリーセル
ブロックの各メモリーセルのデータをそれぞれ検出する
前記所定の数のセンスアンプを含む第１のセンスアンプ
回路と、 二値情報のデータを記憶可能な前記所定の数の冗長メモ
リーセルからなる少なくとも１つの冗長メモリーセルブ
ロックを含み、前記メモリーセルブロックの欠陥メモリ
ーセルアレイに対応する位置の冗長メモリーセルがプロ
グラミングされる第２のメモリーアレイと、 前記欠陥メモリーセルを含む前記メモリーセルブロック
のアドレスがプログラミングされ、当該アドレスに応じ
てプログラミングされた冗長メモリーセルを含む冗長メ
モリーセルブロックを選択する第２のデコーダ回路と、 前記第２のデコーダ回路により選択された冗長メモリー
セルブロックの各冗長メモリーセルのデータをそれぞれ
検出する前記所定の数のセンスアンプを含む第２のセン
スアンプ回路と、 前記第１および第２のセンスアンプ回路の検出結果をそ
れぞれ入力し、前記第２のセンスアンプ回路の検出結果
に応じて前記第１のセンスアンプ回路の検出結果に含ま
れる欠陥メモリーセルのデータを反転して訂正するデー
タコレクション回路と、 を有する半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60225739A JP2515097B2 (ja) | 1985-10-08 | 1985-10-08 | 半導体記憶装置 |
| US07/310,496 US4875212A (en) | 1985-10-08 | 1989-02-13 | Memory device with integrated error detection and correction |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60225739A JP2515097B2 (ja) | 1985-10-08 | 1985-10-08 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6284498A JPS6284498A (ja) | 1987-04-17 |
| JP2515097B2 true JP2515097B2 (ja) | 1996-07-10 |
Family
ID=16834075
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60225739A Expired - Lifetime JP2515097B2 (ja) | 1985-10-08 | 1985-10-08 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4875212A (ja) |
| JP (1) | JP2515097B2 (ja) |
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| JPH065999U (ja) * | 1991-12-12 | 1994-01-25 | 章 堤 | 文 鎮 |
| JPH07111096A (ja) * | 1993-10-14 | 1995-04-25 | Nec Corp | 救済機能付きマスクｒｏｍ装置 |
| US7506226B2 (en) * | 2006-05-23 | 2009-03-17 | Micron Technology, Inc. | System and method for more efficiently using error correction codes to facilitate memory device testing |
| US8423837B2 (en) * | 2009-02-13 | 2013-04-16 | Texas Instruments Incorporated | High reliability and low power redundancy for memory |
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| US4319356A (en) * | 1979-12-19 | 1982-03-09 | Ncr Corporation | Self-correcting memory system |
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| US4710934A (en) * | 1985-11-08 | 1987-12-01 | Texas Instruments Incorporated | Random access memory with error correction capability |
-
1985
- 1985-10-08 JP JP60225739A patent/JP2515097B2/ja not_active Expired - Lifetime
-
1989
- 1989-02-13 US US07/310,496 patent/US4875212A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6284498A (ja) | 1987-04-17 |
| US4875212A (en) | 1989-10-17 |
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