JPS58177594A - 読み出し専用記憶装置 - Google Patents
読み出し専用記憶装置Info
- Publication number
- JPS58177594A JPS58177594A JP57060533A JP6053382A JPS58177594A JP S58177594 A JPS58177594 A JP S58177594A JP 57060533 A JP57060533 A JP 57060533A JP 6053382 A JP6053382 A JP 6053382A JP S58177594 A JPS58177594 A JP S58177594A
- Authority
- JP
- Japan
- Prior art keywords
- data
- memory cell
- address
- memory
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Read Only Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は冗長度を有する読み出し専用記憶装１ｉ（ｌ＠
ａｄ Ｏ聰ＩＦ Ｍｕ＋＋ｎｒｙ 略、してＩＯＭ
）ＩＩｃ調メ峰リーすルＯ不＆〇−舎鵜益々高くなって
きていｈｏとりわけ１ｌｋｌｌｌ；Ｉａ工技術Ｏ進歩と
ともに、纒造プ四セスＯパツツキＯ餅響、威い紘空気中
に貴重れるほこり等で写真餘劇不嵐などによゐメ篭り一
〇ビット不嵐が増加し、を奮が低下するという現象が避
は得ない問題となってきつつある。その次め最近の半導
体メモリーにおいては、予備メモリーセルを備え、本体
メモリーセルに不良があり九場合、予備メモリーセルに
切り換えて使用し、良品歩留りｔ上げる方法が工く用い
られてきている。
ａｄ Ｏ聰ＩＦ Ｍｕ＋＋ｎｒｙ 略、してＩＯＭ
）ＩＩｃ調メ峰リーすルＯ不＆〇−舎鵜益々高くなって
きていｈｏとりわけ１ｌｋｌｌｌ；Ｉａ工技術Ｏ進歩と
ともに、纒造プ四セスＯパツツキＯ餅響、威い紘空気中
に貴重れるほこり等で写真餘劇不嵐などによゐメ篭り一
〇ビット不嵐が増加し、を奮が低下するという現象が避
は得ない問題となってきつつある。その次め最近の半導
体メモリーにおいては、予備メモリーセルを備え、本体
メモリーセルに不良があり九場合、予備メモリーセルに
切り換えて使用し、良品歩留りｔ上げる方法が工く用い
られてきている。
この工うな方法の従来例？第１図に示す０この半導体メ
モリーは、アドレスデータＡｏ〜Ａｎ が入力される
行デコーダ１、アドレスデータＢ。−Ｂｋ が入力さ
れる列デコーダ２により、本体メモリーセル回路３から
一つのメモリーセルが選択され、メモリーデータＤａが
出力されるＣ９予備デコーダ４には、アドレスデータＡ
Ｏ〜Ａｎ が入力されており、予備デコーダ４は、例
えばポリシリコンフェーズ等にエリ、本体メモリーセル
回路３に不要メモリーセルが存在する場合その予備メモ
リーセルを含む行がプログ２ムされ、その行が選択され
るアドレスデータになると予備デコーダ４の出力は成立
し、予備メモリーセル回路５の予備メモリーセル【選択
すると同時に正規の行デコーダ１【非成立にし、予備メ
モリーセル５からのデータ【、メモリーデータｎａ
として読み出すものである。
モリーは、アドレスデータＡｏ〜Ａｎ が入力される
行デコーダ１、アドレスデータＢ。−Ｂｋ が入力さ
れる列デコーダ２により、本体メモリーセル回路３から
一つのメモリーセルが選択され、メモリーデータＤａが
出力されるＣ９予備デコーダ４には、アドレスデータＡ
Ｏ〜Ａｎ が入力されており、予備デコーダ４は、例
えばポリシリコンフェーズ等にエリ、本体メモリーセル
回路３に不要メモリーセルが存在する場合その予備メモ
リーセルを含む行がプログ２ムされ、その行が選択され
るアドレスデータになると予備デコーダ４の出力は成立
し、予備メモリーセル回路５の予備メモリーセル【選択
すると同時に正規の行デコーダ１【非成立にし、予備メ
モリーセル５からのデータ【、メモリーデータｎａ
として読み出すものである。
このようにして本体メモリーセルに不良が存在したとき
、予備メモリーセルに切り換えて使うので、良品の歩留
【かなり向上することができろ。しかしながら予備メモ
リーセル領域【、１行分或いは複数性分用意する必要が
ある九め、チップサイズ的には不利となる。またこのよ
うな方法だと、ＲＡＭ或いはＦＲＯＭＯように、メモリ
ーセルに書き込みイ貌み出し【行なうようなものならば
、上記のように予備メモリーセル領域を例えば１行分用
意すれば、Ｃいが、マスクＲＯＭの１うに製造工程途中
で情報を記憶するようなものであれば、どこＯアドレス
データで選択されるメ４ リーセルが不良になるかは最
後まで分らないから、すべてのメモリーセルの分【用意
しなければならない。よってマスクＲＯＭに上記の工う
な方法ｒ適用すれば、２倍のメモ〔発明の目的〕 本発明は上記実情に鑑みてなされ九もので、予備メモリ
ーセル【もつ必要がないものでありながらメモリーセル
の不良ビット【救済することができ、良品歩留を向上さ
せることができる読み出し専用記憶装置ＲＯＭＩ提供し
ようとするものである。
、予備メモリーセルに切り換えて使うので、良品の歩留
【かなり向上することができろ。しかしながら予備メモ
リーセル領域【、１行分或いは複数性分用意する必要が
ある九め、チップサイズ的には不利となる。またこのよ
うな方法だと、ＲＡＭ或いはＦＲＯＭＯように、メモリ
ーセルに書き込みイ貌み出し【行なうようなものならば
、上記のように予備メモリーセル領域を例えば１行分用
意すれば、Ｃいが、マスクＲＯＭの１うに製造工程途中
で情報を記憶するようなものであれば、どこＯアドレス
データで選択されるメ４ リーセルが不良になるかは最
後まで分らないから、すべてのメモリーセルの分【用意
しなければならない。よってマスクＲＯＭに上記の工う
な方法ｒ適用すれば、２倍のメモ〔発明の目的〕 本発明は上記実情に鑑みてなされ九もので、予備メモリ
ーセル【もつ必要がないものでありながらメモリーセル
の不良ビット【救済することができ、良品歩留を向上さ
せることができる読み出し専用記憶装置ＲＯＭＩ提供し
ようとするものである。
本発明においては、メモリーセルの記憶データが間違っ
ているということは、論理＠１′が′″０”に、ｌｔは
１０”が１１”になっているということであるから、こ
のように記憶データが間違っている場合には、記憶デー
タを反転して出力すること【特徴としている。
ているということは、論理＠１′が′″０”に、ｌｔは
１０”が１１”になっているということであるから、こ
のように記憶データが間違っている場合には、記憶デー
タを反転して出力すること【特徴としている。
以下図面【参照して本発明の一実施例【説明する。纂２
図は同実施例【示す構成図であるが、部分的に３１１１
図のものと対応するので、対応個所には同一符号【付し
て説明を省略する。ＩＩ２閣の構成の特徴は、次０事項
である。即ちアドレスデータム。〜ム＊ 、ｌ＠〜Ｉｌ
ｋ により選択されたメモリーセル１のデータは、メモ
リーデータＤａｌとして読み出される。アドレスデータ
ム。〜ムカ、Ｂ０〜Ｂｋ は、また不良アドレス記憶回
路１１に入力される。もし ＡＸ （Ｘ＝Ｏｓ ｉ 、＝−ｎ） ＃ Ｂｙ （ｙ＝
０ 、１、−ｋ）が不良アドレスであり九場合、スイン
ｆｉｌは信号ムにより端子１２．側に接続され、インバ
ータ１１９ｇ介してメモリーデータＤａ として読み
出される。一方不嵐アドレスでない時は、スイッチ１２
は端子１２鵞側に接続され、メモリーデータＤａｌはそ
のままメモ・リーダータＤＩＬ としてＩｌ！み出さ
れる。即ちマスクＩＯＭＫあっては、その記憶データが
間違ってＩＩ与出されるという場合は、その記憶データ
が反対０２値データであるから、不良アドレスが検出さ
れると、メモリーデータをインバータＩＪ９ｆ介してス
み出すことにエリ正しいデータとなる。ここで不良アド
レス記憶回路１１は、例えばポリＶリブンフユーズのよ
うならｏｔＩＰＪ用し、これｔ切断Ｔるようにして記憶
しておけばよい。例えば不良アドレス記憶回路１１とし
ては、７ユ一ズ切断製ＲＯＭで１い。
図は同実施例【示す構成図であるが、部分的に３１１１
図のものと対応するので、対応個所には同一符号【付し
て説明を省略する。ＩＩ２閣の構成の特徴は、次０事項
である。即ちアドレスデータム。〜ム＊ 、ｌ＠〜Ｉｌ
ｋ により選択されたメモリーセル１のデータは、メモ
リーデータＤａｌとして読み出される。アドレスデータ
ム。〜ムカ、Ｂ０〜Ｂｋ は、また不良アドレス記憶回
路１１に入力される。もし ＡＸ （Ｘ＝Ｏｓ ｉ 、＝−ｎ） ＃ Ｂｙ （ｙ＝
０ 、１、−ｋ）が不良アドレスであり九場合、スイン
ｆｉｌは信号ムにより端子１２．側に接続され、インバ
ータ１１９ｇ介してメモリーデータＤａ として読み
出される。一方不嵐アドレスでない時は、スイッチ１２
は端子１２鵞側に接続され、メモリーデータＤａｌはそ
のままメモ・リーダータＤＩＬ としてＩｌ！み出さ
れる。即ちマスクＩＯＭＫあっては、その記憶データが
間違ってＩＩ与出されるという場合は、その記憶データ
が反対０２値データであるから、不良アドレスが検出さ
れると、メモリーデータをインバータＩＪ９ｆ介してス
み出すことにエリ正しいデータとなる。ここで不良アド
レス記憶回路１１は、例えばポリＶリブンフユーズのよ
うならｏｔＩＰＪ用し、これｔ切断Ｔるようにして記憶
しておけばよい。例えば不良アドレス記憶回路１１とし
ては、７ユ一ズ切断製ＲＯＭで１い。
第３図に前記信号ムを発生するための他の臭体例を示す
。即ち不良アドレスデータＹが一致回路２１の一方の入
力となり、正規アドレスデータＡ０〜Ａｎ 、 Ｉｌｌ
ｘＢｋが他方の入力となる。
。即ち不良アドレスデータＹが一致回路２１の一方の入
力となり、正規アドレスデータＡ０〜Ａｎ 、 Ｉｌｌ
ｘＢｋが他方の入力となる。
この正規アドレスが不良アドレスＹと一致し九時、出力
信号Ａ＝１１”（Ａ＝“０＃）となってスイッチ１２【
切り換える。
信号Ａ＝１１”（Ａ＝“０＃）となってスイッチ１２【
切り換える。
絡４図に第２図の具体的な回路例を示す０ここでスイン
ｆｉｌはトランジスタ３１〜３＃よりなり、メモリーす
ル１路３はセル（トランジスタ）３９．．３９．．３９
．．３９．、・・・ｔそなえている。メモリーセルはそ
■ドレインが列線Ｃ１＋ Ｃ！に接続されているか否
かで“１″。
ｆｉｌはトランジスタ３１〜３＃よりなり、メモリーす
ル１路３はセル（トランジスタ）３９．．３９．．３９
．．３９．、・・・ｔそなえている。メモリーセルはそ
■ドレインが列線Ｃ１＋ Ｃ！に接続されているか否
かで“１″。
”θ″倉記憶する。例えばトランジスタ３＃１は”０”
【、トランジスタ３９．は″ｌ’？記憶している。列デ
コーダ２の出力は列１［ｔ−選択するためＯトランジス
タ１９６ ＃ Ｊ’＠ ＊・・・のゲートに接続さ
れ、これらＯトランジスタのドレインは共通接続され、
七〇共過接続点にデプレツＶ曹ン蓋トランジスタ４０が
接続されている０ １４図においてアドレスデータム・〜ム亀 に１り例え
ば行線Ｒ，、が選択され、Ｂ・〜Ｂｋ により例えば列
線Ｃ１が選択されるため、トランジスタＪｇ・がオンし
たとする。するとトランジスタＳｊ１が選択されたこと
になる。こむ時トランジスタＪ９ｓが正しいデータｔも
ったメモリーセルならば、信号ムは＠Ｏ”となり、信号
τは＠１”となる。そＯため列線Ｃ鵞はトランジスタＪ
ｌ？、により放電されて′″０”レベルとなるため、出
力信号Ｄａ は１０ｍとなる。しかしながらここで、ト
ランジスタ３５ｍが間違ったデータ【記憶していたとす
、・る。即ち写真蝕刻技術の不良で、トランジスタＳ９
．のドレインが列線Ｃ鵞に接続されなかったとする０こ
の時不良アドレスとして、トランジスタ１ｇ、のアドレ
ス【不良アドレス記憶回路１１で記憶する。そしてトラ
ンジスタ３９３が選ばれると、本当は列線Ｃ！にトラン
ジスタ３９１のドレインが接続されているはずが接続さ
れていないのだから、列線Ｃ２はトランジスタ４０によ
り充電され”１”レベルになる。この時信号人は“１”
レベル、Ａは＠０″レベルになっている。
【、トランジスタ３９．は″ｌ’？記憶している。列デ
コーダ２の出力は列１［ｔ−選択するためＯトランジス
タ１９６ ＃ Ｊ’＠ ＊・・・のゲートに接続さ
れ、これらＯトランジスタのドレインは共通接続され、
七〇共過接続点にデプレツＶ曹ン蓋トランジスタ４０が
接続されている０ １４図においてアドレスデータム・〜ム亀 に１り例え
ば行線Ｒ，、が選択され、Ｂ・〜Ｂｋ により例えば列
線Ｃ１が選択されるため、トランジスタＪｇ・がオンし
たとする。するとトランジスタＳｊ１が選択されたこと
になる。こむ時トランジスタＪ９ｓが正しいデータｔも
ったメモリーセルならば、信号ムは＠Ｏ”となり、信号
τは＠１”となる。そＯため列線Ｃ鵞はトランジスタＪ
ｌ？、により放電されて′″０”レベルとなるため、出
力信号Ｄａ は１０ｍとなる。しかしながらここで、ト
ランジスタ３５ｍが間違ったデータ【記憶していたとす
、・る。即ち写真蝕刻技術の不良で、トランジスタＳ９
．のドレインが列線Ｃ鵞に接続されなかったとする０こ
の時不良アドレスとして、トランジスタ１ｇ、のアドレ
ス【不良アドレス記憶回路１１で記憶する。そしてトラ
ンジスタ３９３が選ばれると、本当は列線Ｃ！にトラン
ジスタ３９１のドレインが接続されているはずが接続さ
れていないのだから、列線Ｃ２はトランジスタ４０によ
り充電され”１”レベルになる。この時信号人は“１”
レベル、Ａは＠０″レベルになっている。
工っで信号Ｄａ は中はり″０”レベルとなり、正しい
データとして読み出されるものである。
データとして読み出されるものである。
第５図はメモリーが複数の出力ピッ）ｋもっている場合
の実施例で、何ビット目の出力に不良があるかｔｖ４べ
、例えばＯ」 ビット（例えばｊ＝ｏ、１．・・・７で
、８ビツト出力の場合）に不良があれば、Ｃ１ｓ図の信
号ｉｊ ｔ”Ｏ”レベルとし、Ｏｊ ビットのみのメ
モリーデータを反転して出力するようにしたものである
。この信号Ｏｊ ＝１０＃は例え□１ばポリシリコンヒ
ユーズ【切断することにより出力する。この場合信号Ａ
ｊ はｊビット目の信号Ａ（第４図）への入力となり
、信号Ａｊ はｊビット目の信号Ｘ（第４Ｅ）へＯ入
力となる０ Ｃ１１６図は前記切換え信号ム【発生するためＯ弛Ｏ具
体例である。＄１６１１（−は一般的なアドレスパッツ
ア回路で、トランジスタ５１〜＃＃よりなり、＄１６Ｗ
Ａ（Ｉｓ）〜（４）は不良アドレス記憶回路で、１ｍ！
ｌ ＩＩ （ｂ）はトランジスタ＃１〜１０１７エーズ
素子１１．１２エリなり、同図（＠）はトランジスタｒ
３〜ｒ１よりなり、同図（旬はノア回路ｒ８、インバー
タ１９よりなる。
の実施例で、何ビット目の出力に不良があるかｔｖ４べ
、例えばＯ」 ビット（例えばｊ＝ｏ、１．・・・７で
、８ビツト出力の場合）に不良があれば、Ｃ１ｓ図の信
号ｉｊ ｔ”Ｏ”レベルとし、Ｏｊ ビットのみのメ
モリーデータを反転して出力するようにしたものである
。この信号Ｏｊ ＝１０＃は例え□１ばポリシリコンヒ
ユーズ【切断することにより出力する。この場合信号Ａ
ｊ はｊビット目の信号Ａ（第４図）への入力となり
、信号Ａｊ はｊビット目の信号Ｘ（第４Ｅ）へＯ入
力となる０ Ｃ１１６図は前記切換え信号ム【発生するためＯ弛Ｏ具
体例である。＄１６１１（−は一般的なアドレスパッツ
ア回路で、トランジスタ５１〜＃＃よりなり、＄１６Ｗ
Ａ（Ｉｓ）〜（４）は不良アドレス記憶回路で、１ｍ！
ｌ ＩＩ （ｂ）はトランジスタ＃１〜１０１７エーズ
素子１１．１２エリなり、同図（＠）はトランジスタｒ
３〜ｒ１よりなり、同図（旬はノア回路ｒ８、インバー
タ１９よりなる。
第１ＩＩにおいて、外部からのアドレスデータ＆１ が
＠０”の替地に不良があったとする０この時ムｌ−”Ｏ
”、Ａｉ−″１”となる（ム１ は第２図のアドレス入
カム。〜Ａｍ の中の任意Ｃもの）０不嵐アドレス【
記憶する時は、ＩＩｓ図（ｂ）の信号Ｐは″０”となる
ｏｆゐと信号ムｌ は１０”レベル〇九め、トランジス
タ＃１はオフしている０するとトランジスタ１４０ゲー
トは″１″レベルとなり、トランジスタＣ４はオンする
。一方″Ａｉ ＝″１＃ レベル〇九めトランジスタ−
９はオフａｔまである０この九めトランジスタＣ４カオ
ンテ、ポリシリコンフユーズ７１に過大Ｏ電流が流れて
溶断する。従って出力Ｆ、はトランジスタＣ５により＠
０２レベルになる。一方出力Ｆ、は、ポリシリコンフユ
ーズ７２とトランジスタ１０の抵抗比【適当に決めてや
れば″１＃のままでいる。なぜならば、この時すでにＰ
＝″１”になっている。この時不要アγレスとしてａｌ
−“０”が記憶された。第６図（ｃ）においてＦ 、−
＠ ｏ” 、Ｆ、＝＠１”となっているから、信号Ｒ１
は信号ム１ の０”、＠１２により決まる。信号Ｒ４は
ム１ が″″０＃０＃レベル九時、即ち１、＝′″０”
０時“１＃レベルになる。すべてのアドレスデータム９
”’＝ Ａｎ ａ Ｂ６〜Ｂｋ についてこの回路【
設けておく。第６図（ｄ）に示し友ようにアドレスデー
タＡ０〜Ａｌｌ 、 ８６〜ＢＫ に対応し九前記Ｒ
ｏ−Ｒｎｌインバータ等で反転し九信号Ｒｏ＝Ｒｎ（こ
のＲｎ のそえ字ｎは、前記Ａｎ のそえ字ｎと同
一の数【表わすものではない。）がすべて”０＃レベル
になりｆｃ時、出力Ａが１１“レベルになる。つまり記
憶し九不嵐アドレスとすべてが一致した時、信号層。〜
Ｒｍ はすべて１０１になり、これら信号が入力されて
いるノア回路１＃Ｏ出カムは“１”Ｋなり、メモリーダ
ータＤ島、【反転させる信号となるものでああ。
＠０”の替地に不良があったとする０この時ムｌ−”Ｏ
”、Ａｉ−″１”となる（ム１ は第２図のアドレス入
カム。〜Ａｍ の中の任意Ｃもの）０不嵐アドレス【
記憶する時は、ＩＩｓ図（ｂ）の信号Ｐは″０”となる
ｏｆゐと信号ムｌ は１０”レベル〇九め、トランジス
タ＃１はオフしている０するとトランジスタ１４０ゲー
トは″１″レベルとなり、トランジスタＣ４はオンする
。一方″Ａｉ ＝″１＃ レベル〇九めトランジスタ−
９はオフａｔまである０この九めトランジスタＣ４カオ
ンテ、ポリシリコンフユーズ７１に過大Ｏ電流が流れて
溶断する。従って出力Ｆ、はトランジスタＣ５により＠
０２レベルになる。一方出力Ｆ、は、ポリシリコンフユ
ーズ７２とトランジスタ１０の抵抗比【適当に決めてや
れば″１＃のままでいる。なぜならば、この時すでにＰ
＝″１”になっている。この時不要アγレスとしてａｌ
−“０”が記憶された。第６図（ｃ）においてＦ 、−
＠ ｏ” 、Ｆ、＝＠１”となっているから、信号Ｒ１
は信号ム１ の０”、＠１２により決まる。信号Ｒ４は
ム１ が″″０＃０＃レベル九時、即ち１、＝′″０”
０時“１＃レベルになる。すべてのアドレスデータム９
”’＝ Ａｎ ａ Ｂ６〜Ｂｋ についてこの回路【
設けておく。第６図（ｄ）に示し友ようにアドレスデー
タＡ０〜Ａｌｌ 、 ８６〜ＢＫ に対応し九前記Ｒ
ｏ−Ｒｎｌインバータ等で反転し九信号Ｒｏ＝Ｒｎ（こ
のＲｎ のそえ字ｎは、前記Ａｎ のそえ字ｎと同
一の数【表わすものではない。）がすべて”０＃レベル
になりｆｃ時、出力Ａが１１“レベルになる。つまり記
憶し九不嵐アドレスとすべてが一致した時、信号層。〜
Ｒｍ はすべて１０１になり、これら信号が入力されて
いるノア回路１＃Ｏ出カムは“１”Ｋなり、メモリーダ
ータＤ島、【反転させる信号となるものでああ。
Ｊ１６図（・）はＪ１５図の場合と同様に、複数の出力
ピッ）１−もつ場合、そＯ不良の対応するビットに適用
する例である。＠６図（ｂ） 、 （ｅ）にもどり、外
部からのアドレス入力 、＝＠１＃が不良アドレスであ
ったとする。この時ムＩＣ″１′。
ピッ）１−もつ場合、そＯ不良の対応するビットに適用
する例である。＠６図（ｂ） 、 （ｅ）にもどり、外
部からのアドレス入力 、＝＠１＃が不良アドレスであ
ったとする。この時ムＩＣ″１′。
Ａｉ−＠Ｏ”となる。モし−でＰ−１０”となる。
次にトランジスター４はオフ、トランジスタ＃９はオン
ｔ）ｔまであるので、ポリＶリコンフエーズｒ２が磐断
される０そして信号Ｐ−”ｌ”になる。今度は’ｆ 、
仁’″ｌ’、）Ｆ、＝″″Ｏ＃に保たれ、＄１ ｉ
！Ｅｌ （・）においてトランジスｐｒｙはカットオフ
する九め、Ｒ１とその反転信号１１はＴ１ に対応す
る０即ちτ１−“０”（＠ ｔ ＝、“１”）０時１１
１＝＠ｌ”、ｉｉ−”ｏ” になる０この時、ａ、＝″
１” が記憶されたことにな為０前述のようにすべての
Ｒ１が１０＃になつ九時、つまり不良アドレスと入力ア
ドレスが一致した時信号ムが１１＃となり、メモリー゛
データが反転して出力されるものである。
ｔ）ｔまであるので、ポリＶリコンフエーズｒ２が磐断
される０そして信号Ｐ−”ｌ”になる。今度は’ｆ 、
仁’″ｌ’、）Ｆ、＝″″Ｏ＃に保たれ、＄１ ｉ
！Ｅｌ （・）においてトランジスｐｒｙはカットオフ
する九め、Ｒ１とその反転信号１１はＴ１ に対応す
る０即ちτ１−“０”（＠ ｔ ＝、“１”）０時１１
１＝＠ｌ”、ｉｉ−”ｏ” になる０この時、ａ、＝″
１” が記憶されたことにな為０前述のようにすべての
Ｒ１が１０＃になつ九時、つまり不良アドレスと入力ア
ドレスが一致した時信号ムが１１＃となり、メモリー゛
データが反転して出力されるものである。
ＲＯＭの不良として、前記Ｏ工うにメモリーセルのドレ
インが列線に接続されない不良が考えられる。或いは逆
に、接続されないドレインが接続される場合もあり得る
。この工うな時は、前記のように不要メモリーセルは正
しいメモリーセルに対し、′インバータ１段余分に介し
て出力すれば正仁いデづとして得られる。しかし例えば
、メモリーセルの導通抵抗が異常に大きくなり皮場合、
例えばチャネル幅が短かい或いはチャネル長が長い場合
は、データは一応正しいデータが出力されるが、その読
み出しのための時間が非常に長くなり、正規のアクセス
タイム内では読み出せない場合がある。このような場合
、前記のような方法だと一定時間後には、得られ次デー
タが反対のデータに変わってしまう。第７図はこのよう
な場合の不良に適し九−具体例である０この場會メ４９
−セル１からのデータがセンスアンプ＃１にぶり読み出
され、そのデータがツツデ回路＃１で２ツデされるＯこ
Ｏラッテされたデータが不嵐メ篭り−セルから読み出さ
れた場合、インバータ１３、スイッチ８ｊｔ介して、ま
次正しいメモリーセルの場合は信号ムｇ＝ ” Ｑ ’
、■＝１１１ゆえそのまｔスイン”ｆ ＩＩ ４１介
して、出力バッファ１ｊから読李出される口上記ツツテ
むためむパルス信号幅は、データが読み出される所定時
間だけの九め、こ０ ／（ルス信号が：Ｏ″になれば、
メモリーセルのデータが変わっても出力は変わらない０
つまりアタセスタイムが異常に遍いメ毫す−セ ４ル
に対しては、そのメモリーセルからＯデータがＩｌ！与
出される前にラッテを閉じるＯで、データが適中で変わ
ゐことはないＯこ０２ツテノ（ルスは、ｊＩ７図に示し
次ように〕くルス発生回路＃Ｃでアドレス変化【検出し
て、一定時間の／（ルス＠【出してもよいし、或いはテ
ップイネーブル信号【利用して）（ルスを出してもよ％
ｚ ｏこの工うな場合メモリーセルの列線【上記パルス
にエリ初期化して、メモリーを読み出すようなシステム
にするのがより好ましい。つまり同期式のメモリーにお
いてより有効である。上記第７図の回路方式は、メモリ
ーセル３からのすべてのデータに対し施こすものである
。
インが列線に接続されない不良が考えられる。或いは逆
に、接続されないドレインが接続される場合もあり得る
。この工うな時は、前記のように不要メモリーセルは正
しいメモリーセルに対し、′インバータ１段余分に介し
て出力すれば正仁いデづとして得られる。しかし例えば
、メモリーセルの導通抵抗が異常に大きくなり皮場合、
例えばチャネル幅が短かい或いはチャネル長が長い場合
は、データは一応正しいデータが出力されるが、その読
み出しのための時間が非常に長くなり、正規のアクセス
タイム内では読み出せない場合がある。このような場合
、前記のような方法だと一定時間後には、得られ次デー
タが反対のデータに変わってしまう。第７図はこのよう
な場合の不良に適し九−具体例である０この場會メ４９
−セル１からのデータがセンスアンプ＃１にぶり読み出
され、そのデータがツツデ回路＃１で２ツデされるＯこ
Ｏラッテされたデータが不嵐メ篭り−セルから読み出さ
れた場合、インバータ１３、スイッチ８ｊｔ介して、ま
次正しいメモリーセルの場合は信号ムｇ＝ ” Ｑ ’
、■＝１１１ゆえそのまｔスイン”ｆ ＩＩ ４１介
して、出力バッファ１ｊから読李出される口上記ツツテ
むためむパルス信号幅は、データが読み出される所定時
間だけの九め、こ０ ／（ルス信号が：Ｏ″になれば、
メモリーセルのデータが変わっても出力は変わらない０
つまりアタセスタイムが異常に遍いメ毫す−セ ４ル
に対しては、そのメモリーセルからＯデータがＩｌ！与
出される前にラッテを閉じるＯで、データが適中で変わ
ゐことはないＯこ０２ツテノ（ルスは、ｊＩ７図に示し
次ように〕くルス発生回路＃Ｃでアドレス変化【検出し
て、一定時間の／（ルス＠【出してもよいし、或いはテ
ップイネーブル信号【利用して）（ルスを出してもよ％
ｚ ｏこの工うな場合メモリーセルの列線【上記パルス
にエリ初期化して、メモリーを読み出すようなシステム
にするのがより好ましい。つまり同期式のメモリーにお
いてより有効である。上記第７図の回路方式は、メモリ
ーセル３からのすべてのデータに対し施こすものである
。
以上説明し＾如く本発明によれば、従来のような予備メ
モリーセルが必要なく、不良ビット救済のためのシステ
ム【もち、良品歩留【向上し得る読み出し専用記憶装置
が提供できるものである。
モリーセルが必要なく、不良ビット救済のためのシステ
ム【もち、良品歩留【向上し得る読み出し専用記憶装置
が提供できるものである。
縞１図は予備メモリーセル【備え次従来の半導体メモリ
ー【示す構成図、＠２図は本発明〇一実施例の構成図、
第３図は同構成に用いる一部回路図、第４図は同構成の
具体的回路図、第５図、第６図は同構成に用いる一部回
路図、第７図は本発明の他の具体例を示す構成図である
０１・・・行デコーダ、１・・・列デコーダ、１・・・
メ峰す−セ羨回路、１１・・・予電アドレス記憶回路、
１２・・・切換えスイッチ、１Ｂ・・・インバータ。
ー【示す構成図、＠２図は本発明〇一実施例の構成図、
第３図は同構成に用いる一部回路図、第４図は同構成の
具体的回路図、第５図、第６図は同構成に用いる一部回
路図、第７図は本発明の他の具体例を示す構成図である
０１・・・行デコーダ、１・・・列デコーダ、１・・・
メ峰す−セ羨回路、１１・・・予電アドレス記憶回路、
１２・・・切換えスイッチ、１Ｂ・・・インバータ。
Claims (1)
- 【特許請求の範囲】 メモリーセルと、こＯメモリーセルを選択するためリア
ドレスデータ【得ゐ手段と、前記アドレスデータが特定
リアドレスデータの時前記メモリーセルＯデータを反転
して出力する手段とを臭備し艮ことを特徴とすゐ読み出
し専用記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57060533A JPS58177594A (ja) | 1982-04-12 | 1982-04-12 | 読み出し専用記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57060533A JPS58177594A (ja) | 1982-04-12 | 1982-04-12 | 読み出し専用記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58177594A true JPS58177594A (ja) | 1983-10-18 |
Family
ID=13145035
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57060533A Pending JPS58177594A (ja) | 1982-04-12 | 1982-04-12 | 読み出し専用記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58177594A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0187006A2 (en) * | 1984-12-17 | 1986-07-09 | Advanced Micro Devices, Inc. | Programmable output polarity devices |
| JPS6284498A (ja) * | 1985-10-08 | 1987-04-17 | Nippon Texas Instr Kk | 半導体記憶装置 |
| US5140597A (en) * | 1989-02-01 | 1992-08-18 | Fujitsu Limited | Semiconductor memory device having mask rom structure |
-
1982
- 1982-04-12 JP JP57060533A patent/JPS58177594A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0187006A2 (en) * | 1984-12-17 | 1986-07-09 | Advanced Micro Devices, Inc. | Programmable output polarity devices |
| JPS6284498A (ja) * | 1985-10-08 | 1987-04-17 | Nippon Texas Instr Kk | 半導体記憶装置 |
| US5140597A (en) * | 1989-02-01 | 1992-08-18 | Fujitsu Limited | Semiconductor memory device having mask rom structure |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4281398A (en) | Block redundancy for memory array | |
| EP0264893B1 (en) | Semiconductor memory | |
| US5005158A (en) | Redundancy for serial memory | |
| US4701887A (en) | Semiconductor memory device having a redundancy circuit | |
| EP0030245A1 (en) | Semiconductor memory device | |
| US5122987A (en) | Semiconductor memory device with individually addressable space cells capable of driving a data bus | |
| JPH03176899A (ja) | メモリ回路 | |
| EP0234907A2 (en) | Semiconductor memory device with redundant memory cell | |
| KR960011960B1 (ko) | 반도체 기억장치 | |
| KR970012781A (ko) | 컬럼 리던던시 회로를 가지는 반도체 메모리 장치 | |
| JPS60178552A (ja) | メモリアレイの列置換方法および列置換可能メモリ回路 | |
| JP2514365B2 (ja) | 機能ブロックのアドレスデコ−ド装置 | |
| KR900006141B1 (ko) | 반도체 기억장치 | |
| US6584022B2 (en) | Semiconductor memory device with simultaneous data line selection and shift redundancy selection | |
| KR0180064B1 (ko) | 반도체 기억장치 | |
| JP2515097B2 (ja) | 半導体記憶装置 | |
| KR940006079B1 (ko) | 반도체 메모리 장치 | |
| JPH04222998A (ja) | 半導体メモリ装置 | |
| JPS58177594A (ja) | 読み出し専用記憶装置 | |
| US5594693A (en) | Matrix device with redundancy fuses for integrated memory | |
| JPS59151400A (ja) | 半導体記憶装置 | |
| US5968183A (en) | Semiconductor memory device with clocked column redundancy and time-shared redundancy data transfer approach | |
| JPH05314776A (ja) | メモリセルアレイ及び半導体記憶装置 | |
| JP2527025B2 (ja) | デュアルポ―トメモリのリダンダンシ回路制御方法 | |
| JP2658267B2 (ja) | 半導体メモリの冗長回路 |