KR940006079B1 - 반도체 메모리 장치 - Google Patents

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Abstract

내용 없음.

Description

반도체 메모리 장치
제 1 도는 종래의 반도체 메모리장치의 불량인 메모리 셀을 리던던시 셀로 대체하기 위한 회로구성을 나타낸 것이다.
제 2 도는 본 발명에 따른 일실시예의 반도체 메모리장치의 불량인 메모리 셀을 리던던시 셀로 대체하기 위한 회로구성을 나타낸 것이다.
제3(a)도, 제3(b)도는 제 2 도의 리던던트 셀로의 리드/라이트시 데이타 컨트롤회로의 일실시예를 나타낸 것이다.
제 4 도는 본 발명에 따른 다른 실시예의 여러개의 셀어레이 블록으로 나뉘어져 있는 반도체 메모리장치의 불량인 메모리셀을 리던던시 셀로 대체하기 위한 회로구성을 나타낸 것이다.
본 발명은 반도체 메모리장치에 관한 것으로, 특히 반도체 메모리장치의 불량인 메모리 셀을 리던던시 셀로 대체하는 회로에 관한 것이다.
일반적으로, 반도체 메모리장치는 행과 열에 따라 배열된 다수의 메모리 셀들을 갖고 있으며 이와 같은 메모리 셀들은 메모리 용량이 늘어남에 따라 더욱 많은 메모리 셀들이 상기 반도체 메모리장치에 내장되게 된다. 상기와 같이 메모리 용량이 늘어남에 따라 반도체 메모리장치에 내장된 메모리 셀중 결함을 갖는 메모리 셀이 나타날 확률은 증대하게 되며 어느 하나의 메모리 셀에 결함이 있다 하더라도 그 반도체 메모리 장치 칩은 사용할 수 없게 된다. 이와 같은 상황이 일어난다면 한 공정에서 제조된 반도체 메모리장치의 수율은 메모리 용량이 커짐에 따라 저하되어가는 것은 당연한 사실이 될 것이다.
따라서 결함이 있는 메모리 셀이 있음에도 불구하고 그 반도체 메모리장치를 작동할 수 있도록 하므로써 수율을 올리는 방법으로써는 표준 메모리 셀 어레이의 행과 열에 리던던시 메모리 셀 어레이의 어레이를 배치하는 방법이 있어 왔다.
즉, 이와 같은 장치에서는 결함이 있는 셀어레이를 리던던시 메모리 셀 어레이의 열 또는 행 셀어레이와 대치시킴으로써 수율을 향상시킬 수 있다.
리던던시 기법은 동일 칩상에서 노말 메모리 셀 어레이와 인접하여 연결된 곳에 리페어하여 대체되는 리던던트 메모리 셀을 설치하고, 노말 메모리 셀 어레이에서 결함이 있는 셀의 행(또는 열)을 이에 해당되는 금속 또는 폴리실리콘 퓨즈를 용단하여, 결함이 있는 셀의 어드레스가 선택될때 노말 행(또는 열)의 디코더등의 동작을 차단하고, 대체된 리던던트 셀의 행(또는 열)이 선택되도록 하고 있다.
일반적으로 DRAM등 반도체 메모리 셀 구성은 입출력선, 메모리 셀 어레이의 배치 및 구성방식에 따라서 두가지의 서로 다른 데이타 토폴로지(Data Topology) 상태를 갖게 된다. 즉, 메모리 셀 어레이의 절반은 리드, 라이트되는 외부 데이타 상태와 같고, 나머지 절반은 컴플리먼트 데이타 상태가 된다.
마찬가지로 리던던트 메모리 셀의 구성 및 배치도 노말 메모리 셀 어레이 주변에서 노말 메모리 셀 어레이의 일부로서 구성, 배치되어 있으므로, 각각의 리던던트 메모리 셀의 행(또는 열)의 데이타 토폴로지 상태는 위의 두가지 데이타 토폴로지 상태중 하나로 고정되어 있게 된다. 결함이 있는 노말 메모리 셀 어레이와 리던던트 메모리 셀 어레이가 리페어에 의해 대체될때는 하나, 둘, 넷 또는 여덟개의 행 또는 열이 동시애 대체되며, 이와 같은 블럭이 하나 또는 두개 이상의 리던던트 메모리 셀 어레이를 형성하고 있을 경우, 결함이 있는 노말 메모리 셀 어레이와 대체되는 리던던트 메모리 셀 어레이가 랜덤(Random)하게 대체된다면 본래의 데이타 상태와 대체된 리던던트 셀의 데이타 상태는 바뀔수가 있다.
또한, 데이타 상태를 일치시키기 위해서는 리페어되는 셀의 어드레스에 따라 대체시킬 수 있는 리던던트 메모리 셀을 고정시킨다면 리던던트 셀의 효율성을 감소시키게 된다. 그리고 데이타 상태와 무관하게 리던던트 메모리 셀을 사용하게 되면 대체된 노말 메모리 셀과 데이타 상태가 바뀌게 된다.
본 발명의 목적은 반도체 메모리장치의 수율을 향상시키기 위한 회로를 제공하는데 있다.
본 발명의 다른 목적은 반도체 메모리장치에 있어서, 리던던트 메모리 셀의 수율을 감소시키지 않으면서도, 대체된 리던던트 메모리 셀의 데이타 상태가 노말 메모리 셀의 데이타 상태와 일치하도록 하는 회로를 제공하는데 있다.
이와 같은 목적을 달성하기 위하여 본 발명의 반도체 메모리장치는 제 1 데이타 상태와 제 2 데이타 상태를 가진 복수의 노말 메모리 셀 어레이와, 상기 제 1 데이타 상태와 상기 제 2 데이타 상태를 가진 상기 노말 메모리 셀 어레이를 대체하기 위한 리던던트 메모리 셀 어레이와, 상기 제 1 데이타 상태를 가진 불량인 노말 메모리 셀 어레이를 상기 제 1 데이타 상태를 가진 리던던트 메모리 셀 어레이로 대체하기 위한 제 1 제어신호와, 상기 제 2 데이타 상태를 가진 불량인 노말 메모리 셀 어레이를 상기 제 2 데이타 상태를 가진 리던던트 메모리 셀 어레이로 대체하기 위한 제 2 제어신호와, 상기 메모리 셀 어레이의 데이타의 입출력을 제어하기 위한 입출력 제어회로를 구비한 반도체 메모리장치에 있어서, 상기 제 1 데이타 상태를 가진 불량인 노말 메모리 셀 어레이를 상기 제 2 데이타 상태를 가진 리던던트 메모리 셀 어레이로 대체하거나, 상기 제 2 데이타 상태를 가진 불량인 노말 메모리 셀 어레이를 상기 제 1 데이타 상태를 가진 리던던트 메모리 셀 어레이로 대체되는 경우에, 상기 대체된 리던던트 메모리 셀 어레이로 입출력되는 데이타의 상태를 바꿔주기 위한 제어회로를 더 구비한 것을 특징으로 한다.
첨부된 도면을 참고로하여 본 발명의 반도체 메모리장치의 리던던시를 설명하기 전에 종래의 반도체 메모리장치의 리던던시를 설명하면 다음과 같다.
제 1 도는 종래의 반도체 메모리장치의 리던던시 회로를 나타낸 것으로서, 데이타의 상태가 다른 노말 메모리 셀(C1)과 노말 메모리 셀(C2)를 교대로 배열하고 또한 불량인 노말 메모리 셀(C1)과 불량인 노말 메모리 셀(C2)를 각각 대체하기 위한 리던던트 메모리 셀(R1)과 리던던트 메모리 셀(R2)가 배열되어 있다. 그리고 각 메모리 셀들은 행 어드레스에 의해서 선택되는 워드라인(WL)과 열어드레스에 의해서 선택되는 비트라인(BL)에 묶여 있다. 또한 각 비트라인들은 컬럼 디코더(COLUMN DECODER)에 의해서 구동되는 NMOS로 된 입출력 게이트들(I/O gate)을 통하여 각 입출력선들(I/O LINE)에 연결되어 있다. 리던던트 메모리 셀(R1) 또는 리던던트 메모리 셀(R2)은 불량인 노말 메모리 셀(C1) 또는 불량인 노말 메모리 셀(C2)의 어드레스가 입력되면, 리던던트 메모리 셀(R1) 또는 리던던트 메모리 셀(R2)로 대체하기 위하여 리던던트 메모리 셀(R1)의 입출력 게이트들에 리던던트 인에이블클럭(REN1)을 인가하고, 리던던트 메모리 셀(R2)의 입출력 게이트들에 리던던트 인에이블클럭(REN2)을 연결하여 구성되어 있다. 노말 메모리 셀(C1)과 노말 메모리 셀(C2)에 어떠한 결함이 없다면 리던던트 메모리 셀(R1)과 리던던트 메모리 셀(R2)는 사용되지 않는다. 그리고 노말 메모리 셀(C1)에 결함이 발생하면, 리던던트 메모리 셀(R1)으로 대체하고, 노말 메모리 셀(C2)에 결함이 발생하면, 리던던트 메모리 셀(R2)로 대체한다. 그러나, 두개 이상의 노말 메모리 셀(C1) (또는 두개 이상의 노말 메모리 셀(C2))에 결함이 발생하면, 하나의 노말 메모리 셀(C1) (또는 하나의 노말 메모리 셀(C2))은 리던던트 메모리 셀(R1) (또는 리던던트 메모리 셀(R2))에 의해서 대체하는 것이 가능하지만 다른 하나의 노말 메모리 셀(C1) (또는 노말 메모리 셀(C2))는 리던던트 메모리 셀(R2) (또는 리던던트 메모리 셀(R1))로 대체해야 한다. 이때, 노말 메모리 셀(C1) (또는 노말 메모리 셀(C2))과 리던던트 메모리 셀(R2) (또는 리던던트 메모리 셀(R1))의 데이타 상태가 바뀌게 된다.
제 2 도는 본 발명의 반도체 메모리장치의 리던던시를 나타낸 것이다. 제 1 도에 나타낸 종래의 반도체 메모리장치와 달리 리던던트 메모리 셀(R1)과 리던던트 메모리 셀(R2)의 입출력 게이트들을 제어하는 리던던트 인에이블클럭(REN1)과 리던던트 인에이블클럭(REN2)외에 리던던트 메모리 셀(R1)과 리던던트 메모리 셀(R2)의 데이타 상태를 필요에 따라 바꾸어 주기 위한 회로(10)를 더 구비하고 있다.
데이타 상태를 필요에 따라 바꾸어 주기 위한 회로(10)는 다음과 같이 구성된다.
노말 메모리 셀(C1 또는 C2)의 데이타 상태를 결정짓는 열어드레스 입력신호(Column Address Input ; CAi)를 이용하여 리던던트 셀로 대체되기 전의 노말 메모리 셀(C1 또는 C2)의 데이타 상태를 알 수 있다. 따라서 이 열어드레스 입력신호(CAi)를 이용하여 리던던트 메모리 셀(R1 또는 R2)의 데이타 상태가 동일한가, 다른가를 판달할 수 있다. 노말 메모리 셀의 경우 열어드레스 입력신호(CAi)가 로우상태일때 노말 메모리 셀(C1)의 데이타 상태가 선택되고, 열어드레스 입력신호(CAi)가 하이상태일때 노말 메모리 셀(C2)의 데이타 상태가 선택된다. 왼쪽의 리던던시 회로가 인에이블 되었을 경우 즉, 리던던트 인에이블신호(REN1)(20)이 하이상태가 되어 리던던트 메모리 셀(R1)으로 대체되었을때, 열어드레스 입력신호(CAi)가 로우상태이면 노말 메모리 셀(C1)과 리던던트 메모리 셀(R1)의 데이타 상태는 같고, 열어드레스 입력신호(CAi)가 하이상태이면 바뀌게 된다. 리던던트 메모리 셀(R2)로 대체되어 리던던트 인에이블신호(REN2) (30)가 하이상태로 되었을 때도 열어드레스 입력신호에 대해 같은 논리가 성립한다.
AND 게이트(40) (또는 AND 게이트(50))는 리던던트 인에이블신호(REN1)(또는 리던던트 인에이블신호(REN2))와, 열어드레스 입력신호(또는 열어드레스 입력신호(CAi))가 하이상태이면 노말 메모리 셀(C1)과 리던던트 메모리 셀의 데이타 상태가 바뀌어 있고 출력이 로우상태이면 데이타 상태가 동일하다고 판단할 수 있다. 따라서 리던던트 인에이블신호(REN1) (또는 리던던트 인에이블신호(REN2))와 열어드레스 입력신호(또는 열어드레스 입력신호(CAi))의 AND 게이트 출력을 이용하여 리드와 라이트되는 데이타 입력과 출력의 상태를 조정할 수 있다. 리드동작을 수행할 때에는 AND 게이트(40) (또는 AND 게이트(50))의 출력을 데이타 출력을 제어하는 회로(60) (Redundancy Read Data Control ; RRDC) (또는 (70))을 입출력 센스엠플리파이어 출력단자(100) (또는 (110))에 연결하고, 라이트동작을 수행할 때에는 AND 게이트(40) (또는 AND 게이트(500))의 출력을 데이타 입력을 드라이브하는 데이타 입력드라이버(100) (또는 (110))의 입력단자에 데이타 입력을 제어하는 회로(80)(Redundancy Write Data Control ; RWDC) (또는 (90))을 연결한다. 이와 같이 하여 리드 또는 라이트되는 리던던트 메모리 셀의 데이타를 노말 메모리 셀의 데이타와 같도록 제어할 수 있다.
제3a도는 제 2 도의 데이타 상태를 필요에 따라 바꾸어 주기 위한 회로(10)의 일실시예를 나타낸 것이다.
제3a도에 있어서, 리던던트 인에이블클럭(REN1) (또는 리던던트 인에이블클럭(REN2))가 하이상태이고, 열어드레스 입력신호(또는 열어드레스 입력신호(CAi))가 하이상태이면, CMOS 전송게이트들(120)이 턴온되어 데이타 입력단자로부터의 신호를 데이타 입력단자로 각각 전달하고, 데이타 출력단자로부터의 신호를 데이타 출력단자로 각각 전달한다. 그리고 리던던트 인에이블클럭(REN1) (또는 리던던트 인에이블클럭(REN2))가 하이상태이고, 열어드레스 입력신호(또는 열어드레스 입력신호(CAi))가 로우상태이면 CMOS 전송게이트들(130)이 턴온되어 데이타 입력단자로부터의 신호를 데이타 입력단자로 바꾸어 전달하고, 데이타 출력단자로부터의 신호를 데이타 출력단자로 바꾸어 전달한다.
제3b도는 제 2 도의 데이타 상태를 필요에 따라 바꾸어 주기 위한 회로(10)의 다른 실시예를 나타낸 것이다.
제3b도에 있어서, 리던던트 인에이블클럭(REN1) (또는 리던던트 인에이블클럭(REN2))가 하이상태이고, 열어드레스 입력신호(또는 열어드레스 입력신호(CAi))가 하이상태이면, XNOR 게이트(140)는 데이타 입력단자와 데이타 출력단자로부터의 신호를 각각 데이타 입력단자와 데이타 출력단자로 그대로 출력한다. 그리고 리던던트 인에이블를럭(REN1) (또는 리던던트 인에이블클럭(REN2))가 하이상태이고, 열어드레스 입력신호(또는 열어드레스 입력신호CAi))가 로우상태이면, XNOR 게이트(140)는 데이타 입력단자로부터의 신호를 데이타 입력단자으로 바꾸어 전달하고, 데이타 출력단자로부터의 신호를 데이타 데이타 출력단자로 바꾸어 전달한다.
즉, 제3a도와 제3b도의 회로는 입력데이타에 따라 동일한 출력을 나타낸다. 그러나, 제3a도 회로구성은 시간지연을 최소화할 수 있는 CMOS 전송게이트들을 사용했고 제3b도의 회로보다 구성이 간단하고 칩사이즈를 줄일 수 있는 이점이 있다.
제 4 도는 여러개의 셀 어레이 블록으로 나뉘어져 있는 경우에 리던던트 셀의 데이타 관련 셀 구성상태가 공통되는 리던던트 메모리 셀을 구동하기 위한 리던던트 인에이블클럭(REN1,REN3,REN5,REN7)을 논리합하는 OR 게이트(150)와 리던던트 인에이블클럭(REN2,REN4,REN6,REN8)을 놀리합하는 OR 게이트(150)의 출력을 제 2 도의 AND 게이트(40) 입력단자에 연결하여 구성한 것을 나타내고 있다.
셀의 데이타 구성상태가 같은 리던던트 인에이블클럭(REN1,REN3,REN5,REN7)중 하나만 하이상태가 되어도 OR 게이트(150) 출력이 하이상태가 되어 그때의 열어드레스 입력(CAi)에 따라 리드 또는 라이트되는 데이타를 제어할 수 있다.
따라서, 본 발명의 반도체 메모리장치는 불량인 노말 메모리 셀의 데이타 상태와 일치하는 리던던트 메모리 셀로의 대체가 가능하므로 수율이 향상될 수 있다.

Claims (13)

  1. 제 1 데이타 상태와 제 2 데이타 상태를 가지는 복수개의 노말 메모리 셀 어레이 ; 결함이 있는 노말 메모리 셀 어레이를 대체하기 위하여 상기 제 1 데이타 상태와 상기 제 2 데이타 상태를 가지는 복수개의 리던던트 메모리 셀 어레이 ; 상기 복수개의 노말 메모리 셀 어레이와 상기 리던던트 메모리 셀 어레이로/부터의 데이타의 입/출력을 위한 데이타 복수개의 입/출력선들 ; 상기 제 1 데이타 상태를 가지는 결함이 있는 노말 메모리 셀 어레이를 상기 제 1 데이타 상태를 가지는 리던던트 메모리 셀 어레이로 대체하기 위한 복수개의 제 1 제어신호 발생수단 ; 상기 제 2 데이타 상태를 가지는 결함이 있는 노말 메모리 셀 어레이를 상기 제 2 데이타 상태를 가지는 리던던트 메모리 셀 어레이로 대체하기 위한 복수개의 제 2 제어신호 발생수단 ; 상기 메모리 셀 어레이로의 데이타의 입출력을 제어하기 위한 입출력 제어회로를 구비한 반도체 메모리장치에 있어서, 상기 제 1 데이타 상태를 가지는 결함이 있는 노말 메모리 셀 어레이를 상기 제 2 데이타 상태를 가지는 리던던트 메모리 셀 어레이로 대체할 때, 그리고 상기 제 2 데이타 상태를 가지는 결함이 있는 노말 메모리 셀 어레이를 상기 제 1 데이타 상태를 가지는 리던던트 메모리 셀 어레이로 대체할 때, 상기 제 1 데이타 상태를 가지는 리던던트 메모리 셀 어레이로/부터 입/출력되는 데이타를 반전하여 상기 복수개의 입/출력선들로 전송하기 위한 제 1 제어회로와 상기 제 2 데이타 상태를 가지는 상기 리던던트 메모리 셀 어레이로/부터 입/출력되는 데이타를 반전하여 상기 복수개의 입/출력선들로 전송하기 위한 제 2 제어회로를 구비한 것을 특징으로 하는 반도체 메모리장치.
  2. 제 1 항에 있어서, 상기 제 1 제어회로는 상기 제 1 제어신호와 반전 어드레스 입력신호를 입력하는 제 1 제어게이트 ; 상기 제 1 제어게이트의 출력신호에 응답하여 제 1 입력데이타와 반전 제 1 입력데이타를 반전하여 전송하기 위한 제 1 수단 ; 상기 제 1 제어게이트들의 출력신호에 응답하여 제 1 출력데이타와 반전 제 1 출력데이타를 반전하여 전송하기 위한 제 2 수단을 구비한 것을 특징으로 하는 반도체 메모리장치.
  3. 제 2 항에 있어서, 상기 제 1 제어게이트는 AND 게이트인 것을 특징으로 하는 반도체 메모리장치.
  4. 제 1 항에 있어서, 상기 제 1 제어회로는 상기 제 2 제어신호와 어드레스 입력신호를 입력하는 제 2 제어게이트 ; 상기 제 2 제어게이트의 출력신호에 응답하여 제 2 입력데이타와 반전 제 2 입력데이타를 반전하여 출력하는 제 3 수단 ; 상기 제 2 제어게이트의 출력신호에 응답하여 제 2 출력데이타와 반전 제 2 출력데이타를 반전하여 출력하는 제 4 수단을 구비한 것을 특징으로 하는 반도체 메모리장치.
  5. 제 4 항에 있어서, 상기 제 2 제어게이트는 AND 게이트인 것을 특징으로 하는 반도체 메모리장치.
  6. 제 5 항에 있어서, 상기 제 1 수단은 상기 제 1 제어게이트의 출력신호에 응답하여 턴온되는 2개의 제1 CMOS 전송게이트 ; 상기 제 1 제어게이트의 반전 출력신호에 응답하여 턴온되는 2개의전송게이트로 이루어져 입력되는 데이타를 그대로 전송하는 것을 특징으로 하는 반도체 메모리장치.
  7. 제 6 항에 있어서, 상기 제 2 수단은 상기 제 1 제어게이트의 출력신호에 응답하여 턴온되는 2개의 제3CMOS 전송게이트 ; 상기 제 1 제어게이트의 반전 출력신호에 응답하여 턴온되는 2개의 제4CMOS 전송게이트로 이루어져 입력되는 데이타를 반전하여 전송하는 것을 특징으로 하는 반도체 메모리장치.
  8. 제 6 항에 있어서, 상기 제 1 수단은 상기 제 1 제어게이트의 출력신호와 상기 제 1 데이타 입력신호와 상기 반전 제 1 데이타 입력신호를 각각 입력하는 두개의 XNOR 게이트로 이루어진 것을 특징으로 하는 반도체 메모리장치.
  9. 제 7 항에 있어서, 상기 제 2 수단은 상기 제 1 제어게이트의 출력신호와 상기 제 1 데이타 출력신호를 입력하는 제3XNOR 게이트 ; 상기 제 1 제어게이트의 출력신호와 상기 반전 제 1 데이타 출력신호를 입력하는 제4XNOR 게이트로 이루어진 것을 특징으로 하는 반도체 메모리장치.
  10. 제 4 항에 있어서, 상기 제 3 수단은 상기 제 2 제어게이트의 출력신호에 응답하여 턴온되는 2개의 제5CMOS 전송게이트 ; 상기 제 2 제어게이트의 반전 출력신호에 응답하여 턴온되는 2개의 제6CMOS 전송게이트로 이루어져 입력되는 데이타를 그대로 전송하는 것을 특징으로 하는 반도체 메모리장치.
  11. 제 4 항에 있어서, 상기 제 4 수단은 상기 제 2 제어게이트의 출력신호에 응답하여 턴온되는 2개의 제7CMOS 전송게이트 ; 상기 제 2 제어게이트의 반전 출력신호에 응답하여 턴온되는 2개의 제8CMOS 전송게이트로 이루어져 출력되는 데이타를 반전하여 전송하는 것을 특징으로 하는 반도체 메모리장치.
  12. 제10항에 있어서, 상기 제3수단은 상기 제 2 제어게이트의 출력신호와 상기 제 2 데이타 입력신호와 상기 반전 제 2 데이타 입력신호를 각각 입력하는 두개의 XNOR 게이트로 이루어진 것을 특징으로 하는 반도체 메모리장치.
  13. 제11항에 있어서, 상기 제 4 수단은 상기 제 2 제어게이트의 출력신호와 상기 제 2 데이타 출력신호와 상기 반전 제 2 데이타 출력신호를 각각 입력하는 두개의 XNOR 게이트로 이루어진 것을 특징으로 하는 반도체 메모리장치.
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