KR100756258B1

KR100756258B1 - 반도체 메모리

Info

Publication number: KR100756258B1
Application number: KR1020050104851A
Authority: KR
Inventors: 카오루 모리; 요시아끼 오쿠야마
Original assignee: 후지쯔 가부시끼가이샤
Priority date: 2005-06-30
Filing date: 2005-11-03
Publication date: 2007-09-07
Also published as: US20070195620A1; DE602005010411D1; JP2007012165A; CN101430937B; US7362630B2; KR20070003512A; EP1742228B1; EP1742228A1; EP1887582A3; EP1887582B1; TWI287235B; CN100527271C; EP1887582A2; TW200701250A; US7196951B2; CN101430937A; CN1892903A; JP4607685B2; US20070002647A1

Abstract

본 발명은 액세스시의 전기적 특성을 나쁘게 하지 않고, 불량의 구제 효율을 높게 하는 것을 목적으로 한다.

메모리 블록의 구조를 모두 동일하게 하기 위해, 각 메모리 블록에 용장 워드선 및 용장 비트선이 형성되어 있다. 용장 칼럼 선택선은 메모리 블록에 공통으로 배선되어 있다. 칼럼 용장 회로는 소정수의 메모리 블록으로 구성되는 메모리 그룹에 각각 대응하여 형성되고, 인에이블 신호에 따라 유효해진다. 칼럼 용장 선택 회로는 모든 로우 히트 신호가 비활성화되어 있을 때, 블록 어드레스 신호에 따라 인에이블 신호를 활성화한다. 칼럼 용장 선택 회로는 로우 히트 신호 중 어느 하나가 활성화되어 있을 때, 활성화된 로우 히트 신호에 대응하는 인에이블 신호를 활성화한다. 로우 히트 신호에 따라 임의의 메모리 그룹의 칼럼 용장 회로를 유효하게 할 수 있기 때문에, 액세스 동작시의 전기적 특성을 나쁘게 하지 않고, 불량의 구제 효율을 높게 할 수 있다.

반도체 메모리, 용장 회로, 용장 비트선, 용장 워드선, 구제 효율

Description

반도체 메모리{SEMICONDUCTOR MEMORY}

도 1은 본 발명의 반도체 메모리의 제1 실시형태를 도시하는 블록도.

도 2는 도 1에 도시한 메모리 코어의 상세한 내용을 도시하는 블록도.

도 3은 도 2에 도시한 메모리 코어의 개요를 도시하는 레이 아웃도.

도 4는 도 2에 도시한 칼럼 용장 선택 회로의 상세한 내용을 도시하는 회로도.

도 5는 도 2에 도시한 칼럼 용장 선택 회로의 동작을 도시하는 설명도.

도 6은 본 발명의 반도체 메모리의 제2 실시형태에 있어서의 메모리 코어의 상세한 내용을 도시하는 블록도.

도 7은 도 6에 도시한 칼럼 용장 선택 회로의 상세한 내용을 도시하는 회로도.

도 8은 도 7에 도시한 칼럼 용장 선택 회로의 동작을 도시하는 설명도.

도 9는 본 발명의 반도체 메모리의 제3 실시형태에 있어서의 메모리 코어의 상세한 내용을 도시하는 블록도.

도 10은 도 9에 도시한 칼럼 용장 선택 회로의 상세한 내용을 도시하는 회로도.

도 11은 도 10에 도시한 칼럼 용장 선택 회로의 동작을 도시하는 설명도.

<도면의 주요 부분에 대한 부호의 설명>

10 : 커맨드 입력 회로

12 : 커맨드 디코더

14 : 동작 제어 회로

16 : 칼럼 용장 선택 회로

18 : 어드레스 입력 회로

20, 22 : 프리 디코더

24 : 데이터 입출력 회로

26 : 메모리 코어

36, 38, 40, 42, 44, 46 : 어드레스 디코더

CAD : 칼럼 어드레스 신호

CFBOX0-1 : 칼럼 용장 회로

/CHIT0-3 : 칼럼 히트 신호

CL : 칼럼 선택선

COM0-3 : 칼럼 용장 셀 어레이

COM0ENZ-COM3ENZ : 인에이블 신호

/GRHIT : 글로벌 로우 히트 신호

MC : 메모리 셀

MG0-3 : 메모리 그룹

RAD : 로우 어드레스 신호

RBLK0-3 : 로우 블록

RCL : 용장 칼럼 선택선

REAL0-3 : 리얼 메모리 셀 어레이

RFBOX0-3 : 로우 용장 회로

/RHIT0-3 : 로우 히트 신호

ROM0-3 : 로우 용장 셀 어레이

RWL : 용장 워드선

WL : 워드선

본 발명은, 복수의 메모리 블록에 공통으로 배선된 칼럼 선택선을 가지며, 불량을 구제하기 위한 용장 회로를 갖는 반도체 메모리에 관한 것이다.

일반적으로, DRAM 등의 반도체 메모리는, 반도체 기판 내의 결정 결함 및 제조공정에서의 이물 등에 기인하는 불량을 구제하고 수율을 향상하기 위해, 리얼 메모리 셀 뿐만 아니라 용장 메모리 셀 등의 용장 회로를 갖고 있다. 구체적으로는, 예컨대, 워드선을 치환하기 위한 용장 워드선(로우 용장 회로)과, 비트선을 치환하기 위한 용장 비트선(칼럼 용장 회로)이 메모리 블록 내에 형성되어 있다.

특허 문헌 1에는 한 쌍의 메모리 블록을 갖는 반도체 메모리에 있어서, 용장회로에 의한 불량의 구제 효율을 올리기 위해, 한 쪽 메모리 블록의 불량을 다른 쪽 메모리 블록의 용장 워드선 또는 용장 비트선을 이용하여 구제하는 방법이 기재되어 있다. 그러나, 이 방법에서는 메모리 블록마다 칼럼 디코더를 형성해야 한다. 또한, 리얼 비트선을 선택하기 위해 로우 블록 어드레스를 사용하고 있기 때문에, 칼럼 디코더가 커지며, 칼럼 용장용 퓨즈 회로가 커진다. 이 결과, 칩 사이즈가 커지게 된다.

특허 문헌 2 및 비특허 문헌 1에는 한 쪽 메모리 블록의 불량을 다른 쪽 메모리 블록의 용장 회로를 이용하여 구제할 수 있는 반도체 메모리에 있어서, 복수의 칼럼 용장 회로가 소정수의 메모리 블록으로 구성되는 메모리 그룹에 각각 대응하여 형성되며, 또한 복수의 메모리 블록에 공통인 용장 칼럼 선택선을 갖는 예가 기재되어 있다. 이 종류의 반도체 메모리에서는 칼럼 디코더가 공통화되기 때문에 칩 사이즈를 삭감할 수 있다. 또한, 공통의 용장 칼럼 선택선을 이용하여 메모리 블록마다 비트선 불량 등을 구제할 수 있다.

[특허 문헌 1] 일본 특허 공표 제2002-512416호 공보

[특허 문헌 2] 일본 특허 공개 제2003-16795호 공보

[비특허 문헌 1] Kiyohiro FURUTANI, Takeshi HAMAMOTO, Takeo MIKI, Masaya NAKANO, Takashi KONO, Shigeru KIKUDA, Yasuhiro KONISHI and Tsutomu YOSHIHARA, "Highly Flexible Row and Column Redundancy and Cycle Time Adaptive Read Data Path for Double Data Rate Synchronous Memories, "IEICE TRANS. ELECTRON., VOL. E8-C, NO. 2 FEBRUARY 2005

그러나, 특허 문헌 2에서는 워드선의 구제(로우 용장)는 한 쌍의 메모리 블록 내에서만 실시할 수 있다. 바꾸어 말하면, 임의의 메모리 블록의 용장 회로를 사용하여 워드선을 구제할 수 없다. 이 때문에, 예컨대, 큰 이물에 의해 한 쪽 메모리 블록에서 불량이 집중하여 발생하면, 이들 불량을 구제하는 용장 회로가 부족해지는 경우가 있다. 이 경우, 구제 효율이 저하하며, 수율도 저하되어 버린다.

비특허 문헌 1에서는 한 쌍의 메모리 블록의 한 쪽에만 용장 워드선을 형성하고 있다. 용장 워드선을 갖는 메모리 블록은 용장 워드선을 갖지 않는 메모리 블록에 비해 비트선이 길며, 비트선의 부하 용량이 크다. 이 때문에, 용장 워드선을 갖는 메모리 블록은 용장 워드선을 갖지 않는 메모리 블록에 비해서 액세스 시간이 길어진다. 즉 메모리 블록의 구조가 서로 상이함으로써 액세스 동작시의 전기적 특성은 나빠진다.

종래, 복수의 칼럼 용장 회로가 소정수의 메모리 블록으로 구성된 메모리 그룹에 각각 대응하여 형성되고, 또한 복수의 메모리 블록에 공통인 용장 칼럼 선택선을 갖는 반도체 메모리에 있어서, 메모리 블록의 구조가 서로 동일하며, 또한, 어떤 메모리 블록 내에서 발생한 불량을 임의의 메모리 블록의 용장 회로를 사용하여 구제할 수 있는 반도체 메모리는 제안되어 있지 않다. 바꾸어 말하면, 상기 과제를 동시에 해결하기 위해서는 용장 칼럼 선택선(칼럼 용장 회로)을 선택하기 위한 특별한 칼럼 용장 선택 회로가 필요하지만, 이러한 칼럼 용장 선택 회로는 제안되어 있지 않다.

본 발명의 목적은 액세스 동작시의 전기적 특성을 나쁘게 하지 않고, 불량 구제 효율을 높게 하는 것에 있다.

본 발명의 제1 형태에서는 각 메모리 블록은 리얼 셀 어레이, 로우 용장 셀 어레이 및 칼럼 용장 셀 어레이를 갖고 있다. 리얼 셀 어레이는 매트릭스형으로 배치된 복수의 리얼 메모리 셀을 갖는다. 로우 용장 셀 어레이는 로우 방향으로 배열된 복수의 로우 용장 메모리 셀 및 로우 용장 메모리 셀에 접속된 용장 워드선을 갖는다. 칼럼 용장 셀 어레이는 칼럼 방향으로 배열된 복수의 칼럼 용장 메모리 셀 및 칼럼 용장 메모리 셀에 접속된 용장 비트선을 갖는다. 이와 같이, 모든 메모리 블록에 용장 워드선 및 용장 비트선이 형성됨으로써, 메모리 블록의 구조를 모두 동일하게 할 수 있다. 따라서, 모든 메모리 블록에서, 액세스 동작시의 전기적 특성을 동일하게 할 수 있다.

복수의 용장 칼럼 스위치는 용장 비트선을 각각 데이터 버스선에 접속한다. 용장 칼럼 선택선은 용장 칼럼 스위치를 동작시키기 위해 용장 칼럼 스위치에 접속되며, 메모리 블록에 공통으로 배선되어 있다. 복수의 로우 용장 회로는 용장 워드선에 대응하여 형성되어 있다. 로우 용장 회로는 외부 로우 어드레스 신호를 수신하여, 수신한 외부 로우 어드레스 신호가 미리 프로그램된 불량 로우 어드레스와 일치할 때에 대응하는 용장 워드선을 선택하기 위한 로우 히트 신호를 활성화한다.

복수의 칼럼 용장 회로는 소정수의 메모리 블록으로 구성된 메모리 그룹에 각각 대응하여 형성되어 있다. 칼럼 용장 회로는 대응하는 인에이블 신호에 응답하여 활성화되어 동작하고, 외부 칼럼 어드레스 신호를 수신하여, 수신한 외부 칼럼 어드레스 신호가 미리 프로그램된 불량 칼럼 어드레스와 일치할 때에 용장 칼럼 선택선을 선택하기 위해 칼럼 히트 신호를 활성화한다.

칼럼 용장 선택 회로는 모든 로우 히트 신호가 비활성화되어 있을 때, 즉 용장 워드선이 모두 사용되지 않을 때에, 블록 어드레스 신호가 나타내는 메모리 그룹의 칼럼 용장 회로에 대응하는 인에이블 신호를 활성화한다. 이 때, 블록 어드레스 신호에 따른 칼럼 용장 회로가 유효해진다. 또한, 칼럼 용장 선택 회로는 로우 히트 신호 중 어느 하나가 활성화되어 있을 때, 즉 용장 워드선이 사용될 때에, 활성화된 로우 히트 신호에 대응하는 메모리 그룹의 칼럼 용장 회로를 활성화하기 위한 인에이블 신호를 활성화한다. 이 때문에, 로우 히트 신호에 따라 임의의 메모리그룹의 칼럼 용장 회로를 유효하게 할 수 있다. 바꾸어 말하면, 용장 워드선과 용장 비트선을 동시에 사용하는 것이 가능해지며, 불량 구제 효율을 향상할 수 있다. 또한, 어떤 메모리 블록에 불량이 집중하여 발생한 경우에, 자신의 메모리 블록을 포함하는 복수의 메모리 블록의 용장 워드선을 이용하여 불량을 구제함으로써, 불량 구제 효율을 향상할 수 있다. 이 결과, 액세스 동작시의 전기적 특성을 나쁘게 하지 않고, 불량 구제 효율을 높게 할 수 있다.

본 발명의 제1 형태에 있어서의 바람직한 예에서는, 칼럼 용장 선택 회로는 메모리 그룹에 대응하여 각각 형성되고, 인에이블 신호를 각각 출력하는 복수의 어드레스 디코더를 갖고 있다. 각 어드레스 디코더는 디코더부 및 리셋 회로를 갖고 있다. 디코더부는 블록 어드레스 또는 대응하는 로우 히트 신호의 활성화에 따라 인에이블 신호를 활성화한다. 리셋 회로는 대응하지 않는 로우 히트 신호의 활성화 에 응답하여 디코더부 인에이블 신호의 출력 노드를 비활성화 레벨에 고정한다. 본 발명에서는 디코더부 및 리셋 회로에 의해 칼럼 용장 선택 회로를 간이하게 형성할 수 있다.

본 발명의 제2 형태에서는 전술한 제1 형태에 비해서, 로우 용장 회로 및 칼럼 용장 선택 회로가 상이하다. 복수의 로우 용장 회로는 용장 워드선에 대응하여 형성되어 있다. 로우 용장 회로는 외부 로우 어드레스 신호를 수신하여, 수신한 외부 로우 어드레스 신호가 미리 프로그램된 불량 로우 어드레스와 일치할 때에, 대응하는 용장 워드선을 선택하기 위한 로우 히트 신호를 활성화하는 동시에, 리얼 워드선의 선택을 금지하기 위한 글로벌 로우 히트 신호를 활성화한다. 글로벌 로우 히트 신호는 메모리 블록에 공통으로 배선되는 글로벌 로우 히트 신호선에 전달된다.

칼럼 용장 선택 회로는 글로벌 로우 히트 신호와, 상대적으로 가까운 곳에 위치하는 메모리 그룹에 대응하는 로우 용장 회로로부터 로우 히트 신호인 근접 로우 히트 신호와, 메모리 그룹을 선택하기 위한 블록 어드레스 신호를 수신한다. 칼럼 용장 선택 회로는 글로벌 로우 히트 신호 및 근접 로우 히트 신호가 비활성화되어 있을 때에 블록 어드레스 신호가 나타내는 메모리 그룹의 칼럼 용장 회로에 대응하는 인에이블 신호를 활성화한다. 칼럼 용장 선택 회로는 근접 로우 히트 신호가 활성화되어 있을 때에 근접 로우 히트 신호에 대응하는 메모리 그룹의 칼럼 용장 회로를 활성화하기 위한 인에이블 신호를 활성화한다. 또한, 칼럼 용장 선택 회로는 근접 로우 히트 신호가 비활성화되며, 또한 글로벌 로우 히트 신호가 활성화 되어 있을 때에 근접 로우 히트 신호에 대응하지 않는 메모리 그룹의 칼럼 용장 회로를 활성화하기 위한 인에이블 신호를 활성화한다. 제2 형태에 있어서도, 제1 형태와 같이, 액세스 동작시의 전기적 특성을 나쁘게 하지 않고, 불량 구제 효율을 높게 할 수 있다. 또한, 상대적으로 먼 곳에 위치하는 메모리 그룹에 대응하는 로우 용장 회로로부터의 로우 히트 신호 대신, 글로벌 로우 히트 신호를 이용함으로써, 로우 히트 신호를 칼럼 용장 선택 회로에 전달하는 신호선의 배선수를 적게 할 수 있다. 이 결과, 반도체 메모리의 칩 사이즈를 작게 할 수 있다.

본 발명의 제2 형태에 있어서의 바람직한 예에서는, 칼럼 용장 선택 회로는 메모리 그룹에 대응하여 각각 형성되고, 인에이블 신호를 각각 출력하는 한 쌍의 어드레스 디코더를 갖고 있다. 상대적으로 가까운 곳에 위치하는 메모리 그룹에 대응하는 어드레스 디코더는, 블록 어드레스 또는 근접 로우 히트 신호의 활성화에 따라 대응하는 인에이블 신호를 활성화하는 디코더부와, 근접 로우 히트 신호의 비활성화 및 글로벌 로우 히트 신호의 활성화에 응답하여, 대응하는 인에이블 신호의 출력 노드를 비활성화 레벨에 고정하는 리셋 회로를 갖고 있다.

상대적으로 먼 곳에 위치하는 메모리 그룹에 대응하는 어드레스 디코더는 블록 어드레스에 따라, 또는 근접 로우 히트 신호의 비활성화 및 글로벌 로우 히트 신호의 활성화에 응답하여 대응하는 인에이블 신호를 활성화하는 디코더부와, 근접 로우 히트 신호의 활성화에 응답하여 대응하는 인에이블 신호의 출력 노드를 비활성화 레벨에 고정하는 리셋 회로를 갖고 있다. 이것에 의해 글로벌 로우 히트 신호를 이용하여 칼럼 용장 회로를 선택하는 경우에도, 전술과 마찬가지로, 간이한 디 코더부 및 리셋 회로에 의해 칼럼 용장 선택 회로를 형성할 수 있다.

이하, 본 발명의 실시형태를 도면을 이용하여 설명한다. 도면 중 ◎은 외부 단자를 나타내고 있다. 도면 중 굵은 선으로 나타낸 신호선은 복수 개로 구성되어 있다. 또한, 굵은 선이 접속되어 있는 블록의 일부는 복수의 회로로 구성되어 있다. 신호가 전달되는 신호선에는 신호명과 동일한 부호를 사용한다. 선두에 "/"가 붙어 있는 신호는 부논리를 나타내고 있다. 후미에 "Z"가 붙어 있는 신호는 정논리를 나타내고 있다.

도 1은 본 발명의 반도체 메모리의 제1 실시형태를 도시하고 있다. 이 반도체 메모리는 CMOS 기술을 이용하여 DRAM의 메모리 셀(다이나믹 메모리 셀)을 가지며, SRAM의 인터페이스를 갖는 FCRAM(Fast Cycle RAM)으로서 형성되어 있다. FCRAM은 의사 SRAM의 일종이며, 외부로부터 리프레쉬 커맨드를 수신하지 않고, 칩 내부에서 정기적으로 리프레쉬 동작을 실행하여 메모리 셀에 기록된 데이터를 유지한다. 이 FCRAM은 휴대 전화에 탑재되는 작업 메모리(work memory)에 사용된다. 또한, 본 발명은 클록 동기식 FCRAM 및 클록 비동기식 FCRAM 모두에 적용할 수 있다.

FCRAM은 커맨드 입력 회로(10), 커맨드 디코더(12), 동작 제어 회로(14), 로우 용장 회로(RFBOX)(RFBOX0-3), 칼럼 용장 회로(CFBOX)(CFBOX0-1), 칼럼 용장 선택 회로(16), 어드레스 입력 회로(18), 프리 디코더(20, 22), 데이터 입출력 회로(24) 및 메모리 코어(26)를 갖고 있다. FCRAM은 도시한 이외에도 워드선 등의 고전압 레벨을 생성하는 승압 회로 등을 갖고 있다.

커맨드 입력 회로(10)는 커맨드 단자(CMD)를 통해 공급되는 커맨드 신호 (CMD)(외부 액세스 요구 신호)를 수신하여, 수신한 신호를 내부 커맨드 신호(ICMD)로서 출력한다. 커맨드 신호(CMD)는 예컨대, 칩 인에이블 신호(/CE), 아웃풋 인에이블 신호(/OE), 라이트 인에이블 신호(/WE), 상바이트 신호(/UB) 및 하바이트 신호(/LB)를 포함한다.

커맨드 디코더(12)는 내부 커맨드 신호(ICMD)를 디코드하고, 독출 동작을 실행하기 위한 판독 신호(RDZ) 또는 기록 동작을 실행하기 위한 기록 신호(WRZ)를 출력한다.

동작 제어 회로(14)는 판독 신호(RDZ) 또는 기록 신호(WRZ)를 수신하였을 때에, 메모리 코어(36)에 판독 동작 또는 기록 동작을 실행시키기 위해 센스 앰프 활성화 신호(LEZ), 비트선 리셋 신호(BRS), 워드 타이밍 신호(WLZ) 및 비트선 접속 신호(BLTZ)를 출력한다. 또한, 동작 제어 회로(14)는 리프레쉬 타이머, 리프레쉬 카운터 및 외부 액세스 요구와 리프레쉬 타이머로부터의 내부 리프레쉬 요구의 우선 순서를 결정하는 중재 회로(arbiter)를 갖고 있다.

로우 용장 회로(RFBOX0-3)는 워드선(WL) 대신 용장 워드선(RWL)을 사용하기 위해 동작한다. 각 로우 용장 회로(RFBOX0-3)는 불량 로우 어드레스가 프로그램되는 퓨즈를 갖는 퓨즈 회로(28)와, 비교기(30)를 갖는다. 퓨즈 회로(28)는 프로그램된 로우 어드레스를 용장 로우 어드레스 신호(RRA)로서 출력한다. 비교기(30)는 로우 어드레스 신호(RAD)가 용장 로우 어드레스 신호(RRA)와 일치할 때에 대응하는 용장 워드선을 선택하기 위해 로우 히트 신호(/RHIT)(/RHIT0-3)를 활성화하고, 리얼 워드선의 활성화를 금지하기 위해 글로벌 로우 히트 신호(/GRHIT)를 활성화한 다. 로우 용장 회로(RFBOX)는 용장 워드선(RWL)마다 형성되어 있다. 이 실시형태에서는 설명을 간단히 하기 위해 4 개의 로우 용장 회로(RFBOX0-3)가 형성되는 예를 나타내고 있다. 실제로는 후술하는 도 2에 도시하는 로우 블록(RBLK0-3)마다 2 개 또는 4 개의 로우 용장 회로가 형성된다.

칼럼 용장 회로(CFBOX0-1)는 비트선 쌍(BL, /BL) 대신 용장 비트선 쌍(RBL, /RBL)을 사용하기 위해 동작한다. 칼럼 용장 회로(CFBOX)는 불량 칼럼 어드레스가 프로그램되는 퓨즈를 갖는 퓨즈 회로(32)와, 비교기(34)를 갖는다. 퓨즈 회로(32)는 프로그램된 칼럼 어드레스를 용장 칼럼 어드레스 신호(RCA)로서 출력한다. 비교기(34)는 대응하는 인에이블 신호(COM0ENZ, COM1ENZ)의 활성화 중에 동작하고, 칼럼 어드레스 신호(CAD)가 용장 칼럼 어드레스 신호(RCA)와 일치할 때에 칼럼 히트 신호(/CHIT)(/CHIT0-1)와 글로벌 칼럼 히트 신호(/GCHIT)를 활성화한다. 칼럼 용장 회로(CFBOX)는 용장 비트선 쌍(RBL, /RBL) 마다 형성되어 있다. 이 실시형태에서는 설명을 간단히 하기 위해 2 개의 칼럼 용장 회로(CFBOX0-1)가 형성되는 예를 도시하고 있다. 실제로는, 후술하는 도 2에 도시하는 메모리 그룹(MG0-1)마다 2 개 또는 4 개의 칼럼 용장 회로가 형성된다.

칼럼 용장 선택 회로(16)는 로우 어드레스 신호(RAD22)(블록 어드레스 신호)와, 로우 히트 신호(/RHIT01, /RHIT23)(도 2)에 따라 인에이블 신호(COM0ENZ, COM1ENZ)를 출력한다. 칼럼 용장 선택 회로(16)의 상세한 내용은 도 4에서 설명한다.

어드레스 입력 회로(18)는 어드레스 단자(AD)를 통해 어드레스 신호 (AD)(AD0-22)를 수신하고, 수신한 신호를 외부 로우 어드레스 신호(RAD)(RAD9-22)및 외부 칼럼 어드레스 신호(CAD)(CAD0-8)로서 출력한다. 또한, 이 FCRAMF, 로우 어드레스 신호(RAD)와 칼럼 어드레스 신호(CAD)를 동시에 수신하는 어드레스 비다중식 메모리이다. 프리 디코더(20)는 로우 어드레스 신호(RAD)를 디코드하여 로우 디코드 신호(RAZ)를 생성한다. 프리 디코더(22)는 칼럼 어드레스 신호(CAD)를 디코드하여 칼럼 디코드 신호(CAZ)를 생성한다.

데이터 입출력 회로(24)는 메모리 셀(MC)로부터 판독 데이터를 공통 데이터 버스(CDB)를 통해 수신하고, 수신한 데이터를 데이터 단자(DQ)에 출력한다. 또한, 데이터 입출력 회로(24)는 기록 데이터를 데이터 단자(DQ)를 통해 수신하며, 수신한 데이터를 공통 데이터 버스(CDB)에 출력한다.

메모리 코어(26)는 셀 어레이(ARY), 센스 앰프부(SA), 프리차지부(PRE), 로우 디코더부(RDEC), 칼럼 스위치부(CSW), 칼럼 디코더부(CDEC), 리드 앰프부(RA) 및 라이트 앰프부(WA)를 갖고 있다. 셀 어레이(ARY)는 복수의 휘발성 다이나믹 메모리 셀(MC)과, 다이나믹 메모리 셀(MC)에 접속된 복수의 워드선(WL) 및 복수의 비트선 쌍(BL, /BL)을 갖고 있다.

각 메모리 셀(MC)은 일반 DRAM의 메모리 셀과 동일하며, 데이터를 전하로서 유지하기 위한 커패시터와, 이 커패시터와 비트선(BL)(또는 /BL) 사이에 배치된 전송 트랜지스터를 갖고 있다. 전송 트랜지스터의 게이트는 워드선(WL)에 접속되어 있다. 워드선(WL)의 선택에 의해 판독 동작, 기록 동작 및 리프레쉬 동작 중 어느 하나가 실행된다. 셀 어레이(ARY)는 판독 동작, 기록 동작 및 리프레쉬 동작 중 어 느 하나를 실행한 후, 비트선 리셋 신호(BRS)의 고논리 레벨에의 활성화에 동기하여 비트선(BL, /BL)을 소정의 전압으로 프리차지하는 프리차지 동작을 실행한다.

센스 앰프부(SA)는 복수의 센스 앰프를 갖고 있다. 각 센스 앰프는 센스 앰프 활성화 신호(LEZ)의 활성화에 동기하여 동작하고, 비트선(BL, /BL) 상의 데이터의 신호량을 증폭한다. 센스 앰프로 증폭된 데이터는 판독 동작시에 칼럼 스위치를 통해 글로벌 데이터 버스(GDB)에 전달되고, 기록 동작시에 비트선(BL, /BL)을 통해 메모리 셀(MC)에 기록된다.

프리차지부(PRE)는 비트선 쌍(BL, /BL)에 각각 접속된 복수의 프리차지 회로를 갖고 있다. 각 프리차지 회로는 비트선 리셋 신호(BRS)의 활성화(고논리 레벨)에 동기하여 동작하고, 비트선(BL, /BL)을 프리차지 전압선에 접속한다.

로우 디코더부(RDEC)는 고논리 레벨의 워드선 활성화 신호(WLZ)를 수신하였을 때, 로우 디코드 신호(RAZ)에 따라 워드선(WL) 중 어느 하나를 선택하고, 선택한 워드선(WL)을 고레벨로 변화시킨다. 또한, 로우 디코더부(RDEC)는 글로벌 로우 히트 신호(/GRHIT)의 활성화를 수신하였을 때에, 워드선(WL)의 선택을 금지하고 로우 히트 신호(/RHIT)에 대응하는 용장 워드선(RWL)을 선택한다.

칼럼 스위치부(CSW)는 비트선(BL, /BL)과 로컬 데이터 버스(LDB)(도 3)를 각각 접속하는 복수의 칼럼 스위치를 갖고 있다. 각 칼럼 스위치는 후술하는 칼럼 선택 신호(CL)(RCL)의 활성화 중에 비트선(BL, /BL)(RBL, /RBL)을 로컬 데이터 버스선(LDB)에 접속한다. 칼럼 디코더부(CDEC)는 칼럼 디코드 신호(CAZ)에 따라 칼럼 스위치를 온시키기 위해 칼럼 선택 신호(CL)(RCL)를 출력한다.

리드 앰프부(RA)는 복수의 리드 앰프를 갖고 있다. 각 리드 앰프는 데이터 버스(DB) 상의 판독 데이터의 신호량을 증폭하여 공통 데이터 버스(CDB)에 출력한다. 라이트 앰프부(WA)는 복수의 라이트 앰프를 갖고 있다. 각 라이트 앰프는 공통 데이터 버스(CDB) 상의 기록 데이터의 신호량을 증폭하여 데이터 버스(DB)에 출력한다.

도 2는 도 1에 도시한 메모리 코어(26)의 상세한 내용을 도시하고 있다. 메모리 코어(26)는 매트릭스형으로 배치된 복수의 메모리 셀(리얼 메모리 셀)을 갖는 4 개의 리얼 셀 어레이(REAL0-3)와, 리얼 셀 어레이(REAL0-3)에 인접하여 형성되며 로우 방향(도면의 세로 방향)으로 배열된 복수의 로우 용장 메모리 셀을 갖는 로우 용장 셀 어레이(ROM0-3)를 갖고 있다. 리얼 셀 어레이(REAL0)와 로우 용장 셀 어레이(ROM0)에 의해 로우 블록(RBLK0)이 구성되어 있다. 마찬가지로, 리얼 셀 어레이(REAL1-3)와 로우 용장 셀 어레이(ROM1-3)에 의해 로우 블록(RBLK1-3)이 구성되어 있다. 로우 블록(RBLK0-3)은 로우 용장 셀 어레이(ROM)가 사용되지 않을 때에 2 비트의 로우 어드레스 신호(RAD22-21)에 의해 선택된다.

각 로우 용장 셀 어레이(ROM0-3)는 로우 용장 메모리 셀에 접속된 복수의 용장 워드선(RWL)(예컨대, 2 개 또는 4 개)을 갖고 있다. 그러나, 이 실시형태에서는 설명을 간단히 하기 위해 각 로우 용장 셀 어레이(ROM0-3)에는 1 개의 용장 워드선(RWL)이 형성되어 있는 것으로 한다.

도면에 있어서, 리얼 셀 어레이(REAL0-1, 2-3)의 상측에는 칼럼 방향(도면의 가로 방향)으로 배열된 복수의 칼럼 용장 메모리 셀을 갖는 칼럼 용장 셀 어레이 (COM0, COM1)가 각각 형성되어 있다. 즉 칼럼 용장 셀 어레이(COM0-1)는 로우 블록(RBLK0-1, 2-3)에 공통으로 형성되어 있다. 칼럼 용장 메모리 셀은 칼럼 방향으로 배선된 용장 비트선에 접속되어 있다.

칼럼 용장 셀 어레이(COM0-1)는 이들 칼럼 용장 셀 어레이(COM0-1)에 공통의 복수 용장 칼럼 선택선(RCL)(예컨대, 2 개 또는 4 개)을 갖고 있다. 그러나 이 실시형태에서는 설명을 간단히 하기 위해 칼럼 용장 셀 어레이(COM0-1)는 공통의 1 개의 용장 칼럼 선택선(RCL0)이 형성되어 있는 것으로 한다. 또한, 용장 칼럼 선택선(RCL0)을 칼럼 용장셀 어레이(COM0-1)에 공통으로 배선함으로써, 1 개의 용장 칼럼 선택선(RCL0)에 의해 로우 블록(RBLK0-1)의 비트선 쌍(BL, /BL)의 구제(칼럼 용장)와, 로우 블록(RBLK2-3)의 비트선 쌍(BL, /BL)의 구제를 서로 독립적으로 실시할 수 있다.

리얼 셀 어레이(REAL0), 로우 용장 셀 어레이(ROM0), 및 칼럼 용장 셀 어레이(COM0)의 일부에 의해 로우 블록(RBLK0)(메모리 블록)이 구성되어 있다. 마찬가지로, 말미의 숫자가 동일한 리얼 셀 어레이(REAL), 로우 용장 셀 어레이(ROM) 및 칼럼 용장 셀 어레이의 일부에 의해 로우 블록(RBLK1-3)(메모리 블록)이 구성되어 있다. 모든 로우 블록(RBLK0-3)에 로우 용장 셀 어레이(ROM)(용장 워드선) 및 칼럼 용장 셀 어레이(COM)(용장 비트선)가 형성됨으로써, 로우 블록(RBLK0-3)의 구조를 모두 동일하게 할 수 있다. 비트선 및 용장 비트선의 길이를 모든 로우 블록(RBLK0-3)에서 동일하게 할 수 있기 때문에, 비트선 및 용장 비트선의 부하 용량을 모두 같게 할 수 있다. 이 결과, 판독 동작 시간, 기록 동작 시간 등의 액세스 동작시의 전기적 특성을 모든 로우 블록(RBLK0-3)에서 동일하게 할 수 있다.

서로 인접하는 2 개의 로우 블록(RBLK0-1, 2-3)에 의해 2 개의 메모리 그룹( MG0-1)이 구성되어 있다. 메모리 그룹(MG0-1)은 칼럼 용장 셀 어레이(COM0-1)에 대응하여 구획되어 있다. 메모리 그룹(MG0-1)은 로우 어드레스 신호(RAD22)(블록 어드레스 신호)의 논리 레벨에 따라 선택된다.

로우 용장 회로(RFBOX0-3)는 로우 히트 신호(/RHIT0-3)와 글로벌 로우 히트 신호(/GRHIT)를 각각 출력한다. 로우 히트 신호(/RHIT01)는 로우 히트 신호(/RHIT0-1)의 논리를 OR 연산(부논리의 OR)함으로써 생성된다. 마찬가지로, 로우 히트 신호(/RHIT23)는 로우 용장 회로(RFBOX2-3)로부터 출력되는 로우 히트 신호(/RHIT2-3)의 논리를 OR 연산(부논리의 OR)함으로써 생성된다. 글로벌 로우 히트 신호(/GRHIT)는, 로우 블록(RBLK0-3)에 공통인 글로벌 로우 히트 신호선(/GRHIT)에 의해 전달된다. 글로벌 로우 히트 신호선(/GRHIT)은 로우 디코더(RDEC)와 평행하게 배선되어 있다.

이 실시형태에서는 로우 블록(RBIK0-3)마다 로우 용장 셀 어레이(ROM0-3)를 형성하고 있기 때문에, 리얼 셀 어레이(REAL0-3) 중 어느 하나에서 발생한 불량을 임의의 로우 블록(RBLK0-3)의 로우 용장 셀 어레이(ROM0-3)를 이용하여 구제할 수 있다. 예컨대, 로우 용장 셀 어레이(ROM0-1)가 이미 사용되고 있는 경우, 리얼 셀 어레이(REAL0)에서 발생한 불량 A[리얼 워드선(WL5)]을 구제하기 위해 로우 블록 (RBLK2)의 로우 용장 셀 어레이(ROM2)[용장 워드선(RWL2)]를 사용할 수 있다. 임의의 로우 용장 셀 어레이(ROM0-3)를 사용하여 워드선(WL)을 구제함으로써, 불량 구 제 효율을 올릴 수 있다. 특히, 어떤 로우 블록(RBLK)에 불량이 집중하여 발생한 경우에, 이 로우 블록(RBLK)을 포함하는 복수의 로우 블록(RBLK)의 용장 워드선을 이용하여 불량을 구제함으로써, 구제율을 대폭 향상할 수 있다.

또한, 용장선(RWL2)에 접속된 로우 용장 메모리 셀 중 칼럼 선택선(CL8)에 대응하는 로우 용장 메모리 셀에 불량 B가 존재하고 있는 경우, 이 불량 B는 예컨대, 용장 칼럼 선택선(RCL0)을 이용하여 칼럼 용장셀 어레이(COM1)의 용장 비트선에 의해 구제된다. 이 경우에, 본 발명의 FCRAM은 칼럼 용장 선택 회로(16)의 동작에 의해 워드선(WL5)을 액세스하기 위한 외부 어드레스 신호(AD)(RAD＋CAD)를 수신하였을 때에, 칼럼 용장 회로(COM0)가 아닌 칼럼 용장 회로(COM1)를 정확하게 액세스할 수 있다. 이것에 의해 용장 워드선과 용장 비트선을 동시에 사용하는 것이 가능해지며, 불량 구제 효율을 더욱 향상할 수 있다.

도 3은 도 2에 도시한 메모리 코어(26)의 레이아웃의 개요를 도시하고 있다. 각 로우 블록(RBLK0-3)은 예컨대, 64 개의 워드선(WL)(WL0-WL63)과 용장 워드선(RWL)(RWL0-3)을 갖고 있다. 워드선(WL, RWL)과 비트선(BL)(또는 /BL, RBL, /RBL) 교차 부분의 흰색 원(○)은 메모리 셀(MC)(리얼 메모리 셀, 로우 용장 메모리 셀 또는 칼럼 용장 메모리 셀)을 나타내고 있다. 센스 앰프부(SA), 칼럼 스위치부(DCSW), 프리차지부(PRE) 및 도시하지 않는 비트선 트랜스퍼 스위치는 각 로우 블록(RBLK0-3) 양측의 경계 영역(BA)에 형성되어 있다. 2 개의 로우 블록(RBLK)에 끼워진 경계 영역(BA)은 이들 로우 블록(RBLK)에 공통으로 사용된다. 비트선 트랜스퍼 스위치는 도시하고 있지 않지만, 비트선 쌍(BL, /BL)(RBL, /RBL)을 경계 영역 (BA)의 회로에 접속하기 위해 각 경계 영역(BA)의 양측(로우 블록 RBLK측)에 각각 형성된다.

각 경계 영역(BA) 상에는 로컬 데이터 버스선(LDB0, 2, /LDB0, 2)(또는 LDB1, 3, /LDB 1, 3)이 배선되어 있다. 로컬 데이터 버스선(LDB0-3, /LDB0-3)은 도면 중에 검정색 원(●)으로 나타낸 칼럼 스위치(용장 칼럼 스위치)를 통해 비트선 쌍(BL, /BL)(RBL, /RBL)에 접속되어 있다.

예컨대, 로우 블록(RBLK0)의 워드선(WL1)이 선택되고, 판독 동작이 실행될 때, 대응하는 비트선 트랜스퍼 스위치의 온에 의해 로우 블록(RBLK0)의 비트선 쌍(BL, /BL)(RBL, /RBL)만이 경계 영역(BA)의 센스 앰프(SA)에 계속하여 접속된다. 다른 로우 블록(RBLK1-3)의 비트선 쌍(BL, /BL)(RBL, /RBL)은 대응하는 비트선 트랜스퍼 스위치의 오프에 의해 센스 앰프(SA)와의 접속이 해제된다.

짝수 번호의 비트선 쌍(BL, /BL)(RBL, /RBL)에 판독된 데이터는 로우 블록( RBLK0) 좌측의 경계 영역(BA)에 형성된 센스 앰프(SA)에 의해 증폭된다. 홀수 번호의 비트선 쌍(BL, /BL)(RBL, /RBL)에 판독된 데이터는 로우 블록(RBLK0) 우측의 경계 영역(BA)에 형성된 센스 앰프(SA)에 의해 증폭된다.

칼럼 선택선(CL)(CL0, CL1, …) 또는 용장 칼럼 선택선(RCL0) 중 어느 하나는 고논리 레벨로 활성화된다. 예컨대, 칼럼 선택선(CL0)이 활성화되었을 때, 비트쌍(BLO-3, /BL0-3)에 접속된 칼럼 스위치만이 온되고, 센스 앰프(SA)에 의해 증폭된 데이터는 칼럼 스위치를 통해 로컬 데이터 버스선(LDB0-3, /LDB0-3)에 전달된다. 이 때, 로우 블록(RBLK0)과 무관계인 칼럼 스위치도 온된다. 그러나, 이들 칼 럼 스위치에 접속된 비트선 쌍(BL, /BL) 및 로컬 데이터 버스선(LDB0-3, /LDB0-3)은 프리 차지 전압에 설정되어 있기 때문에, 판독 동작에 영향을 미치지 않는다. 마찬가지로, 용장 칼럼 선택선(RCL)이 활성화되었을 때, 용장 비트 쌍(RBL0-3, /RBL0-3)에 접속된 칼럼 스위치만이 온되며, 센스 앰프(SA)에 의해 증폭된 데이터는 칼럼 스위치를 통해 로컬 데이터 버스선(LDB0-3, /LDB0-3)으로 전달된다.

또한, 글로벌 데이터 버스선(GDB0-3, /GDB0-3)과, 로우 블록(RBLK0)에 대응하는 로컬 데이터 버스선(LDB0-3, /LDB0-3)을 접속하는 버스 스위치(도면에 사각 부호로 나타냄)가 온되고, 로우 블록(RBLK0)으로부터 판독된 데이터는 글로벌 데이터 버스선(GDB0-3, /GDB0-3)을 통해 도 1에 도시한 리드 앰프(RA)에 전달된다. 또한, 실제의 FCRAM에서는 도 3에 도시한 회로 블록이 4 개 형성되며, 4 개의 회로 블록에 의해 16 비트의 데이터가 입출력된다.

도 4는 도 2에 도시한 칼럼 용장 선택 회로(16)의 상세한 내용을 도시하고 있다. 칼럼 용장 선택 회로(16)는 인에이블 신호(COM0ENZ, COM1ENZ)를 각각 출력하는 어드레스 디코더(36, 38)를 갖고 있다. 어드레스 디코더(36, 38)는 서로 동일한 회로이다. 어드레스 디코더(36, 38)는 2 입력 NOR 게이트(36a, 38a)와, 이 NOR 게이트(36a, 38a)의 출력을 내부 전원 전압선(VII)에 접속하는 pMOS 트랜지스터(P36, P38) 및 NOR 게이트를 비활성화하기 위한 nMOS 트랜지스터(N36, N38)를 갖고 있다. NOR 게이트(36a, 38a)는 로우 어드레스 신호(RAD22) 또는 대응하는 로우 히트 신호(/RHIT01, /RHIT23)의 활성화에 따라 인에이블 신호(COM0ENZ, COM1ENZ)를 활성화하는 디코더부로서 동작한다.

NOR 게이트(36a)는 로우 어드레스 신호(RAD22)의 반전 신호와, 로우 히트 신호(/RHIT01)의 반전 신호를 수신하고 있다. NOR 게이트(38a)는 로우 어드레스 신호(RAD22)와, 로우 히트 신호(/RHIT23)의 반전 신호를 수신하고 있다. 어드레스 디코더(36, 38)의 pMOS 트랜지스터(P36, P38) 및 nMOS 트랜지스터(N36, N38)의 게이트는 로우 히트 신호(/RHIT23, /RHIT01)를 각각 수신하고 있다. 어드레스 디코더(36, 38)의 pMOS 트랜지스터(P36, P38) 및 nMOS 트랜지스터(N36, N38)는 대응하지 않는 로우 히트 신호(/RHIT23, /RHIT01)의 활성화에 응답하여 인에이블 신호(COM0ENZ, COM1ENZ)의 출력 노드[NOR 게이트(36a, 38a)의 출력]를 비활성화 레벨에 고정하는 리셋부로서 동작한다.

칼럼 용장 선택 회로(16)는 논리 회로 및 pMOS 트랜지스터, nMOS 트랜지스터를 이용하여 간이하게 형성할 수 있다. 칼럼 용장 선택 회로(16)를 간이한 논리로 구성할 수 있기 때문에, 회로 설계를 간이하게 할 수 있다.

도 5는 도 4에 도시한 칼럼 용장 선택 회로(16)의 동작을 도시하고 있다. 칼럼 용장 선택 회로(16)는 로우 히트 신호(/RHIT01, /RHIT23)가 고논리 레벨(H)일 때, 즉 로우 용장 셀 어레이(ROM0-3)가 사용되지 않을 때, 로우 어드레스 신호(RAD22)에 따라 인에이블 신호(COM0ENZ, COM1ENZ)의 한 쪽을 고논리 레벨로 활성화한다. 칼럼 용장 선택 회로(16)는 로우 히트 신호(/RHIT01)가 저논리 레벨(L)일 때, 즉 로우 용장 셀 어레이(ROM0-1) 중 적어도 어느 하나가 사용될 때, 인에이블 신호(COM0ENZ, COM1ENZ)를 각각 고논리 레벨, 저논리 레벨로 설정한다. 칼럼 용장 선택 회로(16)는 로우 히트 신호(/RHIT23)가 저논리 레벨일 때, 즉 로우 용장 셀 어 레이(ROM2-3) 중 적어도 어느 하나가 사용될 때, 인에이블 신호(COM0ENZ, COM1ENZ)를 각각 저논리 레벨, 고논리 레벨로 설정한다.

복수의 로우 히트 신호(/RHIT01, /RHIT23)를 칼럼 용장 선택 회로(16)에 공급하여 로우 어드레스 신호(RAD22)와 논리 연산함으로써, 인접하는 로우 블록(RBLK)의 로우 용장 회로뿐만 아니라, 임의의 로우 블록(RBLK)의 로우 용장 회로를 불량 구제에 사용할 수 있다. 또한, 전술한 바와 같이, 칼럼 용장 선택 회로(16)에 의해 용장 워드선과 용장 비트선을 동시에 사용하는 것이 가능해지며, 불량의 구제효율을 향상할 수 있다.

이상, 제1 실시형태에서는 로우 히트 신호(/RHIT01, /RHIT23)에 따라 용장 워드선이 사용되는 메모리 그룹(MG0-1)의 칼럼 용장 회로(CFBOX0-1)를 유효하게 할 수 있고, 불량의 구제 효율을 향상할 수 있다. 특히, 어떤 메모리 블록에 불량이 집중하여 발생한 경우에, 자신의 메모리 블록을 포함하는 복수의 메모리 블록의 용장 워드선을 이용하여 불량을 구제함으로써, 불량의 구제 효율을 향상할 수 있다. 이 결과, 액세스 동작시의 전기적 특성을 나쁘게 하지 않고, 불량의 구제 효율을 높게 할 수 있다.

도 6은 본 발명의 반도체 메모리의 제2 실시형태에 있어서의 메모리 코어의 상세한 내용을 도시하고 있다. 제1 실시형태에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 붙이고, 이에 대해서는 상세한 설명을 생략한다. 이 실시형태에서는 제1 실시형태의 칼럼 용장 선택 회로(16) 대신 칼럼 용장 선택 회로(16A)가 형성되어 있다. 그 밖의 구성은 제1 실시형태와 동일하다. 즉 이 반도체 메모리 는 FCRAM으로서 형성되어 있다. 칼럼 용장 선택 회로(16A)는 로우 어드레스 신호(RAD22)(블록 어드레스 신호), 로우 히트 신호(/RHIT01) 및 글로벌 로우 히트 신호(/GRHIT)에 따라 인에이블 신호(COM0ENZ, COM1ENZ)를 출력한다.

보다 상세하게는, 칼럼 용장 선택 회로(16A)는, 상대적으로 가까운 곳에 위치하는 메모리 그룹(MG0)에 대응하는 로우 용장 회로(RFBOX0-1)로부터는 로우 히트 신호(/RHlT0-1)의 OR 논리인 로우 히트 신호(/RHIT01)(근접 로우 히트 신호)를 수신하고 있다. 반면, 칼럼 용장 선택 회로(16A)는 상대적으로 먼 곳에 위치하는 메모리 그룹(MG1)에 대응하는 로우 용장 회로(RFBOX2-3)로부터는 로우 히트 신호(/RHIT2-3) 대신 글로벌 로우 히트 신호(/GRHIT)를 수신하고 있다.

글로벌 로우 히트 신호(/GRHIT)는 로우 디코더(RDEC)를 따라 모든 로우 블록(RBLK)에 공통으로 공급되는 신호이며, 그 신호선은 칼럼 용장 선택 회로(16A)의 가까운 곳까지 배선되어 있다. 이 때문에, 글로벌 로우 히트 신호(/GRHIT)를 이용함으로써, 로우 히트 신호(/RHIT2-3)의 OR 논리인 로우 히트 신호(/RHIT23)의 신호선을 칼럼 용장 선택 회로(16A)까지 배선하지 않아도 되게 된다.

도 7은 도 6에 도시한 칼럼 용장 선택 회로(16A)의 상세한 내용을 도시하고 있다. 제1 실시형태(도 4)와 동일한 요소에 대해서는 설명을 생략한다. 칼럼 용장 선택 회로(16A)는 로우 히트 신호(/RHIT01)와 글로벌 로우 히트 신호(/GRHIT)를 논리 연산하는 연산 회로(40)를 갖고 있다. 그리고 어드레스 디코더(36, 38)는 제1 실시형태의 로우 히트 신호(/RHIT23) 대신, 연산 회로(40)로부터 출력되는 더미 히트 신호(/DHIT) 및 더미 히트 신호(/DHIT)를 반전한 신호를 수신한다. 연산 회로 (40)는 글로벌 로우 히트 신호(/GRHIT)의 논리를 반전한 신호와 로우 히트 신호(/RHIT01)의 NAND 논리를 연산하여 더미 히트 신호(/DHIT)를 생성한다.

이 실시형태의 FCRAM은 한 쌍의 메모리 그룹(MG0-1)을 갖고 있다. 이 때문에, 로우 히트 신호(/RHIT2, /RHIT3) 중 어느 하나가 활성화되고 있을 때, 로우 히트 신호(/RHIT01)가 비활성화되며, 또한, 글로벌 로우 히트 신호(/GRHIT)가 활성화된다. 즉 더미 히트 신호(/DHIT)는 제1 실시형태의 로우 히트 신호(/RHIT23)와 동일한 논리의 신호가 된다.

도 8은 도 7에 도시한 칼럼 용장 선택 회로(16A)의 동작을 도시하고 있다. 칼럼 용장 선택 회로(16A)는, 로우 히트 신호(/RHIT01) 및 글로벌 로우 히트 신호(/GRHIT)가 고논리 레벨(H)일 때, 즉 로우 용장 셀 어레이(ROM0-3)가 사용될 때 로우 어드레스 신호(RAD22)에 따라 인에이블 신호(COM0ENZ, COM1ENZ)의 한 쪽을 고논리 레벨로 활성화한다.

칼럼 용장 선택 회로(16A)는 로우 히트 신호(/RHIT01)가 저논리 레벨(L)일 때, 즉 로우 용장 셀 어레이(ROM0-1) 중 적어도 어느 하나가 사용될 때, 로우 어드레스 신호(RAD22)에 관계없이 인에이블 신호(COM0ENZ, COM1ENZ)를 각각 고논리 레벨, 저논리 레벨로 설정한다. 칼럼 용장 선택 회로(16A)는 로우 히트 신호(/RHIT01)가 고논리 레벨이고, 글로벌 로우 히트 신호(/GRHIT)가 저논리 레벨일 때, 즉 로우 용장 셀 어레이(ROM2-3) 중 적어도 어느 하나가 사용될 때, 로우 어드레스 신호(RAD22)에 관계없이 인에이블 신호(COM0ENZ, COM1ENZ)를 각각 저논리 레벨, 고논리 레벨로 설정한다.

이상, 제2 실시형태에 있어서도, 전술한 제1 실시형태와 동일한 효과를 얻을 수 있다. 또한, 상대적으로 먼 곳에 위치하는 메모리 그룹(MG1)에 대응하는 로우 용장 회로(RFBOX2-3)로부터, 로우 히트 신호(/RHIT2-3) 대신 글로벌 로우 히트 신호(/GRHIT)를 이용함으로써, 로우 히트 신호(/RHIT2-3)를 칼럼 용장 선택 회로(16A)로 전달하는 신호선을 없앨 수 있다. 이 결과, FCRAM 내에 형성되는 배선의 수를 적게 할 수 있고, FCRAM의 칩 사이즈를 작게 할 수 있다.

도 9는 본 발명의 반도체 메모리의 제3 실시형태에 있어서의 메모리 코어의 상세한 내용을 도시하고 있다. 제1 실시형태에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 붙이고, 이에 대해서는 상세한 설명을 생략한다. 이 실시형태에서는 제1 실시형태의 칼럼 용장 선택 회로(16) 대신 칼럼 용장 선택 회로(16B)가 형성되어 있다. 또한, 칼럼 용장 셀 어레이(COM0-3)가 로우 블록(RBLK0-3)에 대응하여 각각 형성되고, 칼럼 용장 셀 어레이(COM0-3)에 대응하는 칼럼 용장 회로(CFBOX0-3)가 형성되어 있다. 그 밖의 구성은 제1 실시형태와 동일하다. 즉 이 반도체 메모리는 FCRAM으로서 형성되어 있다.

칼럼 용장 선택 회로(16B)는 로우 어드레스 신호(RAD21-22)(블록 어드레스 신호)와 로우 히트 신호(/RHIT0-3)에 따라 인에이블 신호(COM0ENZ, COM1ENZ, COM2ENZ, COM3ENZ)를 출력한다. 칼럼 용장 회로(CFBOX0-3)는 인에이블 신호( COM0ENZ, COM1ENZ, COM2ENZ, COM3ENZ)를 각각 수신하고 있다. 칼럼 용장 회로 (CFBOX2-3)는 칼럼 용장 회로(CFBOX0-1)(도 1)와 동일한 구성이다.

이 실시형태에서는 칼럼 용장 셀 어레이(COM0-3)가 로우 블록(RBLK0-3)에 대 응하여 각각 형성되어 있다. 이 때문에, 비트선의 구제를 로우 블록(RBLK0-3) 단위로 실시할 수 있다. 예컨대, 불량 A의 구제에 사용되고 있는 용장 워드선(RWL1)에 접속된 로우 용장 메모리 셀 중 칼럼 선택선(CL8)에 대응하는 로우 용장 메모리 셀에 불량 B가 존재하고 있을 경우에, 이 불량 B를 용장 칼럼 선택선(RCL0)을 이용하여 칼럼 용장 셀 어레이(C0M1)(용장 비트선)에 의해 구제할 수 있다. 이것에 의해 제1 실시형태와 같이 용장 워드선과 용장 비트선을 동시에 사용하는 것이 가능해지며, 불량 구제 효율을 더욱 향상할 수 있다.

도 10은 도 9에 도시한 칼럼 용장 선택 회로(16B)의 상세한 내용을 도시하고 있다. 칼럼 용장 선택 회로(16B)는 인에이블 신호(COM0ENZ, COM1ENZ, COM2ENZ, COM3ENZ)를 각각 출력하는 어드레스 디코더(40, 42, 44, 46)를 갖고 있다. 어드레스 디코더(40, 42, 44, 46)는 서로 동일한 회로이기 때문에, 어드레스 디코더(40)에 대해서만 설명한다.

어드레스 디코더(40)는 3 입력의 NOR 게이트(40a)와, 이 NOR 게이트(40a)의 출력을 내부 전원 전압선(VII)에 접속하는 3 개의 pMOS 트랜지스터 및 NOR 게이트를 비활성화하기 위해 직렬로 접속된 3 개의 nMOS 트랜지스터를 갖고 있다. NOR 게이트(40a)는 로우 어드레스 신호(RAD21-22)의 반전 신호와 대응하는 로우 히트 신호(/RHlT0)에 따라 인에이블 신호(COM0ENZ)를 활성화하는 디코더부로서 동작한다. pM0S 트랜지스터 및 nM0S 트랜지스터의 게이트는 대응하지 않는 로우 히트 신호(/RHIT2-3)를 수신하고 있다. pMOS 트랜지스터 및 nMOS 트랜지스터는 대응하지 않는 로우 히트 신호(/RHIT1-3)의 활성화에 응답하여 인에이블 신호(COM0ENZ)의 출력 노드[NOR 게이트(40a)의 출력]를 비활성화 레벨에 고정하는 리셋부로서 동작한다.

어드레스 디코더(42, 44, 46)도 어드레스 디코더(40)와 마찬가지로, 로우 어드레스 신호(RAD21-22) 또는 이들의 반전 신호와, 대응하는 로우 히트 신호(/RHIT1-3)의 반전 신호를 NOR 게이트에서 수신하고, 대응하지 않는 로우 히트 신호(/RHIT)를 pMOS 트랜지스터 및 nM0S 트랜지스터의 게이트에서 수신하고 있다.

도 11은 도 10에 도시한 칼럼 용장 선택 회로(16B)의 동작을 도시하고 있다. 칼럼 용장 선택 회로(16B)는 모든 로우 히트 신호(/RHIT0-3)가 고논리 레벨(H)일 때, 즉 로우 용장 셀 어레이(ROM0-3)가 사용될 때, 로우 어드레스 신호(RAD21-22)에 따라서 인에이블 신호(COM0ENZ, COM1ENZ, COM2ENZ, COM3ENZ) 중 어느 하나를 고논리 레벨로 활성화한다. 칼럼 용장 선택 회로(16B)는 로우 히트 신호(/RHIT0-3) 중 어느 하나가 저논리 레벨(L)일 때, 즉 로우 용장 셀 어레이(ROM0-3) 중 어느 하나가 사용될 때, 로우 어드레스 신호(RAD21-22)에 관계없이, 대응하는 인에이블 신호(COM0ENZ, COM1ENZ, COM2ENZ, COM3ENZ 중 어느 하나)를 고논리 레벨로 설정한다.

이상, 제3 실시형태에 있어서도, 전술한 제1 실시형태와 동일한 효과를 얻을 수 있다. 또한, 많은 메모리 그룹(MG0-3)이 형성되는 경우에도 칼럼 용장 선택 회로(16B)를 간이한 논리로 형성할 수 있고, 구제 효율을 향상할 수 있다. 특히, 비트선의 구제를 로우 블록(RBLK0-3) 단위로 실시할 수 있기 때문에, 구제 효율을 향상할 수 있다.

또한, 전술한 실시형태에서는 셀 어레이(ARY)를 2 개 또는 4 개의 메모리 그룹으로 구성하는 예에 대해서 서술하였다. 그러나 셀 어레이(ARY)를 8 개 또는 그 이상의 메모리 그룹으로 구성하여도 좋다. 이 경우에도 칼럼 용장 선택 회로를 간이한 논리로 구성할 수 있다.

전술한 실시형태에서는 본 발명을 FCRAM에 적용한 예를 서술하였다. 그러나 본 발명을 DRAM 또는 의사 SRAM에 적용하여도 좋다. 또한, 본 발명은 단일 FCRAM칩, DRAM 칩 및 의사 SRAM 칩에의 적용에 한정되지 않고, 이들 메모리의 메모리코어를 내장한 시스템 LSI에 적용할 수 있다.

[산업상이용가능성]

본 발명은, 복수의 메모리 블록에 공통으로 배선된 칼럼 선택선을 가지며, 불량을 구제하기 위한 용장 회로를 갖는 반도체 메모리에 적용할 수 있다.

본 발명에서는 액세스 동작시의 전기적 특성을 나쁘게 하지 않고, 불량의 구제 효율을 높게 할 수 있다.

Claims

매트릭스형으로 배치된 복수의 리얼 메모리 셀을 갖는 리얼 셀 어레이와, 로우 방향으로 배열된 복수의 로우 용장 메모리 셀 및 상기 로우 용장 메모리 셀에 접속된 용장 워드선을 갖는 로우 용장 셀 어레이와, 칼럼 방향으로 배열된 복수의 칼럼 용장 메모리 셀 및 상기 칼럼 용장 메모리 셀에 접속된 용장 비트선을 갖는 칼럼 용장 셀 어레이를 포함하는, 복수의 메모리 블록과;

상기 용장 비트선을 각각 데이터 버스선에 접속하는 복수의 용장 칼럼 스위치와;

상기 용장 칼럼 스위치를 동작시키기 위해 상기 용장 칼럼 스위치에 접속되고 상기 메모리 블록에 공통으로 배선된, 용장 칼럼 선택선과;

상기 용장 워드선에 대응하여 형성되고, 외부 로우 어드레스 신호를 수신하여, 수신한 외부 로우 어드레스 신호가 미리 프로그램된 불량 로우 어드레스와 일치할 때 대응하는 용장 워드선을 선택하기 위한 로우 히트 신호를 활성화하는, 복수의 로우 용장 회로와;

소정수의 상기 메모리 블록으로 구성되는 메모리 그룹에 각각 대응하여 형성되고, 대응하는 인에이블 신호에 응답하여 활성화되어 동작하고, 외부 칼럼 어드레스 신호를 수신하여, 수신한 외부 칼럼 어드레스 신호가 미리 프로그램된 불량 칼럼 어드레스와 일치할 때 상기 용장 칼럼 선택선을 선택하기 위해 칼럼 히트 신호를 활성화하는, 복수의 칼럼 용장 회로와;

상기 로우 히트 신호들과 상기 메모리 그룹을 선택하기 위한 블록 어드레스 신호를 수신하여, 모든 상기 로우 히트 신호가 비활성화되어 있을 때에는 상기 블록 어드레스 신호가 나타내는 상기 메모리 그룹의 칼럼 용장 회로에 대응하는 상기 인에이블 신호를 활성화하고, 상기 로우 히트 신호들 중 어느 하나가 활성화되어 있을 때에는, 활성화된 로우 히트 신호에 대응하는 메모리 그룹의 칼럼 용장 회로를 활성화하기 위한 상기 인에이블 신호를 활성화하는, 칼럼 용장 선택 회로를 포함하고,

상기 칼럼 용장 선택 회로는 상기 메모리 그룹에 대응하여 각각 형성되고, 상기 인에이블 신호를 각각 출력하는 복수의 어드레스 디코더를 구비하며,

상기 각 어드레스 디코더는,

상기 블록 어드레스 또는 대응하는 로우 히트 신호의 활성화에 따라 상기 인에이블 신호를 활성화하는 디코더부와;

대응하지 않는 로우 히트 신호의 활성화에 응답하여 상기 디코더에 있어서의 상기 인에이블 신호의 출력 노드를 비활성화 레벨에 고정하는 리셋부를 포함하는 것을 특징으로 하는 반도체 메모리.
삭제
매트릭스형으로 배치된 복수의 리얼 메모리 셀 및 상기 리얼 메모리 셀에 접속된 리얼 워드선을 갖는 리얼 셀 어레이와, 로우 방향으로 배열된 복수의 로우 용 장 메모리 셀 및 상기 로우 용장 메모리 셀에 접속된 용장 워드선을 갖는 로우 용장 셀 어레이와, 칼럼 방향으로 배열된 복수의 칼럼 용장 메모리 셀 및 상기 칼럼 용장 메모리 셀에 접속된 용장 비트선을 갖는 칼럼 용장 셀 어레이를 포함하는, 복수의 메모리 블록과;

상기 용장 비트선을 각각 데이터 버스선에 접속하는 복수의 용장 칼럼 스위치와;

상기 용장 칼럼 스위치를 동작시키기 위해 상기 용장 칼럼 스위치에 접속되고 상기 메모리 블록에 공통으로 배선된, 용장 칼럼 선택선과;

상기 용장 워드선에 대응하여 형성되고, 외부 로우 어드레스 신호를 수신하여, 수신한 외부 로우 어드레스 신호가 미리 프로그램된 불량 로우 어드레스와 일치할 때, 대응하는 용장 워드선을 선택하기 위한 로우 히트 신호를 활성화하는 동시에, 상기 리얼 워드선의 선택을 금지하기 위한 글로벌 로우 히트 신호를 활성화하는, 복수의 로우 용장 회로와;

상기 글로벌 로우 히트 신호를 전달하기 위해 상기 메모리 블록에 공통으로 배선된, 글로벌 로우 히트 신호선과;

소정수의 상기 메모리 블록으로 구성되는 한 쌍의 메모리 그룹에 각각 대응하여 형성되고, 대응하는 인에이블 신호에 응답하여 활성화되어 동작하고, 외부 칼럼 어드레스 신호를 수신하여, 수신한 외부 칼럼 어드레스 신호가 미리 프로그램된 불량 칼럼 어드레스와 일치할 때에 상기 용장 칼럼 선택선을 선택하기 위한 칼럼 히트 신호를 활성화하는, 한 쌍의 칼럼 용장 회로와;

상기 글로벌 로우 히트 신호와, 상대적으로 가까운 곳에 위치하는 메모리 그룹에 대응하는 로우 용장 회로로부터 상기 로우 히트 신호인 근접 로우 히트 신호와, 상기 메모리 그룹을 선택하기 위한 블록 어드레스 신호를 수신하고, 상기 글로벌 로우 히트 신호 및 상기 근접 로우 히트 신호가 비활성화되어 있을 때에는, 상기 블록 어드레스 신호가 나타내는 상기 메모리 그룹의 칼럼 용장 회로에 대응하는 상기 인에이블 신호를 활성화하고, 상기 근접 로우 히트 신호가 활성화되어 있을 때에는, 상기 근접 로우 히트 신호에 대응하는 메모리 그룹의 칼럼 용장 회로를 활성화하기 위한 상기 인에이블 신호를 활성화하고, 상기 근접 로우 히트 신호가 비활성화되고 상기 글로벌 로우 히트 신호가 활성화되어 있을 때에는, 상기 근접 로우 히트 신호에 대응하지 않는 메모리 그룹의 칼럼 용장 회로를 활성화하기 위한 상기 인에이블 신호를 활성화하는, 칼럼 용장 선택 회로

를 포함하는 것을 특징으로 하는 반도체 메모리.
제3항에 있어서,

상기 칼럼 용장 선택 회로는, 상기 메모리 그룹에 대응하여 각각 형성되고 상기 인에이블 신호를 각각 출력하는 한 쌍의 어드레스 디코더를 구비하며,

상대적으로 가까운 곳에 위치하는 메모리 그룹에 대응하는 어드레스 디코더는,

상기 블록 어드레스 또는 상기 근접 로우 히트 신호의 활성화에 따라 대응하는 인에이블 신호를 활성화하는 디코더부와;

상기 근접 로우 히트 신호의 비활성화 및 상기 글로벌 로우 히트 신호의 활성화에 응답하여, 대응하는 인에이블 신호의 출력 노드를 비활성화 레벨에 고정하는 리셋부를 구비하고,

상대적으로 먼 곳에 위치하는 메모리 그룹에 대응하는 어드레스 디코더는,

상기 블록 어드레스에 따라, 또는 상기 근접 로우 히트 신호의 비활성화 및 상기 글로벌 로우 히트 신호의 활성화에 응답하여, 대응하는 인에이블 신호를 활성화하는 디코더부와;

상기 근접 로우 히트 신호의 활성화에 응답하여, 대응하는 인에이블 신호의 출력 노드를 비활성화 레벨에 고정하는 리셋부를 포함하는 것을 특징으로 하는 반도체 메모리.