KR20210006616A - 반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법 - Google Patents

반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법 Download PDF

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  • Dram (AREA)
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Abstract

반도체 메모리 장치는 메모리 셀 어레이, 로우 디코더 및 칼럼 디코더를 포함한다. 상기 메모리 셀 어레이는 각각이 복수의 동적 메모리 셀들을 포함하고, 로우 어드레스의 일부 비트에 로우 식별 비트에 의하여 제1 방향으로 구분되는 복수의 로우 블록들을 구비하고, 상기 복수의 로우 블록들 각각은 상기 제1 방향과 교차하는 제2 방향으로 배열되는 복수의 세그먼트들을 구비한다. 상기 로우 디코더는 상기 로우 어드레스에 응답하여 상기 로우 블록들 중 제1 로우 블록의 제1 워드라인을 활성화시키고, 상기 제1 로우 블록이 마스터임을 나타내는 제1 퓨즈 정보에 응답하여 상기 제1 로우 블록에 슬레이브로서 매핑된, 상기 로우 블록들 중 제2 로우 블록의 제2 워드라인을 활성화시키고, 상기 제2 워드라인의 활성화를 나타내는 로우 블록 정보 신호를 출력한다. 상기 칼럼 디코더는 칼럼 어드레스, 상기 로우 블록 정보 신호 및 제2 퓨즈 정보에 기초하여 상기 제1 워드라인에 연결된 제1 메모리 셀들의 일부와 상기 제2 워드라인에 연결된 제2 메모리 셀들의 일부를 액세스한다.

Description

반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법{Semiconductor memory devices and methods of operating semiconductor memory devices}
본 발명은 메모리 장치에 관한 것으로, 보다 상세하게는 반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법에 관한 것이다.
반도체 칩은 반도체 제조 공정을 통해 만들어 지고, 이후 웨이퍼(Wafer) 또는 다이(Die) 또는 패키지(Package) 상태에서 테스트 장비에 의해 테스트된다. 테스트를 통해 불량 부분 또는 불량 칩을 선별하고 일부 메모리 셀이 불량일 경우 리페어를 수행하여 반도체 칩을 구제한다. 현재 DRAM과 같은 반도체 칩은 미세 공정화가 계속됨으로 제조 공정 상에 에러 발생 가능성이 증가하고 있다. 또한 초기 테스트 단계에서 검출이 되지 못했더라도 칩 동작 중 에러가 발생할 수 있다.
이에 따라, 본 발명의 일 목적은 칼럼 리페어의 유연성(flexibility)을 증가시킬 수 있는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 일 목적은 칼럼 리페어의 유연성을 증가시킬 수 있는 반도체 메모리 장치의 동작 방법을 제공하는 것이다.
상기 목적을 달성하기 위한 본 발명의 실시예들에 따른 반도체 메모리 장치는 메모리 셀 어레이, 로우 디코더 및 칼럼 디코더를 포함한다. 상기 메모리 셀 어레이는 각각이 복수의 동적 메모리 셀들을 포함하고, 로우 어드레스의 일부 비트에 로우 식별 비트에 의하여 제1 방향으로 구분되는 복수의 로우 블록들을 구비하고, 상기 복수의 로우 블록들 각각은 상기 제1 방향과 교차하는 제2 방향으로 배열되는 복수의 세그먼트들을 구비한다. 상기 로우 디코더는 상기 로우 어드레스에 응답하여 상기 로우 블록들 중 제1 로우 블록의 제1 워드라인을 활성화시키고, 상기 제1 로우 블록이 마스터임을 나타내는 제1 퓨즈 정보에 응답하여 상기 제1 로우 블록에 슬레이브로서 매핑된, 상기 로우 블록들 중 제2 로우 블록의 제2 워드라인을 활성화시키고, 상기 제2 워드라인의 활성화를 나타내는 로우 블록 정보 신호를 출력한다. 상기 칼럼 디코더는 칼럼 어드레스, 상기 로우 블록 정보 신호 및 제2 퓨즈 정보에 기초하여 상기 제1 워드라인에 연결된 제1 메모리 셀들의 일부와 상기 제2 워드라인에 연결된 제2 메모리 셀들의 일부를 액세스한다.
상기 목적을 달성하기 위한 본 발명의 실시예들에 따른 반도체 메모리 장치는 메모리 셀 어레이, 로우 디코더, 칼럼 디코더 및 주변 회로를 포함한다. 상기 메모리 셀 어레이는 각각이 복수의 동적 메모리 셀들을 포함하는 복수의 뱅크 어레이들을 포함하고, 상기 복수의 뱅크 어레이들 각각은 로우 어드레스의 일부 비트에 로우 식별 비트에 의하여 제1 방향으로 구분되는 복수의 로우 블록들을 구비하고, 상기 복수의 로우 블록들 각각은 상기 제1 방향과 교차하는 제2 방향으로 배열되는 복수의 세그먼트들을 구비한다. 상기 로우 디코더는 상기 로우 어드레스에 응답하여 상기 로우 블록들 중 제1 로우 블록의 제1 워드라인을 활성화시키고, 상기 제1 로우 블록이 마스터임을 나타내는 제1 퓨즈 정보에 응답하여 상기 제1 로우 블록에 슬레이브로서 매핑된, 상기 로우 블록들 중 제2 로우 블록의 제2 워드라인을 활성화시키고, 상기 제2 워드라인의 활성화를 나타내는 로우 블록 정보 신호를 출력한다. 상기 칼럼 디코더는 칼럼 어드레스, 상기 로우 블록 정보 신호 및 제2 퓨즈 정보에 기초하여 상기 제1 워드라인에 연결된 제1 메모리 셀들의 일부와 상기 제2 워드라인에 연결된 제2 메모리 셀들의 일부를 액세스한다. 상기 주변 회로는 외부로부터의 커맨드 및 상기 로우 어드레스 및 상기 칼럼 어드레스를 포함하는 어드레스에 응답하여 상기 로우 디코더와 상기 칼럼 디코더를 제어한다.
상기 목적을 달성하기 위한 각각이 복수의 동적 메모리 셀들을 포함하고, 로우 어드레스의 일부 비트에 로우 식별 비트에 의하여 제1 방향으로 구분되는 복수의 로우 블록들을 구비하고, 상기 복수의 로우 블록들 각각은 상기 제1 방향과 교차하는 제2 방향으로 배열되는 복수의 세그먼트들을 구비하는 메모리 셀 어레이를 구비하는 반도체 메모리 장치의 동작 방법에서는, 로우 디코더가 로우 어드레스 및 제1 퓨즈 정보에 기초하여 상기 로우 블록들 중 마스터로 지정된 제1 로우 블록의 제1 워드라인과 상기 제1 로우 블록에 슬레이브로 매핑된 제2 로우 블록의 제2 워드라인을 활성화시키고, 칼럼 디코더가, 칼럼 어드레스, 상기 제2 워드라인의 활성화를 나타내는 로우 블록 정보 신호 및 제2 퓨즈 정보에 기초하여 상기 제1 워드라인에 연결된 제1 메모리 셀들의 일부와 상기 제2 워드라인에 연결된 제2 메모리 셀들의 일부를 액세스한다.
본 발명의 실시예들에 따르면, 뱅크 어레이를 복수의 로우 블록들로 구분하고, 로우 블록들 중 제1 로우 블록이 마스터로 지정되는 경우, 결함 셀들의 분포를 고려하여 제2 로우 블록을 상기 마스터에 대한 슬레이브로 매핑하고, 제1 로우 블록이 액세스되는 경우, 제1 로우 블록의 제1 워드라인과 제2 로우 블록의 제2 워드라인을 동시에 활성화시키고, 퓨즈 정보에 기초하여 제1 로우 블록의 세그먼트를 제2 로우 블록의 세그먼트로 대체하여 칼럼 리페어를 수행한다. 따라서 뱅크 어레이 내의 리페어 유연성(flexibility)를 증가시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 2a 및 2b는 본 발명의 실시예들에 따른 반도체 메모리 장치에서 칼럼 리페어가 수행되는 것을 나타낸다.
도 3은 본 발명의 실시예들에 따른 도 1의 반도체 메모리 장치를 나타내는 블록도이다.
도 4는 본 발명의 실시예들에 따른 도 3의 반도체 메모리 장치에서 제1 뱅크 어레이를 나타내는 블록도이다.
도 5는 본 발명의 실시예들에 따른 도 3의 반도체 메모리 장치에서 메모리 셀 어레이, 로우 디코더 및 칼럼 디코더를 나타낸다.
도 6은 본 발명의 실시예들에 따른 도 5의 로우 블록 퓨즈 회로들 중 하나의 구성을 나타낸다.
도 7은 도 6의 로우 블록 퓨즈 회로에서 결함 어드레스 정보 저장 테이블을 나타낸다.
도 8은 도 5에서 로우 어드레스의 구성을 나타낸다.
도 9는 본 발명의 실시예들에 따른 도 5의 리페어 회로들 중 하나의 구성을 나타낸다.
도 10은 본 발명의 실시예들에 따른 도 6의 서브 칼럼 디코더들 중 하나의 구성을 나타낸다.
도 11은 도 5의 반도체 메모리 장치에서 제1 선택 신호들과 제2 선택 신호들의 전달을 나타낸다.
도 12는 본 발명의 실시예들에 따른 도 5의 메모리 셀 어레이의 부분을 보다 상세히 나타내는 예이다.
도 13은 도 12에서 로컬 감지 증폭기 회로를 나타낸다.
도 14는 도 2a의 뱅크 어레이에서 칼럼 리페어가 수행되는 것을 타나낸다.
도 15는 본 발명의 실시예들에 따른 도 1의 메모리 시스템에서 반도체 메모리 장치의 다른 예를 나타내는 블록도이다.
도 16은 본 발명의 실시예들에 따른 반도체 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 17a 및 도 17b는 본 발명의 실시예들에 따른 반도체 메모리 장치의 동작 방법을 나타낸다.
도 18은 본 발명의 실시예들에 따른 반도체 메모리 장치를 보여주는 예시적 블록도이다.
도 19는 본 발명의 실시예들에 따른 적층형 메모리 장치를 포함하는 반도체 패키지의 예를 나타내는 구조도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템(20)은 메모리 컨트롤러(100) 및 반도체 메모리 장치(200)를 포함할 수 있다.
메모리 컨트롤러(Memory Controller; 100)는 메모리 시스템(Memory System; 20)의 동작을 전반적으로 제어하며, 외부의 호스트와 반도체 메모리 장치(200) 사이의 전반적인 데이터 교환을 제어한다. 예컨대, 메모리 컨트롤러(100)는 호스트의 요청에 따라 반도체 메모리 장치(200)를 제어하여 데이터를 기입하거나(write) 데이터를 독출한다(read). 또한, 메모리 컨트롤러(100)는 반도체 메모리 장치(200)를 제어하기 위한 동작 커맨드(command)들을 인가하여, 반도체 메모리 장치(200)의 동작을 제어한다.
실시예에 따라, 반도체 메모리 장치(200)는 동적 메모리 셀들을 구비하는 DRAM(dynamic random access), DDR4(double data rate 4) SDRAM(synchronous DRAM), DDR5 SDRAM 또는 LPDDR4(low power DDR4) SDRAM, LPDDR5 SDRAM일 수 있다.
메모리 컨트롤러(100)는 반도체 메모리 장치(200)에 클럭 신호(CLK), 커맨드(CMD) 및 어드레스(ADDR)를 전송하고, 반도체 메모리 장치(200)와 데이터(DQ)를 주고받을 수 있다.
반도체 메모리 장치(200)는 데이터(DQ)가 저장되는 메모리 셀 어레이(300), 로우 디코더(261) 및 칼럼 디코더(271)을 포함할 수 있다. 로우 디코더(261) 및 칼럼 디코더(271)는 어드레스 디코더(ADEC)를 구성할 수 있다.
메모리 셀 어레이(300)는 각각이 복수의 동적 메모리 셀들을 포함하고, 로우 어드레스의 일부 비트에 로우 식별 비트에 의하여 제1 방향으로 구분되는 복수의 로우 블록들을 구비하고, 상기 복수의 로우 블록들 각각은 상기 제1 방향과 교차하는 제2 방향으로 배열되는 복수의 세그먼트들을 구비할 수 있다.
로우 디코더(261)는 상기 로우 어드레스에 응답하여 상기 로우 블록들 중 제1 로우 블록의 제1 워드라인을 활성화시키고, 상기 제1 로우 블록이 마스터임을 나타내는 제1 퓨즈 정보에 응답하여 상기 제1 로우 블록에 슬레이브로서 매핑된, 상기 로우 블록들 중 제2 로우 블록의 제2 워드라인을 활성화시키고, 상기 제2 워드라인의 활성화를 나타내는 로우 블록 정보 신호를 칼럼 디코더(271)에 출력할 수 있다. 칼럼 디코더(271)는 칼럼 어드레스, 상기 로우 블록 정보 신호 및 제2 퓨즈 정보에 기초하여 상기 제1 워드라인에 연결된 제1 메모리 셀들의 일부와 상기 제2 워드라인에 연결된 제2 메모리 셀들의 일부를 액세스할 수 있다. 따라서, 반도체 메모리 장치(200)는 칼럼 리페어 시의 유연성을 증가시킬 수 있다.
도 2a 및 2b는 본 발명의 실시예들에 따른 반도체 메모리 장치에서 칼럼 리페어가 수행되는 것을 나타낸다.
도 2a 및 2b에서는 도 1의 메모리 셀 어레이(300)에 포함하는 뱅크 어레이(BNR)에서 수행되는 칼럼 리페어를 나타낸다.
도 2a를 참조하면, 하나의 뱅크 어레이(BNR)는 로우 어드레스의 일부 비트인 로우 식별 비트에 의하여 제1 방향(D1)으로 구분되는 복수의 로우 블록들(RBKK1~RBKK4)을 포함할 수 있고, 로우 블록들(RBKK1~RBKK4)은 제1 방향(D1)과 교차하는 제2 방향(D2)으로 배치되는 복수의 노말 세그먼트들(SEG1~SEG4)들과 적어도 하나의 스페어 세그먼트(SSEG)를 포함할 수 있다.
도 1의 로우 디코더(261)에 포함되는 제1 퓨즈 회로(FC1)는 마스터로 지정되는 제1 로우 블록과 제1 로우 블록에 슬레이브로 매핑되는 제2 로우 블록의 정보를 제1 퓨즈 정보로서 저장할 수 있다. 도 2a에서는 로우 블록(RBLK1)이 마스터이고 로우 블록(RBLK3)이 슬레이브임을 나태낸다.
도 1의 칼럼 디코더(271)에 포함되는 제2 퓨즈 회로(FC2)는 마스터로 지정된 제1 로우 블록의 세그먼트들 중 제2 로우 블록의 세그먼트들 중 적어도 하나로 대체될 세그먼트를 나타내는 세그먼트 정보를 제2 퓨즈 정보로서 저장한다.
도 2a에서는 로우 블록(RBLK1)의 결함 셀(X)을 포함하는 세그먼트(SEG2)가 로우 블록(RBLK3)의 세그먼트(SEG2)로 대체/리페어됨을 나타낸다. 또한 로우 블록(RBLK1)의 결함 셀(X)을 포함하는 세그먼트(SEG4)는 스페어 세그먼트(SSEG)로 리페어될 수 있다.
도 2b에서는 로우 블록(RBLK1)의 결함 셀(X)을 포함하는 세그먼트들(SEG1, SEG2, SEG3)는 로우 블록(RBLK2)의 세그먼트들(SEG1, SEG2, SEG3)들로 대체되고, 로우 블록(RBLK2)의 세그먼트들(SEG1, SEG2)은 로우 블록(RBLK3)의 세그먼트들(SEG1, SEG2)로 대체되고, 로우 블록(RBLK3)의 세그먼트(RBLK1)의 세그먼트(SEG1)은 로우 블록(RBLK4)의 세그먼트(SEG1)로 대체됨을 알 수 있다. 또한 로우 블록(RBLK1)의 결함 셀(X)을 포함하는 세그먼트(SEG4)는 스페어 세그먼트(SSEG)로 리페어될 수 있다.
도 2b에서 로우 블록(RBLK2)은 로우 블록(RBLK1)에 대하여 슬레이브로 매핑되고, 로우 블록(RBLK3)은 로우 블록(RBLK2)에 대하여 슬레이브로 매핑되고, 로우 블록(RBLK4)은 로우 블록(RBLK4)에 대하여 슬레이브로 매핑된다.
상기 제 퓨즈 정보와 상기 제2 퓨즈 정보는 상기 메모리 셀 어레이 또는 뱅크 어레이들(BNR)에 대한 테스트를 통하여 미리 제1 퓨즈 회로(FC1)와 제2 퓨즈 회로(FC2)에 저장될 수 있다.
즉 칼럼 디코더(271)는 제2 퓨즈 정보에 기초하여 로우 블록(RBLK1)의 세그먼트(SEG2)의 결함 셀들 각각을 로우 블록(RBLK2)의 세그먼트(SEG2)의 노말 메모리 셀들 각각으로 리페어하고, 로우 블록(RBKK2)의 세그먼트(SEG2)를 다른 로우 블록(RBLK3)의 세그먼트(SEG2)로 대체할 수 있다.
도 3은 본 발명의 실시예들에 따른 도 1의 반도체 메모리 장치를 나타내는 블록도이다.
도 3을 참조하면, 반도체 메모리 장치(200a)는 메모리 셀 어레이(300a), 로우 디코더(261), 칼럼 디코더(271) 및 주변 회로(201)를 포함할 수 있다.
메모리 셀 어레이(300a)는 복수의 뱅크 어레이들(310~380)을 포함할 수 있고, 뱅크 어레이들(310~380) 각각은 도 2a 및 2b를 참조하여 설명한 복수의 로우 블록들을 포함할 수 있다.
반도체 메모리 장치(200a)는 외부(예를 들면, 메모리 컨트롤러 또는 테스트 장치)로부터 기입 커맨드(Write Command)이나 독출 커맨드(Read Command)를 수신하기 전에 액티브 커맨드(Activate Command)를 수신할 수 있다.
액티브 커맨드에 기초하여, 반도체 메모리 장치(200a)의 워드 라인(WL)에 연결된 모든 메모리 셀들이 선택될 수 있다. 이후, 반도체 메모리 장치(200a)가 기입 커맨드 또는 독출 커맨드를 수신하면, 복수의 비트 라인들이 선택될 수 있다. 예시적으로, 기입 커맨드 또는 독출 커맨드에 의해 로우 블록들에서 비트 라인들이 선택되고 선택된 비트라인들에 연결된 메모리 셀들에서 데이터 입출력이 수행될 수 있다.
뱅크 어레이들(310~380) 각각의 일부에 데이터를 기초로 생성된 패리티 데이터가 선택될 수 있다.
칼럼 디코더(271)는 칼럼 선택 라인들(CSL) 및 스페어 칼럼 선택 라인들(SCSL)을 통하여 메모리 셀 어레이(300a)와 연결될 수 있다. 칼럼 디코더(271)는 기입 커맨드 또는 독출 커맨드에 응답하여 칼럼 선택 라인들(CSL) 또는 스페어 칼럼 선택 라인들(SCSL)을 선택할 수 있다. 칼럼 디코더(271)가 칼럼 선택 라인들(CSL)을 선택하면 노말 세그먼트가 선택될 수 있고, 스페어 칼럼 선택 라인들(SCSL)을 선택하면 스페어 세그먼트가 선택될 수 있다. 노멀 세그먼트는 워드라인 및 비트라인들에 연결된 노멀 메모리 셀들을 포함할 수 있고, 스페어 세그먼트는 워드라인 및 스페어 비트라인들에 연결된 스페어 메모리 셀들을 포함할 수 있다.
주변 회로(201)는 커맨드 및 어드레스 패드(203), 입출력 패드들(205) 및 에러 정정 코드(error correction code; ECC) 엔진(280)을 포함할 수 있다. ECC 엔진(280)은 실시예에 따라 주변 회로(201)에 포함되지 않을 수 있다. 주변 회로(201)는 외부로부터 커맨드(CMD) 및 어드레스(ADDR)을 수신하고, 외부와 데이터(DQ)를 주고받을 수 있다.
주변 회로(201)는 외부로부터 수신된 커맨드에 따라 칼럼 디코더(271)에 칼럼 어드레스(CADDR)를 전송하고 로우 디코더(261)에 로우 어드레스(RADDR)을 전송할 수 있다. 주변 회로(210)는 기입 커맨드에 따라 칼럼 디코더(271)에 입력 데이터(DQ)를 제공하거나, 독출 커맨드에 따라 칼럼 디코더(271)로부터 출력 데이터(DQ)를 수신할 수 있다. 출력 데이터(DQ)는 입출력 패드들(205)을 통하여 외부의 메모리 컨트롤러(100)로 전송될 수 있다.
ECC 엔진(280)은 입력 데이터에 대하여 ECC 인코딩을 수행하여 패리티 데이터를 생성할 수 있다. 입력 데이터와 패리티 데이터는 메모리 블록들(MB1~MBk)에 저장될 수 있다. ECC 엔진(280)은 메모리 블록들(MB1~MBk)로부터 독출된 데이터에 대하여 ECC 디코딩을 수행하여 독출된 데이터의 에러를 정정할 수 있다. ECC 엔진(280)은 정정된 데이터를 입출력 패드들(205)을 통하여 외부의 메모리 컨트롤러(100)로 전송할 수 있다.
로우 디코더(261)는 로우 어드레스(RADDR)에 응답하여 로우 어드레스(RADDR)가 지정하는 제1 로우 블록의 제1 워드라인을 활성화시키고, 상기 제1 로우 블록이 마스터인 경우, 제2 로우 블록의 제2 워드라인을 활성화시키고 이를 나타내는 로우 블록 정보 신호(RBIN)를 칼럼 디코더(271)에 출력할 수 있다. 로우 디코더(261)는 뱅크 어레이들(310~380) 각각의 로우 블록들 각각의 로우 블록 정보를 저장하고, 로우 블록 정보 신호(RBIN)를 출력하는 로우 블록 정보 회로(400)를 포함할 수 있다.
도 4는 본 발명의 실시예들에 따른 도 3의 반도체 메모리 장치에서 제1 뱅크 어레이를 나타내는 블록도이다.
도 4를 참조하면, 제1 뱅크 어레이(310)는 노말 셀 영역(NCR) 및 스페어 셀 영역(SCR)을 포함할 수 있다. 노말 셀 영역(NCR)은 워드라인들(WL1~WLm, m은 3 이상의 자연수) 및 비트라인들(BL1~BLn, n은 3 이상의 자연수)에 연결되는 메모리 셀(MC)들을 포함할 수 있다. 스페어 셀 영역(SCR)은 워드라인들(WL1~WLm) 및 스페어 비트라인들(SBL1~SBLy, y는 n 보다 작은 자연수)에 연결되는 스페어 셀(SMC)들을 포함할 수 있다. 만약, 메모리 셀(MC)들에 결함이 있는 경우, 결함이 있는 메모리 셀(MC)은 스페어 셀들(SMC)을 통하여 리페어될 수 있다.
워드라인들(WL1~WLm)은 제2 방향(D2)으로 신장되고, 비트라인들(BL1~BLn) 및 스페어 비트라인들(SBL1~SBLy)은 제1 방향(D1)으로 신장될 수 있다. 제1 뱅크 어레이(310)는 로우 어드레스의 로우 블록 식별 비트에 의하여 복수의 로우 블록들로 구분될 수 있고, 칼럼 어드레스의 세그먼트 식별 비트들에 의하여 제2 방향(D2)으로 복수의 세그먼트들로 구분될 수 있다.
도 5는 본 발명의 실시예들에 따른 도 3의 반도체 메모리 장치에서 메모리 셀 어레이, 로우 디코더 및 칼럼 디코더를 나타낸다.
도 5를 참조하면, 메모리 셀 어레이(300a)에는 제2 방향(D2)으로 I개, 제1 방향(D1)으로 J개의 서브 어레이 블록(SCB)들이 배치될 수 있다. 서브 어레이 블록(SCB)은 도 2a의 세그먼트(SEG)에 해당할 수 있다. 하나의 로우에서 제2 방향(D2)으로 배치되는 I개의 서브 어레이 블록(SCB)을 로우 블록이라 부를 수 있다. 서브 어레이 블록(SCB)들 각각에는 복수의 비트라인들과, 복수의 워드라인들과, 비트라인들과 워드라인들이 교차하는 지점에 위치하는 메모리 셀들이 배치될 수 있다.
제2 방향(D2)으로 상기 서브 어레이 블록(SCB)들 사이에 I+1개의 서브 워드라인 드라이버 영역(SWB)들이 배치될 수 있다. 서브 워드라인 드라이버 영역(SWB)에는, 서브 워드라인 드라이버들이 배치될 수 있다. 제1 방향(D1)으로 상기 서브 어레이 블록(SCB)들 사이에 J+1개의 비트라인 감지 증폭기 영역(BLSAB)들이 배치될 수 있다. 상기 비트라인 감지 증폭기 영역(BLSAB)에는 복수의 비트라인 감지 증폭기들이 배치될 수 있다.
서브 워드라인 드라이버 영역(SWB)들과 비트라인 감지 증폭기 영역(BLSAB)들에 인접하여 복수의 컨졍션 영역(CONJ)들이 배치될 수 있다. 상기 컨졍션 영역(CONJ)들 각각에는 전압 생성기가 배치될 수 있다.
로우 디코더(261)는 로우 블록 정보 회로(400)를 포함하고, 로우 블록 정보 회로(400)는 제1 방향(D1)으로 복수의 로우 블록들에 대응되는 복수의 로우 블록 퓨즈 회로들(401~40J)를 포함할 수 있다. 로우 블록 퓨즈 회로들(401~40J)은 로우 어드레스(RADDR)의 로우 블록 식별 비트들에 응답하여 로우 블록 정보 신호(RBIN)를 칼럼 디코더(271)에 출력할 수 있다.
칼럼 디코더(271)는 복수의 세그먼트들 각각에 연결되는 복수의 서브 칼럼 디코더들(551~55I) 및 서브 칼럼 디코더들(551~55I)에 대응되는 복수의 리페어 회로(501~50I)를 포함할 수 있다.
리페어 회로들(501~50I) 각각은 칼럼 어드레스(CADDR) 및 로우 블록 정보(RBIN)에 응답하여 제1 리페어 신호(CREN1) 및 제2 리페어 신호(CREN2)를 선택적으로 활성화시켜 대응되는 서브 칼럼 디코더들(551~55I) 각각에 인가할 수 있다. 서브 칼럼 디코더들(551~55(I-1)) 각각은 제1 리페어 신호(CREN1) 및 제2 리페어 신호(CREN2)에 응답하여 칼럼 선택 라인(CSL)을 선택하고 서브 칼럼 디코더(55I)는 스페어 칼럼 선택 라인(SCSL)을 선택할 수 있다.
도 6은 본 발명의 실시예들에 따른 도 5의 로우 블록 퓨즈 회로들 중 하나의 구성을 나타낸다.
로우 블록 퓨즈 회로들(402~40J) 각각의 구성은 로우 블록 퓨즈 회로(401)와 동일할 수 있다.
도 6을 참조하면, 로우 블록 퓨즈 회로(401)는 결함 어드레스 저장 테이블(410), 로우 어드레스 비교기(405), 로우 블록 정보 저장 테이블(420), 로우 블록 어드레스 비교기(425) 및 신호 생성기(430)를 포함할 수 있다.
결함 어드레스 저장 테이블(410)은 해당 세그먼트의 결함 셀들의 로우 어드레스 정보인 결함 로우 어드레스 정보(FRAI)를 저장한다. 로우 어드레스 비교기(405)는 로우 어드레스(RADDR)와 결함 로우 어드레스 정보(FRAI)를 비교하여 그 비교의 결과를 나타내는 로우 매치 신호(RMTH)를 출력한다.
로우 블록 정보 저장 테이블(420)은 해당 로우 블록이 마스터인지 여부를 나타내는 마스터 비트(MB)와 해당 로우 블록의 어드레스 정보인 마스터 로우 블록 정보(MRB) 및 상기 제2 워드라인을 포함하는 슬레이브 로우 블록의 어드레스 정보인 슬레이브 로우 블록 정보(SRBI)를 저장할 수 있다. 로우 블록 정보 저장 테이블(420)은 제1 퓨즈 회로에 해당할 수 있고, 마스터 로우 블록 정보(MRB)와 대체 로우 블록 정보(SRBI)가 제1 퓨즈 정보에 해당할 수 있다.
로우 블록 정보 저장 테이블(420)은 마스터 로우 블록 정보(MRB)를 로우 블록 어드레스 비교기(425)에 제공하고, 로우 블록 어드레스 비교기(425)는 로우 어드레스(RADDR)의 일부 상위 비트들인 로우 블록 식별 비트들(BRB)와 마스터 로우 블록 정보(MRB)를 비교하고, 그 비교의 결과를 나타내는 로우 블록 매치 신호(RBMTH)를 로우 블록 정보 저장 테이블(420)과 신호 생성기(430)에 제공한다.
예를 들어, 로우 어드레스(RADDR)가 g 비트(g는 4 이상의 자연수)를 포함하는 경우에, 로우 어드레스(RADDR)의 상위 r (r은 t보다 작고 2이상인 자연수)비트가 로우 블록 식별 비트들(RBR)에 해당할 수 있다. 로우 블록 정보 저장 테이블(420)은 로우 블록 매치 신호(RBMTH)에 응답하여 제2 워드라인을 포함하는 로우 블록의 대체 로우 블록 정보(RRBI)를 신호 생성기(430)에 제공할 수 있다.
신호 생성기(430)는 로우 매치 신호(RMTH), 로우 블록 매치 신호(RBMTH) 및 슬레이브 로우 블록 정보(RRBI)에 응답하여 제2 로우 블록의 제2 워드라인이 활성화되었음을 나타내는 로우 블록 정보 신호(RBIN1)를 칼럼 디코더(271)에 제공할 수 있다.
도 7은 도 6의 로우 블록 퓨즈 회로에서 결함 어드레스 정보 저장 테이블을 나타낸다.
도 7을 참조하면, 결함 어드레스 정보 저장 테이블(410)은 안티 퓨즈 어레이(411), 제어부(412), 감지부(413) 및 레지스터부(414)를 포함할 수 있다.
안티 퓨즈 어레이(411)는 p 개의 로우 및 q 개의 칼럼의 교차점에 각각 연결되는 p*q 개의 안티퓨즈(AF)들을 포함할 수 있다. 안티퓨즈 어레이(411)에는 상기 p 개의 로우에 배치된 안티퓨즈들을 액세스하기 위한 p 개의 워드라인들(AWL1~AWLp)과 상기 안티퓨즈(AF)들로부터 독출된 정보를 전달하기 위하여 q 개의 칼럼에 대응하여 배치되는 q 개의 비트라인(ABL1~ABLq)들을 포함한다.
제어부(412)는 안티퓨즈 어레이(411)에 상기 결함 셀들을 포함하는 결함 어드레스 정보(FRAI)를 프로그래밍하거나, 안티퓨즈 어레이(411)로부터 결함 어드레스 정보(FRAI)를 독출한다. 감지부(413)는 안티퓨즈 어레이(411)로부터 제공되는 결함 어드레스 정보(FRAI)를 감지/증폭하여 출력할 수 있다. 레지스터부(414)는 감지부(413)로부터 제공되는 결함 어드레스 정보(FRAI)를 일시적으로 저장할 수 있다. 레지스터부(414)는 결함 어드레스 정보(FRAI)를 로우 어드레스 비교기(405)로 출력한다.
도 8은 도 5에서 로우 어드레스의 구성을 나타낸다.
도 8에서는 로우 어드레스(RADDR)가 16-비트(A0~A15)로 구성되는 경우를 가정한다.
도 8을 참조하면, 로우 어드레스(RADDR)의 상위 3비트들(A15~A13)이 로우 블록 식별 비트들(BRB)로 지정될 수 있다. 이 경우에, 도 3의 뱅크 어레이들(310~380) 각각은 제1 방향(D1)을 따라 구분되는 8 개의 로우 블록들을 포함할 수 있다.
도 9는 본 발명의 실시예들에 따른 도 5의 리페어 회로들 중 하나의 구성을 나타낸다.
리페어 회로들(502~50I) 각각의 구성은 리페어 회로(501)와 동일할 수 있다.
도 9를 참조하면, 제1 리페어 회로(501)는 결함 어드레스 저장 테이블(510), 칼럼 어드레스 비교기(515), 퓨즈 회로(520), 신호 생성기(530) 및 리페어 신호 생성기(540)를 포함할 수 있다.
결함 어드레스 저장 테이블(510)은 해당 세그먼트의 결함 셀들의 칼럼 어드레스 정보인 결함 칼럼 어드레스 정보(FCAI)를 저장한다. 칼럼 어드레스 비교기(515)는 칼럼 어드레스(CADDR)와 결함 칼럼 어드레스 정보(FCAI)를 비교하여 그 비교의 결과를 나타내는 칼럼 매치 신호(CMTH)를 퓨즈 회로(520)와 리페어 신호 생성기(540)에 출력한다. 결함 어드레스 저장 테이블(510)은 도 7의 결함 어드레스 저장 테이블(410)과 유사하게 구성될 수 있다.
퓨즈 회로(520)는 복수의 퓨즈 세트들(521, 522, 523)을 포함할 수 있다. 복수의 퓨즈 세트들(521, 522, 523)은 제1 방향(D1)의 세그먼트들에 해당될 수 있다.
복수의 퓨즈 세트들(521, 522, 523) 각각은 세그먼트들 각각이 다른 로우 블록의 세그먼트로 대체되는지 여부를 나타내는 세그먼트 정보(SGI)를 제1 영역(521a) 및 해당 세그먼트의 스페어 세그먼트로의 대체 여부를 나타내는 퓨즈 비트(FB)를 저장하는 제2 영역(521b)를 포함하고, 칼럼 매치 신호(CMTH)에 응답하여 세그먼트 정보(SGI)와 퓨즈 비트(FB)를 신호 생성기(530)와 퓨즈 비트(FB)를 신호 생성기(530)와 리페어 신호 생성기(540)에 제공할 수 있다. 퓨즈 회로(520)가 제2 퓨즈 회로(FC2)에 해당할 수 있고, 세그먼트 정보(SGI)와 퓨즈 비트(FB)가 제2 퓨즈 정보에 해당할 수 있다.
신호 생성기(530)는 로우 블록 정보 신호(RBIN), 세그먼트 정보(SGI)와 퓨즈 비트(FB)에 응답하여 해당 세그먼트들의 선택 여부에 관계되는 내부 선택 신호들(ISELa1, ISELb1)을 생성하여 대응되는 서브 칼럼 디코더에 제공할 수 있다.
리페어 신호 생성기(540)는 칼럼 매치 신호(CMTH), 세그먼트 정보(SGI) 및 퓨즈 비트(FB) 응답하여 제1 리페어 신호(CREN1) 및 제2 리페어 신호(CREN2)의 논리 레벨을 결정할 수 있다. 예를 들어, 칼럼 매치 신호(CMTH)가 칼럼 어드레스(CADDR)와 결함 칼럼 어드레스 정보(FCAI)가 일치하지 않음을 나타내는 경우, 리페어 신호 생성기(540)는 제1 리페어 신호(CREN1) 및 제2 리페어 신호(CREN2)를 로우 레벨로 비활성화시킬 수 있다. 제1 리페어 신호(CREN1) 및 제2 리페어 신호(CREN2)가 비활성화되는 경우, 도 6의 제1 서브 칼럼 디코더(551)는 칼럼 선택 라인(CSL)을 활성화시킬 수 있다.
예를 들어, 칼럼 매치 신호(CMTH)가 칼럼 어드레스(CADDR)와 결함 칼럼 어드레스 정보(FCAI)가 일치함을 나타내고, 세그먼트 정보(SGI)가 해당 세그먼트가 다른 로우 블록의 세그먼트로 대체되어야함을 나타내는 경우 리페어 신호 생성기(540)는 제1 리페어 신호(CREN1) 및 제2 리페어 신호(CREN2)를 로우 레벨로 비활성화시킬 수 있다.
예를 들어, 칼럼 매치 신호(CMTH)가 칼럼 어드레스(CADDR)와 결함 칼럼 어드레스 정보(FCAI)가 일치함을 나타내고, 퓨즈 비트(FB)가 하이 레벨로서 해당 세그먼트가 스페어 세그먼트로 대체되어야함을 나타내는 경우, 리페어 신호 생성기(540)는 제1 리페어 신호(CREN1)를 하이 레벨로 활성화시키고 제2 리페어 신호(CREN2)를 로우 레벨로 활성화시킬 수 있다. 이 경우에, 도 6의 서브 칼럼 디코더(551)는 칼럼 선택 신호(CSL)을 비활성화시킬 수 있다.
이 경우에, 리페어 제어 회로(50I)는 제1 리페어 신호(CREN1)를 로우 레벨로 비활성화시키고 제2 리페어 신호(CREN2)를 하이 레벨로 활성화시킬 수 있다. 이 경우에, 도 6의 서브 칼럼 디코더(55I)는 스페어 칼럼 선택 신호(SCSL)을 활성화시킬 수 있다.
도 10은 본 발명의 실시예들에 따른 도 6의 서브 칼럼 디코더들 중 하나의 구성을 나타낸다.
서브 칼럼 디코더들(552~55I) 각각의 구성은 서브 칼럼 디코더(551)의 구성과 동일할 수 있다.
도 10을 참조하면, 서브 칼럼 디코더(551)는 칼럼 선택 라인 드라이버(560)를 포함할 수 있다.
칼럼 선택 라인 드라이버(560)는 칼럼 어드레스(CADDR), 칼럼 매치 신호(CMTH), 제1 리페어 신호(CREN1), 제2 리페어 신호(CREN2) 및 내부 선택 신호들(ISELa1, ISELb1)에 응답하여 칼럼 선택 라인들(CSL) 중 하나를 선택하고, 해당 세그먼트의 선택과 관련된 제1 선택 신호(SELa1) 및 제2 선택 신호(SELb1)의 논리 레벨을 결정할 수 있다.
예를 들어, 칼럼 선택 라인 드라이버(560)는 마스터인 제1 로우 블록의 세그먼트가 선택되어야 하는 경우에는 제1 선택 신호(SELa1)를 활성화시키고, 슬레이브인 제2 로우 블록의 세그먼트가 선택되어야 하는 경우에는 제2 선택 신호(SELb1)를 활성화시킬 수 있다.
도 11은 도 6의 반도체 메모리 장치에서 제1 선택 신호들과 제2 선택 신호들의 전달을 나타낸다.
도 11을 참조하면, 로우 디코더(261)는 칼럼 디코더(271)에 로우 블록 정보 신호(RBIN)을 제공하고, 칼럼 디코더(271)는 뱅크 어레이(310)에 대하여 제1 방향(D1)로 제1 선택 신호들(SELa1~SELaY)과 제2 선택 신호들(SELb1~SELbY)을 전달할 수 있다. 제1 선택 신호들(SELa1~SELaY)과 제2 선택 신호들(SELb1~SELbY) 해당 세그먼트의 비트라인 감지 증폭기 영역에 전달되어, 해당 세그먼트의 활성화 여부, 즉 해당 세그먼트에 관계되는 로컬 감지 증폭기 회로의 활성화 여부를 결정할 수 있다.
도 12는 본 발명의 실시예들에 따른 도 5의 메모리 셀 어레이의 부분을 보다 상세히 나타내는 예이다.
도 5 및 도 12를 참조하면, 메모리 셀 어레이(300a)의 부분(390)에는 서브 어레이 블록(SCB), 비트라인 감지 증폭기 영역들(BLSA) 서브 워드라인 드라이버 영역들(SWB) 및 컨졍션(conjunction) 영역들(CONJ)이 배치될 수 있다. 서브 어레이 블록(SCB)은 전술한 세그먼트(SEG)에 해당할 수 있다.
서브 어레이 블록(SCB)은 행 방향(제2 방향(D2))으로 연장되는 복수의 워드라인들(WL1~WL4) 및 열 방향(제1 방향(D1)))으로 연장되는 복수의 비트라인 쌍들(BL1~BL2, BLB1~BLB2)을 포함한다. 서브 어레이 블록(SCB)은 복수의 워드라인들(WL1~WL4)과 복수의 비트라인 쌍들(BL1~BL2, BLB1~BLB2)이 교차하는 지점에 배치되는 메모리 셀들(MC)을 포함한다.
서브 워드라인 드라이버 영역(SWB)들은 워드라인들(WL1~WL4)을 각각 구동하기 위한 서브 워드라인 드라이버들(571, 572, 573, 574)을 포함한다. 도 12에 도시된 바와 같이, 서브 워드라인 드라이버(571, 572, 573, 574)들은 교대로 서브 어레이 블록(SCB)의 좌측과 우측에 배치될 수 있다.
비트라인 감지 증폭기 영역(BLSAB)은 비트라인 쌍들(BL1~BL2, BLB1~BLB2)에 연결되는 비트라인 감지 증폭기들(650, 650a) 및 로컬 감지 증폭기 회로들(700, 700a)을 논리 게이트(750)를 포함한다. 비트라인 감지 증폭기(650)는 비트라인 쌍(BL, BLB)에 감지되는 전압 레벨의 차이를 증폭하고, 증폭된 전압 레벨의 차이를 로컬입출력 라인 쌍(LIO, LIOB)에 제공할 수 있다.
로컬 감지 증폭기 회로(700)는 로컬 활성화 신호(LEN)와 로컬 제어 신호(LCTL)에 응답하여 로컬입출력 라인 쌍(LIO1, LIOB1)과 글로벌 입출력 라인 쌍(GIO1, GIOB1) 사이의 연결을 제어하고, 로컬 감지 증폭기 회로(700a)는 상응하는 로컬 활성화 신호와 로컬 제어 신호에 응답하여 로컬 입출력 라인 쌍(LIO2, LIOB2)과 글로벌 입출력 라인 쌍(GIO2, GIOB2) 사이의 연결을 제어한다.
논리 게이트(750)는 제1 선택 신호(SELau) 및 제2 선택 신호(SELbv)에 대하여 논리 연산을 수행하고, 로컬 활성화 신호(LEN)를 로컬 감지 증폭기 회로(700)에 제공할 수 있다. 논리 게이트(750)는 배타적 오어 게이트일 수 있고, 논리 연산은 배타적 오어 연산일 수 있다. 따라서 제1 로우 블록의 제1 세그먼트를 제2 로우 블록의 제1 세그먼트로 대체하여야 하는 경우, 제1 로우 블록의 제1 세그먼트에 관련된 로컬 감지 증폭기 회로는 비활성화되고, 제2 로우 블록의 제1 세그먼트에 관련된 로컬 감지 증폭기는 활성화될 수 있다.
도 12에 도시된 바와 같이, 비트라인 감지 증폭기(650, 650a)들은 교대로 서브 어레이 블록(SCB)의 위쪽과 아래쪽에 배치될 수 있다. 비트라인 감지 증폭기 영역(BLSAB)들, 서브 워드라인 드라이버 영역(SWB)들 및 서브 어레이 블록(SCB)에 인접하여 컨졍션 영역(CONJ)들이 배치된다. 컨졍션 영역(CONJ)들에는 전압 생성기들(610, 620, 630, 640)이 배치될 수 있다.
도 13은 도 12에서 로컬 감지 증폭기 회로를 나타낸다.
도 13을 참조하면, 로컬 감지 증폭기 회로(700)는 로컬 감지 증폭기(710), 로컬 입출력 라인 제어기(720) 및 활성화 제어 회로(730)를 포함한다.
활성화 제어 회로(730)는 제1 로컬 감지 인에이블 신호(PLSAEN1), 제1 연결 제어 신호(PMUXON1) 및 제2 연결 제어 신호(PMUXON2) 각각을 로컬 활성화 신호(LEN1)와 배타적 논리합 연산을 수행하여 제2 로컬 감지 인에이블 신호(PLSAEN2), 제3 연결 제어 신호(PMUXON3) 및 제4 연결 제어 신호(PMUXON2)를 출력한다.
따라서, 로컬 인에이블 신호(LEN)의 논리 레벨에 따라, 제1 로컬 감지 인에이블 신호(PLSAEN1), 제1 연결 제어 신호(PMUXON1) 및 제2 연결 제어 신호(PMUXON2) 각각의 논리 레벨이 유지되거나 반전되어 제2 로컬 감지 인에이블 신호(PLSAEN2), 제3 연결 제어 신호(PMUXON3) 및 제4 연결 제어 신호(PMUXON2)로 제공된다. 활성화 제어 회로(730)는 제1 내지 제3 배타적 논리합 게이트들(731, 732, 733)을 포함할 수 있다.
로컬 감지 증폭기(710)는 제2 로컬 감지 인에이블 신호(PLSAEN2)에 응답하여 로컬 입출력 라인쌍(LIO1, LIOB1)의 전압 차이를 증폭하여 글로벌 입출력 라인쌍(GIO1, GIOB1)에 전송한다. 로컬 입출력 라인 제어기(720)는 제1 내지 제4 엔모스 트랜지스터들(721, 722, 723, 724)을 포함하고, 제3 연결 제어 신호(PMUXON3) 및 제4 연결 제어 신호(PMUXON2)에 응답하여 로컬 입출력 라인쌍(LIO1, LIOB1)과 글로벌 입출력 라인쌍(GIO1, GIOB1) 사이의 연결을 제어한다.
예를 들어, 제1 로컬 감지 인에이블 신호(PLSAEN1), 제1 연결 제어 신호(PMUXON1) 및 제2 연결 제어 신호(PMUXON2)가 각각 하이 레벨인 경우, 로컬 인에이블 신호(LEN)가 하이 레벨이면, 제2 로컬 감지 인에이블 신호(PLSAEN2), 제3 연결 제어 신호(PMUXON3) 및 제4 연결 제어 신호(PMUXON2)는 각각 로우 레벨이 된다. 따라서, 로컬 감지 증폭기(710)는 비활성화되고, 로컬 입출력 라인 제어기(720)는 로컬 입출력 라인쌍(LIO1, LIOB1)과 글로벌 입출력 라인쌍(GIO1, GIOB1) 사이의 연결을 차단한다.
예를 들어, 제1 로컬 감지 인에이블 신호(PLSAEN1), 제1 연결 제어 신호(PMUXON1) 및 제2 연결 제어 신호(PMUXON2)가 각각 하이 레벨인 경우, 로컬 인에이블 신호(LEN)가 로우 레벨이면, 제2 로컬 감지 인에이블 신호(PLSAEN2), 제3 연결 제어 신호(PMUXON3) 및 제4 연결 제어 신호(PMUXON2)는 각각 하이 레벨이 된다. 따라서, 로컬 감지 증폭기(710)는 활성화되고, 로컬 입출력 라인 제어기(720)는 로컬 입출력 라인쌍(LIO1, LIOB1)과 글로벌 입출력 라인쌍(GIO1, GIOB1) 사이의 연결을 제공한다.
도 14는 도 2a의 뱅크 어레이에서 칼럼 리페어가 수행되는 것을 타나낸다.
도 14에서는 로우 블록(RBLK1, 제1 로우 블록)이 마스터이고 로우 블록(RBLK3, 제2 로우 블록)이 로우 블록(RBLK1)의 슬레이브로 매핑되었다고 가정한다.
로우 블록(RBLK1)의 세그먼트(SEG2, 제1 세그먼트)는 결함 메모리 셀을 포함하므로 칼럼 선택 라인(CSL1)가 활성화되는 경우, 칼럼 디코더(271)는 로우 블록(RBLK1)의 세그먼트(SEG2)의 결함 메모리 셀은 로우 블록(RBLK3)의 세그먼트(SEG2, 제1 세그먼트)의 노말 메모리 셀로 대체되고(511), 로우 블록(RBLK1)의 세그먼트(SEG4, 제2 세그먼트)의 결함 셀은 로우 블록(RBLK1)의 스페어 칼럼 선택 라인(SCSL1)이 활성화되어 스페어 세그먼트(SSEG)의 스페어 메모리 셀로 리페어된다(513).
도 15는 본 발명의 실시예들에 따른 도 1의 메모리 시스템에서 반도체 메모리 장치의 다른 예를 나타내는 블록도이다.
도 15를 참조하면, 반도체 메모리 장치(200b)는 제어 로직 회로(210), 어드레스 레지스터(220), 뱅크 제어 로직(230), 리프레쉬 카운터(245), 로우 어드레스 멀티플렉서(240), 칼럼 어드레스 래치(250), 로우 디코더(260), 칼럼 디코더(270), 메모리 셀 어레이(300b), 센스 앰프부(285), 입출력 게이팅 회로(290), ECC 엔진(280) 및 데이터 입출력 버퍼(295)를 포함할 수 있다.
상기 메모리 셀 어레이(300b)는 제1 내지 제8 뱅크 어레이들(310~380)을 포함할 수 있다. 또한, 상기 로우 디코더(260)는 제1 내지 제8 뱅크 어레이들(310~380)에 각각 연결된 제1 내지 제8 뱅크 로우 디코더들(260a~260h)을 포함하고, 상기 칼럼 디코더(270)는 제1 내지 제8 뱅크 어레이들(310~380)에 각각 연결된 제1 내지 제8 뱅크 칼럼 디코더들(270a~270h)을 포함하며, 상기 센스 앰프부(285)는 제1 내지 제8 뱅크 어레이들(310~380)에 각각 연결된 제1 내지 제8 뱅크 센스 앰프들(285a~285h)을 포함할 수 있다. 제1 내지 제8 뱅크 어레이들(310~380) 각각은 복수의 워드라인(WL)들과 복수의 비트라인(BL)들 및 워드라인(WL)들과 비트라인(BL)들이 교차하는 지점에 형성되는 복수의 메모리 셀(MC)들을 포함할 수 있다.
어드레스 레지스터(220)는 메모리 컨트롤러(100)로부터 뱅크 어드레스(BANK_ADDR), 로우 어드레스(RADDR) 및 칼럼 어드레스(CADDR)를 포함하는 어드레스(ADDR)를 수신할 수 있다. 어드레스 레지스터(220)는 수신된 뱅크 어드레스(BANK_ADDR)를 뱅크 제어 로직(230)에 제공하고, 수신된 로우 어드레스(RADDR)를 로우 어드레스 멀티플렉서(240)에 제공하며, 수신된 칼럼 어드레스(CADDR)를 칼럼 어드레스 래치(250)에 제공할 수 있다.
뱅크 제어 로직(230)은 뱅크 어드레스(BANK_ADDR)에 응답하여 뱅크 제어 신호들을 생성할 수 있다. 상기 뱅크 제어 신호들에 응답하여, 제1 내지 제8 뱅크 로우 디코더들(260a~260h) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 로우 디코더가 활성화되고, 제1 내지 제8 뱅크 칼럼 디코더들(270a~270h) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 칼럼 디코더가 활성화될 수 있다.
로우 어드레스 멀티플렉서(240)는 어드레스 레지스터(220)로부터 로우 어드레스(RADDR)를 수신하고, 리프레쉬 카운터(245)로부터 리프레쉬 로우 어드레스(REF_ADDR)를 수신할 수 있다. 로우 어드레스 멀티플렉서(240)는 로우 어드레스(RADDR) 또는 리프레쉬 로우 어드레스(REF_ADDR)를 로우 어드레스(RA)로서 선택적으로 출력할 수 있다. 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스(RA)는 제1 내지 제8 뱅크 로우 디코더들(260a~260h)에 각각 인가될 수 있다.
제1 내지 제8 뱅크 로우 디코더들(260a~260h) 중 뱅크 제어 로직(230)에 의해 활성화된 뱅크 로우 디코더는 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스(RA)를 디코딩하여 상기 로우 어드레스에 상응하는 워드라인을 활성화할 수 있다. 예를 들어, 상기 활성화된 뱅크 로우 디코더는 로우 어드레스에 상응하는 워드라인에 워드라인 구동 전압을 인가할 수 있다.
칼럼 어드레스 래치(250)는 어드레스 레지스터(220)로부터 칼럼 어드레스(CADDR)를 수신하고, 수신된 칼럼 어드레스(CADDR)를 일시적으로 저장할 수 있다. 또한, 칼럼 어드레스 래치(250)는, 버스트 모드에서, 수신된 칼럼 어드레스(CADDR)를 점진적으로 증가시킬 수 있다. 칼럼 어드레스 래치(250)는 일시적으로 저장된 또는 점진적으로 증가된 칼럼 어드레스(CADDR)를 제1 내지 제8 뱅크 칼럼 디코더들(270a~270h)에 각각 인가할 수 있다.
제1 내지 제8 뱅크 칼럼 디코더들(270a~270h) 중 뱅크 제어 로직(230)에 의해 활성화된 뱅크 칼럼 디코더는 입출력 게이팅 회로(290)를 통하여 뱅크 어드레스(BANK_ADDR) 및 칼럼 어드레스(CADDR)에 상응하는 센스 앰프를 활성화시킬 수 있다. 입출력 게이팅 회로(290)는 입출력 데이터를 게이팅하는 회로들과 함께, 입력 데이터 마스크 로직, 제1 내지 제8 뱅크 어레이들(310~380)로부터 출력된 데이터를 저장하기 위한 독출 데이터 래치들, 및 제1 내지 제8 뱅크 어레이들(310~380)에 데이터를 기입하기 위한 기입 드라이버들을 포함할 수 있다.
제1 내지 제8 뱅크 어레이들(310~380) 중 하나의 뱅크 어레이에서 독출될 코드워드(CW)는 상기 하나의 뱅크 어레이에 상응하는 센스 앰프에 의해 감지되고, 상기 독출 데이터 래치들에 저장될 수 있다. 상기 독출 데이터 래치들에 저장된 코드워드(CW)는 ECC 엔진(280)에 의하여 ECC 디코딩이 수행된 후에 데이터 입출력 버퍼(295)를 통하여 상기 메모리 컨트롤러(100)에 제공될 수 있다. 제1 내지 제8 뱅크 어레이들(310~380) 중 하나의 뱅크 어레이에 기입될 데이터(DQ)는 ECC 엔진(280)에서 ECC 인코딩을 수행한 후 상기 기입 드라이버들을 통하여 상기 하나의 뱅크 어레이에 기입될 수 있다.
데이터 입출력 버퍼(295)는 기입 동작에서는 메모리 컨트롤러(100)로부터 제공되는 클럭 신호(CLK)에 기초하여 데이터(DQ)를 ECC 엔진(280)에 제공하고, 독출 동작에서는 ECC 엔진(280)로부터 제공되는 데이터(DQ)를 메모리 컨트롤러(100)에 제공할 수 있다.
ECC 엔진(280)은 기입 동작에서 데이터 입출력 버퍼(295)로부터 제공되는 데이터(DQ)의 데이터 비트들에 기초하여 패리티 비트들을 생성하고, 데이터(DQ)와 패리티 비트들을 포함하는 코드워드(CW)를 입출력 게이팅 회로(290)에 제공하고, 입출력 게이팅 회로 (290)은 코드워드(CW)를 뱅크 어레이에 기입할 수 있다. 또한, ECC 엔진(280)은 독출 동작에서 하나의 뱅크 어레이에서 독출된 코드워드(CW)를 입출력 게이팅 회로(290)로부터 제공받을 수 있다. ECC 엔진(280)는 독출된 코드워드(CW)에 포함되는 패리티 비티들을 이용하여 데이터(DQ)에 대한 ECC 디코딩을 수행하여 데이터(DQ)에 포함되는 적어도 하나의 에러 비트를 정정하여 데이터 입출력 버퍼(295)에 제공할 수 있다.
제어 로직 회로(210)는 반도체 메모리 장치(200b)의 동작을 제어할 수 있다. 예를 들어, 제어 로직 회로(210)는 반도체 메모리 장치(200b)가 기입 동작 또는 독출 동작을 수행하도록 제어 신호들을 생성할 수 있다. 제어 로직 회로(210)는 상기 메모리 컨트롤러(100)로부터 수신되는 커맨드(CMD)를 디코딩하는 커맨드 디코더(211) 및 반도체 메모리 장치(200)의 동작 모드를 설정하기 위한 모드 레지스터(212)를 포함할 수 있다.
제1 내지 제8 뱅크 어레이들(310~380) 각각은 로우 어드레스(RADDR)의 로우 블록 식별 비트들에 기초하여 복수의 로우 블록들로 구분될 수 있다. 제1 내지 제8 뱅크 로우 디코더들(260a~260h) 각각은 도 5의 로우 디코더(261)로 구성되어 상응하는 제1 내지 제8 뱅크 칼럼 디코더들(270a~270h) 각각에 로우 블록 정보 신호를 제공할 수 있다.
제1 내지 제8 뱅크 칼럼 디코더들(270a~270h) 각각은 도 5의 칼럼 디코더(271)로 구성되어, 칼럼 어드레스(CADDR) 및 로우 블록 정보 신호에 기초하여 마스터로 지정된 제1 로우 블록 액세스되는 경우 제1 로우 블록의 제1 워드라인과 슬레이브로 매핑된 제2 로우 블록의 제2 워드라인을 동시에 활성화하여 세그먼트 단위로 칼럼 리페어를 수행할 수 있다.
도 16은 본 발명의 실시예들에 따른 반도체 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 2 내지 도 16을 참조하면, 각각이 복수의 동적 메모리 셀들을 포함하고, 로우 어드레스의 일부 비트에 로우 식별 비트에 의하여 제1 방향으로 구분되는 복수의 로우 블록들을 구비하고, 상기 복수의 로우 블록들 각각은 상기 제1 방향과 교차하는 제2 방향으로 배열되는 복수의 세그먼트들을 구비하는 메모리 셀 어레이를 구비하는 반도체 메모리 장치(200)의 동작 방법에서는 로우 디코더(261)는 로우 어드레스(RADDR) 및 제1 퓨즈 정보에 응답하여 상기 로우 블록들 중 마스터로 지정된 제1 로우 블록의 제1 워드라인과 상기 제1 로우 블록에 슬레이브로 매핑된 제2 로우 블록의 제2 워드라인을 활성화시킨다(S110). 칼럼 디코더(271)는 칼럼 어드레스(CADDR) 및
칼럼 디코더(271)는 칼럼 어드레스(CADDR) 및 상기 제2 워드라인의 활성화를 나타내는 로우 블록 정보 신호(RBIN) 및 제2 퓨즈 정보에 기초하여 상기 제1 워드라인에 연결된 제1 메모리 셀들의 일부와 상기 제2 워드라인에 연결된 제2 메모리 셀들의 일부를 액세스한다.
도 17a 및 도 17b는 본 발명의 실시예들에 따른 반도체 메모리 장치의 동작 방법을 나타낸다.
도 2 내지 도 15, 도 17a 및 도 17b를 참조하면, 반도체 메모리 장치(200)는 외부로부터 액티브 커맨드와 제1 로우 블록에 포함되는 워드라인들 중 제1 워드라인을 지정하는 제1 로우 어드레스를 수신한다(S210). 어드레스 디코더(261)의 로우 블록 정보 회로(400)에서 제1 퓨즈 정보를 참조하여 제1 로우 블록이 마스터인지 여부를 판단한다(S220). 제1 로우 블록이 마스터가 아닌 경우(S220에서 NO), 로우 디코더(261)는 제1 워드라인을 활성화시키고, 칼럼 디코더(271)는 기입 또는 독출 커맨드와 함께 칼럼 어드레스를 수신한다(S260).
상기 제1 로우 블록이 마스터인 경우(S220에서 YES), 로우 디코더(261)는 제1 워드라인과 제1 로우 블록에 슬레이브로 매핑된 제2 로우 블록의 제2 워드라인을 활성화시키고(S240), 칼럼 디코더(271)는 기입 또는 독출 커맨드와 함께 칼럼 어드레스를 수신한다(S250). 칼럼 디코더(271)의 해당 리페어 회로는 칼럼 어드레스(CADDR)와 적어도 하나의 결함 셀이 연결되는 비트라인의 결함 칼럼 어드레스가 일치하는지 여부를 판단한다(S270).
칼럼 어드레스(CADDR)와 결함 칼럼 어드레스가 일치하는 경우(S270에서 YES), 칼럼 디코더(271)의 해당 리페어 회로는 제2 퓨즈 회로(FC2)를 참조하여 제2 로우 블록의 제1 세그먼트를 이용할지 여부를 판단한다(280). 제2 로우 블록의 제1 세그먼트를 이용하여야 하면(S280에서 YES), 칼럼 디코더(271)의 해당 서브 칼럼 디코더는 칼럼 선택 라인(CSL)을 활성화시키고 제2 선택 신호를 활성화시켜 제2 로우 블록의 제1 세그먼트의 메모리 셀들의 데이터를 입출력한다(S310). 제2 로우 블록의 제1 세그먼트를 이용하지 않아도 되면(S280에서 NO), 해당 서브 칼럼 디코더는 스페어 칼럼 선택 라인(SCSL)을 활성화시켜 제1 워드라인과 스페어 비트라인에 연결된 스페어 메모리 셀을 이용하여 칼럼 리페어를 수행한다(S320)
칼럼 어드레스(CADDR)와 결함 칼럼 어드레스가 일치하는 않는 경우(S270에서 NO), 칼럼 디코더(271)는 로우 어드레스(RADDR)와 칼럼 어드레스(CADDR)에 의하여 지정되는 메모리 셀을 액세스한다(S330).
도 18은 본 발명의 실시예들에 따른 반도체 메모리 장치를 보여주는 예시적 블록도이다.
도 18을 참조하면, 반도체 메모리 장치(800)는 제1 그룹 다이(810)와 제2 그룹 다이(820)를 포함할 수 있다.
상기 제1 그룹 다이(810)는 적어도 하나의 버퍼 다이(Buffer Die)(811)를 포함할 수 있다. 상기 제2 그룹 다이(820)는 상기 제1 그룹 다이(810)의 상부에 적층되고 복수의 쓰루 실리콘 비아(이하 TSV) 라인들을 통해 데이터를 통신하는 복수의 메모리 다이들(820-1,820-2,...,820-s)을 포함할 수 있다.
상기 복수의 메모리 다이들(820-1,820-2,...,820-s) 각각은 메모리 셀 어레이를 구비하는 셀 코어(822)와 어드레스 디코더(824)를 포함할 수 있다. 상기 메모리 셀 어레이는 복수의 뱅크 어레이들을 포함할 수 있고, 뱅크 어레이들 각각은 복수의 로우 블록들을 구분될 수 있다. 어드레스 디코더(824)는 도 5의 로우 디코더(261) 및 칼럼 디코더(271)를 포함하여 상술한 세그먼트 단위의 칼럼 리페어를 수행할 수 있다.
버퍼 다이(810)는 상기 복수의 TSV 라인들을 통해 수신되는 전송 데이터에 전송 에러가 발생된 경우에 전송 패리티 비트들을 이용하여 전송 에러를 정정함에 의해 에러 정정된 데이터를 생성하는 ECC 엔진(812)을 포함할 수 있다. 반도체 메모리 장치(800)는 상기 TSV 라인들을 통해 상기 데이터 및 제어신호들을 통신하는 스택 칩 타입 메모리 장치 혹은 스택드 메모리 장치일 수 있다. 상기 TSV 라인들은 실리콘 관통 전극들로도 칭해질 수 있다.
하나의 메모리 다이(820-s)에 형성되는 데이터 TSV 라인 그룹(832)은 복수의 TSV 라인들(L1~Ls)로 구성될 수 있고, 패리티 TSV 라인 그룹(834)은 복수의 TSV 라인들(L10~Lt)로 구성될 수 있다. 데이터 TSV 라인 그룹(832)의 TSV 라인들라인들(L1~Ls)과 패리티 TSV 라인 그룹(834)의 TSV 라인들(L10~Lt)은 복수의 메모리 다이들(820-1~820-s)의 사이에 대응적으로 형성된 마이크로 범프(MCB)들에 연결될 수 있다.
반도체 메모리 장치(800)는 데이터 버스(B10)를 통해 메모리 컨트롤러와 통신하기 위해 3D 칩 구조 또는 2.5D 칩 구조를 가질 수 있다. 상기 버퍼 다이(810)는 데이터 버스(B10)를 통해 메모리 컨트롤러 연결될 수 있다.
ECC 엔진(812)은 데이터 TSV 라인 그룹(832)을 통해 수신되는 전송 데이터에 전송 에러가 발생되었는지의 여부를 패리티 TSV 라인 그룹(834)을 통해 수신되는 전송 패리티 비트들을 이용하여 체크한다. 전송 에러가 발생되는 경우에 ECC 엔진(812)은 전송 패리티 비트들을 이용하여 전송 데이터에 대한 전송 에러를 정정한다. 전송 에러의 비트 수가 정정 불가한 경우에 ECC 엔진(812)은 데이터 에러 발생을 알리는 정보를 출력할 수 있다.
도 19는 본 발명의 실시예들에 따른 적층형 메모리 장치를 포함하는 반도체 패키지의 예를 나타내는 구조도이다.
도 19를 참조하면, 반도체 패키지(900)는 하나 이상의 적층형 메모리 장치(910) 및 메모리 컨트롤러(920)를 포함할 수 있다. 상기 적층형 메모리 장치(910) 및 메모리 컨트롤러(920)는 인터포저(Interposer, 930) 상에 장착되고, 적층형 메모리 장치(910) 및 메모리 컨트롤러(920)가 장착된 인터포저(930)는 패키지 기판(940) 상에 장착될 수 있다. 메모리 컨트롤러(920) 도 1의 메모리 컨트롤러(20)와 실질적으로 동일한 기능을 수행할 수 있다.
적층형 메모리 장치(910)는 다양한 형태로 구현이 가능하며, 일 실시예에 따라 적층형 메모리 장치(910)는 다수 개의 레이어들이 적층된 HBM(High Bandwidth Memory) 형태의 메모리 장치일 수 있다. 이에 따라, 적층형 메모리 장치(910)는 버퍼 다이 및 복수의 메모리 다이들을 포함할 수 있다. 적층형 메모리 장치(910)는 도 18의 반도체 메모리 장치(600)로 구성될 수 있다. 따라서 적층형 메모리 장치(910)는 상술한 세그먼트 단위의 칼럼 리페어를 수행할 수 있다.
인터포저(930) 상에는 다수 개의 적층형 메모리 장치(910)들이 장착될 수 있으며, 메모리 컨트롤러(920)는 다수개의 적층형 메모리 장치(910)들과 통신할 수 있다. 일 예로서, 적층형 메모리 장치(910)들 각각과 메모리 컨트롤러(920)는 물리 영역을 포함할 수 있으며, 물리(PHY) 영역을 통해 적층형 메모리 장치(910)들과 메모리 컨트롤러(920) 사이에서 통신이 수행될 수 있다. 한편, 적층형 메모리 장치(910)가 직접 액세스 영역을 포함하는 경우, 패키지 기판(940)의 하부에 장착되는 도전 수단(예컨대, 솔더볼(950)) 및 직접 액세스 영역을 통해 테스트 신호가 적층형 메모리 장치(910) 내부로 제공될 수 있다.
본 발명은 반도체 메모리 장치들을 사용하는 시스템에 적용될 수 있다.
상기에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야에서 통상의 지식을 가진 자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (10)

  1. 각각이 복수의 동적 메모리 셀들을 포함하고, 로우 어드레스의 일부 비트에 로우 식별 비트에 의하여 제1 방향으로 구분되는 복수의 로우 블록들을 구비하고, 상기 복수의 로우 블록들 각각은 상기 제1 방향과 교차하는 제2 방향으로 배열되는 복수의 세그먼트들을 구비하는 메모리 셀 어레이;
    상기 로우 어드레스에 응답하여 상기 로우 블록들 중 제1 로우 블록의 제1 워드라인을 활성화시키고, 상기 제1 로우 블록이 마스터임을 나타내는 제1 퓨즈 정보에 기초하여 상기 제1 로우 블록에 슬레이브로서 매핑된, 상기 로우 블록들 중 제2 로우 블록의 제2 워드라인을 활성화시키고, 상기 제2 워드라인의 활성화를 나타내는 로우 블록 정보 신호를 출력하는 로우 디코더; 및
    칼럼 어드레스, 상기 로우 블록 정보 신호 및 상기 세그먼트들의 대체 여부를 나타내는 제2 퓨즈 정보에 기초하여 상기 제1 워드라인에 연결된 제1 메모리 셀들의 일부와 상기 제2 워드라인에 연결된 제2 메모리 셀들의 일부를 액세스하는 칼럼 디코더를 포함하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 복수의 세그먼트들은 복수의 노말 메모리 셀들을 각각 포함하는 노말 세그먼트들 및 복수의 스페어 메모리 셀들을 포함하는 적어도 하나의 스페어 세그먼트들을 포함하고,
    상기 로우 어드레스는 액티브 커맨드에 의하여 수신되고, 상기 칼럼 어드레스는 기입 커맨드 또는 독출 커맨드에 의하여 수신되고,
    상기 제1 로우 블록에서 상기 제1 워드라인에 연결되는 제1 세그먼트가 적어도 하나의 결함 셀을 포함하는 경우,
    상기 칼럼 디코더는 상기 제1 세그먼트의 상기 적어도 하나의 결함 셀을 상기 제2 로우 블록에서 상기 제2 워드라인에 연결되는 제1 세그먼트의 노말 메모리 셀로 대체하고,
    상기 제1 로우 블록에서 상기 제1 워드라인에 연결되는 상기 제1 세그먼트와는 다른 제2 세그먼트가 적어도 하나의 결함 셀을 포함하는 경우,
    상기 칼럼 디코더는 상기 제2 세그먼트의 상기 적어도 하나의 결함 셀을 상기 제1 로우 블록의 스페어 세그먼트의 스페어 메모리 셀로 리페어하는 반도체 메모리 장치.
  3. 제1항에 있어서,
    상기 복수의 세그먼트들은 복수의 노말 메모리 셀들을 각각 포함하는 노말 세그먼트들 및 복수의 스페어 메모리 셀들을 포함하는 적어도 하나의 스페어 세그먼트들을 포함하고,
    상기 로우 어드레스는 액티브 커맨드에 의하여 수신되고, 상기 칼럼 어드레스는 기입 커맨드 또는 독출 커맨드에 의하여 수신되고,
    상기 칼럼 디코더는 상기 제2 퓨즈 정보에 기초하여 상기 제1 로우 블록의 제1 세그먼트의 결함 셀들 각각을 상기 제2 로우 블록의 제1 세그먼트의 노말 메모리 셀들 각각으로 리페어하는 반도체 메모리 장치.
  4. 제1항에 있어서,
    상기 복수의 세그먼트들은 복수의 노말 메모리 셀들을 각각 포함하는 노말 세그먼트들 및 복수의 스페어 메모리 셀들을 포함하는 적어도 하나의 스페어 세그먼트들을 포함하고,
    상기 로우 어드레스는 액티브 커맨드에 의하여 수신되고, 상기 칼럼 어드레스는 기입 커맨드 또는 독출 커맨드에 의하여 수신되고,
    상기 칼럼 디코더는
    상기 제2 퓨즈 정보에 기초하여 상기 제1 로우 블록의 제1 세그먼트의 결함 셀들 각각을 상기 제2 로우 블록의 제1 세그먼트의 노말 메모리 셀들 각각으로 리페어하고,
    상기 제2 로우 블록의 상기 제1 세그먼트를 상기 제2 로우 블록과는 다른 제3 로우 블록의 제1 세그먼트로 대체하고, 상기 제3 로우 블록은 상기 제2 로우 블록에 대하여 상기 슬레이브로 매핑되는 반도체 메모리 장치.
  5. 제1항에 있어서, 상기 로우 디코더는,
    상기 복수의 로우 블록들에 대응되는 복수의 로우 블록 퓨즈 회로들을 포함하고, 상기 복수의 로우 블록 퓨즈 회로들 각각은,
    해당 로우 블록이 마스터인지 여부를 나타내는 마스터 비트, 상기 해당 로우 블록의 로우 블록 정보, 상기 해당 로우 블록이 마스터인 경우, 매핑되는 슬레이브 로우 블록의 정보를 나타내는 슬레이브 로우 블록 정보를 상기 제1 퓨즈 정보로서 저장하는 로우 블록 정보 테이블; 및
    상기 슬레이브 로우 블록 정보에 적어도 기초하여 상기 로우 블록 정보 신호를 상기 칼럼 디코더에 출력하고,
    해당 로우 블록에 포함되는 결함 셀들의 어드레스 정보인 결함 로우 어드레스 정보를 저장하는 결함 어드레스 저장 테이블;
    상기 로우 어드레스와 상기 결함 로우 어드레스 정보를 비교하고, 그 비교 결과를 나타내는 로우 매치 신호를 출력하는 로우 어드레스 비교기; 및
    상기 로우 블록 식별 비트들과 상기 해당 로우 블록의 로우 블록 어드레스 정보를 비교하여 로우 블록 매치 신호를 출력하는 로우 블록 비교기를 더 포함하고,
    상기 신호 생성기는 상기 매치 신호 및 상기 로우 블록 매치 신호에 응답하고, 상기 슬레이브 로우 블록 정보를 더 참조하여 상기 로우 블록 정보 신호를 출력하는 반도체 메모리 장치.
  6. 제1항에 있어서,
    상기 칼럼 디코더는 상기 복수의 세그먼트들에 대응되는 복수의 서브 칼럼 디코더들; 및
    상기 복수의 서브 칼럼 디코더들에 대응되는 복수의 리페어 회로들을 포함하고,
    상기 복수의 리페어 회로들 각각은 제1 리페어 신호, 제2 리페어 신호 및 상기 세그먼트들 각각의 선택과 관련된 제1 내부 선택 신호 및 제2 내부 선택 신호를 대응되는 서브 칼럼 디코더에 인가하고,
    상기 복수의 리페어 회로들 각각은,
    상기 복수의 세그먼트들 각각의 선택 여부와 관련된 세그먼트 정보를 상기 제2 퓨즈 정보로서 저장하는 복수의 퓨즈 세트들을 포함하는 퓨즈 회로; 및
    상기 로우 블록 정보 신호 및 상기 세그먼트 정보에 적어도 기초하여 상기 제1 내부 선택 신호 및 상기 제2 내부 선택 신호를 출력하는 신호 생성기를 포함하는 반도체 메모리 장치.
  7. 제6항에 있어서, 상기 복수의 리페어 회로들 각각은
    해당 세그먼트의 결함 셀들의 칼럼 어드레스 정보인 결함 칼럼 어드레스 정보를 저장하는 결함 어드레스 저장 테이블;
    상기 칼럼 어드레스와 상기 결함 칼럼 어드레스 정보를 비교하여 비교 결과를 나타내는 칼럼 매치 신호를 출력하는 칼럼 어드레스 비교기; 및
    상기 칼럼 매치 신호, 상기 세그먼트 정보에 기초하여 상기 제1 리페어 신호 및 상기 제2 리페어 신호를 선택적으로 활성화시키는 리페어 신호 생성기를 포함하고,
    상기 복수의 서브 칼럼 디코더들 각각은
    상기 로우 블록들 각각의 노말 세그먼트들에 대응되는 복수의 노말 칼럼 선택 라인 드라이버들; 및
    상기 로우 블록들 각각의 적어도 하나의 스페어 세그먼트에 대응되는 적어도 하나의 스페어 칼럼 선택 라인 드라이버를 포함하고,
    상기 복수의 노말 컬럼 선택 라인 드라이버들 각각은 상기 칼럼 어드레스, 상기 칼럼 매치 신호, 상기 제1 리페어 신호, 상기 제2 리페어 신호, 상기 제1 내부 선택 신호 및 상기 제2 내부 선택 신호에 기초하여 상기 칼럼 선택 라인을 선택하고, 상기 해당 세그먼트의 선택과 관련된 제1 선택 신호 및 제2 선택 신호의 논리 레벨을 결정하고,
    상기 복수의 노말 컬럼 선택 라인 드라이버들 각각은 상기 칼럼 매치 신호가 상기 칼럼 어드레스와 상기 결함 칼럼 어드레스 정보가 일치함을 나타내고, 상기 세그먼트 정보가 해당 세그먼트가 상기 제2 로우 블록의 상기 제1 세그먼트로 대체되어야함을 나타내는 경우, 상기 칼럼 선택 라인을 선택하고 상기 제1 선택 신호를 비활성화시키고 상기 제2 선택 신호를 활성화시키는 반도체 메모리 장치.
  8. 제1항에 있어서,
    상기 복수의 세그먼트들은 기판의 상기 제1 방향 및 상기 제2 방향으로 배치되고,
    상기 메모리 셀 어레이는
    상기 제1 방향으로 상기 세그먼트들 사이에 배치되는 복수의 서브 워드라인 드라이버 영역들; 및
    상기 제2 방향으로 상기 세그먼트들 사이에 배치되는 복수의 비트라인 감지 증폭기 영역들;
    상기 비트라인 감지 증폭기 영역들에 배치되는 복수의 로컬 감지 증폭기 회로들; 및
    상기 제2 워드라인의 활성화와 관련된 제1 선택 신호와 상기 세그먼트들 각각의 선택 여부를 결정하는 제2 선택 신호를 논리 연산하여 로컬 활성화 신호를 상응하는 로컬 감지 증폭기에 제공하는 논리 게이트를 더 포함하고,
    상기 메모리 셀 어레이는
    복수의 뱅크 어레이들을 포함하고,
    상기 복수의 뱅크 어레이들 각각은 상기 복수의 로우 블록들을 구비하는 반도체 메모리 장치.
  9. 각각이 복수의 동적 메모리 셀들을 포함하는 복수의 뱅크 어레이들을 포함하고, 상기 복수의 뱅크 어레이들 각각은 로우 어드레스의 일부 비트에 로우 식별 비트에 의하여 제1 방향으로 구분되는 복수의 로우 블록들을 구비하고, 상기 복수의 로우 블록들 각각은 상기 제1 방향과 교차하는 제2 방향으로 배열되는 복수의 세그먼트들을 구비하는 메모리 셀 어레이;
    상기 로우 어드레스에 응답하여 상기 로우 블록들 중 제1 로우 블록의 제1 워드라인을 활성화시키고, 상기 제1 로우 블록이 마스터임을 나타내는 제1 퓨즈 정보에 응답하여 상기 제1 로우 블록에 슬레이브로서 매핑된, 상기 로우 블록들 중 제2 로우 블록의 제2 워드라인을 활성화시키고, 상기 제2 워드라인의 활성화를 나타내는 로우 블록 정보 신호를 출력하는 로우 디코더;
    칼럼 어드레스, 상기 로우 블록 정보 신호 및 제2 퓨즈 정보에 기초하여 상기 제1 워드라인에 연결된 제1 메모리 셀들의 일부와 상기 제2 워드라인에 연결된 제2 메모리 셀들의 일부를 액세스하는 칼럼 디코더; 및
    외부로부터의 커맨드 및 상기 로우 어드레스 및 상기 칼럼 어드레스를 포함하는 어드레스에 응답하여 상기 로우 디코더와 상기 칼럼 디코더를 제어하는 주변 회로를 포함하는 반도체 메모리 장치.
  10. 각각이 복수의 동적 메모리 셀들을 포함하고, 로우 어드레스의 일부 비트에 로우 식별 비트에 의하여 제1 방향으로 구분되는 복수의 로우 블록들을 구비하고, 상기 복수의 로우 블록들 각각은 상기 제1 방향과 교차하는 제2 방향으로 배열되는 복수의 세그먼트들을 구비하는 메모리 셀 어레이를 구비하는 반도체 메모리 장치의 동작 방법으로서,
    로우 디코더가 로우 어드레스 및 제1 퓨즈 정보에 기초하여 상기 로우 블록들 중 마스터로 지정된 제1 로우 블록의 제1 워드라인과 상기 제1 로우 블록에 슬레이브로 매핑된 제2 로우 블록의 제2 워드라인을 활성화시키는 단계; 및
    칼럼 디코더가, 칼럼 어드레스, 상기 제2 워드라인의 활성화를 나타내는 로우 블록 정보 신호 및 상기 세그먼트들의 대체 여부를 나타내는 제2 퓨즈 정보에 기초하여 상기 제1 워드라인에 연결된 제1 메모리 셀들의 일부와 상기 제2 워드라인에 연결된 제2 메모리 셀들의 일부를 액세스하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
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CN202010429014.0A CN112216332A (zh) 2019-07-09 2020-05-20 半导体存储器装置和操作半导体存储器装置的方法
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200132035A (ko) * 2019-05-15 2020-11-25 삼성전자주식회사 반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법
KR102669502B1 (ko) * 2019-07-09 2024-05-27 삼성전자주식회사 반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법
US11514977B2 (en) * 2021-04-01 2022-11-29 Micron Technology, Inc. Memory devices implementing data-access schemes for digit lines proximate to edges of column planes, and related devices, systems, and methods

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050232036A1 (en) * 2004-04-20 2005-10-20 Hynix Semiconductor Inc. Semiconductor memory device and method of driving the same
EP2058820A1 (en) * 2000-06-14 2009-05-13 Micron Technology, Inc. Semiconductor memory having segmented row repair
KR20100001161A (ko) * 2008-06-26 2010-01-06 삼성전자주식회사 반도체 메모리 장치
US20120297257A1 (en) * 2003-06-17 2012-11-22 Micron Technology, Inc. Memory devices and method for error test, recordation and repair
KR20140081820A (ko) * 2011-09-16 2014-07-01 컨버전트 인텔렉츄얼 프로퍼티 매니지먼트 인코포레이티드 전용 리던던시 영역을 포함하는 레이어를 가진 메모리 시스템
US20150380112A1 (en) * 2013-03-11 2015-12-31 Macronix International Co., Ltd. Memory integrated circuit with a page register/status memory capable of storing only a subset of row blocks of main column blocks

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3776461B2 (ja) 1991-08-30 2006-05-17 株式会社東芝 半導体集積回路装置およびチップ選別方法
JPH10334690A (ja) 1997-05-27 1998-12-18 Nec Corp 半導体記憶装置
DE19861088A1 (de) 1997-12-22 2000-02-10 Pact Inf Tech Gmbh Verfahren zur Reparatur von integrierten Schaltkreisen
JP2000067595A (ja) * 1998-06-09 2000-03-03 Mitsubishi Electric Corp 半導体記憶装置
JP2000011681A (ja) 1998-06-22 2000-01-14 Mitsubishi Electric Corp 同期型半導体記憶装置
US6469949B1 (en) 2001-05-11 2002-10-22 International Business Machines Corp. Fuse latch array system for an embedded DRAM having a micro-cell architecture
US7131039B2 (en) 2002-12-11 2006-10-31 Hewlett-Packard Development Company, L.P. Repair techniques for memory with multiple redundancy
WO2004095471A1 (ja) * 2003-04-23 2004-11-04 Fujitsu Limited 半導体記憶装置
JP4607685B2 (ja) * 2005-06-30 2011-01-05 富士通セミコンダクター株式会社 半導体メモリ
KR100927397B1 (ko) 2007-06-08 2009-11-19 주식회사 하이닉스반도체 반도체 메모리장치 및 그 리드/라이트 방법
US8351285B2 (en) 2009-07-02 2013-01-08 Micron Technology, Inc. Systems, memories, and methods for repair in open digit memory architectures
KR102251216B1 (ko) * 2014-11-21 2021-05-12 삼성전자주식회사 어드레스 리매핑된 메모리 칩, 이를 포함하는 메모리 모듈 및 메모리 시스템
US10443531B2 (en) * 2017-08-18 2019-10-15 Micron Technology, Inc. Apparatuses and methods for storing redundancy repair information for memories
KR102384733B1 (ko) 2017-09-26 2022-04-08 삼성전자주식회사 반도체 메모리 장치, 반도체 메모리 장치의 동작 방법 및 메모리 시스템
US10971247B2 (en) 2018-03-29 2021-04-06 Samsung Electronics Co., Ltd. Semiconductor memory devices, memory systems, and methods of operating semiconductor memory devices
KR102467624B1 (ko) * 2018-05-10 2022-11-16 삼성전자주식회사 반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법
KR102669502B1 (ko) * 2019-07-09 2024-05-27 삼성전자주식회사 반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2058820A1 (en) * 2000-06-14 2009-05-13 Micron Technology, Inc. Semiconductor memory having segmented row repair
US20120297257A1 (en) * 2003-06-17 2012-11-22 Micron Technology, Inc. Memory devices and method for error test, recordation and repair
US20050232036A1 (en) * 2004-04-20 2005-10-20 Hynix Semiconductor Inc. Semiconductor memory device and method of driving the same
KR20100001161A (ko) * 2008-06-26 2010-01-06 삼성전자주식회사 반도체 메모리 장치
KR20140081820A (ko) * 2011-09-16 2014-07-01 컨버전트 인텔렉츄얼 프로퍼티 매니지먼트 인코포레이티드 전용 리던던시 영역을 포함하는 레이어를 가진 메모리 시스템
US20150380112A1 (en) * 2013-03-11 2015-12-31 Macronix International Co., Ltd. Memory integrated circuit with a page register/status memory capable of storing only a subset of row blocks of main column blocks

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Publication number Publication date
US11094390B2 (en) 2021-08-17
US20210012849A1 (en) 2021-01-14
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