KR20220095576A - 반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법 - Google Patents

반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법 Download PDF

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Abstract

반도체 메모리 장치는 메모리 셀 어레이, 감지 증폭부 및 랜덤 코드 생성기를 포함한다. 상기 메모리 셀 어레이는 워드라인들과 비트라인들에 연결되는 복수의 휘발성 메모리 셀들을 포함하고, 제1 방향 및 상기 제1 방향과 교차하는 제2 방향을 따라 배치되는 복수의 서브 어레이 블록들을 포함한다. 상기 감지 증폭부는 상기 메모리 셀 어레이에 대하여 상기 제2 방향으로 배치되며 상기 제1 방향의 서브 어레이 블록들에 대응되는 복수의 입출력 감지 증폭기들을 포함한다. 상기 랜덤 코드 생성기는 상기 반도체 메모리 장치의 파워-업 시퀀스 동안에 외부로부터 입력되는 전압이 기준 전압 레벨에 도달하였음을 나타내는 전원 안정화 신호 및 상기 반도체 메모리 장치의 안티 퓨즈 회로에 관련 정보들이 전달되었음을 나타내는 안티퓨즈 플래그 신호에 기초하여 랜덤하게 결정되는 랜덤 코드를 생성한다. 상기 서브 어레이 블록들 중 액세스 어드레스에 의하여 액세스되는 제1 단위의 서브 어레이 블록들과 대응되며, 상기 입출력 감지 증폭기들 중 메인 데이터에 대한 입출력 동작을 수행하는 제1 단위의 입출력 감지 증폭기들 중 상기 랜덤 코드에 의하여 결정되는 제2 단위의 입출력 감지 증폭기들은 상기 메인 데이터의 데이터 비트들을 스크램블하여 상기 입출력 동작을 수행한다.

Description

반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법{Semiconductor memory devices and methods of operating semiconductor memory devices}
본 발명은 메모리 장치에 관한 것으로, 보다 상세하게는 반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법에 관한 것이다.
반도체 메모리 장치는 플래시 메모리 장치와 같은 불휘발성 메모리 장치와 DRAM과 같은 휘발성 메모리 장치로 구분될 수 있다. DRAM과 같은 휘발성 메모리 장치는 가격이 비교적 저렴하기 때문에 시스템 메모리와 같은 대용량 데이터를 저장하는데 사용되고 있다. 또한 DRAM과 같은 휘발성 반도체 메모리 장치에서는 집적도를 높이기 위하여 공정 스케일을 축소시키고 있다. 공정 스케일의 축소에 따라 메모리 셀을 구성하는 커패시터의 커패시턴스가 감소하고 이에 따라 코어에 저장되는 데이터의 포맷에 따라 노이즈가 발생할 수 있다.
본 발명의 일 목적은 동작 특성을 향상시킬 수 있는 반도체 메모리 장치를 제공하는데 있다.
본 발명의 일 목적은 동작 특성을 향상시킬 수 있는 반도체 메모리 장치의 동작 방법을 제공하는데 있다.
상기 일 목적을 달성하기 위한 본 발명의 실시예들에 따른 반도체 메모리 장치는 메모리 셀 어레이, 감지 증폭부 및 랜덤 코드 생성기를 포함한다. 상기 메모리 셀 어레이는 워드라인들과 비트라인들에 연결되는 복수의 휘발성 메모리 셀들을 포함하고, 제1 방향 및 상기 제1 방향과 교차하는 제2 방향을 따라 배치되는 복수의 서브 어레이 블록들을 포함한다. 상기 감지 증폭부는 상기 메모리 셀 어레이에 대하여 상기 제2 방향으로 배치되며 상기 제1 방향의 서브 어레이 블록들에 대응되는 복수의 입출력 감지 증폭기들을 포함한다. 상기 랜덤 코드 생성기는 상기 반도체 메모리 장치의 파워-업 시퀀스 동안에 외부로부터 입력되는 전압이 기준 전압 레벨에 도달하였음을 나타내는 전원 안정화 신호 및 상기 반도체 메모리 장치의 안티 퓨즈 회로에 관련 정보들이 전달되었음을 나타내는 안티퓨즈 플래그 신호에 기초하여 랜덤하게 결정되는 랜덤 코드를 생성한다. 상기 서브 어레이 블록들 중 액세스 어드레스에 의하여 액세스되는 제1 단위의 서브 어레이 블록들과 대응되며, 상기 입출력 감지 증폭기들 중 메인 데이터에 대한 입출력 동작을 수행하는 제1 단위의 입출력 감지 증폭기들 중 상기 랜덤 코드에 의하여 결정되는 제2 단위의 입출력 감지 증폭기들은 상기 메인 데이터의 데이터 비트들을 스크램블하여 상기 입출력 동작을 수행한다.
상기 일 목적을 달성하기 위한 본 발명의 실시예들에 따른 워드라인들과 비트라인들에 연결되는 복수의 휘발성 메모리 셀들을 포함하고, 제1 방향과 상기 제1 방향에 교차하는 복수의 서브 어레이 블록들을 포함하는 메모리 셀 어레이를 구비하는 반도체 메모리 장치의 동작 방법에서는 랜덤 코드 생성기에서 상기 반도체 메모리 장치의 파워-업 시퀀스 동안에 제1 주기로 토글링하는 클럭 신호를 카운팅하여 카운팅 신호를 생성하고, 상기 랜덤 코드 생성기에서 상기 파워-업 시퀀스의 종료 시점에 상기 클럭 신호와는 다른 도메인에 속하는 신호에 기초하여 상기 카운팅 신호를 래치하여 랜덤 코드를 생성하고, 상기 랜덤 코드에 기초하여 상기 서브 어레이 블록들 중 상기 제1 방향으로 배치된 제1 단위의 서브 어레이 블록들 중 제2 단위의 서브 어레이 블록에/로부터 입출력되는 데이터의 데이터 비트들을 스크램블한다.
상기 일 목적을 달성하기 위한 본 발명의 실시예들에 따른 반도체 메모리 장치는 메모리 셀 어레이, 감지 증폭부 및 랜덤 코드 생성기를 포함한다. 상기 메모리 셀 어레이는 워드라인들과 비트라인들에 연결되는 복수의 휘발성 메모리 셀들을 포함하고, 제1 방향 및 상기 제1 방향과 교차하는 제2 방향을 따라 배치되는 복수의 서브 어레이 블록들을 포함한다. 상기 감지 증폭부는 상기 메모리 셀 어레이에 대하여 상기 제2 방향으로 배치되며 상기 제1 방향의 서브 어레이 블록들에 대응되는 복수의 입출력 감지 증폭기들을 포함한다. 상기 랜덤 코드 생성기는 상기 반도체 메모리 장치의 파워-업 시퀀스 동안에 외부로부터 입력되는 전압이 기준 전압 레벨에 도달하였음을 나타내는 전원 안정화 신호 및 상기 반도체 메모리 장치의 안티 퓨즈 회로에 관련 정보들이 전달되었음을 나타내는 안티퓨즈 플래그 신호에 기초하여 랜덤하게 결정되는 랜덤 코드를 생성한다. 상기 서브 어레이 블록들 중 액세스 어드레스에 의하여 액세스되는 제1 단위의 서브 어레이 블록들과 대응되며, 상기 입출력 감지 증폭기들 중 메인 데이터에 대한 입출력 동작을 수행하는 제1 단위의 입출력 감지 증폭기들 중 상기 랜덤 코드에 의하여 결정되는 제2 단위의 입출력 감지 증폭기들은 상기 메인 데이터의 데이터 비트들을 스크램블하여 상기 입출력 동작을 수행한다. 상기 랜덤 코드 생성기는 발진기, 카운터, 래치 회로 및 선택 회로를 포함한다. 상기 발진기는 상기 전원 안정화 신호에 응답하여 상기 파워-업 시퀀스의 초기 구간에서 제1 주파수로 토글링하는 클럭 신호를 생성한다. 상기 카운터는 상기 클럭 신호를 카운팅하여 카운팅 신호를 생성한다. 상기 래치 회로는 상기 안티퓨즈 플래그 신호에 기초하여 상기 카운팅 신호를 래치하여 래치된 카운팅 신호를 제공한다. 상기 선택 회로는 선택 신호에 응답하여 상기 래치된 카운팅 신호 및 테스트 코드 중 하나를 상기 랜덤 코드로 출력한다.
본 발명의 실시예들에 따르면, 랜덤 코드 생성기가 제1 도메인에 속하는 제1 신호를 카운팅하여 카운팅 신호를 생성하고, 상기 제1 도메인과는 다른 제2 도메인에 속하는 신호에 기초하여 상기 카운팅 신호를 캡쳐하여 랜덤 코드를 생성한다. 따라서 랜덤 코드의 랜덤성이 확보될 수 있다. 또한 상기 랜덤 코드에 기초하여 제1 단위의 데이터 비트들을 입출력하는데 관계되는 제1 단위의 입출력 감지 증폭기들 중 데이터 스크램블을 수행할 제2 단위의 입출력 감지 증폭기들을 결정한다. 상기 제2 단위의 입출력 감지 증폭기들은 코어에 저장될 데이터의 비트들에 대하여 스크램블을 수행하여 스크램블된 데이터를 코어에 저장한다. 따라서, 제1 레벨의 데이터가 제2 레벨의 데이터보다 많이 코어에 저장될 때 발생할 수 있는 코어 노이즈를 감소시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 2는 본 발명의 실시예들에 따른 도 1의 메모리 시스템에서 반도체 메모리 장치에 제공되는 또는 반도체 메모리 장치로부터 출력되는 복수의 버스트 길이들에 대응되는 메인 데이터를 나타낸다.
도 3은 본 발명의 실시예들에 따른 도 1의 메모리 컨트롤러의 구성을 나타내는 블록도이다.
도 4는 본 발명의 실시예들에 따른 도 3의 메모리 컨트롤러에서 ECC 디코더를 나타내는 블록도이다.
도 5는 본 발명의 실시예들에 따른 도 1의 메모리 시스템에서 반도체메모리 장치의 구성을 나타내는 블록도이다.
도 6은 본 발명의 실시예들에 따른 도 5의 반도체 메모리 장치에서 제1 뱅크 어레이를 나타낸다.
도 7은 본 발명의 실시예들에 따른 도 5의 반도체 메모리 장치에서 제1 뱅크 어레이와 제1 감지 증폭부를 나타낸다.
도 8은 본 발명의 실시예들에 따른 도 7의 제1 뱅크 어레이의 부분을 보다 상세히 나타내는 예이다.
도 9는 본 발명의 실시예들에 따른 도 9에서 로컬 감지 증폭기 회로를 나타낸다.
도 10은 본 발명의 실시예들에 따른 도 5의 반도체 메모리 장치에서 랜덤 코드 생성기를 나타낸다.
도 11은 본 발명의 실시예들에 따른 도 10의 랜덤 코드 생성기를 보다 상세히 나타내는 회로도이다.
도 12는 본 발명의 실시예들에 따른 도 11의 랜덤 코드 생성기의 동작을 나타내는 타이밍도이다.
도 13은 제1 랜덤 비트와 제2 랜덤 비트에 기초하여 도 7의 입출력 감지 증폭기들 중 데이터 스크램블을 수행하는 감지 증폭기들의 수를 나타내는 표이다.
도 14는 본 발명의 실시예들에 따른 도 7의 반도체 메모리 장치의 일부를 나타낸다.
도 15는 도 14의 반도체 메모리 장치에서 입출력 감지 증폭기들의 동작을 나타낸다.
도 16은 본 발명의 실시예들에 따른 도 14에서 블록 신호 생성기를 나타낸다.
도 17은 본 발명의 실시예들에 따른 도 14에서 제1 제어 신호 생성기를 나타낸다.
도 18은 본 발명의 실시예들에 따른 도 18에서 제1 제어 신호 생성기를 나타낸다.
도 19는 도 14에서 제1 입출력 감지 증폭기의 구성을 나타낸다.
도 20은 도 14에서 제2 입출력 감지 증폭기의 구성을 나타낸다.
도 21은 기입 동작에서 도 5의 반도체 메모리 장치의 일부를 나타낸다.
도 22는 독출 동작에서 도 5의 반도체 메모리 장치의 일부를 나타낸다.
도 23은 본 발명의 실시예들에 따른 도 5의 반도체 메모리 장치에서 에러 정정 회로의 구성을 나타낸다.
도 24는 본 발명의 실시예들에 따른 반도체 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 25는 본 발명의 실시예들에 따른 반도체 메모리 장치를 보여주는 예시적 블록도이다.
도 26은 본 발명의 실시예들에 따른 적층형 메모리 장치를 포함하는 반도체 패키지의 예를 나타내는 구조도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템(20)은 메모리 컨트롤러(100) 및 적어도 하나의 반도체 메모리 장치(200)를 포함할 수 있다.
메모리 컨트롤러(Memory Controller; 100)는 메모리 시스템(Memory System; 20)의 동작을 전반적으로 제어하며, 외부의 호스트와 반도체 메모리 장치(200) 사이의 전반적인 데이터 교환을 제어한다.
예컨대, 메모리 컨트롤러(100)는 호스트의 요청에 따라 반도체 메모리 장치(200)를 제어하여 데이터를 기입하거나(write) 데이터를 독출한다(read). 또한, 메모리 컨트롤러(100)는 반도체 메모리 장치(200)를 제어하기 위한 동작 커맨드(command)들을 인가하여, 반도체 메모리 장치(200)의 동작을 제어한다.
실시예에 따라, 반도체 메모리 장치(200)는 휘발성(동적) 메모리 셀들을 구비하는 DRAM(dynamic random access), DDR5(double data rate 5) SDRAM(synchronous DRAM) DDR6(double data rate 6) SDRAM 또는 high bandwidth memory)와 같은 적층형 메모리 장치일 수 있다.
메모리 컨트롤러(100)는 반도체 메모리 장치(200)에 커맨드(CMD) 및 어드레스(ADDR)를 전송하고, 반도체 메모리 장치(200)와 메인 데이터(MD)를 주고받을 수 있다.
메모리 컨트롤러(100)는 중앙 처리 장치(Central Processing Unit, CPU, 110) 및 에러 정정 회로(제2 에러 정정 회로, 130)를 포함할 수 있다.
중앙 처리 장치(110)는 메모리 컨트롤러(100)의 전반적인 동작을 제어할 수 있다. 에러 정정 회로(130)는 반도체 메모리 장치(200)에 전송될 메인 데이터(MD)를 기초로 패리티 데이터를 생성하고, 상기 패리티 데이터를 저장하고, 반도체 메모리 장치(200)로부터 수신된 메인 데이터(MD)에 기초하여 체크 비트들을 생성하고, 패리티 데이터와 체크 비트들의 비교에 기초하여 메인 데이터(MD)의 에러 비트들을 정정할 수 있다
반도체 메모리 장치(200)는 메인 데이터(MD)가 저장되는 메모리 셀 어레이(300), 랜덤 코드 생성기(400) 및 제어 로직 회로(210)를 포함할 수 있다.
메모리 셀 어레이(300)는 도 7을 참조하여 후술되는 바와 같이, 제1 방향 및 제1 방향과 교차하는 제2 방향을 따라 배치되는 복수의 서브 어레이 블록들을 포함할 수 있다.
랜덤 코드 생성기(400)는 반도체 메모리 장치(200)의 파워-업 시퀀스 동안에 외부로부터 입력되는 전압이 기준 전압 레벨에 도달하였음을 나타내는 전원 안정화 신호 및 상기 반도체 메모리 장치(200)의 안티 퓨즈 회로에 관련 정보들이 전달되었음을 나타내는 안티퓨즈 플래그 신호에 기초하여 랜덤하게 결정되는 랜덤 코드를 생성할 수 있다.
상기 서브 어레이 블록들 중 액세스 어드레스에 의하여 액세스되는 제1 단위의 서브 어레이 블록들과 대응되며, 상기 입출력 감지 증폭기들 중 메인 데이터(MD)에 대한 입출력 동작을 수행하는 제1 단위의 입출력 감지 증폭기들 중 상기 랜덤 코드에 의하여 결정되는 제2 단위의 입출력 감지 증폭기들은 상기 메인 데이터(MD)의 데이터 비트들을 스크램블하여 상기 입출력 동작을 수행할 수 있다. 따라서 제1 단위의 서브 어레이 블록들에 저장되는 데이터 비트들의 논리 레벨이 스크램블되어 기입 동작에서 서브 어레이 블록에서 발생할 수 있는 코어 노이즈를 감소시킬 수 있다.
반도체 메모리 장치(200)는 버스트 동작(burst operation)을 수행할 수 있다. 여기서 버스트 동작은 반도체 메모리 장치(200)가 메모리 컨트롤러(100)로부터 수신한 초기 어드레스로부터 어드레스를 순차적으로 감소 혹은 증가함으로써 다량의 데이터를 기입하거나 독출하는 동작을 의미한다. 버스트 동작의 기본 단위를 버스트 길이(burst length; BL)라고 한다. 실시예에 있어서, 버스트 길이(BL)는 초기 어드레스로부터 어드레스를 증가 혹은 감소함으로써 연속적으로 독출하거나 기입하는 동작의 회수일 수 있다.
도 2는 본 발명의 실시예들에 따른 도 1의 메모리 시스템에서 반도체 메모리 장치에 제공되는 또는 반도체 메모리 장치로부터 출력되는 복수의 버스트 길이들에 대응되는 메인 데이터를 나타낸다.
도 2를 참조하면, 반도체 메모리 장치(200)에는/각각으로부터는 복수의 버스트 길이들에 대응되는 메인 데이터(MD)가 입력/출력된다. 메인 데이터(MD)는 복수의 버스트 길이들 중 각각의 버스트 길이에 대응되는 데이터 세그먼트들(MD_SG1~MD_SGt, t는 8 이상의 자연수)을 포함할 수 있다. 도 2에서 버스트 길이(BL)는 8일 수 있다. 즉, 반도체 메모리 장치(200)의 메모리 셀 어레이(300)에는 복수의 버스트 길이들에 대응되는 메인 데이터(MD)가 저장될 수 있다.
도 3은 본 발명의 실시예들에 따른 도 1의 메모리 컨트롤러의 구성을 나타내는 블록도이다.
도 3을 참조하면, 메모리 컨트롤러(100)는 중앙 처리 장치(110), 데이터 버퍼(120), 에러 정정 회로(130), 커맨드 버퍼(180) 및 어드레스 버퍼(190)를 포함할 수 있다. 에러 정정 회로(130)는 패리티 생성기(140), 버퍼(145), 제2 ECC(155)를 저장하는 메모리(150) 및 ECC 디코더(160)를 포함할 수 있다.
중앙 처리 장치(110)는 데이터 버퍼(120), 에러 정정 회로(130), 커맨드 버퍼(180) 및 어드레스 버퍼(190)를 제어할 수 있다. 중앙 처리 장치(110)는 호스트로부터 리퀘스트(REQ) 및 데이터(DTA)를 수신하고, 데이터(DTA)를 데이터 버퍼(120) 및 패리티 생성기(140)에 제공한다.
데이터 버퍼(120)는 데이터(DTA)를 버퍼링하여 메인 데이터(MD1)를 반도체 메모리 장치(200)에 제공한다. 패리티 생성기(140)는 메모리(150)에 연결되고 제2 ECC(155)를 이용하여 데이터(DTA)에 대하여 ECC 인코딩을 수행하여 패리티 데이터(PRTc)를 생성하고, 패리티 데이터(PRTc)를 버퍼(145)에 저장한다.
ECC 디코더(160)는 독출 동작에서 반도체 메모리 장치(200)로부터 메인 데이터(MD2)를 수신하고, 제2 ECC(155)와 패리티 데이터(PRTc)를 기초로 메인 데이터(MD2)에 ECC 디코딩을 수행하여 정정된 메인 데이터(C_MD2)를 중앙 처리 장치(110)에 제공할 수 있다.
커맨드 버퍼(180)는 리퀘스트(REQ)에 상응하는 커맨드(CMD)를 저장하고, 중앙 처리 장치(110)의 제어에 따라 반도체 메모리 장치(200)에 커맨드(CMD)를 전송하고, 어드레스 버퍼(190)는 어드레스(ADDR)를 저장하고 중앙 처리 장치(110)의 제어에 따라 반도체 메모리 장치(200)에 어드레스(ADDR)를 전송할 수 있다.
도 4는 본 발명의 실시예들에 따른 도 3의 메모리 컨트롤러에서 ECC 디코더를 나타내는 블록도이다.
도 4를 참조하면, ECC 디코더(160)는 체크 비트 생성기(161), 신드롬 생성기(163) 및 데이터 정정기(165)를 포함할 수 있다.
체크 비트 생성기(161)는 반도체 메모리 장치(200)로부터 전송된 메인 데이터(MD2)를 입력받고, 제2 ECC(155)를 이용하여 메인 데이터(MD2)에 상응하는 체크 비트들(CHBc)을 생성한다. 신드롬 생성기(163)는 패리티 데이터(PRTC)와 체크 비트들(CHBc)을 비트별로 비교하여 에러의 발생 유무와 에러의 위치를 나타내는 신드롬 데이터(SDRc)를 생성한다. 데이터 정정기(165)는 메인 데이터(MD2)를 입력받고, 신드롬 데이터(SDRc)에 기초하여 제2 메인 데이터(MD2)를 에러 비트들을 정정하여 정정된 메인 데이터(C_MD2)를 출력할 수 있다.
도 5는 본 발명의 실시예들에 따른 도 1의 메모리 시스템에서 반도체메모리 장치의 구성을 나타내는 블록도이다.
도 5를 참조하면, 반도체 메모리 장치(200)는 제어 로직 회로(210), 어드레스 레지스터(220), 뱅크 제어 로직(230), 로우 어드레스 멀티플렉서(240), 컬럼 어드레스 래치(250), 로우 디코더(260), 컬럼 디코더(270), 메모리 셀 어레이(300), 센스 앰프부(285), 입출력 게이팅 회로(290), 데이터 입출력 버퍼(295), 에러 정정 회로(330), 리프레쉬 카운터(245), 랜덤 코드 생성기(400) 및 전압 생성기(490)를 포함할 수 있다.
상기 메모리 셀 어레이(300)는 제1 내지 제8 뱅크 어레이들(310a~310h)을 포함할 수 있다. 또한, 상기 로우 디코더(260)는 제1 내지 제8 뱅크 어레이들(310a~310h)에 각각 연결된 제1 내지 제8 뱅크 로우 디코더들(260a~260h)을 포함하고, 상기 컬럼 디코더(270)는 제1 내지 제8 뱅크 어레이들(310a~310h)에 각각 연결된 제1 내지 제8 뱅크 컬럼 디코더들(270a~270h)을 포함하며, 상기 센스 앰프부(285)는 제1 내지 제8 뱅크 어레이들(310a~310h)에 각각 연결된 제1 내지 제8 뱅크 센스 앰프들(285a~285h)을 포함할 수 있다. 센스 앰프들(285a~285h) 각각은 입출력 감지 증폭기라 호칭될 수 있다.
제1 내지 제8 뱅크 어레이들(310a~310h), 제1 내지 제8 뱅크 센스 앰프들(285a~285h), 제1 내지 제8 뱅크 컬럼 디코더들(270a~270h) 및 제1 내지 제8 뱅크 로우 디코더들(260a~260h)은 제1 내지 제8 뱅크들을 각각 구성할 수 있다.
제1 내지 제8 뱅크 어레이들(310a~310h) 각각은 복수의 워드라인들과 복수의 비트라인들 및 워드라인들(WL)과 비트라인들(BTL)이 교차하는 지점에 형성되는 복수의 메모리 셀들(MC)을 포함할 수 있다. 복수의 메모리 셀들(MC)은 DRAM 셀 구조를 가지는 휘발성 메모리 셀들일 수 있다. 또한 제1 내지 제8 뱅크 어레이들(310a~310h) 각각은 제1 방향 및 제2 방향을 따라 배치되는 복수의 서브 어레이 블록들로 구분될 수 있다.
도 5에는 8개의 뱅크들을 포함하는 반도체 메모리 장치(200)의 예가 도시되어 있으나, 실시예에 따라, 반도체 메모리 장치(200)는 임의의 수의 뱅크들을 포함할 수 있다.
어드레스 레지스터(220)는 메모리 컨트롤러(100)로부터 뱅크 어드레스(BANK_ADDR), 로우 어드레스(ROW_ADDR) 및 컬럼 어드레스(COL_ADDR)를 포함하는 어드레스(ADDR)를 수신할 수 있다. 어드레스(ADDR)는 액세스 어드레스라고 호칭될 수 있다.
어드레스 레지스터(220)는 수신된 뱅크 어드레스(BANK_ADDR)를 뱅크 제어 로직(230)에 제공하고, 수신된 로우 어드레스(ROW_ADDR)는 로우 어드레스 멀티플렉서(240)에 제공하며, 수신된 컬럼 어드레스(COL_ADDR)를 컬럼 어드레스 래치(250)에 제공할 수 있다.
뱅크 제어 로직(230)은 뱅크 어드레스(BANK_ADDR)에 응답하여 뱅크 제어 신호들을 생성할 수 있다. 상기 뱅크 제어 신호들에 응답하여, 제1 내지 제8 뱅크 로우 디코더들(260a~260h) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 로우 디코더가 활성화되고, 제1 내지 제8 뱅크 컬럼 디코더들(270a~270h) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 컬럼 디코더가 활성화될 수 있다.
로우 어드레스 멀티플렉서(240)는 어드레스 레지스터(220)로부터 로우 어드레스(ROW_ADDR)를 수신하고, 리프레쉬 카운터(245)로부터 리프레쉬 로우 어드레스(REF_ADDR)를 수신할 수 있다. 로우 어드레스 멀티플렉서(240)는 로우 어드레스(ROW_ADDR) 또는 리프레쉬 로우 어드레스(REF_ADDR)를 로우 어드레스(RA)로서 선택적으로 출력할 수 있다. 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스(RA)는 제1 내지 제8 뱅크 로우 디코더들(260a~260h)에 각각 인가될 수 있다.
제1 내지 제8 뱅크 로우 디코더들(260a~260h) 중 뱅크 제어 로직(230)에 의해 활성화된 뱅크 로우 디코더는 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스(RA)를 디코딩하여 상기 로우 어드레스에 상응하는 워드 라인을 활성화할 수 있다. 예를 들어, 상기 활성화된 뱅크 로우 디코더는 로우 어드레스(RA)에 상응하는 워드 라인에 워드 라인 구동 전압을 인가할 수 있다.
컬럼 어드레스 래치(250)는 어드레스 레지스터(220)로부터 컬럼 어드레스(COL_ADDR)를 수신하고, 수신된 컬럼 어드레스(COL_ADDR)를 일시적으로 저장할 수 있다. 또한, 컬럼 어드레스 래치(250)는, 버스트 모드에서, 수신된 컬럼 어드레스(COL_ADDR)를 점진적으로 증가시킬 수 있다. 컬럼 어드레스 래치(250)는 일시적으로 저장된 또는 점진적으로 증가된 컬럼 어드레스(COL_ADDR)를 제1 내지 제8 뱅크 컬럼 디코더들(270a~270h)에 각각 인가할 수 있다.
제1 내지 제8 뱅크 컬럼 디코더들(270a~270h) 중 뱅크 제어 로직(230)에 의해 활성화된 뱅크 컬럼 디코더는 입출력 게이팅 회로(290)를 통하여 뱅크 어드레스(BANK_ADDR) 및 컬럼 어드레스(COL_ADDR)에 상응하는 센스 앰프를 활성화시킬 수 있다.
입출력 게이팅 회로(290)는 입출력 데이터를 게이팅하는 회로들과 함께, 입력 데이터 마스크 로직, 제1 내지 제8 뱅크 어레이들(310a~310h)로부터 출력된 데이터를 저장하기 위한 독출 데이터 래치들, 및 제1 내지 제8 뱅크 어레이들(310a~310h)에 데이터를 기입하기 위한 기입 드라이버들을 포함할 수 있다.
제1 내지 제8 뱅크 어레이들(310a~310h) 중 하나의 뱅크 어레이에서 독출된 데이터는 상기 하나의 뱅크 어레이에 상응하는 센스 앰프에 의해 감지되고, 상기 독출 데이터 래치들에 저장될 수 있다. 상기 독출 데이터 래치들에 저장된 데이터는 에러 정정 회로(330)에 의하여 ECC(error correction code) 디코딩이 수행된 후에 데이터 입출력 버퍼(295)를 통하여 상기 메모리 컨트롤러(100)에 제공될 수 있다.
제1 내지 제8 뱅크 어레이들(310a~310h) 중 하나의 뱅크 어레이에 기입될 데이터(MD)는 메모리 컨트롤러(100)로부터 데이터 입출력 버퍼(295)에 제공될 수 있다. 데이터 입출력 버퍼(295)에 제공된 데이터(MD)는 에러 정정 회로(330)에 제공된다.
에러 정정 회로(330)는 메인 데이터(MD)에 대하여 ECC 인코딩을 수행하여 패리티 데이터를 생성하고, 메인 데이터(MD)와 패리티 데이터를 포함하는 코드워드(CW)를 입출력 게이팅 회로(290)에 제공한다.
입출력 게이팅 회로(290)는 제어 로직 회로(210)로부터의 제어 신호(CTL1)에 응답하여 메인 데이터(MD)와 패리티 데이터를 타겟 페이지에 저장할 수 있다. 또한 에러 정정 회로(330)는 메모리 셀 어레이(300)로부터 독출된 데이터에 대하여 패리티 데이터를 이용하여 ECC 디코딩을 수행한다.
에러 정정 회로(330)는 상기 ECC 인코딩과 ECC 디코딩을 수행함에 있어, 생성 매트릭스로 표현되는 제1 ECC를 사용할 수 있다.
제어 로직 회로(210)는 반도체 메모리 장치(200)의 동작을 제어할 수 있다. 예를 들어, 제어 로직 회로(210)는 반도체 메모리 장치(200)가 기입 동작 또는 독출 동작을 수행하도록 제어 신호들을 생성할 수 있다. 제어 로직 회로(210)는 메모리 컨트롤러(100)로부터 수신되는 커맨드(CMD)를 디코딩하는 커맨드 디코더(211) 및 반도체 메모리 장치(200)의 동작 모드를 설정하기 위한 모드 레지스터(212)를 포함할 수 있다.
예를 들어, 커맨드 디코더(211)는 기입 인에이블 신호, 로우 어드레스 스트로브 신호, 컬럼 어드레스 스트로브 신호, 칩 선택 신호 등을 디코딩하여 커맨드(CMD)에 상응하는 상기 제어 신호들을 생성할 수 있다. 제어 로직 회로(210)는 입출력 게이팅 회로(290)를 제어하는 제1 제어 신호(CTL1) 및 에러 정정 회로(330)를 제어하는 제2 제어 신호(CTL2)를 생성할 수 있다.
전압 생성기(490)는 반도체 메모리 장치(200)의 파워-업 시퀀스에서 외부로부터 입력되는 전원 전압(VDD)를 기초로 동작 전압들(VDD1, VDD2)을 생성하되, 전원 전압(VDD)의 레벨이 기준 전압 레벨에 도달하였음을 나타내는 전원 안정화 신호(PVCCH)를 랜덤 코드 생성(400)에 제공할 수 있다.
랜덤 코드 생성기(400)는 파워-업 시퀀스에서 전원 안정화 신호(PVCCH) 및 반도체 메모리 장치(200)의 안티 퓨즈 회로에 관련 정보들이 전달되었음을 나타내는 안티퓨즈 플래그 신호(ATFG)에 기초하여 랜덤하게 결정되는 랜덤 코드(RDCD)를 생성하고, 랜덤 코드(RDCD)를 감지 증폭부(285)에 제공할 수 있다.
감지 증폭부(285)에 포함되는 감기 증폭기들(285a~285h) 중 하나는 랜덤 코드(RDCD)에 응답하여 제1 단위의 입출력 감지 증폭기들 중 데이터 스크램블 동작을 수행할 제2 단위의 감지 증폭기들에 결정되고, 상기 제2 단위의 감지 증폭기들은 데이터 입출력 동작 시에 데이터의 일부 비트들을 반전시켜 스크램블 동작을 수행할 수 있다.
랜덤 코드 생성기(400)는 반도체 메모리 장치(200)의 노멀 동작 동안에는 랜덤 코드(RDCD)를 유지하고, 반도체 메모리 장치(200)의 웜-부트(warm boot) 또는 콜드-부트(cold boot) 시에 리셋되어 상기 랜덤 코드(RDCD)를 갱신할 수 있다.
도 5의 반도체 메모리 장치(200)에서 모드 레지스터(214) 설정 조건과 재부팅 조건이 일정한 오차 범위에 속하는 경우, 반도체 메모리 장치(200)에서 모드 레지스터(214)에 저장된 정보를 이용하여 재부팅을 수행하는데 이러한 부팅 동작을 웜-부트라 한다.
도 5의 반도체 메모리 장치(200)에서 모드 레지스터(214) 설정 조건과 재부팅 조건이 일정한 오차 범위를 벗어나는 경우, 제어 로직 회로(210)는 모드 레지스터(214)의 정보를 새롭게 설정하도록 반도체 메모리 장치(200)를 제어한다. 모드 모드 레지스터(214)의 정보를 새롭게 설정하여 재부팅을 수행하는데 이러한 부팅 동작을 콜드-부트라 한다.
도 5에서 하나의 랜덤 코드 생성기(400)가 반도체 메모리 장치(200)에 포함되는 것으로 도시되었다. 이 경우에, 랜덤 코드 생성기(400)는 동일한 랜덤 코드(RDCD)를 감지 증폭기들(285a~285h)에 인가하여 뱅크 어레이들(310a~310h)에 대하여 동일한 랜덤 코드를 생성할 수 있다.
실시예에 있어서, 랜덤 코드 생성기(400)는 복수개가 감지 증폭기들(285a~285h) 각각에 대하여 배치될 수 있고, 뱅크 어레이들(310a~310h)에 각각에 대하여 다른 랜덤 코드를 생성할 수 있다.
도 6은 본 발명의 실시예들에 따른 도 5의 반도체 메모리 장치에서 제1 뱅크 어레이를 나타낸다.
도 6을 참조하면, 제1 뱅크 어레이(310)는 복수개의 워드라인들(WL0~WLm-1, m은 2이상의 짝수인 정수), 복수개의 비트라인들(BL0~BLn-1, n은 2이상의 짝수인 정수), 그리고 워드라인들(WL0~WLm-1)과 비트라인들(BL0~BLn-1) 사이의 교차점에 배치되는 복수개의 메모리 셀들(MCs)을 포함한다.
각 메모리 셀(MC)은 DRAM 셀 구조를 갖는다. 또한, 짝수 워드라인(WL0) 각각과 홀수 워드라인(WL1)에 연결되는 메모리 셀들(MCs)의 배치가 서로 다름을 알 수 있다. 즉 액세스 어드레스에 의하여 짝수 워드라인이 선택되는 경우와 홀수 워드라인이 선택되는 경우에 인접한 셀들에 연결되는 비트라인들이 달라질 수 있다.
도 7은 본 발명의 실시예들에 따른 도 5의 반도체 메모리 장치에서 제1 뱅크 어레이와 제1 감지 증폭부를 나타낸다.
도 7을 참조하면, 제1 뱅크 어레이(310)에는 제1 방향(D1)으로 I개, 제2 방향(D2)으로 J개의 서브 어레이 블록(SCB)들이 배치될 수 있다.
하나의 로우에서 제1 방향(D1)으로 배치되는 I개의 서브 어레이 블록(SCB)을 로우 블록이라 부를 수 있다. 서브 어레이 블록(SCB)들 각각에는 복수의 비트라인들과, 복수의 워드라인들과, 비트라인들과 워드라인들이 교차하는 지점에 위치하는 메모리 셀들이 배치될 수 있다.
제1 방향(D1)으로 상기 서브 어레이 블록(SCB)들 사이에 I+1개의 서브 워드라인 드라이버 영역(SWB)들이 배치될 수 있다. 서브 워드라인 드라이버 영역(SWB)에는, 서브 워드라인 드라이버들이 배치될 수 있다. 제2 방향(D2)으로 상기 서브 어레이 블록(SCB)들 사이에 J+1개의 비트라인 감지 증폭기 영역(BLSAB)들이 배치될 수 있다. 상기 비트라인 감지 증폭기 영역(BLSAB)에는 복수의 비트라인 감지 증폭기들이 배치될 수 있다.
제1 방향(D1)의 서브 어레이 블록(SCB) 각각에는 메인 데이터(MD)를 구성하는 복수의 서브 데이터 유닛들 각각이 저장될 수 있다.
서브 워드라인 드라이버 영역(SWB)들 각각에는 복수의 서브 워드라인 드라이버들이 배치된다. 하나의 서브 워드라인 드라이버 영역(SWB)은 제2 방향(D2)으로 두 개의 서브 어레이 블록(SCB)을 담당할 수 있다.
서브 워드라인 드라이버 영역(SWB)들과 비트라인 감지 증폭기 영역(BLSAB)들에 인접하여 복수의 컨졍션 영역(CONJ)들이 배치될 수 있다. 상기 컨졍션 영역(CONJ)들 각각에는 전압 생성기가 배치될 수 있다.
또한 제1 감지 증폭부(285a)는 제1 방향의 서브 어레이 블록(SCB)에 대응되며 제1 방향(D1)으로 배치되는 I개의 입출력 감지 증폭기(IOSA)들 및 랜덤 코드 디코더(287)을 포함할 수 있다. I개의 입출력 감지 증폭기(IOSA)들은 각각 대응되는 컬럼과 글로벌 라인들(GIO, GIOB)을 통하여 연결될 수 있다.
랜덤 코드 디코더(287)는 랜덤 코드(RDCD)를 디코딩하여 I 개의 입출력 감지 증폭기(IOSA)들 중 데이터 스크램블을 수행하는 입출력 감지 증폭기들을 지정하는 스크램블 신호(SCRM)를 I 개의 입출력 감지 증폭기(IOSA)들에 제공할 수 있다. 스크램블 신호(SCRM)는 I 개의 입출력 감지 증폭기(IOSA)에 상응하는 비트들을 포함할 수 있고, 상기 비트들의 논리 레벨에 따라서 데이터 스크램블의 수행 여부라 결정될 수 있다.
제1 뱅크 어레이(310)의 부분(390)은 도 8을 참조하여 상세히 설명한다.
도 8은 본 발명의 실시예들에 따른 도 7의 제1 뱅크 어레이의 부분을 보다 상세히 나타내는 예이다.
도 7 및 도 8을 참조하면, 제1 뱅크 어레이(310)의 부분(390)에는 서브 어레이 블록들(SCBa, SCBb), 비트라인 감지 증폭기 영역들(BLSA) 서브 워드라인 드라이버 영역들(SWB) 및 컨졍션(conjunction) 영역들(CONJ)이 배치될 수 있다.
서브 어레이 블록(SCBa)은 행 방향(제1 방향(D1))으로 연장되는 복수의 워드라인들(WL0~WL3) 및 열 방향(제2 방향(D2))으로 연장되는 복수의 비트라인들(BTL0~BTL3)을 포함하고, 워드라인들(WL0~WL3) 및 비트라인들(BTL0~BTL3)이 교차하는 지점에 배치되는 메모리 셀들(MC)을 포함한다. 서브 어레이 블록(SCBb)은 행 방향으로 연장되는 복수의 워드라인들(WL4~WL7) 및 열 방향으로 연장되는 복수의 비트라인들(BTL0~BTL3)을 포함하고, 워드라인들(WL4~WL7) 및 비트라인들(BTL0~BTL3)이 교차하는 지점에 배치되는 메모리 셀들(MC)을 포함한다.
서브 워드라인 드라이버 영역들(SWBa1, SWBa2)은 워드라인들(WL0~WL3)을 각각 구동하기 위한 서브 워드라인 드라이버들(531, 532, 533, 534)을 포함한다. 서브 워드라인 드라이버 영역들(SWBb1, SWBb2)은 워드라인들(WL4~WL7)을 각각 구동하기 위한 서브 워드라인 드라이버들(551, 552, 553, 554)을 포함한다.
비트라인 감지 증폭기 영역(BLSAB)은 서브 어레이 블록(SCBa)의 비트라인(BTL0)과 서브 어레이 블록(SCBb)의 비트라인(BTL1)에 오픈 비트라인 구조로 연결되는 비트라인 감지 증폭기들(560) 및 로컬 감지 증폭기 회로(570)을 포함한다. 비트라인 감지 증폭기(560)는 비트라인들(BTL0, BTL1)에 감지되는 전압 레벨의 차이를 증폭하고, 증폭된 전압 레벨의 차이를 로컬입출력 라인 쌍(LIO1, LIOB1)에 제공할 수 있다.
도 8에 도시된 바와 같이, 비트라인 감지 증폭기 영역(BLSAB)들, 서브 워드라인 드라이버 영역(SWB)들 및 서브 어레이 블록(SCB)에 인접하여 컨졍션 영역(CONJ)들이 배치된다. 컨졍션 영역(CONJ)들에는 전압 생성기들(510, 520, 530, 540)이 배치될 수 있다.
도 9는 본 발명의 실시예들에 따른 도 9에서 로컬 감지 증폭기 회로를 나타낸다.
도 9를 참조하면, 로컬 감지 증폭기 회로(570)는 로컬 감지 증폭기(575)및 로컬 입출력 라인 제어기(580)을 포함할 수 있다.
로컬 감지 증폭기(575)는 로컬 감지 인에이블 신호(PLSAEN)에 응답하여 로컬 입출력 라인쌍(LIO1, LIOB1)의 전압 차이를 증폭하여 글로벌 입출력 라인쌍(GIO1, GIOB1)에 전송한다.
로컬 입출력 라인 제어기(580)는 제1 내지 제4 엔모스 트랜지스터들(781, 782, 783, 784)을 포함하고, 제1 연결 제어 신호(PMUXON1) 및 제2 연결 제어 신호(PMUXON2)에 응답하여 로컬 입출력 라인쌍(LIO1, LIOB1)과 글로벌 입출력 라인쌍(GIO1, GIOB1) 사이의 연결을 제어한다.
예를 들어, 로컬 감지 인에이블 신호(PLSAEN), 제1 연결 제어 신호(PMUXON1) 및 제2 연결 제어 신호(PMUXON2)는 각각 로우 레벨이면, 로컬 감지 증폭기(575)는 비활성화되고, 로컬 입출력 라인 제어기(580)는 로컬 입출력 라인쌍(LIO1, LIOB1)과 글로벌 입출력 라인쌍(GIO1, GIOB1) 사이의 연결을 차단한다.
예를 들어, 로컬 감지 인에이블 신호(PLSAEN), 제1 연결 제어 신호(PMUXON2) 및 제2 연결 제어 신호(PMUXON2)는 각각 하이 레벨이면, 로컬 감지 증폭기(575)는 활성화되고, 로컬 입출력 라인 제어기(580)는 로컬 입출력 라인쌍(LIO1, LIOB1)과 글로벌 입출력 라인쌍(GIO1, GIOB1) 사이의 연결을 제공한다.
도 10은 본 발명의 실시예들에 따른 도 5의 반도체 메모리 장치에서 랜덤 코드 생성기를 나타낸다.
도 10을 참조하면, 랜덤 코드 생성기(400)는 발진기(410), 카운터(420), 래치 회로(430) 및 선택 회로(440)를 포함할 수 있다.
발진기(410)는 전원 안정화 신호(PVCCH)에 응답하여 파워-업 시퀀스에서 동작하여 제1 주기로 토글링하는 클럭 신호(CLK)를 생성한다. 카운터(420)는 클럭 신호(CLK)를 카운팅하여 복수의 카운팅 비트들을 포함하는 카운팅 신호(CNT)를 생성한다.
래치 회로(430)는 안티퓨즈 플래그 신호(ATFG)에 기초하여 상기 카운팅 신호(CNT)를 래치하여 래치된 카운팅 신호(LCNT)를 제공한다.
선택 회로(440)는 선택 신호(SS1)에 응답하여 래치된 카운팅 신호(LCNT) 및 테스트 코드(TCD) 중 하나를 랜덤 코드(RDCD)로 출력한다. 선택 신호(SS1)는 테스트 모드에서만 테스트 코드(TCD)를 선택하는 레벨을 가질 수 있고, 다른 모드에서는 래치된 카운팅 신호(LCNT)를 선택하는 모드를 가질 수 있다.
카운팅 신호(CNT)의 제1 주기는 매우 짧고, 안티퓨즈 플래그 신호(ATFG)는 카운팅 신호(CNT)의 제1 주기보다 매우 큰 시간 영역에서 하이 레벨에서 로우 레벨로 천이하는 신호이다.
따라서 반도체 메모리 장치(200)의 제조 당시의 프로세스, 인가 전압 및 온도에 따라서, 안티퓨즈 플래그 신호(ATFG)가 로우 레벨로 천이할 때 래치되는 카운팅 신호(CNT)에 포함되는 카운팅 비트들의 논리 레벨들이 달라질 수 있다. 따라서, 랜덤 코드(RDCD)에 포함되는 랜덤 비트들을 랜덤성을 가질 수 있고, 이러한 랜덤성은 외부에서는 알 수가 없다.
도 11은 본 발명의 실시예들에 따른 도 10의 랜덤 코드 생성기를 보다 상세히 나타내는 회로도이다.
도 11에서는 도 10의 카운터가 제1 카운팅 비트와 제2 카운팅 비트를 생성하는 경우를 설명한다.
도 11을 참조하면, 랜덤 코드 생성기(400a)는 발진기(410a), 카운터(420a), 래치 회로(430a) 및 선택 회로(440a)를 포함할 수 있다.
발진기(410a)는 전원 안정화 신호(PVCCH)에 응답하여 파워-업 시퀀스에서 동작하여 제1 주기로 토글링하는 클럭 신호(CLK)를 생성한다. 발진기(410a)는 복수의 인버터들(411~41k, k는 3 이상의 자연수)을 포함하는 링-발진기로 구성될 수 있다.
카운터(420)는 클럭 신호(CLK)를 카운팅하여 제1 카운팅 비트(CNTB0)와 제2 카운팅 비트(CNTB1)를 생성한다. 카운터(420)는 제1 플립플롭(421) 및 제2 플립플롭(423)을 포함할 수 있다. 제1 플립플롭(421) 및 제2 플립플롭(423) 각각은 입력 단자(D), 출력 단자(Q) 및 반전 출력 단자(QB)를 구비하는 D-플립플롭일 수 있다.
제1 플립플롭(421)은 클럭 단자로 클럭 신호(CLK)를 수신하고, 입력 단자(D)는 반전 출력 단자(QB)에 연결되어, 클럭 신호(CLK)의 하강 에지에 동기되어 클럭 신호(CLK)를 래치하여 제1 카운팅 비트(CNTB0)를 출력한다. 제2 플립플롭(421)은 클럭 단자로 제1 카운팅 비트(CNTB0)를 수신하고, 입력 단자(D)는 반전 출력 단자(QB)에 연결되어, 제1 카운팅 비트(CNTB0)의 하강 에지에 동기되어 제1 카운팅 비트(CNTB0)를 래치하여 제2 카운팅 비트(CNTB1)를 출력한다.
래치 회로(430a)는 제3 플립플롭(431) 및 제4 플립플롭(433)을 포함할 수 있다. 제3 플립플롭(431) 및 제4 플립플롭(433) 각각도 D-플립플롭으로 구성될 수 있다.
제3 플립플롭(431)은 클럭 단자로 안티퓨즈 플래그 신호(ATFG)를 수신하고, 안티퓨즈 플래그 신호(ATFG)의 하강 천이에 응답하여 제1 카운팅 비트(CNTB0)를 래치하여 래치된 제1 카운팅 비트(LCNT0)를 출력한다. 제4 플립플롭(433)은 클럭 단자로 안티퓨즈 플래그 신호(ATFG)를 수신하고, 안티퓨즈 플래그 신호(ATFG)의 하강 천이에 응답하여 제2 카운팅 비트(CNTB1)를 래치하여 래치된 제2 카운팅 비트(LCNT1)를 출력한다.
선택 회로(440a)는 제1 멀티플렉서(441) 및 제2 멀티플렉서(443)를 포함할 수 있다.
제1 멀티플렉서(441)는 선택 신호(SS1)에 응답하여 래치된 제1 카운팅 비트(LCNT0) 및 제1 테스트 코드 비트(TCD0) 중 하나를 제1 랜덤 비트(RDCD0)로 출력하고, 제2 멀티플렉서(443)는 선택 신호(SS1)에 응답하여 래치된 제2 카운팅 비트(LCNT1) 및 제2 테스트 코드 비트(TCD1) 중 하나를 제2 랜덤 비트(RDCD1)로 출력한다.
제1 테스트 코드 비트(TCD0)와 제2 테스트 코드 비트(TCD1)은 테스트 모드에서 설계자 또는 사용자가 랜덤 코드 생성기(400a)의 정상 동작 여부를 테스트하기 위하여 인가하는 코드이다.
도 12는 본 발명의 실시예들에 따른 도 11의 랜덤 코드 생성기의 동작을 나타내는 타이밍도이다.
도 5, 도 11 및 도 12를 참조하면, 반도체 메모리 장치(200)의 파워-업 시퀀스에서 외부 전압(VDD)이 전압 생성기(490)에 인가되고, 전압 생성기(490)는 외부 전압(VDD)을 기초로 동작 전압(VDD1, VDD2)를 생성하고, 동작 전압(VDD1)의 레벨이 기준 전압 레벨에 도달하면 t1 시점에서 전원 안정화 신호(PVCCH)를 하이 레벨로 천이시킨다.
전원 안정화 신호(PVCCH)가 하이 레벨로 천이하는 것에 응답하여 발진기(410a)는 발진을 시작하여 제1 주기로 토글링하는 카운팅 신호(CNT)를 출력한다. t2 시점에서 안티퓨즈 회로들에 관련 정보들에 전달되기 시작하여 안티퓨즈 플래그 신호(ATFG)가 하이 레벨이 되고, t3 시점에서 안티퓨즈 회로들에 관련 정보들에 전달이 완료되어 안티퓨즈 플래그 신호(ATFG)가 로우 레벨로 천이한다. 안티퓨즈 플래그 신호(ATFG)가 로우 레벨로 천이하는 것에 응답하여 래치 회로(430)는 카운팅 신호(CNT)를 래치하여 래치된 카운팅 신호(LCNT)로 제공한다. 따라서, t3 시점에서의 제1 카운팅 비트(CNTB0)와 제2 카운팅 비트(CNTB1)가 각각 제1 랜덤 비트(RDCD0)와 제2 랜덤 비트(RDCD1)로 제공될 수 있다.
도 13은 제1 랜덤 비트와 제2 랜덤 비트에 기초하여 도 7의 입출력 감지 증폭기들 중 데이터 스크램블을 수행하는 감지 증폭기들의 수를 나타내는 표이다.
도 13에서 HALF DQ는 도 7의 입출력 감지 증폭기(IOSA)들 중 데이터 입출력 동작을 수행하는 제1 단위의 입출력 감지 증폭기(IOSA)들 중 데이터 스크램블을 수행하는 제2 단위의 감지 증폭기들(IOSA)의 수를 나타낸다. 또한 도 13에서는 제1 단위의 입출력 감지 증폭기(IOSA)들의 수가 8임을 가정한다.
도 13을 참조하면, 도 7의 감지 증폭부(285a)가 데이터 스크램블을 수행하지 않는 경우에는 제1 랜덤 비트(RDCD0)와 제2 랜덤 비트(RDCD1)의 값은 정해지지 않는다.
도 7의 감지 증폭부(285a)가 데이터 스크램블을 수행하고, 제1 랜덤 비트(RDCD0)와 제2 랜덤 비트(RDCD1)가 모두 로우 레벨(L)인 경우에는 8 개의 제1 단위의 입출력 감지 증폭기(IOSA)들 중 2 개의 입출력 감지 증폭기들(IOSA)이 데이터 스크램블을 수행할 수 있다. 제1 랜덤 비트(RDCD0)와 제2 랜덤 비트(RDCD1)가 각각 로우 레벨(L)이고 하이 레벨(H) 경우에는 8 개의 제1 단위의 입출력 감지 증폭기(IOSA)들 중 4 개의 입출력 감지 증폭기들(IOSA)이 데이터 스크램블을 수행할 수 있다.
제1 랜덤 비트(RDCD0)와 제2 랜덤 비트(RDCD1)가 각각 하이 레벨(H)이고 로우 레벨(L) 경우에는 8 개의 제1 단위의 입출력 감지 증폭기(IOSA)들 중 6 개의 입출력 감지 증폭기들(IOSA)이 데이터 스크램블을 수행할 수 있다. 제1 랜덤 비트(RDCD0)와 제2 랜덤 비트(RDCD1)가 모두 하이 레벨(H)이고 로우 레벨(L) 경우에는 8 개의 제1 단위의 입출력 감지 증폭기(IOSA)들 중 8 개의 입출력 감지 증폭기들(IOSA)이 데이터 스크램블을 수행할 수 있다.
따라서, 제1 랜덤 비트(RDCD0)와 제2 랜덤 비트(RDCD1)의 논리 레벨에 따라서 데이터 스크램블을 수행하는 제2 단위의 입출력 감지 증폭기(IOSA)의 수가 결정되고, 상기 제2 단위의 입출력 감지 증폭기(IOSA)는 타겟 페이지에 저장되는 데이터의 비트들을 스크램블하여 코어 노이즈를 감소시킬 수 있다.
도 14는 본 발명의 실시예들에 따른 도 7의 반도체 메모리 장치의 일부를 나타낸다.
도 14에서는 도 7의 제1 뱅크 어레이(310)의 일부와 제1 감지 증폭부(285a)의 일부를 나타낸다.
도 14를 참조하면, 제1 뱅크 어레이(310)는 서브 어레이 블록들(ODD_BLK1, EV_BLK, ODD_BLK2) 및 서브 어레이 블록들(ODD_BLK1, EV_BLK, ODD_BLK2) 사이에 배치되는 비트라인 감지 증폭기 영역들(603, 605)을 포함하고, 제1 감지 증폭부(285a)는 비트라인 감지 증폭기 영역들(603, 605)에 대응되는 입출력 감지 증폭기들(650, 640), 블록 신호 생성기(610) 및 제어 신호 생성기들(620, 630)을 포함할 수 있다.
서브 어레이 블록들(ODD_BLK1, EV_BLK, ODD_BLK2) 중 서브 어레이 블록들(ODD_BLK1, ODD_BLK2)은 컬럼 어드레스의 일부 비트들에 의하여 구분되는 홀수 서브 어레이 블록이고, 서브 어레이 블록(EV_BLK)은 컬럼 어드레스의 일부 비트들에 의하여 구분되는 짝수 서브 어레이 블록이다.
짝수 서브 어레이 블록(EV_BLK)은 워드라인(WLj)과 비트라인들(BTL0~BTL7)에 연결되는 메모리 셀들(MC)을 포함한다. 비트라인 감지 증폭기 영역(603)은 서브 어레이 블록(EV_BLK)의 짝수 비트라인들(BTL0, BTL2, BTL4, BTL6)과 홀수 서브 어레이 블록(ODD_BLK1) 홀수 비트라인들(미도시)에 오픈 비트라인 구조로 연결되는 복수의 비트라인 감지 증폭기(BLSA)들을 포함한다. 비트라인 감지 증폭기 영역(603)은 서브 어레이 블록(EV_BLK)의 홀수 비트라인들(BTL1, BTL3, BTL5, BTL7)과 홀수 서브 어레이 블록(ODD_BLK2) 짝수 비트라인들(미도시)에 오픈 비트라인 구조로 연결되는 복수의 비트라인 감지 증폭기(BLSA)들을 포함한다.
비트라인 감지 증폭기 영역(603)의 비트라인 감지 증폭기(BLSA)들은 로컬 라인들(LIO, LIOB)을 통하여 글로벌 라인들(GIO22, GIO22B)에 연결되고, 글로벌 라인들(GIO22, GIO22B)은 입출력 감지 증폭기(650)에 연결된다. 비트라인 감지 증폭기 영역(605)의 비트라인 감지 증폭기(BLSA)들은 로컬 라인들(LIO, LIOB)을 통하여 글로벌 라인들(GIO11, GIO11B)에 연결되고, 글로벌 라인들(GIO11, GIO11B)은 입출력 감지 증폭기(640)에 연결된다.
입출력 감지 증폭기들(640, 650)은 글로벌 패스 신호(GIOPSB1, GIOPSB2)에 응답하여 입력되는 데이터의 데이터 비트들을 선택적으로 스크램블하여 서브 어레이 블록들(ODD_BLK1, EV_BLK, ODD_BLK2)에 저장할 수 있다.
블록 신호 생성기(610)는 홀수 블록 신호(ODBLKL)에 기초하여 제1 및 제2 홀수 블록 지시 신호들(ODBLKB, ODBLKD)을 생성한다. 제1 제어 신호 생성기(620)는 감지 증폭기 활성화 신호(IOSAEN), 제1 홀수 블록 지시 신호(ODBLKB) 및 신호(PWRBD)에 응답하여 제1 글로벌 패스 신호(GIOPSB1)를 생성한다. 제2 제어 신호 생성기(630)는 감지 증폭기 활성화 신호(IOSAEN), 제2 홀수 블록 지시 신호(ODBLKD) 및 신호(PWRBD)에 응답하여 제2 글로벌 패스 신호(GIOPSB2)를 생성한다.
대상 서브 어레이 블록이 짝수 블록이면, 홀수 블록 신호(ODBLKL)와 제2 홀수 블록 지시 신호(ODBLKD)는 로우 레벨이고, 제1 홀수 블록 지시 신호(ODBLKB)는 하이 레벨이고, 제1 글로벌 패스 신호(GIOPSB1)는 하이 레벨이고, 제2 글로벌 패스 신호(GIOPSB2)는 로우 레벨이다.
도 14에서 짝수 비트라인들(BTL0, BTL2, BTL4, BTL6)에 연결되는 메모리 셀(MC)에는 하이 레벨('1')의 데이터가 저장되고, 홀수 비트라인들(BTL1, BTL3, BTL5, BTL7)에 연결되는 메모리 셀(MC)에는 로우 레벨('0')의 데이터가 저장된다.
도 15는 도 14의 반도체 메모리 장치에서 입출력 감지 증폭기들의 동작을 나타낸다.
도 15를 참조하면, 입출력 감지 증폭기(640)는 제1 글로벌 패스 신호(GIOPSB1) 및 제2 글로벌 패스 신호(GIOPSB2)에 응답하여 짝수 서브 어레이 블록(EV_BLK)의 홀수 비트라인들(BTL1, BTL3, BTL5, BTL7)에 연결되는 메모리 셀(MC)에 저장될 데이터의 비트들을 반전한다. 입출력 감지 증폭기(630)는 제1 글로벌 패스 신호(GIOPSB1) 및 제2 글로벌 패스 신호(GIOPSB2)에 응답하여 짝수 서브 어레이 블록(EV_BLK)의 짝수 비트라인들(BTL0, BTL2, BTL4, BTL6)에 연결되는 메모리 셀(MC)에 저장될 데이터의 비트들을 비반전한다.
도 16은 본 발명의 실시예들에 따른 도 14에서 블록 신호 생성기를 나타낸다.
도 16을 참조하면, 블록 신호 생성기(610)는 인버터들(611, 613, 615)를 포함할 수 있다. 인버터(611)는 홀수 블록 신호(ODBLKL)를 반전하여 제1 홀수 블록 지시 신호(ODBLKB)를 출력한다. 인버터(613)는 제1 홀수 블록 지시 신호(ODBLKB)를 반전하고, 인버터(615)는 인버터(613)의 출력을 반전시켜 제2 홀수 블록 지시 신호(ODBLKD)를 출력한다.
도 17은 본 발명의 실시예들에 따른 도 14에서 제1 제어 신호 생성기를 나타낸다.
도 17을 참조하면, 제1 제어 신호 생성기(620)는 노어 게이트(621), 낸드 게이트(622), 인버터들(623, 624)를 포함한다.
노어 게이트(621)는 감지 증폭기 활성화 신호(IOSAEN) 및 제2 홀수 블록 지시 신호(ODBLKD)에 노어 연산을 수행한다. 낸드 게이트(622)는 노어 게이트(621)의 출력 및 신호(PWRBD)에 대하여 낸드 연산을 수행한다. 인버터(623)는 낸드 게이트(622)의 출력을 반전시키고, 인버터(624)는 인버터(623)의 출력을 반전시켜 제1 글로벌 패스 신호(GIOPSB1)를 출력한다.
도 18은 본 발명의 실시예들에 따른 도 18에서 제1 제어 신호 생성기를 나타낸다.
도 18을 참조하면, 제2 제어 신호 생성기(630)는 노어 게이트(631), 낸드 게이트(632), 인버터들(633, 634)를 포함한다.
노어 게이트(631)는 감지 증폭기 활성화 신호(IOSAEN) 및 제1 홀수 블록 지시 신호(ODBLKB)에 노어 연산을 수행한다. 낸드 게이트(632)는 노어 게이트(631)의 출력 및 신호(PWRBD)에 대하여 낸드 연산을 수행한다. 인버터(633)는 낸드 게이트(632)의 출력을 반전시키고, 인버터(634)는 인버터(633)의 출력을 반전시켜 제2 글로벌 패스 신호(GIOPSB2)를 출력한다.
도 19는 도 14에서 제1 입출력 감지 증폭기의 구성을 나타낸다.
도 19를 참조하면, 제1 입출력 감지 증폭기(640)는 제1 선택적 반전기(641) 및 제2 선택적 반전기(645)를 포함할 수 있다.
제1 선택적 반전기(641)는 글로벌 라인들(GIO11, GIO11B)에 각각 연결되는 소스 및 제2 글로벌 패스 신호(GIOPSB2)를 수신하는 게이트 및 제1 노드(N11) 및 제2 노드(N12)에 각각 연결되는 드레인을 구비하는 피모스 트랜지스터들(642, 643)을 포함할 수 있다.
제2 선택적 반전기(645)는 글로벌 라인들(GIO11B, GIO11)에 각각 연결되는 소스 및 제1 글로벌 패스 신호(GIOPSB1)를 수신하는 게이트 및 제1 노드(N11) 및 제2 노드(N12)에 각각 연결되는 드레인을 구비하는 피모스 트랜지스터(646, 647)을 포함할 수 있다.
제2 글로벌 패스 신호(GIOPSB2)의 논리 레벨에 따라 피모스 트랜지스터들(642, 643)이 턴-온/오프되고 제1 글로벌 패스 신호(GIOPSB1) 의 논리 레벨에 따라 피모스 트랜지스터들(646, 647)이 턴-온/오프되어, 글로벌 라인들(GIO11B, GIO11)로 제공되는 데이터 비트들이 반전/비반전되어 제1 노드(N11) 및 제2 노드(N12)로 제공된다.
도 19에서는 제1 글로벌 패스 신호(GIOPSB1)가 로우 레벨이고, 제2 글로벌 패스 신호(GIOPSB2)가 하이 레벨이 경우를 가정하였다. 즉, 제1 글로벌 패스 신호(GIOPSB1)에 응답하여 피모스 트랜지스터들(646, 647)이 턴-온되어 글로벌 라인(GIO11B)의 데이터 비트들 '0000'과 글로벌 라인(GIO11)의 데이터 비트들 '1111'이 각각 제1 노드(N11) 및 제2 노드(N12)로 제공된다.
도 19에서 제1 글로벌 패스 신호(GIOPSB1)가 하이 레벨이고, 제2 글로벌 패스 신호(GIOPSB2)가 로우 레벨이 경우, 제2 글로벌 패스 신호(GIOPSB2)에 응답하여 피모스 트랜지스터들(642, 643)이 턴-온되어, 글로벌 라인(GIO11)의 데이터 비트들 '1111'과 글로벌 라인(GIO11B)의 데이터 비트들 '0000'이 각각 제1 노드(N11) 및 제2 노드(N12)로 제공될 수 있다.
도 20은 도 14에서 제2 입출력 감지 증폭기의 구성을 나타낸다.
도 20을 참조하면, 제2 입출력 감지 증폭기(650)는 제1 선택적 반전기(651) 및 제2 선택적 반전기(655)를 포함할 수 있다.
제1 선택적 반전기(651)는 글로벌 라인들(GIO22, GIO22B)에 각각 연결되는 소스 및 제2 글로벌 패스 신호(GIOPSB2)를 수신하는 게이트 및 제1 노드(N21) 및 제2 노드(N22)에 각각 연결되는 드레인을 구비하는 피모스 트랜지스터들(652, 653)을 포함할 수 있다.
제2 선택적 반전기(655)는 글로벌 라인들(GIO22B, GIO22)에 각각 연결되는 소스 및 제1 글로벌 패스 신호(GIOPSB1)를 수신하는 게이트 및 제1 노드(N21) 및 제2 노드(N22)에 각각 연결되는 드레인을 구비하는 피모스 트랜지스터(656, 657)을 포함할 수 있다.
제2 글로벌 패스 신호(GIOPSB2)의 논리 레벨에 따라 피모스 트랜지스터들(652, 653)이 턴-온/오프되고 제1 글로벌 패스 신호(GIOPSB1) 의 논리 레벨에 따라 피모스 트랜지스터들(656, 657)이 턴-온/오프되어, 글로벌 라인들(GIO22B, GIO22)로 제공되는 데이터 비트들이 반전/비반전되어 제1 노드(N21) 및 제2 노드(N22)로 제공된다.
도 20에서는 제1 글로벌 패스 신호(GIOPSB1)가 로우 레벨이고, 제2 글로벌 패스 신호(GIOPSB2)가 하이 레벨이 경우를 가정하였다. 즉, 제1 글로벌 패스 신호(GIOPSB1)에 응답하여 피모스 트랜지스터들(656, 657)이 턴-온되어 글로벌 라인(GIO22B)의 데이터 비트들 '0000'과 글로벌 라인(GIO22)의 데이터 비트들 '1111'이 각각 제1 노드(N21) 및 제2 노드(N22)로 제공된다.
도 20에서 제1 글로벌 패스 신호(GIOPSB1)가 하이 레벨이고, 제2 글로벌 패스 신호(GIOPSB2)가 로우 레벨이 경우, 제2 글로벌 패스 신호(GIOPSB2)에 응답하여 피모스 트랜지스터들(652, 653)이 턴-온되어, 글로벌 라인(GIO22)의 데이터 비트들 '1111'과 글로벌 라인(GIO22B)의 데이터 비트들 '0000'이 각각 제1 노드(N21) 및 제2 노드(N22)로 제공될 수 있다.
도 19 및 도 20을 참조한 설명에서 제1 입출력 감지 증폭기(640)와 제2 입출력 감지 증폭기(650)가 피모스 트랜지스터들로 구현된다고 설명하였다. 하지만 실시예에 있어서, 제1 입출력 감지 증폭기(640)는 글로벌 라인들(GIO11B, GIO11) 각각에 연결되는 복수의 인버터들로 구성되어 제1 글로벌 패스 신호(GIOPSB1) 및 제2 글로벌 패스 신호(GIOPSB2)에 응답하여 글로벌 라인들(GIO11B, GIO11) 각각을 통하여 제공되는 데이터 비트들을 선택적으로 반전시킬 수 있다.
또한, 제2 입출력 감지 증폭기(650)는 글로벌 라인들(GIO22B, GIO22) 각각에 연결되는 복수의 인버터들로 구성되어 제1 글로벌 패스 신호(GIOPSB1) 및 제2 글로벌 패스 신호(GIOPSB2)에 응답하여 글로벌 라인들(GIO22B, GIO22) 각각을 통하여 제공되는 데이터 비트들을 선택적으로 반전시킬 수 있다.
도 21은 기입 동작에서 도 5의 반도체 메모리 장치의 일부를 나타낸다.
도 21에서는 제어 로직 회로(210), 제1 뱅크 어레이(310), 입출력 게이팅 회로(290) 및 에러 정정 회로(330)가 도시되어 있다.
도 21을 참조하면, 제1 뱅크 어레이(310)는 노멀 셀 어레이(NCA) 및 리던던시 셀 어레이(RCA)를 포함할 수 있다.
노멀 셀 어레이(NCA)는 복수의 제1 메모리 블록들(MB0~MB15, 311, 312, 313)을 포함할 수 있고, 리던던시 셀 어레이(RCA)는 적어도 하나의 제2 메모리 블록(314)을 포함할 수 있다. 제2 메모리 블록(314)은 제1 메모리 블록들(311, 312, 313)에서 발생하는 불량 셀을 구제하기 위하여 ECC 용, 데이터 라인 리페어 용(data line repair) 및 블록 리페어용(block repair) 것으로 EDB 블록이라 칭할 수 도 있다. 제1 메모리 블록들 각각 및 제2 메모리 블록(314)은 도 7의 서브 어레이 블록(SCB)에 해당할 수 있다.
입출력 게이팅 회로(290)는 제1 메모리 블록들(311, 312, 313) 및 제2 메모리 블록(294)과 각각 연결되는 복수의 스위칭 회로들(291a~291d)을 포함할 수 있다.
에러 정정 회로(330)는 스위칭 회로들(291a~291d)과 상응하는 제1 데이터 라인들(GIO) 및 제2 데이터 라인들(EDBIO) 각각을 통하여 연결될 수 있다. 제어 로직 회로(210)는 어드레스(ADDR) 및 커맨드(CMD)를 디코딩하여 스위칭 회로들(291a~291d)을 제어하는 제1 제어 신호(CTL1)를 입출력 게이팅 회로(290a)에 제공하고, 제2 제어 신호(CTL2)를 에러 정정 회로(330)에 제공할 수 있다.
커맨드(CMD)가 기입 커맨드인 경우, 제어 로직 회로(210)는 제2 제어 신호(CTL2)를 에러 정정 회로(330)에 인가하고, 에러 정정 회로(330)는 제2 제어 신호(CTL2)에 응답하여 메인 데이터(MD)에 대하여 ECC 인코딩을 수행하여 패리티 데이터를 생성하고, 메인 데이터(MD)와 패리티 데이터를 포함하는 코드워드(CW)를 입출력 게이팅 회로(290)에 제공할 수 있다. 제어 로직 회로(210)는 제1 제어 신호(CTL1)를 입출력 게이팅 회로(290)에 인가하여 제1 뱅크 어레이(310)의 타겟 페이지의 하나의 서브 페이지에 코드워드(CW)가 저장되도록 할 수 있다.
도 22는 독출 동작에서 도 5의 반도체 메모리 장치의 일부를 나타낸다.
도 22를 참조하면, 커맨드(CMD)가 독출 동작을 지시하는 독출 커맨드인 경우, 제어 로직 회로(210)는 제1 제어 신호(CTL1)를 입출력 게이팅 회로(290)에 인가하여 제1 뱅크 어레이(310)의 타겟 페이지의 서브 페이지에 저장된 코드워드(RCW)가 에러 정정 회로(330)에 제공되도록 할 수 있다.
에러 정정 회로(330)는 코드워드(RCW)에 ECC 디코딩을 수행하여 코드워드(RCW)에 포함되는 단일 비트 에러를 정정하고 정정된 메인 데이터(C_MD)를 출력할 수 있다.
도 23은 본 발명의 실시예들에 따른 도 5의 반도체 메모리 장치에서 에러 정정 회로의 구성을 나타낸다.
도 23을 참조하면, 에러 정정 회로(330)는 제1 ECC(345)를 저장하는 메모리(340), ECC 인코더(350) 및 ECC 디코더(360)를 포함할 수 있다.
제1 ECC(345)는 생성 매트릭스로 표현되고, 메인 데이터에 포함되는 데이터 비트들 및 패리티 데이터에 상응하는 복수의 컬럼 벡터들을 포함할 수 있다.
ECC 인코더(350)는 메모리(340)에 연결되고, 기입 동작에서 제1 ECC(345)를 이용하여 메인 데이터(MD)에 대하여 ECC 인코딩을 수행하여 패리티 데이터(PRT)를 생성할 수 있다. ECC 인코더(350)는 메인 데이터(MD)와 패리티 데이터(PRT)를 포함하는 코드워드(CW)를 입출력 게이팅 회로(290)에 제공할 수 있다.
ECC 디코더(360)는 메모리(340)에 연결되고, 독출 동작에서, 타겟 페이지로부터 메인 데이터(MD) 및 패리티 데이터(PRT)를 포함하는 코드워드(CW)를 수신하고, 제1 ECC(345)를 이용하여 패리티 데이터(PRT)에 기초하여 메인 데이터(MD)에 대하여 ECC 디코딩을 수행하여 메인 데이터(MD)의 에러를 정정/검출하여 정정된 메인 데이터(C_MD)를 출력할 수 있다.
도 23에서 메모리(340)의 제1 ECC(345)가 ECC 인코더(350) 및 ECC 디코더(360)에 연결된다고 설명하였지만, 제1 ECC(345)는 ECC 인코더(350) 및 ECC 디코더(360) 내부에 배타적 오어 게이트들로 구현될 수 있다.
도 24는 본 발명의 실시예들에 따른 반도체 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 5 내지 도 24를 참조하면, 워드라인들과 비트라인들에 연결되는 복수의 휘발성 메모리 셀들을 포함하고, 제1 방향과 상기 제1 방향에 교차하는 복수의 서브 어레이 블록들을 포함하는 메모리 셀 어레이(300)를 구비하는 반도체 메모리 장치(200)의 동작 방법이 제공된다.
상기 방법에 의하면, 상기 반도체 메모리 장치(200)에 포함되는 랜덤 코드 생성기(400)에서 반도체 메모리 장치(200)의 파워-업 시퀀스 동안에 제1 주기로 토글링하는 클럭 신호(CLK)를 카운팅하여 카운팅 신호(CNT)를 생성한다(S110).
랜덤 코드 생성기(400)에서 상기 파워-업 시퀀스의 종료 시점에 상기 클럭 신호(CLK)와는 다른 도메인에 속하는 신호에 기초하여 상기 카운팅 신호를 래치하여 랜덤 코드(RDCD)를 생성한다(S130).
랜덤 코드(RDCD)에 기초하여 상기 서브 어레이 블록들 중 제1 방향으로 배치된 제1 단위의 서브 어레이 블록들 중 제2 단위의 서브 어레이 블록에/로부터 입출력되는 데이터의 데이터 비트들을 스크램블한다(S150).
따라서, 본 발명의 실시예들에 따른 반도체 메모리 장치에서는 제1 도메인에 속하는 제1 신호를 카운팅하여 카운팅 신호를 생성하고, 상기 제1 도메인과는 다른 제2 도메인에 속하는 신호에 기초하여 상기 카운팅 신호를 캡쳐하여 랜덤 코드를 생성한다. 따라서 랜덤 코드의 랜덤성이 확보될 수 있다. 또한 상기 랜덤 코드에 기초하여 제1 단위의 데이터 비트들을 입출력하는데 관계되는 제1 단위의 입출력 감지 증폭기들 중 데이터 스크램블을 수행할 제2 단위의 입출력 감지 증폭기들을 결정한다. 상기 제2 단위의 입출력 감지 증폭기들은 코어에 저장될 데이터의 비트들에 대하여 스크램블을 수행하여 스크램블된 데이터를 상기 코어에 저장한다. 따라서, 제1 레벨의 데이터가 제2 레벨의 데이터보다 많이 상기 코어에 저장될 때 발생할 수 있는 코어 노이즈를 감소시킬 수 있다.
도 25는 본 발명의 실시예들에 따른 반도체 메모리 장치를 보여주는 예시적 블록도이다.
도 25를 참조하면, 반도체 메모리 장치(700)는, 스택드 칩 구조에서 소프트 데이터 페일의 분석 및 구제 기능을 제공하기 위해 버퍼 다이(710) 및 그룹 다이(720)를 포함할 수 있다.
상기 제2 그룹 다이(720)는 상기 버퍼 다이(710) 의 상부에 적층되고 복수의 쓰루 실리콘 비아(이하 TSV) 라인들을 통해 데이터를 통신하는 복수의 메모리 다이들(720-1,720-2,...,720-u)을 포함할 수 있다.
상기 복수의 메모리 다이들(720-1,720-2,...,720-u) 각각은 셀 코어(722), 랜덤 코드 생성기(725) 및 에러 정정 회로(724)를 포함할 수 있고, 상기 셀 코어(722)는 제1 방향과 제2 방향을 따라 배치되는 서브 어레이 블록들을 구비하는 메모리 셀 어레이를 및 상기 서브 어레이 블록들에 대응되는 입출력 감지 증폭기들을 포함할 수 있다.
에러 정정 회로(724)는 ECC 회로라 호칭될 수 있다.
따라서 반도체 메모리 장치(700)에서는 랜덤 코드 생성기(725)가 제1 도메인에 속하는 제1 신호를 카운팅하여 카운팅 신호를 생성하고, 상기 제1 도메인과는 다른 제2 도메인에 속하는 신호에 기초하여 상기 카운팅 신호를 캡쳐하여 랜덤 코드를 생성한다. 따라서 랜덤 코드의 랜덤성이 확보될 수 있다. 또한 상기 랜덤 코드에 기초하여 제1 단위의 데이터 비트들을 입출력하는데 관계되는 제1 단위의 입출력 감지 증폭기들 중 데이터 스크램블을 수행할 제2 단위의 입출력 감지 증폭기들을 결정한다. 상기 제2 단위의 입출력 감지 증폭기들은 셀 코어(722)에 저장될 데이터의 비트들에 대하여 스크램블을 수행하여 스크램블된 데이터를 셀 코어(722)에 저장한다. 따라서, 제1 레벨의 데이터가 제2 레벨의 데이터보다 많이 셀 코어(722)에 저장될 때 발생할 수 있는 코어 노이즈를 감소시킬 수 있다.
버퍼 다이(710)는 상기 복수의 TSV 라인들을 통해 수신되는 전송 데이터에 전송 에러가 발생된 경우에 전송 패리티 비트들을 이용하여 전송 에러를 정정함에 의해 에러 정정된 데이터를 생성하는 비아 에러 정정 회로(712)를 포함할 수 있다.
반도체 메모리 장치(700)는 상기 TSV 라인들을 통해 상기 데이터 및 제어신호들을 통신하는 스택 칩 타입 메모리 장치 혹은 스택드 메모리 장치일 수 있다. 상기 TSV 라인들은 실리콘 관통 전극들로도 칭해질 수 있다.
전송 데이터에 발생된 전송 에러는 상기 TSV 라인들에서 발생되는 노이즈에 기인하여 생성될 수 있다. 상기 TSV 라인들에서 발생되는 노이즈에 기인하여 생성되는 데이터 페일은 메모리 다이 자체에 기인하여 발생되는 데이터 페일과는 구별되는 것이므로 소프트 데이터 페일일 수 있다. 이러한 소프트 데이터 페일은 전송로 전송 페일에 의해 발생된 것이므로 ECC 동작 구현에 의해 검출 및 구제될 수 있다.
하나의 메모리 다이(720-u)에 형성되는 데이터 TSV 라인 그룹(732)은 TSV 라인들(L1~Lu)로 구성될 수 있고, 패리티 TSV 라인 그룹(734)은 TSV 라인들(L10~Lv)로 구성될 수 있다
데이터 TSV 라인 그룹(732)의 TSV 라인들(L1~Lu)과 패리티 TSV 라인 그룹(734)의 TSV 라인들(L10~Lv)은 복수의 메모리 다이들(720-1~720-u)의 사이에 대응적으로 형성된 마이크로 범프(MCB)들에 연결될 수 있다.
복수의 메모리 다이들(720-1~720-u)들 각각은 하나의 액세스 트랜지스터와 하나의 스토리지 커패시터로 이루어진 DRAM 셀들을 가질 수 있다.
반도체 메모리 장치(700)는 데이터 버스(B10)를 통해 메모리 컨트롤러와 통신하기 위해 3D 칩 구조 또는 2.5D 칩 구조를 가질 수 있다. 상기 버퍼 다이(710)는 데이터 버스(B10)를 통해 메모리 컨트롤러 연결될 수 있다.
비아 에러 정정 회로(712)는 데이터 TSV 라인 그룹(732)을 통해 수신되는 전송 데이터에 전송 에러가 발생되었는 지의 여부를 패리티 TSV 라인 그룹(734)을 통해 수신되는 전송 패리티 비트들을 이용하여 체크한다.
전송 에러가 발생되는 경우에 비아 에러 정정 회로(712)는 전송 패리티 비트들을 이용하여 전송 데이터에 대한 전송 에러를 정정한다. 전송 에러의 비트 수가 정정 불가한 경우에 에러 정정 회로(712)는 데이터 에러 발생을 알리는 정보를 출력할 수 있다.
도 26은 본 발명의 실시예들에 따른 적층형 메모리 장치를 포함하는 반도체 패키지의 예를 나타내는 구조도이다.
도 26을 참조하면, 반도체 패키지(900)는 하나 이상의 적층형 메모리 장치(910) 및 그래픽 프로세서(GPU, 920)를 포함할 수 있고, 그래픽 프로세서(920)는 메모리 컨트롤러(925)를 포함할 수 있다.
상기 적층형 메모리 장치(910) 및 그래픽 프로세서(920)는 인터포저(Interposer, 930) 상에 장착되고, 적층형 메모리 장치(910) 및 그래픽 프로세서(920)가 장착된 인터포저(930)는 패키지 기판(940) 상에 장착될 수 있다. 메모리 컨트롤러(925) 도 1의 메모리 컨트롤러(100)와 실질적으로 동일한 기능을 수행할 수 있다.
적층형 메모리 장치(910)는 다양한 형태로 구현이 가능하며, 일 실시예에 따라 적층형 메모리 장치(910)는 다수 개의 레이어들이 적층된 HBM(High Bandwidth Memory) 형태의 메모리 장치일 수 있다. 이에 따라, 적층형 메모리 장치(910)는 버퍼 다이 및 복수의 메모리 다이들을 포함하고 복수의 메모리 다이들은 각각 메모리 셀 어레이, 입출력 감지 증폭기들, 랜덤 코드 생성기를 포함할 수 있다.
인터포저(930) 상에는 다수 개의 적층형 메모리 장치(910)들이 장착될 수 있으며, 그래픽 프로세서(920)는 다수개의 적층형 메모리 장치(910)들과 통신할 수 있다. 일 예로서, 적층형 메모리 장치(910)들 각각과, 그래픽 프로세서(920)는 물리 영역을 포함할 수 있으며, 물리(PHY) 영역을 통해 적층형 메모리 장치(910)들과 그래픽 프로세서(920) 사이에서 통신이 수행될 수 있다.
상술한 바와 같이, 본 발명의 실시예들에 따른 랜덤 코드 생성기 및 이를 포함하는 반도체 메모리 장치에서는 랜덤 코드 생성기가 제1 도메인에 속하는 제1 신호를 카운팅하여 카운팅 신호를 생성하고, 상기 제1 도메인과는 다른 제2 도메인에 속하는 신호에 기초하여 상기 카운팅 신호를 캡쳐하여 랜덤 코드를 생성한다. 따라서 랜덤 코드의 랜덤성이 확보될 수 있다. 또한 상기 랜덤 코드에 기초하여 제1 단위의 데이터 비트들을 입출력하는데 관계되는 제1 단위의 입출력 감지 증폭기들 중 데이터 스크램블을 수행할 제2 단위의 입출력 감지 증폭기들을 결정한다. 상기 제2 단위의 입출력 감지 증폭기들은 코어에 저장될 데이터의 비트들에 대하여 스크램블을 수행하여 스크램블된 데이터를 코어에 저장한다. 따라서, 제1 레벨의 데이터가 제2 레벨의 데이터보다 많이 코어에 저장될 때 발생할 수 있는 코어 노이즈를 감소시킬 수 있다.
본 발명은 오픈 비트라인 구조를 채용하는 반도체 메모리 장치 및 메모리 시스템에 적용될 수 있다.
상기에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야에서 통상의 지식을 가진 자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (10)

  1. 반도체 메모리 장치로서,
    워드라인들과 비트라인들에 연결되는 복수의 휘발성 메모리 셀들을 포함하고, 제1 방향 및 상기 제1 방향과 교차하는 제2 방향을 따라 배치되는 복수의 서브 어레이 블록들을 포함하는 메모리 셀 어레이;
    상기 메모리 셀 어레이에 대하여 상기 제2 방향으로 배치되며 상기 제1 방향의 서브 어레이 블록들에 대응되는 복수의 입출력 감지 증폭기들을 포함하는 감지 증폭부; 및
    상기 반도체 메모리 장치의 파워-업 시퀀스 동안에 외부로부터 입력되는 전압이 기준 전압 레벨에 도달하였음을 나타내는 전원 안정화 신호 및 상기 반도체 메모리 장치의 안티 퓨즈 회로에 관련 정보들이 전달되었음을 나타내는 안티퓨즈 플래그 신호에 기초하여 랜덤하게 결정되는 랜덤 코드를 생성하는 랜덤 코드 생성기를 포함하고,
    상기 서브 어레이 블록들 중 액세스 어드레스에 의하여 액세스되는 제1 단위의 서브 어레이 블록들과 대응되며, 상기 입출력 감지 증폭기들 중 메인 데이터에 대한 입출력 동작을 수행하는 제1 단위의 입출력 감지 증폭기들 중 상기 랜덤 코드에 의하여 결정되는 제2 단위의 입출력 감지 증폭기들은 상기 메인 데이터의 데이터 비트들을 스크램블하여 상기 입출력 동작을 수행하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 랜덤 코드 생성기는
    상기 전원 안정화 신호에 응답하여 상기 파워-업 시퀀스의 초기 구간에서 제1 주파수로 토글링하는 클럭 신호를 생성하는 발진기;
    상기 클럭 신호를 카운팅하여 카운팅 신호를 생성하는 카운터;
    상기 안티퓨즈 플래그 신호에 기초하여 상기 카운팅 신호를 래치하여 래치된 카운팅 신호를 제공하는 래치 회로; 및
    선택 신호에 응답하여 상기 래치된 카운팅 신호 및 테스트 코드 중 하나를 상기 랜덤 코드로 출력하는 선택 회로를 포함하고,
    상기 발진기는 제1 도메인에 속하고 상기 안티퓨즈 플래그 신호를 전송하는 회로는 상기 제1 도메인과는 다른 제2 도메인에 속하고,
    상기 발진기와 상기 안티퓨즈 플래그 신호를 생성하는 회로의 제조 프로세서, 인가되는 전압 및 온도 차이로 인하여 상기 랜덤 코드는 랜덤성을 가지는 반도체 메모리 장치.
  3. 제2항에 있어서,
    상기 카운팅 신호는 제1 카운팅 비트 및 제2 카운팅 비트를 포함하고, 상기 카운터 회로는
    상기 클럭 신호의 하강 에지에서 상기 클럭 신호를 래치하여 상기 제1 카운팅 비트를 출력하는 제1 플립플롭; 및
    상기 클럭 신호의 하강 에지에서 상기 제1 카운팅 비트를 래치하여 상기 제2 카운팅 비트를 출력하는 제2 플립플롭 포함하고,
    상기 래치 회로는
    상기 안티퓨즈 플래그 신호의 하강 천이에 응답하여 상기 제1 카운팅 비트를 래치하여 상기 래치된 카운팅 신호의 래치된 제1 카운팅 비트를 출력하는 제3 플립플롭; 및
    상기 안티퓨즈 플래그 신호의 하강 천이에 응답하여 상기 제2 카운팅 비트를 래치하여 상기 래치된 카운팅 신호의 래치된 제2 카운팅 비트를 출력하는 제4 플립플롭을 포함하는 반도체 메모리 장치.
  4. 제3항에 있어서,
    상기 랜덤 코드는 제1 랜덤 비트와 제2 랜덤 비트를 포함하고,
    상기 제1 랜덤 비트와 상기 제2 랜덤 비트의 논리 레벨들에 따라 상기 제2 단위의 입출력 감지 증폭기들의 수가 결정되고,
    상기 제1 단위의 입출력 감지 증폭기들은 제1 내지 제8 감지 입출력 증폭기들을 포함하는 반도체 메모리 장치.
  5. 제4항에 있어서,
    상기 스크램블을 지시하는 스크램블 신호가 제1 로직 레벨이고, 상기 제1 랜덤 비트가 제2 로직 레벨이고 상기 제2 랜덤 비트가 제2 로직 레벨인 경우, 상기 제1 내지 제8 감지 입출력 증폭기들 중 두 개의 입출력 감지 증폭기들이 상기 랜덤 스크램블을 수행하는 반도체 메모리 장치.
  6. 제4항에 있어서,
    상기 스크램블을 지시하는 스크램블 신호가 제1 로직 레벨이고, 상기 제1 랜덤 비트가 제1 로직 레벨이고 상기 제2 랜덤 비트가 제2 로직 레벨인 경우, 상기 제1 내지 제8 감지 입출력 증폭기들 중 네 개의 입출력 감지 증폭기들이 상기 랜덤 스크램블을 수행하는 반도체 메모리 장치.
  7. 제4에 있어서,
    상기 랜덤 스크램블을 지시하는 스크램블 신호가 제1 로직 레벨이고, 상기 제1 랜덤 비트가 제2 로직 레벨이고 상기 제2 랜덤 비트가 제1 로직 레벨인 경우, 상기 제1 내지 제8 감지 입출력 증폭기들 중 여섯 개의 입출력 감지 증폭기들이 상기 랜덤 스크램블을 수행하는 반도체 메모리 장치.
  8. 제1항에 있어서,
    상기 감지 증폭부는 상기 랜덤 코드를 디코딩하여 상기 랜덤 스크램블을 지시하는 스크램블 신호를 출력하는 랜덤 코드 디코더를 더 포함하고,
    상기 제1 방향으로 배치되는 복수의 서브 어레이 블록들은 교번적으로 배치되는 홀수 서브 어레이 블록들과 짝수 서브 어레이 블록들을 포함하고,
    상기 제2 단위의 입출력 감지 증폭기들은 상기 스크램블 신호에 응답하여 상기 짝수 서브 어레이 블록들에 관련되는 데이터 비트들을 비반전시키고,
    상기 제2 단위의 입출력 감지 증폭기들은 상기 스크램블 신호에 응답하여 상기 홀수 서브 어레이 블록들에 관련되는 데이터 비트들은 반전시키는 반도체 메모리 장치.
  9. 제1항에 있어서,
    상기 외부 전압에 기초하여 동작 전압을 생성하고, 상기 외부 전압의 레벨을 감지하여 상기 전원 안정화 신호를 생성하는 전압 생성기를 더 포함하고,
    상기 메모리 셀 어레이는 복수의 뱅크 어레이들을 포함하고,
    상기 뱅크 어레이들 각각은 상기 서브 어레이 블록들과 상기 감지 증폭부를 포함하고,
    상기 랜덤 코드 생성기는 상기 뱅크 어레이들 각각에 대하여 동일한 랜덤 코드 또는 다른 랜덤 코드를 생성하는 반도체 메모리 장치.
  10. 워드라인들과 비트라인들에 연결되는 복수의 휘발성 메모리 셀들을 포함하고, 제1 방향과 상기 제1 방향에 교차하는 복수의 서브 어레이 블록들을 포함하는 메모리 셀 어레이를 구비하는 반도체 메모리 장치의 동작 방법으로서,
    랜덤 코드 생성기에서 상기 반도체 메모리 장치의 파워-업 시퀀스 동안에 제1 주기로 토글링하는 클럭 신호를 카운팅하여 카운팅 신호를 생성하는 단계;
    상기 랜덤 코드 생성기에서 상기 파워-업 시퀀스의 종료 시점에 상기 클럭 신호와는 다른 도메인에 속하는 신호에 기초하여 상기 카운팅 신호를 래치하여 랜덤 코드를 생성하는 단계; 및
    상기 랜덤 코드에 기초하여 상기 서브 어레이 블록들 중 상기 제1 방향으로 배치된 제1 단위의 서브 어레이 블록들 중 제2 단위의 서브 어레이 블록에/로부터 입출력되는 데이터의 데이터 비트들을 스크램블하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
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