KR102327076B1 - 데이터 저장 장치 및 그것의 동작 방법 - Google Patents

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Abstract

본 발명에 따른 데이터 저장 장치는 라이트 데이터에 대한 스크램블 동작을 수행함으로써 랜덤 라이트 데이터를 생성하도록 구성된 변환부를 포함하되, 상기 스크램블 동작은, 반전/비반전 처리 및 랜덤 패턴에 근거한 연산 처리를 포함한다.

Description

데이터 저장 장치 및 그것의 동작 방법{DATA STORAGE DEVICE AND OPERATING METHOD THEREOF}
본 발명은 데이터 저장 장치에 관한 것으로, 더욱 상세하게는 데이터 저장 장치의 스크램블 동작에 관한 것이다.
반도체 장치, 그 중에서도 반도체 메모리 장치는 데이터를 저장하는 용도로 사용될 수 있다. 메모리 장치는 그 타입을 크게 불휘발성과 휘발성으로 구분할 수 있다.
불휘발성 메모리 장치는 전원이 인가되지 않더라도 저장된 데이터를 유지할 수 있다. 불휘발성 메모리 장치는 낸드 플래시(NAND Flash) 또는 노어 플래시(NOR Flash)와 같은 플래시 메모리 장치, FeRAM(ferroelectrics Random Access Memory), PCRAM(Phase-Change Random Access Memory), MRAM(Magnetic Random Access Memory) 또는 ReRAM(Resistive Random Access Memory) 등을 포함할 수 있다. 데이터는 불휘발성 메모리 장치에 저장되기 전에 스크램블될 수 있다. 스크램블 동작은 모리 셀들 간 간섭 현상에 의한 데이터의 변형 및 특정 데이터 패턴의 반복적인 저장으로 인한 메모리 셀의 열화를 억제하기 위해 수행될 수 있다. 스크램블 동작은 예를 들어 랜덤 패턴을 데이터에 결합하는 단계를 포함할 수 있다.
휘발성 메모리 장치는 전원이 인가되지 않는 경우 저장된 데이터를 유지하지 못하고 소실할 수 있다. 휘발성 메모리 장치는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory) 등을 포함할 수 있다. 휘발성 메모리 장치는 비교적 빠른 처리 속도에 기반하여, 데이터 처리 시스템에서 일반적으로 버퍼 메모리 장치, 캐시 메모리 장치, 동작 메모리 장치 등의 용도로 사용될 수 있다.
본 발명의 실시 예는 스크램블링 효과가 향상된 데이터 저장 장치를 제공하는데 있다.
본 발명의 실시 예에 따른 데이터 저장 장치는 라이트 데이터에 대한 스크램블 동작을 수행함으로써 랜덤 라이트 데이터를 생성하도록 구성된 변환부를 포함하되, 상기 스크램블 동작은, 반전/비반전 처리 및 랜덤 패턴에 근거한 연산 처리를 포함할 수 있다.
본 발명의 실시 예에 따른 데이터 저장 장치는 라이트 데이터와 랜덤 패턴을 논리 연산함으로써 제1 랜덤 라이트 데이터를 출력하도록 구성된 변환부 및 불휘발성 메모리 장치를 포함하되, 상기 불휘발성 메모리 장치는, 상기 제1 랜덤 라이트 데이터를 반전/비반전시킴으로써 제2 랜덤 라이트 데이터를 출력하도록 구성된 반전부 및 상기 제2 랜덤 라이트 데이터를 저장하는 타겟 메모리 블록을 포함할 수 있다.
본 발명의 실시 예에 따른 데이터 저장 장치의 동작 방법은 라이트 데이터에 대한 스크램블 동작을 수행함으로써 랜덤 라이트 데이터를 생성하는 단계를 포함하되, 상기 생성하는 단계는, 반전/비반전 처리를 수행하는 단계 및 랜덤 패턴에 근거한 연산 처리를 수행하는 단계를 포함할 수 있다.
본 발명의 실시 예에 따른 데이터 저장 장치는 스크램블 동작을 효과적으로 수행할 수 있다. 데이터 저장 장치는 스크램블된 데이터를 저장함으로써, 메모리 셀 간 간섭 현상 및 메모리 셀의 열화를 억제할 수 있다.
도1은 본 발명의 실시 예에 따른 데이터 저장 장치를 간략하게 도시한 블록도,
도2는 도1의 메모리 장치를 간략하게 도시한 블록도,
도3은 도1의 변환부의 실시 예를 간략하게 도시한 블록도,
도4는 본 발명의 실시 예에 따라 메모리 블록들에 대응하여 예시적으로 설정된 플래그들 및 플래그에 따른 도3의 변환부의 반전/비반전 처리를 예시적으로 도시한 테이블,
도5는 도3의 변환부의 스크램블 동작을 예시적으로 설명하기 위한 도면,
도6은 도3의 변환부의 디스크램블 동작을 예시적으로 설명하기 위한 도면,
도7은 본 발명의 실시 예에 따라 메모리 블록들에 대응하여 예시적으로 설정된 플래그들 및 플래그에 따른 도3의 변환부의 반전/비반전 처리를 예시적으로 도시한 테이블,
도8은 도3의 변환부의 스크램블 동작을 예시적으로 설명하기 위한 도면,
도9는 본 발명의 실시 예에 따른 데이터 저장 장치의 동작 방법을 설명하기 위한 순서도,
도10은 본 발명의 실시 예에 따른 변환부의 동작 방법을 설명하기 위한 순서도,
도11은 본 발명의 실시 예에 따른 변환부의 동작 방법을 설명하기 위한 순서도,
도12는 도1의 변환부의 실시 예를 간략하게 도시한 블록도,
도13은 도12의 변환부의 스크램블 동작을 예시적으로 설명하기 위한 도면,
도14는 도12의 변환부의 디스크램블 동작을 예시적으로 설명하기 위한 도면,
도15는 본 발명의 실시 예에 따른 변환부의 동작 방법을 설명하기 위한 순서도,
도16은 본 발명의 실시 예에 따른 변환부의 동작 방법을 설명하기 위한 순서도,
도17은 도1의 변환부의 실시 예를 간략하게 도시한 블록도,
도18은 도17의 변환부의 스크램블 동작을 예시적으로 설명하기 위한 도면,
도19는 도17의 변환부의 디스크램블 동작을 예시적으로 설명하기 위한 도면,
도20은 본 발명의 실시 예에 따른 변환부의 동작 방법을 설명하기 위한 순서도,
도21은 본 발명의 실시 예에 따른 변환부의 동작 방법을 설명하기 위한 순서도,
도22는 본 발명의 실시 예에 따른 데이터 저장 장치를 간략하게 도시한 블록도이다.
이하, 도면들을 참조하여 본 발명의 실시 예에 대해 상세히 설명하기로 한다.
도1은 본 발명의 실시 예에 따른 데이터 저장 장치(10)를 간략하게 도시한 블록도이다.
데이터 저장 장치(10)는 호스트 장치(미도시)의 라이트 요청에 응답하여, 호스트 장치로부터 제공된 데이터를 저장하도록 구성될 수 있다. 또한, 데이터 저장 장치(10)는 호스트 장치의 리드 요청에 응답하여, 저장된 데이터를 호스트 장치로 제공하도록 구성될 수 있다. 호스트 장치는 데이터를 처리할 수 있는 전자 장치로서, 컴퓨터, 디지털 카메라 또는 휴대폰 등을 포함할 수 있다. 데이터 저장 장치(10)는 호스트 장치에 내장되어 동작하거나, 분리 가능한 형태로 제작되어 호스트 장치에 연결될 때 동작할 수 있다.
데이터 저장 장치(10)는 PCMCIA(Personal Computer Memory Card International Association) 카드, CF(Compact Flash) 카드, 스마트 미디어(Smart Media) 카드, 메모리 스틱(Memory Stick), 다양한 멀티 미디어(Multi Media) 카드(MMC, eMMC, RS-MMC, MMC-micro), SD(Secure Digital) 카드(SD, Mini-SD, Micro-SD), UFS(Universal Flash Storage) 또는 솔리드 스테이트 드라이브(Solid State Drive) 등으로 구성될 수 있다.
데이터 저장 장치(10)는 컨트롤러(100) 및 메모리 장치(200)를 포함할 수 있다.
컨트롤러(100)는 프로세서(110), 메모리(120) 및 변환부(130)를 포함할 수 있다.
프로세서(110)는 데이터 저장 장치(10)의 제반 동작을 제어할 수 있다. 프로세서(110)는 호스트 장치의 라이트 요청 또는 리드 요청에 응답하여 메모리 장치(200)의 라이트 동작 또는 리드 동작을 제어할 수 있다. 프로세서(110)는 메모리 장치(200)의 동작을 제어하기 위한 커맨드를 생성하고 생성된 커맨드를 메모리 장치(200)로 제공할 수 있다. 프로세서(110)는 메모리(120) 상에서 데이터 저장 장치(10)의 동작을 제어하기 위한 소프트웨어 프로그램을 구동할 수 있다.
프로세서(110)는 플래그 정보(125)를 참조하여, 변환부(130)의 스크램블 동작 또는 디스크램블 동작에서 수행되는 반전/비반전 처리를 제어할 수 있다. 프로세서(110)는 변환부(130)의 스크램블 동작 또는 디스크램블 동작이 수행될 때, 메모리 장치(200)의 타겟 메모리 블록에 대응하는 플래그를 참조할 수 있다. 타겟 메모리 블록은 변환부(130)의 스크램블 동작이 수행될 때, 스크램블된 데이터가 라이트될 메모리 블록일 수 있다. 타겟 메모리 블록은 변환부(130)의 디스크램블 동작이 수행될 때, 디스크램블될 리드 데이터가 리드된 메모리 블록일 수 있다. 프로세서(110)는 플래그 정보(125)를 참조하고 변환부(130)의 반전/비반전 처리를 제어하기 위한 플래그 신호를 변환부(130)로 제공할 수 있다.
프로세서(110)는 플래그 정보(125)를 설정할 수 있다. 설정된 플래그 정보(125)는 메모리(120)에 저장될 수 있다. 프로세서(110)는 메모리 장치(200)에 포함된 메모리 블록들 각각의 소거 카운트에 근거하여, 메모리 블록들에 대응하는 플래그들을 플래그 정보(125)로서 설정할 수 있다. 프로세서(110)는 메모리 블록을 소거하고 소거 카운트를 업데이트할 때마다, 해당 메모리 블록에 대응하는 플래그를 새롭게 재설정할 수 있다. 타겟 메모리 블록에 대응하는 플래그는 타겟 메모리 블록의 소거 카운트가 업데이트될 때까지 일정하게 유지될 수 있고, 따라서, 프로세서(110)는 동일한 오리지널 데이터에 대한 스크램블 동작 및 디스크램블 동작을 일관성있게 수행할 수 있다.
메모리(120)는 프로세서(110)의 동작 메모리, 버퍼 메모리 또는 캐시 메모리 등의 기능을 수행할 수 있다. 메모리(120)는 동작 메모리로서 프로세서(110)에 의해 구동되는 소프트웨어 프로그램 및 각종 프로그램 데이터를 저장할 수 있다. 메모리(120)는 버퍼 메모리로서 호스트 장치 및 메모리 장치(200) 간에 전송되는 데이터를 버퍼링할 수 있다. 메모리(120)는 캐시 메모리로서 캐시 데이터를 임시 저장할 수 있다.
변환부(130)는, 메모리 장치(200)에 저장될 오리지널 데이터를 스크램블 동작을 통해 스크램블하고 스크램블된 데이터를 메모리 장치(200)로 제공할 수 있다. 메모리 장치(200)가 변환부(130)에 의해 스크램블된 데이터를 저장함으로써, 메모리 셀들 간 간섭 현상에 의한 데이터의 변형 및 특정 데이터 패턴의 반복적인 저장으로 인한 메모리 셀의 열화가 억제될 수 있다. 변환부(130)는 메모리 장치(200)로부터 리드된 스크램블된 데이터를 디스크램블 동작을 통해 디스크램블함으로써 오리지널 데이터를 복구할 수 있다.
오리지널 데이터에 대한 변환부(130)의 스크램블 동작은 반전/비반전 처리 및 랜덤 패턴을 사용한 연산 처리를 포함할 수 있다. 변환부(130)는 반전/비반전 처리 및 랜덤 패턴을 사용한 연산 처리를 통해, 오리지널 데이터에 대한 스크램블 동작을 수행할 수 있다. 본 발명의 실시 예에서, 변환부(130)가 랜덤 패턴을 사용한 연산 처리뿐만 아니라 반전/비반전 처리를 더 수행함으로서, 오리지널 데이터에 대한 스크램블링 효과는 더욱 극대화될 수 있다. 변환부(130)는 플래그 신호에 응답하여 반전/비반전 처리를 수행할 수 있다.
메모리 장치(200)로부터 리드된 스크램블된 데이터에 대한 변환부(130)의 디스크램블 동작은 반전/비반전 처리 및 랜덤 패턴을 사용한 연산 처리를 포함할 수 있다. 변환부(130)는 반전/비반전 처리 및 랜덤 패턴을 사용한 연산 처리를 통해, 스크램블된 데이터에 대한 디스크램블 동작을 수행할 수 있다. 오리지널 데이터를 복구하기 위한 디스크램블 동작은 해당 오리지널 데이터에 대해 수행되었던 스크램블 동작의 역연산으로 수행될 수 있다.
도1의 데이터 저장 장치(10)는, 상술한 바와 같이, 스크램블 동작과 디스크램블 동작을 모두 수행하도록 구성된 변환부(130)를 포함할 수 있다. 본 발명의 실시 예에 따라서, 데이터 저장 장치는 스크램블 동작을 수행하는 스크램블러와 디스크램블 동작을 수행하는 디스크램블러를 각각 포함하도록 구현될 수 있다.
메모리 장치(200)는 불휘발성일 수 있다. 예를 들어, 메모리 장치(200)는 낸드 플래시(NAND Flash) 또는 노어 플래시(NOR Flash)와 같은 플래시 메모리 장치, FeRAM(ferroelectrics Random Access Memory), PCRAM(Phase-Change Random Access Memory), MRAM(Magnetic Random Access Memory) 또는 ReRAM(Resistive Random Access Memory)일 수 있다. 메모리 장치(200)는 프로세서(110)의 제어에 따라 데이터를 저장할 수 있다. 도1은 데이터 저장 장치(10)가 하나의 메모리 장치(200)를 포함하는 것으로 도시하나, 포함되는 메모리 장치의 개수는 이에 한정되지 않는다.
도2는 도1의 메모리 장치(200)를 간략하게 도시한 블록도이다.
메모리 장치(200)는 제어 로직(210), 인터페이스부(220), 어드레스 디코더(230), 데이터 입출력부(240) 및 메모리 영역(250)을 포함할 수 있다.
제어 로직(210)은 컨트롤러(100)로부터 제공된 커맨드에 응답하여 메모리 장치(200)의 라이트 동작, 리드 동작 및 소거 동작과 같은 제반 동작들을 제어할 수 있다.
인터페이스부(220)는 컨트롤러(100)와 커맨드, 어드레스를 포함한 각종 제어 신호들 및 데이터를 주고 받을 수 있다. 인터페이스부(220)는 입력된 각종 제어 신호들 및 데이터를 메모리 장치(200)의 내부 유닛들로 전송할 수 있다.
어드레스 디코더(230)는 전송된 로우 어드레스 및 컬럼 어드레스를 디코딩할 수 있다. 어드레스 디코더(230)는 로우 어드레스의 디코딩 결과에 따라 워드 라인들(WL)이 선택적으로 구동되도록 제어할 수 있다. 어드레스 디코더(230)는 컬럼 어드레스의 디코딩 결과에 따라 비트 라인들(BL)이 선택적으로 구동되도록 데이터 입출력부(240)를 제어할 수 있다.
데이터 입출력부(240)는 인터페이스부(220)로부터 전송된 데이터를 비트 라인들(BL)을 통해 메모리 영역(250)으로 전송할 수 있다. 데이터 입출력부(240)는 메모리 영역(250)으로부터 비트 라인들(BL)을 통해 리드된 데이터를 인터페이스부(220)로 전송할 수 있다.
메모리 영역(250)은 워드 라인들(WL)을 통해 어드레스 디코더(230)와 연결될 수 있고, 비트 라인들(BL)을 통해 데이터 입출력부(240)와 연결될 수 있다. 메모리 영역(250)은, 예를 들어, 3차원 구조의 메모리 셀 어레이를 포함할 수 있다.
메모리 영역(250)은 워드 라인들(WL)과 비트 라인들(BL)이 교차하는 영역에 각각 배치된 복수의 메모리 셀들로 구성될 수 있다. 메모리 셀들은 메모리 셀 당 저장하는 데이터 비트 수에 따라 구별될 수 있다. 예를 들어, 메모리 셀들은 메모리 셀 당 1 비트를 저장하는 싱글 레벨 셀과 메모리 셀 당 적어도 2 비트를 저장하는 멀티 레벨 셀로 구별될 수 있다.
메모리 영역(250)은 복수의 메모리 블록들(B1~Bk)을 포함할 수 있다. 메모리 블록들(B1~Bk) 각각은 복수의 페이지들(예를 들어, P1~Pn)을 포함할 수 있다. 페이지들(P1~Pn)은, 메모리 셀이 멀티 레벨 셀인 경우, 메모리 셀에 저장되는 데이터에 따라 구별될 수 있다. 페이지들(P1~Pn)은, 예를 들어, 메모리 셀이 2비트를 저장하는 멀티 레벨 셀인 경우, LSB 페이지와 MSB 페이지로 구별될 수 있다.
메모리 장치(200)는, 예를 들어, 메모리 블록 단위로 소거 동작을 수행할 수 있다. 메모리 장치(200)는, 예를 들어, 페이지 단위로 라이트 동작 또는 리드 동작을 수행할 수 있다.
도3은 도1의 변환부(130)의 실시 예(130_1)를 간략하게 도시한 블록도이다.
변환부(130_1)는 오리지널 데이터를 제1 라이트 데이터(WD1)로서 입력 받고, 제1 라이트 데이터(WD1)에 대한 스크램블 동작을 수행하고, 스크램블된 제1 라이트 데이터(WD1)를 랜덤 라이트 데이터(RDWD)로서 출력할 수 있다. 랜덤 라이트 데이터(RDWD)는 메모리 장치(200)에 라이트되고, 메모리 장치(200)로부터 랜덤 리드 데이터(RDRD)로서 리드될 수 있다. 변환부(130_1)는 메모리 장치(200)로부터 리드된 랜덤 리드 데이터(RDRD)를 입력받고, 랜덤 리드 데이터(RDRD)에 대한 디스크램블 동작을 수행하고, 디스크램블된 랜덤 리드 데이터(RDRD)를 제2 리드 데이터(RD2)로서 출력할 수 있다.
변환부(130_1)는 랜덤 패턴 생성부(131), 반전부(132) 및 연산부(133)를 포함할 수 있다.
랜덤 패턴 생성부(131)는 시드(SEED)를 입력받고, 시드(SEED)에 근거하여 랜덤 패턴(RDP)을 출력할 수 있다. 스크램블 동작 시, 시드(SEED)는 랜덤 라이트 데이터(RDWD)가 라이트될 타겟 메모리 블록의 타겟 페이지의 어드레스에 따라 선택될 수 있다. 디스크램블 동작 시, 시드(SEED)는 랜덤 리드 데이터(RDRD)가 리드된 타겟 메모리 블록의 타겟 페이지의 어드레스에 따라 선택될 수 있다. 랜덤 패턴 생성부(131)는 동일한 타겟 페이지에 관한 스크램블 동작 및 디스크램블 동작에서, 서로 동일한 시드(SEED)를 입력받을 수 있고, 따라서, 서로 동일한 랜덤 패턴(RDP)을 출력할 수 있다. 랜덤 패턴 생성부(131)는, 예를 들어, 선형 되먹임 쉬프트 레지스터로 구성될 수 있다.
반전부(132)는 스크램블 동작 시, 제1 라이트 데이터(WD1)를 입력받고, 플래그 신호(FGS)에 근거하여 제1 라이트 데이터(WD1)를 반전/비반전함으로써 제2 라이트 데이터(WD2)를 연산부(133)로 출력할 수 있다. 반전부(132)는 인에이블된 플래그 신호(FGS)에 근거하여 제1 라이트 데이터(WD1)를 반전시키고, 반전된 제1 라이트 데이터(WD1)를 제2 라이트 데이터(WD2)로서 출력할 수 있다. 반전부(132)는 디스에이블된 플래그 신호(FGS)에 근거하여 제1 라이트 데이터(WD1)를 비반전시키고, 비반전된 제1 라이트 데이터(WD1)를 제2 라이트 데이터(WD2)로서 출력할 수 있다.
반전부(132)는 디스크램블 동작 시, 연산부(133)로부터 제1 리드 데이터(RD1)를 입력받고, 플래그 신호(FGS)에 근거하여 제1 리드 데이터(RD1)를 반전/비반전함으로써 제2 리드 데이터(RD2)를 출력할 수 있다. 반전부(132)는 인에이블된 플래그 신호(FGS)에 근거하여 제1 리드 데이터(RD1)를 반전시키고, 반전된 제1 리드 데이터(RD1)를 제2 리드 데이터(RD2)로서 출력할 수 있다. 반전부(132)는 디스에이블된 플래그 신호(FGS)에 근거하여 제1 리드 데이터(RD1)를 비반전시키고, 비반전된 제1 리드 데이터(RD1)를 제2 리드 데이터(RD2)로서 출력할 수 있다.
연산부(133)는 스크램블 동작 시, 제2 라이트 데이터(WD2)와 랜덤 패턴(RDP)을 논리 연산함으로써 랜덤 라이트 데이터(RDWD)를 출력할 수 있다. 연산부(133)는 디스크램블 동작 시, 랜덤 리드 데이터(RDRD)와 랜덤 패턴(RDP)을 논리 연산함으로써 제1 리드 데이터(RD1)를 출력할 수 있다. 논리 연산은, 예를 들어, 배타적 오어 연산일 수 있다.
도4는 본 발명의 실시 예에 따라 메모리 블록들(B1~Bk)에 대응하여 예시적으로 설정된 플래그들(F1) 및 플래그에 따른 도3의 변환부(130_1)의 반전/비반전 처리를 예시적으로 도시한 테이블(T1)이다.
프로세서(110)는 메모리 장치(200)에 포함된 메모리 블록들(B1~Bk)에 대응하는 플래그들(F1)을 설정할 수 있다. 프로세서(110)는 메모리 블록들(B1~Bk) 각각의 소거 카운트에 근거하여 메모리 블록들(B1~Bk)에 대응하는 플래그들(F1)을 설정할 수 있다. 본 발명의 실시 예에 따르면, 프로세서(110)는 메모리 블록들(B1~Bk) 각각에 대응하여 1비트의 플래그를 설정할 수 있다. 예를 들어, 프로세서(110)는 메모리 블록의 소거 카운트를 2로 나눈 나머지를 해당 메모리 블록에 대응하는 플래그로 설정할 수 있다.
프로세서(110)는 메모리 블록을 소거하고 소거 카운트를 업데이트할 때마다, 해당 메모리 블록에 대응하는 플래그를 새롭게 재설정할 수 있다. 타겟 메모리 블록에 대응하는 플래그는 타겟 메모리 블록의 소거 카운트가 업데이트될 때까지 일정하게 유지될 수 있고, 따라서, 프로세서(110)는 동일한 오리지널 데이터에 대한 스크램블 동작 및 디스크램블 동작을 일관성있게 수행할 수 있다. 메모리 블록이 소거될 때마다 대응하는 플래그가 재설정되므로, 변환부(130_1)는 타겟 메모리 블록의 소거 전후에 동일한 오리지널 데이터를 입력 받더라도 플래그에 따른 반전/비반전 처리를 다르게 수행할 수 있다. 따라서, 스크램블링 효과가 극대화될 수 있다.
프로세서(110)는, 변환부(130_1)의 스크램블 동작 시, 랜덤 라이트 데이터(RDWD)가 라이트될 타겟 메모리 블록에 대응하는 플래그의 설정된 값을 참조할 수 있다. 프로세서(110)는, 변환부(130_1)의 디스크램블 동작 시, 랜덤 리드 데이터(RDRD)가 리드된 타겟 메모리 블록에 대응하는 플래그의 설정된 값을 참조할 수 있다. 프로세서(110)는 참조된 플래그에 따라 변환부(130_1)로 플래그 신호(FGS)를 전송할 수 있다. 예를 들어, 프로세서(110)는 참조된 플래그가 "0"일 경우, 플래그 신호(FGS)를 디스에이블시킬 수 있다. 예를 들어, 프로세서(110)는 참조된 플래그가 "1"일 경우, 플래그 신호(FGS)를 인에이블시킬 수 있다.
반전부(132)는 스크램블 동작 및 디스크램블 동작 시, 플래그 신호(FGS)에 근거하여, 입력된 제1 라이트 데이터(WD1) 및 제1 리드 데이터(RD1)를 반전/비반전시킬 수 있다. 예를 들어, 반전부(132)는 디스에이블된 플래그 신호(FGS)에 근거하여, 입력된 제1 라이트 데이터(WD1) 및 제1 리드 데이터(RD1)를 비반전시킬 수 있다. 예를 들어, 반전부(132)는 인에이블된 플래그 신호(FGS)에 근거하여, 입력된 제1 라이트 데이터(WD1) 및 제1 리드 데이터(RD1)를 반전시킬 수 있다.
정리하면, 타겟 메모리 블록에 대응하는 플래그가 "0"으로 설정된 경우, 반전부(132)로 입력된 제1 라이트 데이터(WD1) 및 제1 리드 데이터(RD1)는 비반전될 수 있다. 타겟 메모리 블록에 대응하는 플래그가 "1"으로 설정된 경우, 반전부(132)로 입력된 제1 라이트 데이터(WD1) 및 제1 리드 데이터(RD1)는 반전될 수 있다.
도5는 도3의 변환부(130_1)의 스크램블 동작을 예시적으로 설명하기 위한 도면이다. 도6은 도3의 변환부(130_1)의 디스크램블 동작을 예시적으로 설명하기 위한 도면이다. 도5 및 도6을 참조하면, 메모리 장치(200)의 제1 메모리 블록(B1)에 대응하는 플래그는 "1"로 설정되었고, 제2 메모리 블록(B2)에 대응하는 플래그는 "0"으로 설정된 것으로 가정한다. 도5 및 도6에서, 반전/비반전 처리는, 도4를 참조하여 설명된 바와 같이 설정된 1비트의 플래그에 따라 수행되는 것으로 가정한다.
이하, 도3 내지 도5를 참조하여, 변환부(130_1)의 스크램블 동작이 상세하게 설명될 것이다.
상측 케이스(11) 및 하측 케이스(12)에서, 변환부(130_1)는 오리지널 데이터, 즉, 제1 라이트 데이터(WD1)를 입력 받고, 제1 라이트 데이터(WD1)를 스크램블함으로써 랜덤 라이트 데이터(RDWD)를 출력할 수 있다. 랜덤 라이트 데이터(RDWD)가 라이트될 메모리 장치(200)의 타겟 메모리 블록은 상측 케이스(11)에서 제1 메모리 블록(B1)이고, 하측 케이스(12)에서 제2 메모리 블록(B2)일 수 있다.
상측 케이스(11)에서, 반전부(132)는 제1 라이트 데이터(WD1)를 입력 받을 수 있다. 반전부(132)는 제1 메모리 블록(B1)에 대응하는 플래그 "1"에 근거하여 인에이블된 플래그 신호(FGS)를 입력 받을 수 있다. 반전부(132)는 플래그 신호(FGS)에 근거하여 제1 라이트 데이터(WD1)를 반전시키고, 반전된 제1 라이트 데이터(WD1)를 제2 라이트 데이터(WD2)로서 출력할 수 있다. 랜덤 패턴 생성부(131)는 랜덤 패턴(RDP)을 출력할 수 있다. 연산부(133)는 제2 라이트 데이터(WD2)와 랜덤 패턴(RDP)을 논리 연산, 예를 들어, 배타적 오어 연산함으로써 랜덤 라이트 데이터(RDWD)를 출력할 수 있다. 출력된 랜덤 라이트 데이터(RDWD)는 메모리 장치(200)로 전송되어 제1 메모리 블록(B1)에 라이트될 것이다.
하측 케이스(12)에서, 반전부(132)는 제1 라이트 데이터(WD1)를 입력 받을 수 있다. 반전부(132)는 제2 메모리 블록(B2)에 대응하는 플래그 "0"에 근거하여 디스에이블된 플래그 신호(FGS)를 입력 받을 수 있다. 반전부(132)는 플래그 신호(FGS)에 근거하여 제1 라이트 데이터(WD1)를 비반전시키고, 비반전된 제1 라이트 데이터(WD1)를 제2 라이트 데이터(WD2)로서 출력할 수 있다. 랜덤 패턴 생성부(131)는 랜덤 패턴(RDP)을 출력할 수 있다. 연산부(133)는 제2 라이트 데이터(WD2)와 랜덤 패턴(RDP)을 논리 연산, 예를 들어, 배타적 오어 연산함으로써 랜덤 라이트 데이터(RDWD)를 출력할 수 있다. 출력된 랜덤 라이트 데이터(RDWD)는 메모리 장치(200)로 전송되어 제2 메모리 블록(B2)에 라이트될 것이다.
이하, 도3, 도4 및 도6을 참조하여, 변환부(130_1)의 디스크램블 동작이 상세하게 설명될 것이다.
상측 케이스(21) 및 하측 케이스(22)에서, 변환부(130_1)는 스크램블된 데이터, 즉, 랜덤 리드 데이터(RDRD)를 입력 받고, 랜덤 리드 데이터(RDRD)를 디스크램블함으로써 오리지널 데이터, 즉, 제2 리드 데이터(RD2)를 출력할 수 있다. 랜덤 리드 데이터(RDRD)가 리드된 메모리 장치(200)의 타겟 메모리 블록은 상측 케이스(21)에서 제1 메모리 블록(B1)이고, 하측 케이스(22)에서 제2 메모리 블록(B2)일 수 있다.
상측 케이스(21)에서, 연산부(133)는 랜덤 리드 데이터(RDRD)를 입력 받을 수 있다. 랜덤 패턴 생성부(131)는 랜덤 패턴(RDP)을 출력할 수 있다. 연산부(133)는 랜덤 리드 데이터(RDRD)와 랜덤 패턴(RDP)을 논리 연산, 예를 들어, 배타적 오어 연산함으로써 제1 리드 데이터(RD1)를 출력할 수 있다. 반전부(132)는 제1 메모리 블록(B1)에 대응하는 플래그 "1"에 근거하여 인에이블된 플래그 신호(FGS)를 입력 받을 수 있다. 반전부(132)는 플래그 신호(FGS)에 근거하여 제1 리드 데이터(RD1)를 반전시키고, 반전된 제1 리드 데이터(RD1)를 제2 리드 데이터(RD2)로서 출력할 수 있다.
하측 케이스(22)에서, 반전부(132)는 제2 메모리 블록(B2)에 대응하는 플래그 "0"에 근거하여 디스에이블된 플래그 신호(FGS)를 입력 받을 수 있다. 반전부(132)는 플래그 신호(FGS)에 근거하여 제1 리드 데이터(RD1)를 비반전시키고, 비반전된 제1 리드 데이터(RD1)를 제2 리드 데이터(RD2)로서 출력할 수 있다.
도7은 본 발명의 실시 예에 따라 메모리 블록들(B1~Bk)에 대응하여 예시적으로 설정된 플래그들(F2) 및 플래그에 따른 도3의 변환부(130_1)의 반전/비반전 처리를 예시적으로 도시한 테이블(T2)이다.
프로세서(110)는 메모리 블록들(B1~Bk) 각각에 대응하여 2비트의 플래그를 설정할 수 있다. 예를 들어, 프로세서(110)는 메모리 블록의 소거 카운트를 4로 나눈 나머지를 해당 메모리 블록에 대응하는 플래그로 설정할 수 있다.
어떤 메모리 블록에 대응하는 2비트의 플래그에서 하위 비트는 해당 메모리 블록의 제1 페이지 그룹에 대응될 수 있고, 상위 비트는 해당 메모리 블록의 제2 페이지 그룹에 대응될 수 있다. 예를 들어, 페이지들이 LSB 페이지와 MSB 페이지로 구별될 때, 메모리 블록에 대응하는 2비트의 플래그에서 하위 비트는 LSB 페이지들에 대응될 수 있고, 상위 비트는 MSB 페이지들에 대응될 수 있다.
프로세서(110)는, 변환부(130_1)의 스크램블 동작 시, 랜덤 라이트 데이터(RDWD)가 라이트될 타겟 메모리 블록의 타겟 페이지에 대응하는 플래그의 설정된 값을 참조할 수 있다. 프로세서(110)는, 변환부(130_1)의 디스크램블 동작 시, 랜덤 리드 데이터(RDRD)가 리드된 타겟 메모리 블록의 타겟 페이지에 대응하는 플래그의 설정된 값을 참조할 수 있다. 예를 들어, 프로세서(110)는 타겟 페이지가 LSB 페이지인 경우, 타겟 메모리 블록에 대응하는 플래그의 하위 비트를 참조할 수 있다. 예를 들어, 프로세서(110)는 타겟 페이지가 MSB 페이지인 경우, 타겟 메모리 블록에 대응하는 플래그의 상위 비트를 참조할 수 있다.
프로세서(110)는 참조된 플래그에 따라 변환부(130_1)로 플래그 신호(FGS)를 전송할 수 있다. 반전부(132)는 플래그 신호(FGS)에 근거하여 반전/비반전 처리를 수행할 수 있다.
정리하면, 타겟 메모리 블록에 대응하는 플래그가 "00"으로 설정된 경우, 반전부(132)로 입력된 제1 라이트 데이터(WD1) 및 제1 리드 데이터(RD1)는 LSB 데이터인지 MSB 데이터인지에 무관하게 비반전될 수 있다. 타겟 메모리 블록에 대응하는 플래그가 "01"로 설정된 경우, 반전부(132)로 입력된 제1 라이트 데이터(WD1) 및 제1 리드 데이터(RD1)는 LSB 데이터인 경우에만 반전될 수 있다. 타겟 메모리 블록에 대응하는 플래그가 "10"으로 설정된 경우, 반전부(132)로 입력된 제1 라이트 데이터(WD1) 및 제1 리드 데이터(RD1)는 MSB 데이터인 경우에만 반전될 수 있다. 타겟 메모리 블록에 대응하는 플래그가 "11"로 설정된 경우, 반전부(132)로 입력된 제1 라이트 데이터(WD1) 및 제1 리드 데이터(RD1)는 LSB 데이터인지 MSB 데이터인지에 무관하게 반전될 수 있다.
도8은 도3의 변환부(130_1)의 스크램블 동작을 예시적으로 설명하기 위한 도면이다. 도8을 참조하면, 메모리 장치(200)의 제1 메모리 블록(B1)에 대응하는 플래그는 "01"로 설정된 것으로 가정한다. 도8에서, 반전/비반전 처리는, 도7을 참조하여 설명된 바와 같이 설정된 2비트의 플래그에 따라 수행되는 것으로 가정한다.
이하, 도3, 도7 및 도8을 참조하여, 변환부(130_1)의 스크램블 동작이 상세하게 설명될 것이다.
상측 케이스(31) 및 하측 케이스(32)에서, 변환부(130_1)는 오리지널 데이터, 즉, 제1 라이트 데이터(WD1)를 입력 받고, 제1 라이트 데이터(WD1)를 스크램블함으로써 랜덤 라이트 데이터(RDWD)를 출력할 수 있다. 상측 케이스(31)에서, 랜덤 라이트 데이터(RDWD)가 라이트될 메모리 장치(200)의 타겟 메모리 블록은 제1 메모리 블록(B1)이고, 타겟 페이지는 LSB 페이지일 수 있다. 하측 케이스(32)에서, 타겟 메모리 블록은 제2 메모리 블록(B2)이고, 타겟 페이지는 MSB 페이지일 수 있다.
상측 케이스(31)에서, 반전부(132)는 제1 라이트 데이터(WD1)를 입력 받을 수 있다. 반전부(132)는 제1 메모리 블록(B1)에 대응하는 플래그의 하위 비트 "1"에 근거하여 인에이블된 플래그 신호(FGS)를 입력 받을 수 있다. 반전부(132)는 플래그 신호(FGS)에 근거하여 제1 라이트 데이터(WD1)를 반전시키고, 반전된 제1 라이트 데이터(WD1)를 제2 라이트 데이터(WD2)로서 출력할 수 있다. 랜덤 패턴 생성부(131)는 랜덤 패턴(RDP)을 출력할 수 있다. 연산부(133)는 제2 라이트 데이터(WD2)와 랜덤 패턴(RDP)을 논리 연산, 예를 들어, 배타적 오어 연산함으로써 랜덤 라이트 데이터(RDWD)를 출력할 수 있다. 출력된 랜덤 라이트 데이터(RDWD)는 메모리 장치(200)로 전송되어 제1 메모리 블록(B1)의 LSB 페이지에 라이트될 것이다.
하측 케이스(32)에서, 반전부(132)는 제1 메모리 블록(B1)에 대응하는 플래그의 상위 비트 "0"에 근거하여 디스에이블된 플래그 신호(FGS)를 입력 받을 수 있다. 반전부(132)는 플래그 신호(FGS)에 근거하여 제1 라이트 데이터(WD1)를 비반전시키고, 비반전된 제1 라이트 데이터(WD1)를 제2 라이트 데이터(WD2)로서 출력할 수 있다.
본 발명의 실시 예에 따라, 프로세서(110)는 메모리 블록들(B1~Bk) 각각에 대응하여 i(i>1이고, i는 자연수) 비트의 플래그를 설정할 수 있다. 예를 들어, 프로세서(110)는 메모리 블록의 소거 카운트를 2i로 나눈 나머지를 해당 메모리 블록에 대응하는 플래그로 설정할 수 있다. 어떤 메모리 블록에 대응하는 i비트의 플래그에서 각각의 비트들은 해당 메모리 블록의 서로 다른 페이지 그룹들에 대응될 수 있다. 프로세서(110)는, 변환부(130)의 스크램블 동작 및 디스크램블 동작 시, 타겟 메모리 블록에 대응하는 i비트의 플래그에서 타겟 페이지에 대응하는 비트를 참조하고, 플래그 신호를 인에이블/디스에이블시킬 수 있다.
도9는 본 발명의 실시 예에 따른 데이터 저장 장치(10)의 동작 방법을 설명하기 위한 순서도이다. 이하, 도1 및 도9를 참조하여, 데이터 저장 장치(10)의 동작 방법이 상세하게 설명될 것이다.
S110 단계에서, 프로세서(110)는 메모리 장치(200)의 메모리 블록에 대한 소거 동작을 제어할 수 있다.
S120 단계에서, 프로세서(110)는 소거된 메모리 블록에 대응하는 소거 카운트를 업데이트할 수 있다.
S130 단계에서, 프로세서(110)는 업데이트된 소거 카운트에 근거하여, 소거된 메모리 블록에 대응하는 플래그를 재설정할 수 있다.
도10은 본 발명의 실시 예에 따른 변환부(130_1)의 동작 방법을 설명하기 위한 순서도이다. 이하, 도3 및 도10을 참조하여, 변환부(130_1)의 스크램블 동작이 상세하게 설명될 것이다.
S210 단계에서, 변환부(130_1)는 제1 라이트 데이터를 입력 받을 수 있다.
S220 단계에서, 반전부(132)는 플래그 신호에 근거하여 제1 라이트 데이터에 대한 반전/비반전 처리를 통해 제2 라이트 데이터를 생성할 수 있다.
S230 단계에서, 연산부(133)는 제2 라이트 데이터와 랜덤 패턴을 논리 연산함으로써 랜덤 라이트 데이터를 생성할 수 있다.
S240 단계에서, 변환부(130_1)는 랜덤 라이트 데이터를 출력할 수 있다.
도11은 본 발명의 실시 예에 따른 변환부(130_1)의 동작 방법을 설명하기 위한 순서도이다. 이하, 도3 및 도11을 참조하여, 변환부(130_1)의 디스크램블 동작이 상세하게 설명될 것이다.
S310 단계에서, 변환부(130_1)는 랜덤 리드 데이터를 입력 받을 수 있다.
S320 단계에서, 연산부(133)는 랜덤 리드 데이터와 랜덤 패턴을 논리 연산함으로써 제1 리드 데이터를 생성할 수 있다.
S330 단계에서, 반전부(132)는 플래그 신호에 근거하여 제1 리드 데이터에 대한 반전/비반전 처리를 통해 제2 리드 데이터를 생성할 수 있다.
S340 단계에서, 변환부(130_1)는 제2 리드 데이터 출력할 수 있다.
도12는 도1의 변환부(130)의 실시 예(130_2)를 간략하게 도시한 블록도이다.
변환부(130_2)는 라이트 데이터(WD)를 입력 받고, 라이트 데이터(WD)에 대한 스크램블 동작을 수행하고, 스크램블된 라이트 데이터(WD)를 랜덤 라이트 데이터(RDWD)로서 출력할 수 있다. 랜덤 라이트 데이터(RDWD)는 메모리 장치(200)에 라이트되고, 메모리 장치(200)로부터 랜덤 리드 데이터(RDRD)로서 리드될 수 있다. 변환부(130_2)는 메모리 장치(200)로부터 리드된 랜덤 리드 데이터(RDRD)를 입력 받고, 랜덤 리드 데이터(RDRD)에 대한 디스크램블 동작을 수행하고, 디스크램블된 랜덤 리드 데이터(RDRD)를 리드 데이터(RD)로서 출력할 수 있다.
변환부(130_2)는 랜덤 패턴 생성부(131), 연산부(133) 및 반전부(134)를 포함할 수 있다. 변환부(130_2)는 도3의 변환부(130_1)와 달리 반전부(134)가 플래그 신호(FGS)에 따라 제1 랜덤 패턴(RDP1)을 반전시킬 수 있다.
랜덤 패턴 생성부(131)는 시드(SEED)를 입력받고, 시드(SEED)에 근거하여 제1 랜덤 패턴(RDP1)을 출력할 수 있다. 랜덤 패턴 생성부(131)는 도3의 랜덤 패턴 생성부(131)와 실질적으로 동일하게 구성되고 동작할 수 있다.
반전부(134)는 제1 랜덤 패턴(RDP1)을 입력받고, 플래그 신호(FGS)에 근거하여 제1 랜덤 패턴(RDP1)을 반전/비반전함으로써 제2 랜덤 패턴(RDP2)을 출력할 수 있다. 반전부(134)는 인에이블된 플래그 신호(FGS)에 근거하여 제1 랜덤 패턴(RDP1)을 반전시키고, 반전된 제1 랜덤 패턴(RDP1)을 제2 랜덤 패턴(RDP2)으로서 출력할 수 있다. 반전부(134)는 디스에이블된 플래그 신호(FGS)에 근거하여 제1 랜덤 패턴(RDP1)을 비반전시키고, 비반전된 제1 랜덤 패턴(RDP1)을 제2 랜덤 패턴(RDP2)으로서 출력할 수 있다.
연산부(133)는 스크램블 동작 시, 라이트 데이터(WD)와 제2 랜덤 패턴(RDP2)을 논리 연산함으로써 랜덤 라이트 데이터(RDWD)를 출력할 수 있다. 연산부(133)는 디스크램블 동작 시, 랜덤 리드 데이터(RDRD)와 제2 랜덤 패턴(RDP2)을 논리 연산함으로써 리드 데이터(RD)를 출력할 수 있다. 연산부(133)의 논리 연산은, 예를 들어, 배타적 오어 연산일 수 있다.
도13은 도12의 변환부(130_2)의 스크램블 동작을 예시적으로 설명하기 위한 도면이다. 도14는 도12의 변환부(130_2)의 디스크램블 동작을 예시적으로 설명하기 위한 도면이다. 도13 및 도14를 참조하면, 메모리 장치(200)의 제1 메모리 블록(B1)에 대응하는 플래그는 "01"로 설정된 것으로 가정한다.
도13 및 도14에서, 반전/비반전 처리는, 도7을 참조하여 설명된 바와 같이 설정된 2비트의 플래그에 따라 수행되는 것으로 가정한다. 즉, 프로세서(110)는, 타겟 페이지가 LSB 페이지인 경우, 타겟 메모리 블록에 대응하는 플래그의 하위 비트를 참조하여 플래그 신호(FGS)를 출력할 수 있다. 프로세서(110)는 타겟 페이지가 MSB 페이지인 경우, 타겟 메모리 블록에 대응하는 플래그의 상위 비트를 참조하여 플래그 신호(FGS)를 출력할 수 있다.
이하, 도12 및 도13을 참조하여, 변환부(130_2)의 스크램블 동작이 상세하게 설명될 것이다.
상측 케이스(41) 및 하측 케이스(42)에서, 변환부(130_2)는 라이트 데이터(WD)를 입력 받고, 라이트 데이터(WD)를 스크램블함으로써 랜덤 라이트 데이터(RDWD)를 출력할 수 있다. 랜덤 라이트 데이터(RDWD)가 라이트될 메모리 장치(200)의 타겟 메모리 블록은 제1 메모리 블록(B1)일 수 있다. 타겟 페이지는 상측 케이스(41)에서 LSB 페이지이고, 하측 케이스(42)에서 MSB 페이지일 수 있다.
상측 케이스(41)에서, 연산부(133)는 라이트 데이터(WD)를 입력 받을 수 있다. 랜덤 패턴 생성부(131)는 제1 랜덤 패턴(RDP1)을 출력할 수 있다. 반전부(134)는 제1 메모리 블록(B1)에 대응하는 플래그의 하위 비트 "1"에 근거하여 인에이블된 플래그 신호(FGS)를 입력 받을 수 있다. 반전부(134)는 플래그 신호(FGS)에 근거하여 제1 랜덤 패턴(RDP1)을 반전시키고, 반전된 제1 랜덤 패턴(RDP1)을 제2 랜덤 패턴(RDP2)으로서 출력할 수 있다. 연산부(133)는 라이트 데이터(WD)와 제2 랜덤 패턴(RDP2)을 논리 연산, 예를 들어, 배타적 오어 연산함으로써 랜덤 라이트 데이터(RDWD)를 출력할 수 있다. 출력된 랜덤 라이트 데이터(RDWD)는 메모리 장치(200)로 전송되어 제1 메모리 블록(B1)의 LSB 페이지에 라이트될 것이다.
하측 케이스(42)에서, 반전부(134)는 제1 메모리 블록(B1)에 대응하는 플래그의 상위 비트 "0"에 근거하여 디스에이블된 플래그 신호(FGS)를 입력 받을 수 있다. 반전부(134)는 플래그 신호(FGS)에 근거하여 제1 랜덤 패턴(RDP1)을 비반전시키고, 비반전된 제1 랜덤 패턴(RDP1)을 제2 랜덤 패턴(RDP2)으로서 출력할 수 있다.
이하, 도12 및 도14를 참조하여, 변환부(130_2)의 디스크램블 동작이 상세하게 설명될 것이다.
상측 케이스(51) 및 하측 케이스(52)에서, 변환부(130_2)는 스크램블된 데이터, 즉, 랜덤 리드 데이터(RDRD)를 입력 받고, 랜덤 리드 데이터(RDRD)를 디스크램블함으로써 오리지널 데이터, 즉, 리드 데이터(RD)를 출력할 수 있다. 랜덤 리드 데이터(RDRD)가 리드된 메모리 장치(200)의 타겟 메모리 블록은 제1 메모리 블록(B1)일 수 있다. 타겟 페이지는 상측 케이스(51)에서 LSB 페이지이고, 하측 케이스(52)에서 MSB 페이지일 수 있다.
상측 케이스(51)에서, 연산부(133)는 랜덤 리드 데이터(RDRD)를 입력 받을 수 있다. 랜덤 패턴 생성부(131)는 제1 랜덤 패턴(RDP1)을 출력할 수 있다. 반전부(134)는 제1 메모리 블록(B1)에 대응하는 플래그의 하위 비트 "1"에 근거하여 인에이블된 플래그 신호(FGS)를 입력 받을 수 있다. 반전부(134)는 플래그 신호(FGS)에 근거하여 제1 랜덤 패턴(RDP1)을 반전시키고, 반전된 제1 랜덤 패턴(RDP1)을 제2 랜덤 패턴(RDP2)으로서 출력할 수 있다. 연산부(133)는 랜덤 리드 데이터(RDRD)와 제2 랜덤 패턴(RDP2)을 논리 연산, 예를 들어, 배타적 오어 연산함으로써 리드 데이터(RD)를 출력할 수 있다.
하측 케이스(52)에서, 반전부(134)는 제1 메모리 블록(B1)에 대응하는 플래그의 상위 비트 "1"에 근거하여 디스에이블된 플래그 신호(FGS)를 입력 받을 수 있다. 반전부(134)는 플래그 신호(FGS)에 근거하여 제1 랜덤 패턴(RDP1)을 비반전시키고, 비반전된 제1 랜덤 패턴(RDP1)을 제2 랜덤 패턴(RDP2)으로서 출력할 수 있다.
도15는 본 발명의 실시 예에 따른 변환부(130_2)의 동작 방법을 설명하기 위한 순서도이다. 이하, 도12 및 도15를 참조하여, 변환부(130_2)의 스크램블 동작이 상세하게 설명될 것이다.
S410 단계에서, 변환부(130_2)는 라이트 데이터를 입력 받을 수 있다.
S420 단계에서, 반전부(134)는 플래그 신호에 근거하여 제1 랜덤 패턴에 대한 반전/비반전 처리를 통해 제2 랜덤 패턴을 생성할 수 있다.
S430 단계에서, 연산부(133)는 라이트 데이터와 제2 랜덤 패턴을 논리 연산함으로써 랜덤 라이트 데이터를 생성할 수 있다.
S440 단계에서, 변환부(130_2)는 랜덤 라이트 데이터를 출력할 수 있다.
도16은 본 발명의 실시 예에 따른 변환부(130_2)의 동작 방법을 설명하기 위한 순서도이다. 이하, 도12 및 도16을 참조하여, 변환부(130_2)의 디스크램블 동작이 상세하게 설명될 것이다.
S510 단계에서, 변환부(130_2)는 랜덤 리드 데이터를 입력 받을 수 있다.
S520 단계에서, 반전부(134)는 플래그 신호에 근거하여 제1 랜덤 패턴에 대한 반전/비반전 처리를 통해 제2 랜덤 패턴을 생성할 수 있다.
S530 단계에서, 연산부(133)는 랜덤 리드 데이터와 제2 랜덤 패턴을 논리 연산함으로써 리드 데이터를 생성할 수 있다.
S540 단계에서, 변환부(130_2)는 리드 데이터를 출력할 수 있다.
도17은 도1의 변환부(130)의 실시 예(130_3)를 간략하게 도시한 블록도이다.
변환부(130_3)는 라이트 데이터(WD)를 입력 받고, 라이트 데이터(WD)에 대한 스크램블 동작을 수행하고, 스크램블된 라이트 데이터(WD)를 제2 랜덤 라이트 데이터(RDWD2)로서 출력할 수 있다. 제2 랜덤 라이트 데이터(RDWD2)는 메모리 장치(200)에 라이트되고, 메모리 장치(200)로부터 제1 랜덤 리드 데이터(RDRD1)로서 리드될 수 있다. 변환부(130_3)는 메모리 장치(200)로부터 리드된 제1 랜덤 리드 데이터(RDRD1)를 입력 받고, 제1 랜덤 리드 데이터(RDRD1)에 대한 디스크램블 동작을 수행하고, 디스크램블된 제1 랜덤 리드 데이터(RDRD1)를 리드 데이터(RD)로서 출력할 수 있다.
변환부(130_3)는 랜덤 패턴 생성부(131), 연산부(133) 및 반전부(135)를 포함할 수 있다.
랜덤 패턴 생성부(131)는 시드(SEED)를 입력받고, 시드(SEED)에 근거하여 랜덤 패턴(RDP)을 출력할 수 있다. 랜덤 패턴 생성부(131)는 도1의 랜덤 패턴 생성부(131)와 실질적으로 동일하게 구성되고 동작할 수 있다.
연산부(133)는 스크램블 동작 시, 라이트 데이터(WD)와 랜덤 패턴(RDP)을 논리 연산함으로써 제1 랜덤 라이트 데이터(RDWD1)를 출력할 수 있다. 연산부(133)는 디스크램블 동작 시, 제2 랜덤 리드 데이터(RDRD2)와 랜덤 패턴(RDP)을 논리 연산함으로써 리드 데이터(RD)를 출력할 수 있다. 연산부(133)의 논리 연산은, 예를 들어, 배타적 오어 연산일 수 있다.
반전부(135)는 스크램블 동작 시, 제1 랜덤 라이트 데이터(RDWD1)를 입력받고, 플래그 신호(FGS)에 근거하여 제1 랜덤 라이트 데이터(RDWD1)를 반전/비반전함으로써 제2 랜덤 라이트 데이터(RDWD2)를 출력할 수 있다. 반전부(135)는 인에이블된 플래그 신호(FGS)에 근거하여 제1 랜덤 라이트 데이터(RDWD1)를 반전시키고, 반전된 제1 랜덤 라이트 데이터(RDWD1)를 제2 랜덤 라이트 데이터(RDWD2)로서 출력할 수 있다. 반전부(135)는 디스에이블된 플래그 신호(FGS)에 근거하여 제1 랜덤 라이트 데이터(RDWD1)를 비반전시키고, 비반전된 제1 랜덤 라이트 데이터(RDWD1)를 제2 랜덤 라이트 데이터(RDWD2)로서 출력할 수 있다.
반전부(135)는 디스크램블 동작 시, 제1 랜덤 리드 데이터(RDRD1)를 입력받고, 플래그 신호(FGS)에 근거하여 제1 랜덤 리드 데이터(RDRD1)를 반전/비반전함으로써 제2 랜덤 리드 데이터(RDRD2)를 출력할 수 있다. 반전부(135)는 인에이블된 플래그 신호(FGS)에 근거하여 제1 랜덤 리드 데이터(RDRD1)를 반전시키고, 반전된 제1 랜덤 리드 데이터(RDRD1)를 제2 랜덤 리드 데이터(RDRD2)로서 출력할 수 있다. 반전부(135)는 디스에이블된 플래그 신호(FGS)에 근거하여 제1 랜덤 리드 데이터(RDRD1)를 비반전시키고, 비반전된 제1 랜덤 리드 데이터(RDRD1)를 제2 랜덤 리드 데이터(RDRD2)로서 출력할 수 있다.
도18은 도17의 변환부(130_3)의 스크램블 동작을 예시적으로 설명하기 위한 도면이다. 도19는 도17의 변환부(130_3)의 디스크램블 동작을 예시적으로 설명하기 위한 도면이다. 도18 및 도19를 참조하면, 메모리 장치(200)의 제1 메모리 블록(B1)에 대응하는 플래그는 "01"로 설정된 것으로 가정한다. 도18 및 도19에서, 반전/비반전 처리는, 도7을 참조하여 설명된 바와 같이 설정된 2비트의 플래그에 따라 수행되는 것으로 가정한다.
이하, 도17 및 도18을 참조하여, 변환부(130_3)의 스크램블 동작이 상세하게 설명될 것이다.
상측 케이스(61) 및 하측 케이스(62)에서, 변환부(130_3)는 라이트 데이터(WD)를 입력 받고, 라이트 데이터(WD)를 스크램블함으로써 제2 랜덤 라이트 데이터(RDWD2)를 출력할 수 있다. 제2 랜덤 라이트 데이터(RDWD2)가 라이트될 메모리 장치(200)의 타겟 메모리 블록은 제1 메모리 블록(B1)일 수 있다. 타겟 페이지는 상측 케이스(61)에서 LSB 페이지이고, 하측 케이스(62)에서 MSB 페이지일 수 있다.
상측 케이스(61)에서, 연산부(133)는 라이트 데이터(WD)를 입력 받을 수 있다. 랜덤 패턴 생성부(131)는 랜덤 패턴(RDP)을 출력할 수 있다. 연산부(133)는 라이트 데이터(WD)와 랜덤 패턴(RDP)을 논리 연산, 예를 들어, 배타적 오어 연산함으로써 제1 랜덤 라이트 데이터(RDWD1)를 출력할 수 있다. 반전부(135)는 제1 메모리 블록(B1)에 대응하는 플래그의 하위 비트 "1"에 근거하여 인에이블된 플래그 신호(FGS)를 입력 받을 수 있다. 반전부(135)는 플래그 신호(FGS)에 근거하여 제1 랜덤 라이트 데이터(RDWD1)를 반전시키고, 반전된 제1 랜덤 라이트 데이터(RDWD1)를 제2 랜덤 라이트 데이터(RDWD2)로서 출력할 수 있다. 출력된 제2 랜덤 라이트 데이터(RDWD2)는 메모리 장치(200)로 전송되어 제1 메모리 블록(B1)의 LSB 페이지에 라이트될 것이다.
하측 케이스(62)에서 반전부(135)가 제1 메모리 블록(B1)에 대응하는 플래그의 상위 비트 "1"에 근거하여 디스에이블된 플래그 신호(FGS)를 입력 받을 수 있다. 반전부(135)는 플래그 신호(FGS)에 근거하여 제1 랜덤 라이트 데이터(RDWD1)를 비반전시키고, 비반전된 제1 랜덤 라이트 데이터(RDWD1)를 제2 랜덤 라이트 데이터(RDWD2)로서 출력할 수 있다.
이하, 도17 및 도19를 참조하여, 변환부(130_3)의 디스크램블 동작이 상세하게 설명될 것이다.
상측 케이스(71) 및 하측 케이스(72)에서, 변환부(130_3)는 스크램블된 데이터, 즉, 제1 랜덤 리드 데이터(RDRD1)를 입력 받고, 제1 랜덤 리드 데이터(RDRD1)를 디스크램블함으로써 오리지널 데이터, 즉, 리드 데이터(RD)를 출력할 수 있다. 제1 랜덤 리드 데이터(RDRD1)가 리드된 메모리 장치(200)의 타겟 메모리 블록은 제1 메모리 블록(B1)일 수 있다. 타겟 페이지는 상측 케이스(71)에서 LSB 페이지이고, 하측 케이스(72)에서 MSB 페이지일 수 있다.
상측 케이스(71)에서, 반전부(135)는 제1 랜덤 리드 데이터(RDRD1)를 입력 받을 수 있다. 반전부(135)는 제1 메모리 블록(B1)에 대응하는 플래그의 하위 비트 "1"에 근거하여 인에이블된 플래그 신호(FGS)를 입력 받을 수 있다. 반전부(135)는 플래그 신호(FGS)에 근거하여 제1 랜덤 리드 데이터(RDRD1)를 반전시키고, 반전된 제1 랜덤 리드 데이터(RDRD1)를 제2 랜덤 리드 데이터(RDRD2)로서 출력할 수 있다. 랜덤 패턴 생성부(131)는 랜덤 패턴(RDP)을 출력할 수 있다. 연산부(133)는 제2 랜덤 리드 데이터(RDRD2)와 랜덤 패턴(RDP)을 논리 연산, 예를 들어, 배타적 오어 연산함으로써 리드 데이터(RD)를 출력할 수 있다.
하측 케이스(72)에서, 반전부(135)는 제1 메모리 블록(B1)에 대응하는 플래그의 상위 비트 "0"에 근거하여 디스에이블된 플래그 신호(FGS)를 입력 받을 수 있다. 반전부(135)는 플래그 신호(FGS)에 근거하여 제1 랜덤 리드 데이터(RDRD1)를 비반전시키고, 비반전된 제1 랜덤 리드 데이터(RDRD1)를 제2 랜덤 리드 데이터(RDRD2)로서 출력할 수 있다.
도20은 본 발명의 실시 예에 따른 변환부(130_3)의 동작 방법을 설명하기 위한 순서도이다. 이하, 도17 및 도20을 참조하여, 변환부(130_3)의 스크램블 동작이 상세하게 설명될 것이다.
S610 단계에서, 변환부(130_3)는 라이트 데이터를 입력 받을 수 있다.
S620 단계에서, 연산부(133)는 라이트 데이터와 랜덤 패턴을 논리 연산함으로써 제1 랜덤 라이트 데이터를 생성할 수 있다.
S630 단계에서, 반전부(135)는 플래그 신호에 근거하여 제1 랜덤 라이트 데이터에 대한 반전/비반전 처리를 통해 제2 랜덤 라이트 데이터를 생성할 수 있다.
S640 단계에서, 변환부(130_3)는 제2 랜덤 라이트 데이터를 출력할 수 있다.
도21은 본 발명의 실시 예에 따른 변환부(130_3)의 동작 방법을 설명하기 위한 순서도이다. 이하, 도17 및 도21을 참조하여, 변환부(130_3)의 디스크램블 동작이 상세하게 설명될 것이다.
S710 단계에서, 변환부(130_3)는 제1 랜덤 리드 데이터를 입력 받을 수 있다.
S720 단계에서, 반전부(135)는 플래그 신호에 근거하여 제1 랜덤 리드 데이터에 대한 반전/비반전 처리를 통해 제2 랜덤 리드 데이터를 생성할 수 있다.
S730 단계에서, 연산부(133)는 제2 랜덤 리드 데이터와 랜덤 패턴을 논리 연산함으로써 리드 데이터를 생성할 수 있다.
S740 단계에서, 변환부(130_3)는 리드 데이터를 출력할 수 있다.
도22는 본 발명의 실시 예에 따른 데이터 저장 장치(20)를 간략하게 도시한 블록도이다.
데이터 저장 장치(20)는 반전부(410)가 변환부(330) 내에 구현되지 않고, 메모리 장치(400) 내에 구현된 점을 제외하면, 도1의 데이터 저장 장치(10)와 실질적으로 유사하게 구성될 수 있다.
데이터 저장 장치(20)는 컨트롤러(300) 및 메모리 장치(400)를 포함할 수 있다.
컨트롤러(300)는 프로세서(310), 메모리(120) 및 변환부(330)를 포함할 수 있다. 프로세서는(310)는 플래그 정보(125)를 참조하여 반전부(410)의 반전/비반전 처리를 제어하기 위한 제어 신호를 메모리 장치(400)로 전송할 수 있다. 예를 들어, 프로세서는(310)는 제어 신호를 라이트 또는 리드 커맨드에 포함시켜 메모리 장치(400)로 전송할 수 있다.
변환부(330)는 랜덤 패턴 생성부(131) 및 연산부(133)를 포함할 수 있다. 랜덤 패턴 생성부(131) 및 연산부(133)는 도17의 랜덤 패턴 생성부(131) 및 연산부(133)와 실질적으로 동일하게 구성되고 동작할 수 있다.
메모리 장치(400)는 반전부(410)를 포함할 수 있다. 반전부(410)는 프로세서는(310)의 제어에 따라 반전/비반전 처리를 수행할 수 있다. 반전부(410)는 도17의 반전부(135)와 실질적으로 동일하게 구성되고 동작할 수 있다.
본 발명이 속하는 기술분야의 통상의 기술자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10 : 데이터 저장 장치
100 : 컨트롤러
200 : 메모리 장치
110 : 프로세서
120 : 메모리
125 : 플래그
130 : 변환부

Claims (20)

  1. 라이트 데이터에 대한 스크램블 동작을 수행함으로써 타겟 메모리 블록의 타겟 페이지에 저장될 랜덤 라이트 데이터를 생성하도록 구성된 변환부; 및
    상기 타겟 메모리 블록의 소거 카운트를 소정 값으로 나눈 나머지를 상기 타겟 메모리 블록에 대응하는 플래그로 설정하도록 구성된 프로세서를 포함하되,
    상기 스크램블 동작은, 상기 플래그에 근거한 반전/비반전 처리 및 랜덤 패턴에 근거한 연산 처리를 포함하고,
    상기 플래그의 최하위 비트는 상기 타겟 메모리 블록에 포함된 제1 페이지 그룹에 대응하고, 상기 플래그의 최상위 비트는 상기 타겟 메모리 블록에 포함되고 상기 제1 페이지 그룹과 겹치지 않는 제2 페이지 그룹에 대응하고,
    상기 반전/비반전 처리 중 반전 처리는, 상기 타겟 페이지가 상기 제1 페이지 그룹에 속할 경우 상기 최하위 비트가 제1 값을 가질 때 수행되고, 상기 타겟 페이지가 상기 제2 페이지 그룹에 속할 경우 상기 최상위 비트가 상기 제1 값을 가질 때 수행되는 데이터 저장 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 변환부는 상기 반전/비반전 처리를 수행하도록 구성된 반전부; 및
    상기 랜덤 패턴에 근거한 상기 연산 처리를 수행하도록 구성된 연산부를 포함하는 데이터 저장 장치.
  3. 삭제
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제2항에 있어서,
    상기 프로세서는 상기 플래그를 복수 비트들로 설정하고, 상기 플래그에서 상기 타겟 메모리 블록의 타겟 페이지에 대응하는 비트를 참조하여 상기 반전부를 제어하는 데이터 저장 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제4항에 있어서,
    상기 플래그의 상기 복수 비트들은 상기 타겟 메모리 블록의 서로 다른 페이지 그룹들에 각각 대응하는 데이터 저장 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제2항에 있어서,
    상기 반전부는 상기 라이트 데이터를 반전/비반전시킴으로써 제2 라이트 데이터를 출력하고,
    상기 연산부는 상기 제2 라이트 데이터와 상기 랜덤 패턴을 논리 연산함으로써 상기 랜덤 라이트 데이터를 출력하는 데이터 저장 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제2항에 있어서,
    상기 반전부는 상기 랜덤 패턴을 반전/비반전시킴으로써 제2 랜덤 패턴을 출력하고,
    상기 연산부는 상기 라이트 데이터와 상기 제2 랜덤 패턴을 논리 연산함으로써 상기 랜덤 라이트 데이터를 출력하는 데이터 저장 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제2항에 있어서,
    상기 연산부는 상기 라이트 데이터와 상기 랜덤 패턴을 논리 연산함으로써 제1 랜덤 라이트 데이터를 출력하고,
    상기 반전부는 상기 제1 랜덤 라이트 데이터를 반전/비반전시킴으로써 상기 랜덤 라이트 데이터를 출력하는 데이터 저장 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 타겟 메모리 블록을 포함하고, 상기 랜덤 라이트 데이터를 상기 타겟 메모리 블록에 라이트하기 위해 라이트 동작을 수행하도록 구성된 불휘발성 메모리 장치를 더 포함하는 데이터 저장 장치.
  10. 라이트 데이터와 랜덤 패턴을 논리 연산함으로써 제1 랜덤 라이트 데이터를 출력하도록 구성된 변환부;
    프로세서; 및
    불휘발성 메모리 장치를 포함하되,
    상기 불휘발성 메모리 장치는,
    플래그에 근거하여 상기 제1 랜덤 라이트 데이터에 대해 반전/비반전 처리를 수행함으로써 제2 랜덤 라이트 데이터를 출력하도록 구성된 반전부; 및
    상기 제2 랜덤 라이트 데이터가 저장될 타겟 페이지를 포함하는 타겟 메모리 블록을 포함하고,
    상기 프로세서는 상기 타겟 메모리 블록의 소거 카운트를 소정 값으로 나눈 나머지를 상기 타겟 메모리 블록에 대응하는 플래그로 설정하고,
    상기 플래그의 최하위 비트는 상기 타겟 메모리 블록에 포함된 제1 페이지 그룹에 대응하고, 상기 플래그의 최상위 비트는 상기 타겟 메모리 블록에 포함되고 상기 제1 페이지 그룹과 겹치지 않는 제2 페이지 그룹에 대응하고,
    상기 반전/비반전 처리 중 반전 처리는, 상기 타겟 페이지가 상기 제1 페이지 그룹에 속할 경우 상기 최하위 비트가 제1 값을 가질 때 수행되고, 상기 타겟 페이지가 상기 제2 페이지 그룹에 속할 경우 상기 최상위 비트가 상기 제1 값을 가질 때 수행되는 데이터 저장 장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제10항에 있어서,
    상기 프로세서는 상기 플래그를 참조하여 상기 반전부를 제어하는 데이터 저장 장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 프로세서는, 상기 플래그를 복수 비트들로 설정하고, 상기 플래그에서 상기 타겟 메모리 블록의 타겟 페이지에 대응하는 비트를 참조하여 상기 반전부를 제어하는 데이터 저장 장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서,
    상기 플래그의 상기 복수 비트들은 상기 타겟 메모리 블록의 서로 다른 페이지 그룹들에 각각 대응하는 데이터 저장 장치.
  14. 타겟 메모리 블록의 소거 카운트를 소정 값으로 나눈 나머지를 상기 타겟 메모리 블록에 대응하는 플래그로 설정하는 단계; 및
    라이트 데이터에 대한 스크램블 동작을 수행함으로써 상기 타겟 메모리 블록의 타겟 페이지에 저장될 랜덤 라이트 데이터를 생성하는 단계를 포함하되,
    상기 생성하는 단계는,
    상기 플래그에 근거한 반전/비반전 처리를 수행하는 단계; 및
    랜덤 패턴에 근거한 연산 처리를 수행하는 단계를 포함하고,
    상기 플래그의 최하위 비트는 상기 타겟 메모리 블록에 포함된 제1 페이지 그룹에 대응하고, 상기 플래그의 최상위 비트는 상기 타겟 메모리 블록에 포함되고 상기 제1 페이지 그룹과 겹치지 않는 제2 페이지 그룹에 대응하고,
    상기 반전/비반전 처리 중 반전 처리는, 상기 타겟 페이지가 상기 제1 페이지 그룹에 속할 경우 상기 최하위 비트가 제1 값을 가질 때 수행되고, 상기 타겟 페이지가 상기 제2 페이지 그룹에 속할 경우 상기 최상위 비트가 상기 제1 값을 가질 때 수행되는 데이터 저장 장치의 동작 방법.
  15. 삭제
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제14항에 있어서,
    상기 반전/비반전 처리를 제어하기 위해, 상기 플래그에서 상기 타겟 페이지에 대응하는 비트를 참조하는 단계를 더 포함하는 데이터 저장 장치의 동작 방법.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제14항에 있어서,
    상기 반전/비반전 처리를 수행하는 단계는 상기 라이트 데이터를 반전/비반전시킴으로써 제2 라이트 데이터를 출력하는 단계를 포함하고,
    상기 연산 처리를 수행하는 단계는 상기 제2 라이트 데이터와 상기 랜덤 패턴을 논리 연산함으로써 상기 랜덤 라이트 데이터를 출력하는 단계를 포함하는 데이터 저장 장치의 동작 방법.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제14항에 있어서,
    상기 반전/비반전 처리를 수행하는 단계는 상기 랜덤 패턴을 반전/비반전시킴으로써 제2 랜덤 패턴을 출력하는 단계를 포함하고,
    상기 연산 처리를 수행하는 단계는 상기 라이트 데이터와 상기 제2 랜덤 패턴을 논리 연산함으로써 상기 랜덤 라이트 데이터를 출력하는 단계를 포함하는 데이터 저장 장치의 동작 방법.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제14항에 있어서,
    상기 연산 처리를 수행하는 단계는 상기 라이트 데이터와 상기 랜덤 패턴을 논리 연산함으로써 제1 랜덤 라이트 데이터를 출력하는 단계를 포함하고,
    상기 반전/비반전 처리를 수행하는 단계는 상기 제1 랜덤 라이트 데이터를 반전/비반전시킴으로써 상기 랜덤 라이트 데이터를 출력하는 단계를 포함하는 데이터 저장 장치의 동작 방법.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제14항에 있어서,
    상기 랜덤 라이트 데이터를 불휘발성 메모리 장치의 상기 타겟 메모리 블록에 저장하는 단계를 더 포함하는 데이터 저장 장치의 동작 방법.
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10372948B2 (en) * 2015-12-15 2019-08-06 Taiwan Semiconductor Manufacturing Company Ltd. Scrambling apparatus and method thereof
KR20180087496A (ko) * 2017-01-23 2018-08-02 에스케이하이닉스 주식회사 메모리 시스템
KR20180089053A (ko) * 2017-01-31 2018-08-08 에스케이하이닉스 주식회사 페일 영역을 판단할 수 있는 메모리 장치 및 이의 테스트 방법, 이를 이용하는 메모리 모듈 및 시스템
CN109213625B (zh) * 2017-06-30 2022-02-11 慧荣科技股份有限公司 降低快闪储存介面中传收数据错误方法及装置
CN109284621B (zh) * 2017-07-19 2022-10-25 阿里巴巴集团控股有限公司 数据保护/恢复方法和装置以及数据存储/保护方法
US10665303B1 (en) * 2019-05-10 2020-05-26 Macronix International Co., Ltd. Erasing blocks with few programmed pages
CN111243644B (zh) * 2019-12-30 2020-10-20 深圳市芯天下技术有限公司 增强型flash的计数方法及增强型flash
KR20220095576A (ko) 2020-12-30 2022-07-07 삼성전자주식회사 반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120278529A1 (en) * 2011-04-28 2012-11-01 Seagate Technology Llc Selective Purge of Confidential Data From a Non-Volatile Memory

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0172366B1 (ko) * 1995-11-10 1999-03-30 김광호 불휘발성 반도체 메모리 장치의 독출 및 프로그램 방법과 그 회로
US7549011B2 (en) * 2001-08-30 2009-06-16 Micron Technology, Inc. Bit inversion in memory devices
WO2006106577A1 (ja) * 2005-03-31 2006-10-12 Spansion Llc 半導体装置及びその制御方法
JP4928830B2 (ja) * 2006-05-18 2012-05-09 株式会社東芝 Ｎａｎｄ型フラッシュメモリ装置及びメモリデバイス
JP4498370B2 (ja) * 2007-02-14 2010-07-07 株式会社東芝 データ書き込み方法
JP2008217857A (ja) * 2007-02-28 2008-09-18 Toshiba Corp メモリコントローラ及び半導体装置
JP4491000B2 (ja) * 2007-08-17 2010-06-30 株式会社東芝 メモリシステム
KR100857252B1 (ko) * 2007-12-27 2008-09-05 (주)인디링스 마모도를 비트 수준에서 평준화하는 플래시 메모리 장치 및플래시 메모리 프로그래밍 방법
CN101556560B (zh) * 2008-04-09 2011-05-04 群联电子股份有限公司 储存装置、控制器及其数据存取方法
US7855913B2 (en) * 2008-06-10 2010-12-21 Micron Technology, Inc. Dynamically configurable MLC state assignment
KR101541736B1 (ko) * 2008-09-22 2015-08-04 삼성전자주식회사 멀티-레벨 셀 플래시 메모리 장치에서의 ｌｓｂ 페이지 복구 방법
US8261159B1 (en) * 2008-10-30 2012-09-04 Apple, Inc. Data scrambling schemes for memory devices
JP5458611B2 (ja) * 2009-03-13 2014-04-02 ソニー株式会社 暗号処理装置
KR20100124087A (ko) 2009-05-18 2010-11-26 삼성전자주식회사 메모리 컨트롤러, 그것을 포함하는 메모리 시스템 그리고 그것의 동작 방법
US8429335B2 (en) * 2009-10-13 2013-04-23 Macronix International Co., Ltd. Memory device and operation method to selectively invert data
KR101138404B1 (ko) * 2010-07-09 2012-04-27 에스케이하이닉스 주식회사 메모리 시스템 및 그 동작 방법
US8767459B1 (en) * 2010-07-31 2014-07-01 Apple Inc. Data storage in analog memory cells across word lines using a non-integer number of bits per cell
KR20120013085A (ko) * 2010-08-04 2012-02-14 주식회사 하이닉스반도체 반도체 메모리 장치 및 이의 동작 방법
KR20120125790A (ko) 2011-05-09 2012-11-19 삼성전자주식회사 메모리 장치 및 그것을 포함하는 메모리 시스템
KR20130053247A (ko) * 2011-11-15 2013-05-23 삼성전자주식회사 불휘발성 메모리 장치에 데이터를 프로그램하는 프로그램 방법 및 불휘발성 메모리 장치를 포함하는 메모리 시스템
KR20130054738A (ko) * 2011-11-17 2013-05-27 삼성전자주식회사 불휘발성 메모리 장치에 데이터를 프로그램하는 프로그램 방법 및 불휘발성 메모리 장치를 포함하는 메모리 시스템
KR20130060795A (ko) * 2011-11-30 2013-06-10 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 동작 방법
US9269418B2 (en) * 2012-02-06 2016-02-23 Arm Limited Apparatus and method for controlling refreshing of data in a DRAM
KR102049258B1 (ko) * 2013-03-15 2019-11-28 삼성전자주식회사 레퍼런스 셀을 포함하는 불휘발성 메모리 장치 및 그것의 데이터 관리 방법 및
US9229687B2 (en) * 2013-09-05 2016-01-05 Xerox Corporation Private two-party computation using partially homomorphic encryption

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120278529A1 (en) * 2011-04-28 2012-11-01 Seagate Technology Llc Selective Purge of Confidential Data From a Non-Volatile Memory

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