CN109213625B - 降低快闪储存介面中传收数据错误方法及装置 - Google Patents

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Abstract

本发明涉及一种降低快闪储存介面中传收的数据错误方法以及使用该方法的装置，由第一端的处理单元执行，包含下列步骤：透过最底层致能的解扰器解扰从第二端接收的第一数据；反复监督解扰后的第一数据以判断是否发生接收数据错误；以及当检测到解扰后的第一数据发生接收数据错误时，不致能最底层的解扰器，以及发送第一请求给第二端，用以指示第二端不致能扰码器，从而让第二端不使用扰码保护即将传送给第一端的第二数据。

Description

降低快闪储存介面中传收数据错误方法及装置
技术领域
本发明关联于一种快闪存储器，特别是一种降低快闪储存介面中传收数据错误方法以及使用该方法的装置。
背景技术
快闪存储器装置通常分为NOR快闪装置与NAND快闪装置。NOR快闪装置为随机存取装置，主装置(host)可于地址脚位上提供存取NOR快闪装置的任意地址，并即时地由NOR快闪装置的数据脚位上获得储存于该地址上的数据。相反地，NAND快闪装置并非随机存取，而是序列存取。NAND快闪装置无法像NOR快闪装置一样，可以存取任何随机地址，主装置反而需要写入序列的位元组(bytes)值到NAND快闪装置中，用以定义请求命令(command)的类型(如，读取、写入、抹除等)，以及此命令上的地址。地址可指向一个页面(在快闪存储器中的一个写入作业的最小数据块)或一个区块(在快闪存储器中的一个抹除作业的最小数据块)。实际上，NAND快闪装置通常从存储器单元(memory cells)上读取或写入完整的数页数据。当一整页的数据从阵列读取到装置中的缓存器(buffer)后，藉由使用提取信号(strobesignal)顺序地敲出(clock out)内容，让主单元可逐位元组或字元组(words)存取数据。
快闪存储器装置通常包含装置端及储存单元，并且以快闪储存介面连接上主控端。随着储存介面的数据传输速度越来越快，数据于传收时更容易发生错误。因此，需要一种方法以及使用该方法的装置，用以降低快闪储存介面中传收数据错误。
发明内容
本发明的实施例提出一种降低快闪储存介面中传收的数据错误方法，由第一端的处理单元执行，包含下列步骤：透过最底层致能的解扰器解扰从第二端接收的第一数据；反复监督解扰后的第一数据以判断是否发生接收数据错误；以及当检测到解扰后的第一数据发生接收数据错误时，不致能最底层的解扰器，以及发送第一请求给第二端，用以指示第二端不致能扰码器，从而让第二端不使用扰码保护即将传送给第一端的第二数据。
本发明的实施例提出一种降低快闪储存介面中传收数据错误的装置，包含最底层及处理单元。最底层耦接于对应端，包含解扰器。处理单元耦接于最底层，透过最底层致能的解扰器解扰从对应端接收的第一数据；反复监督解扰后的第一数据以判断是否发生接收数据错误；以及当检测到解扰后的第一数据发生接收数据错误时，不致能最底层的解扰器，以及发送第一请求给对应端，用以指示对应端不致能扰码器，从而让对应端不使用扰码保护即将传送给此装置的第二数据。
本发明的实施例提出另一种降低快闪储存介面中传收的数据错误方法，由第一端的处理单元执行，包含下列步骤：当第一端的扰码器处于致能状态时，反复检测是否从第二端接收到不致能请求；当接收到不致能请求时，不致能扰码器；当第一端的扰码器处于不致能状态时，反复检测是否从第二端接收到致能请求；以及当接收到致能请求时，致能扰码器。
本发明的实施例提出另一种降低快闪储存介面中传收数据错误的装置，包含最底层及处理单元。最底层耦接于对应端，包含扰码器。处理单元耦接于最底层，当扰码器处于致能状态时，反复检测是否从对应端接收到不致能请求；当接收到不致能请求时，不致能扰码器；当扰码器处于不致能状态时，反复检测是否从上述对应端接收到致能请求；以及当接收到致能请求时，致能扰码器。
附图说明
图1是依据本发明实施例之快闪存储器的系统架构示意图。
图2是依据本发明实施例的存取介面与储存单元的方块图。
图3是依据本发明实施例的一个存取子介面与多个储存子单元的连接示意图。
图4是依据本发明实施例的接收端的数据传输设定调整方法的流程图。
图5是显示依据本发明实施例的电源模式改变请求信号帧的数据结构。
图6是显示依据本发明实施例的否定应答控制信号帧的数据结构。
图7是依据本发明实施例的传送端的数据传输设定调整方法的流程图。
符号说明
10快闪存储器；
110计算装置；
130主控端；
131物理层；
133物理转换层；
135数据连接层；
137处理单元；
150装置端；
151物理层；
153物理转换层；
155数据连接层；
157处理单元；
170存取介面；
170_0～170_j存取子介面；
180储存单元；
180_0_0～180_j_i储存子单元；
310_0数据线；
320_0_0～320_0_i芯片致能控制信号；
S411～S493方法步骤；
50电源模式改变请求信号帧；
51旗标栏位；
60否定应答控制信号帧；
61保留栏位的第2个比特；
S710～S770方法步骤。
具体实施方式
以下说明为完成发明的较佳实现方式，其目的在于描述本发明的基本精神，但并不用以限定本发明。实际的发明内容必须参考之后的权利要求范围。
必须了解的是，使用于本说明书中的”包含”、”包括”等词，是用以表示存在特定的技术特征、数值、方法步骤、作业处理、元件以及/或组件，但并不排除可加上更多的技术特征、数值、方法步骤、作业处理、元件、组件，或以上的任意组合。
于权利要求中使用如”第一”、"第二"、"第三"等词系用来修饰权利要求中的元件，并非用来表示之间具有优先权顺序，先行关系，或者是一个元件先于另一个元件，或者是执行方法步骤时的时间先后顺序，仅用来区别具有相同名字的元件。
图1是依据本发明实施例的快闪存储器的系统架构示意图。快闪存储器10的系统架构包含装置端150，并透过通用快闪储存(UFS,Universal Flash Storage)介面与主控端130沟通。UFS是个快闪储存规范，用以达成较高的数据传输速度及更可靠的快闪记忆储存，并且不需要因为快闪储存单元的类型不同而配置不同的转换器。快闪存储器10可配备于数位相机、移动电话、消费性电子设备等之中。UFS介面可运行于脉波宽度调制档(PWM,Pulse-Width Modulation gear)及高速档(HS,High-Speed gear)。脉波宽度调制档可为1Gbps(Gigabits per second)或更低速，而高速档可为1.4Gbps或更高速。脉波宽度调制档可称为低速档。例如，表1列举UFS规范所定义不同高速档(HS-GEARs)的数据传输率：
表1
Figure BDA0001676530070000041
例如，高速档HS-G1的A级数据传输率为1248Mbps，而高速档HS-G1的B级数据传输率为1248Mbps，高速档HS-G2的A级数据传输率为2496Mbps，而高速档HS-G2的B级数据传输率为2915.2Mbps，依此类推。表2列举UFS规范所定义不同脉波宽度调制档(PWM-GEARs)的数据传输率：
表2
脉波宽度调制档 最低传输率(Mbps) 最高传输率(Mbps)
PWM-G0 0.01 3
PWM-G1 3 9
PWM-G2 6 18
PWM-G3 12 36
PWM-G4 24 72
PWM-G5 48 144
PWM-G6 96 288
PWM-G7 192 576
低速档PWM-G0的数据传输率介于0.01至3Mbps之间，低速档PWM-G1的数据传输率介于3至9Mbps之间，低速档PWM-G2的数据传输率介于6至18Mbps之间，依此类推。
快闪存储器10还包含储存单元180，并且装置端150使用存取介面170与储存单元180沟通，可采用双倍数据率(double data rate,DDR)通讯协定与储存单元180沟通，例如，开放NAND快闪(open NAND flash interface,ONFI)、双倍数据率开关(DDRtoggle)或其他介面。装置端150的处理单元157透过存取介面170写入数据到储存单元180中的指定地址，以及从储存单元180中的指定地址读取数据。详细来说，装置端150的处理单元157透过存取介面170写入数据到储存单元180中的指定地址，以及从储存单元180中的指定地址读取数据。存取介面170使用数个电子信号来协调装置端150的处理单元157与储存单元180间的数据与命令传递，包含数据线(data line)、时脉信号(clock signal)与控制信号(controlsignal)。数据线可用以传递命令、地址、读出及写入的数据；控制信号线可用以传递芯片致能(chip enable,CE)、地址提取致能(address latch enable,ALE)、命令提取致能(command latch enable,CLE)、写入致能(write enable,WE)等控制信号。
储存单元180可包含多个储存子单元，每一个储存子单元实施于一个晶粒(die)上，各自使用关联的存取子介面与处理单元157进行沟通。图2是依据本发明实施例的存取介面与储存单元的方块图。快闪存储器10可包含j+1个存取子介面170_0至170_j，存取子介面又可称为通道(channel)，每一个存取子介面连接i+1个储存子单元。换句话说，i+1个储存子单元共享一个存取子介面。例如，当快闪存储器10包含4个通道(j＝3)且每一个通道连接4个储存单元(i＝3)时，快闪存储器10一共拥有16个储存单元180_0_0至180_j_i。处理单元157可驱动存取子介面170_0至170_j中之一者，从指定的储存子单元读取数据。每个储存子单元拥有独立的芯片致能(CE)控制信号。换句话说，当欲对指定的储存子单元进行数据读取时，需要驱动关联的存取子介面致能此储存子单元的芯片致能控制信号。图3是依据本发明实施例的一个存取子介面与多个储存子单元的连接示意图。处理单元157可透过存取子介面170_0使用独立的芯片致能控制信号320_0_0至320_0_i来从连接的储存子单元180_0_0至180_0_i中选择出其中一者，接着，透过共享的数据线310_0从选择出的储存子单元的指定位置读取数据。
主控端130的处理单元137可使用存取介面120透过指定通讯协定与计算装置110进行沟通，例如，通用串行总线(universal serial bus,USB)、先进技术附着(advancedtechnology attachment,ATA)、序列先进技术附着(serial advanced technologyattachment,SATA)、快速周边元件互联(peripheral component interconnect express,PCI-E)或其他介面。
主控端130及装置端150各自包含UFS互联层(UIC,UFS InterConnect layer)。UFS互联层是UFS分层架构的最底层，管理主控端130及装置端150间的连接。主控端130的UFS互联层可包含物理层(PHY,L1layer)131、物理转换层(physical adapter,L1.5layer)133及数据连接层(data link,L2layer)135。装置端150的UFS互联层可包含物理层151、物理转换层153及数据连接层155。物理层131及151中之每一者可包含差动输出对，如图1的TXP及TXN，用以传送数据至对应端，以及差动输入对，如图1的RXP及RXN，用以从对应端接收数据。例如，主控端130的物理层131可透过差动输出对传送数据至装置端150，以及透过差动输入对从装置端150接收数据。反面来说，装置端150的物理层131可透过差动输出对传送数据至主控端130，以及透过差动输入对从主控端130接收数据。
主控端130及装置端150中之每一者(亦可称为接收端)于运行在高速档或低速档时，可透过其最底层(例如，UFS互联层)致能的解扰器(descrambler)解扰从对应端接收的数据以取得解扰后的数据，判断解扰后的数据是否发生数据接收错误，并且，当检测到解扰后的数据发生接收数据错误时，不致能解扰器并且指示对应端(或称为传送端)不致能扰码器(scrambler)。例如，主控端130可解扰从装置端150接收的数据以取得数据信号帧以及/或控制信号帧，判断数据信号帧以及/或控制信号帧是否发生接收数据错误，并且，当检测到数据信号帧以及/或控制信号帧发生接收数据错误时，不致能解扰器并且指示装置端150不致能扰码器，反之亦然。反面来说，当接收端的最底层不致能解扰器时(亦即是对应端的最底层不致能扰码器时)，接收端持续监督接收的数据信号帧以及/或控制信号帧，并且，当检测到不存在接收数据错误时，致能解扰器并且指示对应端致能扰码器。例如，主控端130的最底层不致能解扰器时，主控端130持续监督接收的数据信号帧以及/或控制信号帧，并且，当检测到不存在接收数据错误时，致能解扰器并且指示装置端150致能扰码器，反之亦然。扰码器可使用硬体电路实施于传送端的物理转换层之中，而解扰器可使用硬体电路实施于接收端的物理转换层之中。于此须注意的是，将数据进行扰码虽然可提升安全性，但可能让数据于传输中产生错误比特的机会提高。
图4是依据本发明实施例的接收端的数据传输设定调整方法的流程图。此方法由处理单元137或157于载入并执行特定微码或软体指令时实施。接收端的处理单元可为通用处理器(general-purpose processor)、微控制器(microcontroller)、微控制器单元(MCU,microcontroller unit)等。当接收端的处理单元从接收端的非挥发性存储器(non-volatile memory)载入并执行相关韧体时实施以下所述的调整方法。接收端的处理单元可透过差动输入对从另一端(或可称为对应端或传送端)接收数据，并且透过其最底层致能的解扰器解扰从对应端接收的数据以取得解扰后数据。判断是否于接收端的物理转换层检测到循环冗余校验(CRC,Cyclic Redundancy Check)错误，或者于接收端的物理层检测到符号错误(步骤S411)。当没有检测到解扰后数据的循环冗余校验错误或符号错误或没有致能解扰器时(步骤S411中”否”的路径)，进行下一回合的接收数据判断(步骤S411)。
由于接收数据的错误可能只是偶然发生，因此接收端的处理单元可维护比特错误率计数器(BER,Bit Error Rate counter)，初始为1，用以记录检测到循环冗余校验错误或符号错误的次数，并且于检测到循环冗余校验错误或符号错误多次之后再进行调整。例如，当检测到解扰后数据的循环冗余校验或符号错误时(步骤S411中”是”的路径)，接收端的处理单元更判断比特错误率计数器的值是否到达或高于预设阈值(例如，2至10间的任意整数)(步骤S431)。当比特错误率计数器的值低于预设阈值时(步骤S431中”否”的路径)，比特错误率计数器的值加1(步骤S433)，并进行下一回合的接收数据判断(步骤S411)。当比特错误率计数器的值到达或高于预设阈值时(步骤S431中”是”的路径)，接收端的处理单元不致能接收端中物理转换层的解扰器及指示对应端的处理单元不致能对应端中物理转换层的扰码器(步骤S450)。于步骤S450，接收端可透过UFS介面发送请求给对应端，用以指示对应端不致能物理转换层的扰码器。于一些实施例中，请求可乘载于电源模式改变请求(PACP_PWR_req,power mode change request)信号帧或否定应答控制信号帧(NAC,negativeacknowledgement control frame)等之中。图5是显示依据本发明实施例的电源模式改变请求信号帧的数据结构。电源模式改变请求信号帧50的第2个符号(2nd symbol)的第0-5比特为旗标(Flags)栏位51。接收端的处理单元可将电源模式改变请求信号帧50的旗标栏位51的第i个比特(例如，第5个比特)设为”0”，i为0至5之间的任意整数，用以指示对应端不致能扰码器，让即将传送给接收端的数据不使用扰码保护。第6图系显示依据本发明实施例的否定应答控制信号帧的数据结构。否定应答控制信号帧60的长度为2个符号(symbols)，而每个符号为16比特。否定应答控制信号帧60的第0个符号(0th symbol)的第1-4比特为保留(Reserved)栏位。接收端的处理单元可将否定应答控制信号帧60的保留栏位的第j个比特(例如第2个比特61)设为”0”，j为0至3之间的任意整数，用以指示对应端不致能扰码器，让即将传送给接收端的数据不使用扰码保护。换句话说，当检测到循环冗余校验错误或符号错误多次之后，接收端的处理单元才认定发生接收数据错误。
于另一些实施例中，接收端的处理单元可不维护比特错误率计数器，并省略步骤S431及S433。换句话说，当检测到循环冗余校验错误或符号错误后，接收端的处理单元就认定发生接收数据错误。
于接收端中实体层的解扰器不致能时，接收端的处理单元可持续监督透过差动输入对从对应端接收的数据，并且判断是否于接收端的物理转换层检测到循环冗余校验错误，或者于接收端的物理层检测到符号错误(步骤S470)。当依然检测到循环冗余校验或符号错误时(步骤S470中”是”的路径)，接收端的处理单元维持不致能接收端中实体层的解扰器及指示对应端的处理单元维持不致能对应端中实体层的扰码器(步骤S450)。当没有检测到循环冗余校验或符号错误时(步骤S470中”否”的路径)，接收端的处理单元致能接收端中物理转换层的解扰器及指示对应端的处理单元致能对应端中物理转换层的扰码器(步骤S491)，以及重设比特错误率计数器的值为1(步骤S493)。于步骤S491，接收端可透过UFS介面发送请求给对应端，用以指示对应端致能物理转换层的扰码器。于一些实施例中，请求可乘载于电源模式改变请求信号帧或否定应答控制信号帧等之中。参考图5。接收端可将电源模式改变请求信号帧50的旗标栏位51的第i个比特设为”1”，用以指示对应端致能扰码器，让即将传送给接收端的数据使用扰码保护。参考图6。接收端可将否定应答控制信号帧60中保留栏位的第j个比特61设为”1”，用以指示对应端致能扰码器，让即将传送给接收端的数据使用扰码保护。
图7是依据本发明实施例的传送端的数据传输设定调整方法的流程图。此方法由处理单元137或157于载入并执行特定微码或软体指令时实施。传送端的处理单元可为通用处理器、微控制器、微控制器单元等。当传送端的物理转换层的扰码器处于致能状态时，传送端的处理器反复检测是否从对应端(亦可称为接收端)接收到不致能请求(步骤S710)。此不致能请求可乘载于如图5所示的电源模式改变请求信号帧50的旗标栏位51的第i个比特(例如，第5个比特)，或如图6所示的否定应答控制信号帧60的保留栏位的第j个比特(例如，第2个比特)。当检测到从对应端接收到不致能请求时(步骤S710中”是”的路径)，传送端的处理单元不致能物理转换层的扰码器(步骤S730)。当传送端的物理转换层的扰码器处于不致能状态时，传送端的处理器反复检测是否从对应端接收到致能请求(步骤S750)。此致能请求可乘载于如图5所示的电源模式改变请求信号帧50的旗标栏位51的第i个比特(例如，第5个比特)，或如图6所示的否定应答控制信号帧60的保留栏位的第j个比特(例如，第2个比特)。当检测到从对应端接收到致能请求时(步骤S750中”是”的路径)，传送端的处理单元致能物理转换层的扰码器(步骤S770)。
虽然图1-3中包含了以上描述的元件，但不排除在不违反发明的精神下，使用更多其他的附加元件，已达成更佳的技术效果。此外，虽然图4及图7的流程图采用指定的顺序来执行，但是在不违反发明精神的情况下，熟悉本技术领域者可以在达到相同效果的前提下，修改这些步骤间的顺序，所以，本发明并不局限于仅使用如上所述的顺序。此外，熟悉本技术领域者亦可以将若干步骤整合为一个步骤，或者是除了这些步骤外，循序或平行地执行更多步骤，本发明亦不因此而局限。
虽然本发明使用以上实施例进行说明，但需要注意的是，这些描述并非用以限缩本发明。相反地，此发明涵盖了熟悉本技术领域者显而易见的修改与相似设置。所以，申请权利要求范围须以最宽广的方式解释来包含所有显而易见的修改与相似设置。

Claims (18)

1.一种降低快闪储存介面中传收数据错误方法，由一接收端的处理单元执行，包含：
透过一最底层致能的一解扰器解扰从一传送端接收的第一数据，其中上述最底层为一通用快闪储存互联层；
反复监督一解扰后的第一数据以判断是否发生一接收数据错误；以及
当检测到上述解扰后的第一数据发生上述接收数据错误时，不致能上述最底层的上述解扰器，以及发送一第一请求给上述传送端，用以指示上述传送端不致能一扰码器，从而让上述传送端不使用扰码保护即将传送给上述接收端的一第二数据。
2.如权利要求1所述的降低快闪储存介面中传收数据错误方法，其特征在于，上述接收端及上述传送端透过一通用快闪储存介面互相沟通。
3.如权利要求2所述的降低快闪储存介面中传收数据错误方法，其特征在于，上述通用快闪储存互联层包含一物理层及一物理转换层，以及上述解扰后的第一数据的上述接收数据错误代表上述物理转换层于上述解扰后的第一数据检测到一循环冗余校验错误或者上述物理层于上述解扰后的第一数据检测到一符号错误。
4.如权利要求2所述的降低快闪储存介面中传收数据错误方法，其特征在于，上述通用快闪储存互联层包含一物理层及一物理转换层，以及上述解扰后的第一数据的上述接收数据错误代表上述物理转换层于上述解扰后的第一数据检测到一循环冗余校验错误或者上述物理层于上述解扰后的第一数据检测到一符号错误多次。
5.如权利要求4所述的降低快闪储存介面中传收数据错误方法，其特征在于，上述循环冗余校验错误及上述符号错误的次数以一比特错误率计数器纪录，上述方法，包含：
当检测到上述循环冗余校验错误或上述符号错误时，将上述比特错误率计数器的值加1。
6.如权利要求1所述的降低快闪储存介面中传收数据错误方法，其特征在于，上述第一请求承载于一电源模式改变请求信号帧的一旗标栏位的一比特，或一否定应答控制信号帧的一保留栏位的一比特。
7.如权利要求1所述的降低快闪储存介面中传收数据错误方法，其特征在于，包含：
当上述解扰器不致能时，反复检测从上述传送端接收的上述第二数据是否没有发生上述接收数据错误；以及
当检测到上述第二数据没有发生上述接收数据错误时，致能上述最底层的上述解扰器，以及发送一第二请求给上述传送端，用以指示上述传送端致能上述扰码器，从而让上述传送端使用扰码保护即将传送给上述接收端的上述第一数据。
8.如权利要求7所述的降低快闪储存介面中传收数据错误方法，其特征在于，上述第二请求承载于一电源模式改变请求信号帧的一旗标栏位的一比特，或一否定应答控制信号帧的一保留栏位的一比特。
9.一种降低快闪储存介面中传收数据错误方法，由一接收端的处理单元执行，包含：
当上述接收端的一扰码器处于一致能状态时，反复检测是否从一传送端接收到一不致能请求；
当接收到上述不致能请求时，不致能上述扰码器；
当上述接收端的上述扰码器处于一不致能状态时，反复检测是否从上述传送端接收到一致能请求；以及
当接收到上述致能请求时，致能上述扰码器，
其中，上述致能请求及上述不致能请求承载于一电源模式改变请求信号帧的一旗标栏位的一比特，或一否定应答控制信号帧的一保留栏位的一比特。
10.一种降低快闪储存介面中传收数据错误装置，包含：
一最底层，耦接于一对应端，包含一解扰器，其中上述最底层为一通用快闪储存互联层；以及
一处理单元，耦接于上述最底层，透过上述最底层致能的上述解扰器解扰从上述对应端接收的第一数据；反复监督一解扰后的第一数据以判断是否发生一接收数据错误；以及当检测到上述解扰后的第一数据发生上述接收数据错误时，不致能上述最底层的上述解扰器，以及发送一第一请求给上述对应端，用以指示上述对应端不致能一扰码器，从而让上述对应端不使用扰码保护即将传送给上述装置的一第二数据。
11.如权利要求10所述的降低快闪储存介面中传收数据错误装置，其特征在于，上述装置及上述对应端透过一通用快闪储存介面互相沟通。
12.如权利要求11所述的降低快闪储存介面中传收数据错误装置，其特征在于，上述通用快闪储存互联层包含一物理层及一物理转换层，以及上述解扰后的第一数据的上述接收数据错误代表上述物理转换层于上述解扰后的第一数据检测到一循环冗余校验错误或者上述物理层于上述解扰后的第一数据检测到一符号错误。
13.如权利要求11所述的降低快闪储存介面中传收数据错误装置，其特征在于，上述通用快闪储存互联层包含一物理层及一物理转换层，以及上述解扰后的第一数据的上述接收数据错误代表上述物理转换层于上述解扰后的第一数据检测到一循环冗余校验错误或者上述物理层于上述解扰后的第一数据检测到一符号错误多次。
14.如权利要求13所述的降低快闪储存介面中传收数据错误装置，其特征在于，上述循环冗余校验错误及上述符号错误的次数以一比特错误率计数器纪录，以及上述处理单元当检测到上述循环冗余校验错误或上述符号错误时，将上述比特错误率计数器的值加1。
15.如权利要求10所述的降低快闪储存介面中传收数据错误装置，其特征在于，上述第一请求承载于一电源模式改变请求信号帧的一旗标栏位的一比特，或一否定应答控制信号帧的一保留栏位的一比特。
16.如权利要求10所述的降低快闪储存介面中传收数据错误装置，其特征在于，上述处理单元当上述解扰器不致能时，反复检测从上述对应端接收的上述第二数据是否没有发生上述接收数据错误；以及当检测到上述第二数据没有发生上述接收数据错误时，致能上述最底层的上述解扰器，以及发送一第二请求给上述对应端，用以指示上述对应端致能上述扰码器，从而让上述对应端使用扰码保护即将传送给上述降低快闪储存介面中传收数据错误装置的上述第一数据。
17.如权利要求16所述的降低快闪储存介面中传收数据错误装置，其特征在于，上述第二请求承载于一电源模式改变请求信号帧的一旗标栏位的一比特，或一否定应答控制信号帧的一保留栏位的一比特。
18.一种降低快闪储存介面中传收数据错误装置，包含：
一最底层，耦接于一对应端，包含一扰码器，其中上述最底层为一通用快闪储存互联层；以及
一处理单元，耦接于上述最底层，当上述扰码器处于一致能状态时，反复检测是否从上述对应端接收到一不致能请求；当接收到上述不致能请求时，不致能上述扰码器；当上述扰码器处于一不致能状态时，反复检测是否从上述对应端接收到一致能请求；以及当接收到上述致能请求时，致能上述扰码器，
其中，上述致能请求及上述不致能请求承载于一电源模式改变请求信号帧的一旗标栏位的一比特，或一否定应答控制信号帧的一保留栏位的一比特。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101005356A (zh) * 2006-01-03 2007-07-25 耶德托存取公司 对加扰内容数据对象进行解扰的方法
CN101957782A (zh) * 2009-07-17 2011-01-26 慧国(上海)软件科技有限公司 避免数据储存装置的数据发生移位错误的方法及控制器
CN103309825A (zh) * 2012-02-22 2013-09-18 慧荣科技股份有限公司 存取快闪存储器的方法与快闪存储器控制器
WO2017052661A1 (en) * 2015-09-26 2017-03-30 Intel Corporation Multichip package link error detection

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2007102323A1 (ja) * 2006-03-08 2009-07-23 パナソニック株式会社 インタフェース回路、情報処理装置及び情報処理システム
TWI465898B (zh) * 2009-07-13 2014-12-21 Silicon Motion Inc 避免資料儲存裝置之資料發生移位錯誤的方法及控制器
CN102035616B (zh) * 2009-09-30 2013-12-04 国际商业机器公司 以太网前向纠错层接收的数据流的帧边界检测和同步系统
US8903091B2 (en) * 2010-09-23 2014-12-02 Nucript LLC Optical system with imparted secure codes
US8666068B2 (en) * 2011-10-20 2014-03-04 Sandisk Technologies Inc. Method for scrambling shaped data
US9065626B2 (en) * 2011-10-25 2015-06-23 Cavium, Inc. Bit error rate impact reduction
US9099173B2 (en) * 2012-12-14 2015-08-04 Virtium Technology, Inc. Classifying flash devices using ECC
CN104425019B (zh) * 2013-08-23 2018-07-06 慧荣科技股份有限公司 存取快闪存储器中存储单元的方法以及使用该方法的装置
US9407294B2 (en) * 2014-07-07 2016-08-02 Kabushi Kaisha Toshiba. Non-volatile memory controller with error correction (ECC) tuning via error statistics collection
KR102327076B1 (ko) * 2014-12-18 2021-11-17 에스케이하이닉스 주식회사 데이터 저장 장치 및 그것의 동작 방법
US9864654B2 (en) * 2015-09-21 2018-01-09 Sandisk Technologies Llc Detecting data indicated as being uncorrectable at a data storage device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101005356A (zh) * 2006-01-03 2007-07-25 耶德托存取公司 对加扰内容数据对象进行解扰的方法
CN101957782A (zh) * 2009-07-17 2011-01-26 慧国(上海)软件科技有限公司 避免数据储存装置的数据发生移位错误的方法及控制器
CN103309825A (zh) * 2012-02-22 2013-09-18 慧荣科技股份有限公司 存取快闪存储器的方法与快闪存储器控制器
WO2017052661A1 (en) * 2015-09-26 2017-03-30 Intel Corporation Multichip package link error detection

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