KR20180089053A - 페일 영역을 판단할 수 있는 메모리 장치 및 이의 테스트 방법, 이를 이용하는 메모리 모듈 및 시스템 - Google Patents

페일 영역을 판단할 수 있는 메모리 장치 및 이의 테스트 방법, 이를 이용하는 메모리 모듈 및 시스템 Download PDF

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Abstract

메모리 장치는 테스트 제어 회로, 테스트 데이터 출력 회로 및 데이터 전송기를 포함할 수 있다. 상기 테스트 제어 회로는 테스트 리드 신호 및 테스트 어드레스 신호에 기초하여 제어 신호를 생성할 수 있다. 상기 테스트 데이터 출력 회로는 하부 데이터 및 상부 데이터를 비교하여 판정 신호를 생성하고, 상기 테스트 제어 신호에 기초하여 상기 하부 데이터 및 상기 판정 신호를 출력할 수 있다. 상기 판정 신호에 기초하여 상기 하부 데이터를 비반전 또는 반전시켜 출력할 수 있다.

Description

페일 영역을 판단할 수 있는 메모리 장치 및 이의 테스트 방법, 이를 이용하는 메모리 모듈 및 시스템 {MEMORY APPARATUS CAPABLE OF DETERMINING FAILED REGION AND TEST METHOD THEREOF, MEMORY MODULE AND SYSTEM USING THE SAME}
본 발명은 반도체 기술에 관한 것으로, 더 상세하게는 메모리 장치, 메모리 모듈 및 이를 이용하는 시스템에 관한 것이다.
전자장치는 많은 전자 구성요소를 포함하고 있고, 그 중 컴퓨터 시스템 반도체로 구성된 많은 전자 구성요소들을 포함할 수 있다. 대표적인 전자 장치인 컴퓨터 시스템은 일반적으로 호스트의 기능을 수행하는 프로세서와 데이터 저장 기능을 수행하는 메모리를 포함할 수 있다. 특히, 메모리는 복수의 메모리 장치가 모듈 형태로 탑재되어 임시 기억 장치의 기능을 수행할 수 있다. 가장 대표적인 것은 DIMM (Dual In-line Memory Module)이다. DIMM에는 일반적으로 복수의 DRAM이 장착되고, 상기 복수의 DRAM을 통해 프로세서와 데이터 통신을 수행할 수 있다. 상기 DIMM은 복수의 메모리 장치를 포함하므로, 상기 DIMM을 테스트하기 위해서는 많은 테스트 시간이 필요할 수 있다.
본 발명의 실시예는 메모리 장치의 데이터 저장 영역을 나누어 테스트를 수행하고, 테스트 결과 페일이 발생된 데이터 저장 영역을 정확하게 판정할 수 있는 테스트를 수행할 수 있는 메모리 장치 및 이의 테스트 방법, 메모리 모듈 및 이를 이용하는 시스템을 제공할 수 있다.
본 발명의 실시예에 따른 메모리 장치는 하부 데이터 저장 영역으로부터 출력되는 하부 데이터 및 상부 데이터 저장 영역으로부터 출력되는 상부 데이터를 비교하여 판정 신호를 생성하고, 테스트 제어 신호에 기초하여 상기 하부 데이터 및 상기 판정 신호를 출력하는 테스트 데이터 출력 회로; 상기 판정 신호에 기초하여 상기 하부 데이터를 비반전 또는 반전시켜 출력하는 데이터 전송기; 및 테스트 리드 신호 및 테스트 어드레스 신호에 기초하여 상기 테스트 제어 신호를 생성하는 테스트 제어 회로를 포함할 수 있다.
본 발명의 실시예에 따른 시스템은 복수의 메모리 장치를 포함하는 메모리 모듈; 및 상기 메모리 모듈과 통신하여 상기 메모리 모듈을 제어하는 호스트를 포함하고, 각각의 상기 복수의 메모리 장치는, 하부 데이터 저장 영역으로부터 출력되는 하부 데이터 및 상부 데이터 저장 영역으로부터 출력되는 상부 데이터를 비교하여 판정 신호를 생성하고, 테스트 제어 신호에 기초하여 상기 하부 데이터 및 상기 판정 신호를 출력하는 테스트 데이터 출력 회로; 상기 판정 신호에 기초하여 상기 하부 데이터를 비반전 또는 반전시켜 출력하는 데이터 전송기; 및 테스트 리드 신호 및 테스트 어드레스 신호에 기초하여 상기 테스트 제어 신호를 생성하는 테스트 제어 회로를 포함할 수 있다.
본 발명의 실시예에 따른 메모리 장치의 테스트 방법은 테스트 어드레스를 제공하여 하부 데이터 저장 영역으로부터 출력된 하부 데이터와 상부 데이터 저장 영역으로부터 출력된 상부 데이터를 비교하여 판정 신호를 생성하고, 상기 하부 데이터를 저장하는 단계; 상기 하부 데이터가 상기 상부 데이터와 상이할 때 상기 하부 데이터를 반전시켜 출력하는 단계; 상기 테스트 어드레스를 다시 제공하고, 상기 저장된 하부 데이터를 출력하는 단계; 및 상기 하부 데이터에 페일이 발생하였는지 여부에 기초하여 상기 하부 데이터 저장 영역 및 상기 상부 데이터 저장 영역의 페일 여부를 판단하는 단계를 포함할 수 있다.
본 발명의 실시예는 메모리 장치 및 메모리 모듈의 테스트 시간을 감소시키고, 정확한 테스트 결과 생성을 가능하게 한다.
도 1은 본 발명의 실시예에 따른 시스템의 구성을 보여주는 도면,
도 2는 본 발명의 실시예에 따른 메모리 장치의 구성을 보여주는 도면,
도 3은 본 발명의 실시예에 따른 메모리 장치 및 시스템의 동작을 보여주는 흐름도,
도 4는 본 발명의 실시예에 따른 시스템의 구성을 보여주는 도면,
도 5는 본 발명의 실시예에 따른 시스템의 구성을 보여주는 도면이다.
도 1은 본 발명의 실시예에 따른 시스템(1)의 구성을 보여주는 도면이다. 도 1에서, 상기 시스템(1)은 메모리 모듈(110) 및 호스트(120)를 포함할 수 있다. 상기 호스트(120)와 상기 메모리 모듈(110)은 데이터 통신을 수행할 수 있고, 상기 호스트(120)는 상기 메모리 모듈(110)을 제어하여 상기 메모리 모듈(110)이 데이터 입출력 동작을 수행할 수 있도록 한다. 상기 호스트(120)는 상기 메모리 모듈(120)을 제어하기 위한 마스터 장치일 수 있고, 중앙처리장치(CPU), 그래픽 처리 장치(Graphic Processing Unit, GPU), 멀티미디어 프로세서(Multi-Media Processor, MMP), 디지털 신호 프로세서(Digital Signal Processor) 중 하나 이상을 포함할 수 있다. 또한, 어플리케이션 프로세서(AP)와 같이 다양한 기능을 가진 프로세서 칩들을 조합하여 시스템 온 칩(System On Chip)의 형태로 구현될 수 있다. 또한, 상기 호스트(120)는 상기 메모리 모듈(110)을 테스트하기 위한 테스트 장치일 수 있다. 상기 호스트(120)는 상기 메모리 모듈(110)로 다양한 제어신호를 제공하여 상기 메모리 모듈(110)의 동작을 제어할 수 있다. 예를 들어, 상기 호스트(120)는 상기 메모리 모듈(110)로 커맨드 신호(CMD), 어드레스 신호(ADD), 클럭 신호(CLK) 및 데이터(DQ)를 제공할 수 있다. 상기 호스트(120)로부터 상기 메모리 모듈(110)로 데이터가 전송되는 동작은 라이트 동작으로 정의될 수 있고, 상기 메모리 모듈(110)로부터 상기 호스트(120)로 데이터(DQ)가 전송되는 동작은 리드 동작으로 정의될 수 있다. 상기 호스트(120)는 상기 라이트 동작 중에 상기 메모리 모듈(110)로 상기 커맨드 신호(CMD), 상기 어드레스 신호(ADD), 상기 데이터(DQ)를 제공할 수 있다. 상기 호스트(120)는 상기 리드 동작 중에 상기 메모리 모듈(110)로 상기 커맨드 신호(CMD) 상기 어드레스 신호(ADD)를 제공하고, 상기 메모리 모듈(110)로부터 상기 데이터(DQ)를 수신할 수 있다.
상기 메모리 모듈(110)은 모듈 기판(111) 및 복수의 메모리 장치(112)를 포함할 수 있다. 상기 복수의 메모리 장치(112)는 상기 모듈 기판(111) 상에 장착될 수 있다. 상기 메모리 장치(112)는 휘발성 메모리와 비휘발성 메모리 중 하나 이상을 포함할 수 있다. 상기 휘발성 메모리는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM)을 포함할 수 있고, 상기 비휘발성 메모리는 ROM (Read Only Memory), PROM (Programmable ROM), EEPROM (Electrically Erase and Programmable ROM), EPROM (Electrically Programmable ROM), 플래시 메모리, PRAM (Phase change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM) 및 FRAM (Ferroelectric RAM) 등을 포함할 수 있다. 상기 메모리 모듈(110)은 상기 호스트(120)로부터 상기 커맨드 신호(CMD) 및 상기 어드레스 신호(ADD)를 수신하고, 상기 라이트 동작 중에 상기 호스트(120)로부터 전송된 데이터(DQ)를 저장하며, 상기 리드 동작 중에 저장된 데이터를 상기 호스트(120)로 출력할 수 있다. 상기 메모리 모듈(110)은 예를 들어, UDIMM (Unbuffered Dual In-line Memory Module), DIMM (Dual Inline Memory Module), RDIMM (Registered Dual In-line Memory Module), LRDIMM (Load Reduced Dual In-line Memory Module), SODIMM (Small Outline Dual In-line Memory Module), NVDIMM(Non-Volatile Dual In-line Memory Module) 중 어느 하나의 형태로 구현될 수 있다. 또한, 상기 메모리 모듈(110)은 실질적으로 메모리 컨트롤러 또는 호스트와 유사한 기능을 수행할 수 있는 어드밴스드(Advanced) 메모리 버퍼를 포함하는 메모리 모듈일 수도 있다.
상기 호스트(120)는 상기 메모리 모듈(110)에 대한 테스트를 수행할 수 있다. 상기 메모리 모듈(110)의 복수의 메모리 장치(112)는 각각 데이터를 저장할 수 있는 데이터 저장 영역을 포함할 수 있다. 상기 호스트(120)는 상기 복수의 메모리 장치(112)의 데이터 저장 영역을 논리적으로 2개의 데이터 저장 영역으로 구분할 수 있다. 상기 호스트(120)는 상기 데이터 저장 영역을 하부 데이터 저장 영역(LR) 및 상부 데이터 저장 영역(UR)으로 구분할 수 있다. 상기 하부 데이터 저장 영역(LR)은 상기 상부 데이터 저장 영역(UR)과 실질적으로 동일한 용량을 가질 수 있고, 상기 하부 데이터 저장 영역(LR) 및 상기 상부 데이터 저장 영역(UR)은 각각 하나의 데이터 저장 영역의 절반의 용량을 가질 수 있다. 상기 호스트(120)는 상기 하부 데이터 저장 영역(LR) 및 상기 상부 데이터 저장 영역(UR) 중 어느 하나만을 접근하고, 상기 메모리 모듈(110)은 상기 호스트의 접근에 따라 상기 하부 데이터 저장 영역(LR) 및 상기 상부 데이터 저장 영역(UR) 모두에 대한 테스트를 수행되도록 하는 구성을 포함할 수 있다. 따라서, 상기 메모리 모듈(110)에 대한 테스트 시간은 절반으로 감소될 수 있다.
도 2는 본 발명의 실시예에 따른 메모리 장치(200)의 구성을 보여주는 도면이다. 상기 메모리 장치(200)는 도 1에 도시된 복수의 메모리 장치(112)로 각각 적용될 수 있다. 도 2에서, 상기 메모리 장치(200)는 하부 데이터 저장 영역(201) 및 상부 데이터 저장 영역(202)을 포함할 수 있다. 상기 하부 데이터 저장 영역(201) 및 상기 상부 데이터 저장 영역(202)은 하나의 데이터 저장 영역을 논리적으로 구분한 것일 수 있다. 예를 들어, 상기 하부 데이터 저장 영역(201)과 상기 상부 데이터 저장 영역(220)은 어드레스 신호(ADD)에 따라 구분될 수 있다. 상기 호스트(120)가 상기 메모리 모듈(110)로 제공하는 어드레스 신호(ADD)는 예를 들어 n 비트를 포함할 수 있다. 상기 어드레스 신호(ADD) 중 최상위 비트는 상기 하부 데이터 저장 영역(201)과 상기 상부 데이터 저장 영역(202)을 구분하기 위한 정보로 사용될 수 있다. 예를 들어, 상기 어드레스 신호(ADD)의 최상위 비트가 0일 때 하위 비트들은 상기 하부 데이터 저장 영역(201)의 메모리 셀을 선택하는 신호로 사용될 수 있고, 상기 어드레스 신호(ADD)의 최상위 비트가 1일 때 하위 비트들은 상기 상부 데이터 저장 영역(202)의 메모리 셀을 선택하는 신호로 사용될 수 있다. 상기 최상위 비트를 고려하지 않는 경우, 상기 하위 비트들로 상기 하부 데이터 저장 영역(LR) 및 상기 상부 데이터 저장 영역(UR)의 메모리 셀을 동시에 선택할 수 있다. 이하에서, 상기 최상위 비트를 고려하지 않는 경우의 어드레스 신호(ADD)는 테스트 어드레스 신호로 지칭될 수 있다.
상기 메모리 장치(200)는 테스트 제어 회로(210), 테스트 데이터 출력 회로(220) 및 데이터 전송기(231)를 포함할 수 있다. 상기 테스트 제어 회로(210)는 테스트 리드 신호(TRD) 및 테스트 어드레스 신호에 기초하여 테스트 제어 신호(RPT)를 생성할 수 있다. 상기 테스트 제어 회로(210)는 어드레스 신호(ADD)를 수신할 수 있고, 상기 어드레스 신호(ADD)가 테스트 어드레스 신호인지 또는 노멀 어드레스 신호인지 여부를 판단할 수 있다. 예를 들어, 최상위 비트를 고려하지 않는 어드레스 신호(ADD)를 테스트 어드레스 신호로 판단할 수 있고, 상기 테스트 어드레스 신호 외의 어드레스 신호(ADD)를 상기 노멀 어드레스 신호로 판단할 수 있다. 상기 테스트 제어 회로(210)는 상기 테스트 리드 신호(TRD)가 입력되었을 때, 수신된 테스트 어드레스 신호를 저장할 수 있다. 이후, 상기 테스트 제어 회로(210)는 상기 호스트(120)로부터 수신된 어드레스 신호(ADD)와 상기 저장된 테스트 어드레스 신호를 비교할 수 있다. 상기 테스트 제어 회로(210)는 상기 호스트(120)로부터 수신된 어드레스 신호(ADD)가 상기 테스트 어드레스 신호일 때 상기 테스트 제어 신호(RPT)를 인에이블시킬 수 있다. 즉, 상기 테스트 제어 회로(210)는 상기 테스트 어드레스 신호를 재차 수신하였을 때 상기 테스트 제어 신호(RPT)를 인에이블시킬 수 있다.
상기 테스트 데이터 출력 회로(220)는 상기 하부 데이터 저장 영역(201) 및 상기 상부 데이터 저장 영역(202)과 연결될 수 있다. 상기 테스트 데이터 출력 회로(220)는 상기 하부 데이터 저장 영역(201)으로부터 출력되는 하부 데이터(LDO) 및 상기 상부 데이터 저장 영역(202)으로부터 출력되는 상부 데이터(UDO)를 수신할 수 있다. 상기 데이터 테스트 데이터 출력 회로(220)는 상기 하부 데이터(LDO)와 상기 상부 데이터(UDO)를 비교하여 판정 신호(PF)를 생성할 수 있다. 상기 판정 신호(PF)는 페일이 발생하였는지 여부에 관한 정보를 포함할 수 있다. 예를 들어, 상기 하부 데이터 저장 영역(201)과 상기 상부 데이터 저장 영역(202)에 동일한 데이터가 저장되었다고 가정할 때, 상기 테스트 데이터 출력 회로(220)는 상기 하부 데이터(LDO)와 상기 상부 데이터(UDO)가 일치할 때 로우 레벨을 갖는 상기 판정 신호(PF)를 생성할 수 있다. 또한, 상기 테스트 데이터 출력 회로(220)는 상기 하부 데이터(LDO)와 상기 상부 데이터(UDO)가 상이할 때 하이 레벨을 갖는 상기 판정 신호(PF)를 생성할 수 있다. 따라서, 상기 판정 신호(PF)가 로우 레벨일 때 페일이 발생하지 않은 것으로 판단될 수 있고, 상기 판정 신호(PF)가 하이 레벨일 때 페일이 발생한 것으로 판단될 수 있다. 상기 테스트 데이터 출력 회로(220)는 상기 판정 신호(PF)와, 상기 하부 데이터(LDO) 및 상기 상부 데이터(UDO) 중 어느 하나를 출력할 수 있다. 예를 들어, 상기 테스트 데이터 출력 회로(220)는 상기 하부 데이터(LDO)와 상기 판정 신호(PF)를 출력할 수 있다. 상기 테스트 데이터 출력 회로(220)는 상기 테스트 리드 신호(TRD) 및 상기 테스트 제어 신호(RPT)를 수신할 수 있다. 상기 테스트 데이터 출력 회로(220)는 상기 테스트 리드 신호(TRD)에 기초하여 상기 하부 데이터(LDO)와 상기 상부 데이터(UDO)의 비교 동작을 수행할 수 있다. 또한, 상기 테스트 데이터 출력 회로(220)는 상기 테스트 리드 신호(TRD)에 기초하여 상기 하부 데이터(LDO)를 저장할 수 있다. 상기 테스트 데이터 출력 회로(220)는 상기 테스트 제어 신호(RPT)에 기초하여 상기 하부 데이터(LDO) 및 상기 판정 신호(PF)를 출력할 수 있다. 예를 들어, 상기 테스트 제어 신호(RPT)가 디스에이블된 상태일 때, 상기 테스트 데이터 출력 회로(220)는 상기 하부 데이터(LDO) 및 상기 판정 신호(PF)를 출력할 수 있다. 상기 테스트 제어 신호(RPT)가 인에이블된 상태일 때, 상기 테스트 데이터 출력 회로(220)는 상기 저장된 하부 데이터(LDO)를 출력할 수 있다.
상기 테스트 데이터 출력 회로(220)는 데이터 비교기(221) 및 데이터 래치부(222)를 포함할 수 있다. 상기 데이터 비교기(221)는 상기 테스트 리드 신호(TRD)상기 테스트 리드 신호(TRD), 상기 하부 데이터(LDO) 및 상기 상부 데이터(UDO)를 수신할 수 있다. 상기 데이터 비교기(221)는 상기 테스트 리드 신호(TRD)에 기초하여 상기 하부 데이터(LDO) 및 상기 상부 데이터(UDO)를 비교하여 상기 판정 신호(PF)를 생성할 수 있다. 상기 데이터 래치부(222)는 상기 테스트 리드 신호(TRD) 및 상기 하부 데이터(LDO)를 수신할 수 있다. 상기 데이터 래치부(222)는 상기 하부 데이터(LDO)를 상기 데이터 전송기(231)로 제공할 수 있다. 상기 데이터 래치부(222)는 상기 테스트 리드 신호(TRD)에 기초하여 상기 하부 데이터(LDO)를 저장할 수 있다. 상기 데이터 래치부(222)는 상기 테스트 제어 신호(RPT)에 기초하여 상기 저장된 하부 데이터(LDO)를 출력할 수 있다.
상기 데이터 전송기(231)는 상기 테스트 데이터 출력 회로(220)와 연결되고, 상기 테스트 데이터 출력 회로(220)로부터 출력되는 상기 하부 데이터(LDO) 및 상기 판정 신호(PF)를 수신할 수 있다. 상기 데이터 전송기(231)는 상기 테스트 제어 신호(RPT)를 수신할 수 있다. 상기 데이터 전송기(231)는 상기 판정 신호(PF)에 기초하여 상기 하부 데이터(LDO)를 반전 또는 비반전시켜 데이터(DQ)를 출력할 수 있다. 예를 들어, 상기 데이터 전송기(231)는 상기 판정 신호(PF)가 페일 정보를 포함할 때 상기 하부 데이터(LDO)를 반전시켜 데이터(DQ)를 생성할 수 있고, 상기 판정 신호(PF)가 페일 정보를 포함하지 않을 때 상기 하부 데이터(LDO)를 반전시키지 않고 상기 데이터(DQ)를 생성할 수 있다. 상기 데이터 전송기(231)는 상기 판정 신호(PF)가 하이 레벨일 때 상기 하부 데이터(LDO)를 반전시킬 수 있고, 상기 판정 신호(PF)가 로우 레벨일 때 상기 하부 데이터(LDO)를 반전시키지 않을 수 있다. 상기 데이터 전송기(231)는 상기 테스트 제어 신호(RPT)에 기초하여 상기 테스트 데이터 출력 회로(220)로부터 출력되는 상기 하부 데이터(LDO)를 그대로 상기 데이터(DQ)로서 출력할 수 있다. 상기 데이터 전송기(231)은 상기 데이터 래치부(222)와 연결되어 상기 하부 데이터(LDO) 및 상기 판정 신호(PF)를 수신할 수 있다. 상기 데이터 전송기(231)는 상기 데이터(DQ)를 상기 호스트(120)로 출력할 수 있다.
도 2에서, 상기 메모리 장치(200)는 커맨드 수신기(232), 데이터 수신기(233), 어드레스 수신기(234) 및 데이터 복제기(240)를 더 포함할 수 있다. 상기 커맨드 수신기(232)는 상기 호스트(120)로부터 전송된 커맨드 신호(CMD)를 수신할 수 있다. 상기 커맨드 수신기(232)는 상기 커맨드 신호(CMD)에 기초하여 상기 테스트 리드 신호(TRD) 및 상기 테스트 라이트 신호(TWT)를 생성할 수 있다. 상기 데이터 수신기(233)는 상기 호스트(120)로부터 전송된 데이터(DQ)를 수신할 수 있다. 상기 어드레스 수신기(234)는 상기 호스트(120)로부터 전송된 어드레스 신호(ADD)를 수신할 수 있다. 상기 어드레스 수신기(234)는 수신된 어드레스 신호(ADD)를 상기 테스트 제어 회로(210)로 제공할 수 있다.
상기 데이터 복제기(240)는 상기 데이터 수신기(233)를 통해 상기 데이터(DQ)를 수신할 수 있다. 상기 데이터 복제기(240)는 상기 하부 데이터 저장 영역(201) 및 상기 상부 데이터 저장 영역(202)과 연결될 수 있다. 상기 데이터 복제기(240)는 상기 테스트 라이트 신호(TWT)에 기초하여 상기 데이터(DQ)를 복제하여 상기 하부 데이터 저장 영역(201) 및 상기 상부 데이터 저장 영역(202) 모두로 상기 데이터(DQ)를 제공할 수 있다. 상기 데이터 복제기(240)는 상기 테스트 라이트 신호(TWT)가 인에이블되었을 때 상기 데이터(DQ)를 상기 하부 데이터 저장 영역(201) 및 상기 상부 데이터 저장 영역(202)으로 제공하여, 상기 하부 데이터 저장 영역(201) 및 상기 상부 데이터 저장 영역(202)에 모두 상기 데이터(DQ)가 저장될 수 있도록 한다.
도 3은 본 발명의 실시예에 따른 메모리 장치(200) 및 시스템(1)의 동작을 보여주는 흐름도이다. 상기 메모리 장치(200)에 대한 테스트를 수행하기 위해 상기 호스트(120)는 상기 메모리 장치(200)로 테스트 라이트 동작을 위한 커맨드 신호(CMD) 및 데이터(DQ)를 제공할 수 있다(S31). 상기 커맨드 수신기(232)는 상기 커맨드 신호(CMD)에 기초하여 테스트 라이트 신호(TWT)를 생성할 수 있다. 상기 데이터 복제기(240)는 상기 데이터 수신기(233)를 통해 수신된 데이터(DQ)를 수신하고, 상기 테스트 라이트 신호(TWT)에 기초하여 상기 데이터(DQ)를 상기 하부 데이터 저장 영역(201) 및 상기 상부 데이터 저장 영역(202) 모두로 제공할 수 있다. 따라서, 상기 하부 데이터 저장 영역(201) 및 상기 상부 데이터 저장 영역(202)에는 동일한 데이터가 저장될 수 있다(S32). 이후, 상기 호스트(120)는 상기 메모리 장치로 테스트 리드 동작을 위한 커맨드 신호(CMD) 및 어드레스 신호(ADD)를 제공할 수 있다(S33). 상기 테스트 리드 동작을 위한 어드레스 신호(ADD)는 테스트 어드레스 신호일 수 있다. 상기 커맨드 수신기(232)는 상기 커맨드 신호(CMD)에 기초하여 테스트 리드 신호(TRD)를 생성할 수 있다. 상기 테스트 제어 회로(210)는 상기 테스트 어드레스 신호를 수신하고, 상기 테스트 어드레스 신호를 저장할 수 있다. 상기 테스트 리드 동작을 통해 상기 하부 데이터 저장 영역(201)은 하부 데이터(LDO)를 출력하고, 상기 상부 데이터 저장 영역(202)은 상부 데이터(UDO)를 출력할 수 있다(S34). 상기 데이터 비교기(221)는 상기 테스트 리드 신호(TRD)에 기초하여 상기 하부 데이터(LDO) 및 상기 상부 데이터(UDO)를 비교하여 상기 판정 신호(PF)를 생성할 수 있다. 상기 데이터 래치부(222)는 상기 하부 데이터(LDO)를 저장할 수 있다(S35). 상기 하부 데이터(LDO) 및 상기 판정 신호(PF)는 상기 데이터 전송기(231)로 출력될 수 있다. 상기 데이터 전송기(231)는 상기 하부 데이터(LDO)와 상기 상부 데이터(UDO)가 일치하는지 여부에 따라 생성된 상기 판정 신호에 기초하여 상기 하부 데이터(LDO)를 반전 또는 비반전시켜 출력할 수 있다(S36). 상기 데이터 전송기(231)는 상기 판정 신호(PF)가 로우 레벨이면, 즉, 상기 하부 데이터(LDO)와 상기 상부 데이터(UDO)가 일치하는 경우, 상기 하부 데이터(LDO)를 반전시키지 않고 그대로 상기 호스트(120)로 출력할 수 있다(S37). 상기 호스트는 상기 하부 데이터(LDO)를 수신하고, 상기 하부 데이터(LDO)에 기초하여 상기 하부 데이터 저장 영역(201) 및 상기 상부 데이터 저장 영역(202) 모두에 페일이 발생하지 않았음을 판단할 수 있다. 이에 따라 상기 테스트는 종료될 수 있다(S38).
상기 데이터 전송기(231)는 상기 판정 신호(PF)가 하이 레벨이면, 즉, 상기 하부 데이터(LDO)와 상기 상부 데이터(UDO)가 상이한 경우, 상기 하부 데이터(LDO)를 반전시켜 상기 호스트(120)로 출력할 수 있다(S39). 이 때, 상기 데이터 전송기(231)는 상기 하부 데이터(LDO) 중 특정 비트만을 반전시켜 상기 데이터(DQ)를 출력할 수 있다. 상기 호스트(120)는 상기 하부 데이터가 반전되어 출력되는 경우, 페일이 발생되었음을 알 수 있지만, 상기 하부 데이터 저장 영역(201) 및 상기 상부 데이터 저장 영역(202) 중 어디에서 페일이 발생되었는지 특정할 수 없다.
상기 호스트(120)는 상기 하부 데이터 저장 영역(201) 및 상기 상부 데이터 저장 영역(202) 중 어디에서 페일이 발생하였는지 여부를 판단하기 위해, 상기 메모리 장치(200)로 상기 테스트 어드레스 신호를 상기 어드레스 신호(ADD)로서 제공할 수 있다(S40). 상기 테스트 제어 회로(210)는 저장된 테스트 어드레스 신호와 상기 수신된 어드레스 신호(ADD)가 동일하므로 상기 테스트 제어 신호(RPT)를 인에이블시킬 수 있다. 상기 데이터 래치부(222)는 상기 테스트 제어 신호(RPT)에 기초하여 저장된 상기 하부 데이터(LDO)를 상기 데이터 전송기(231)로 출력하고, 상기 데이터 전송기(231)는 상기 테스트 제어 신호(RPT)에 기초하여 상기 데이터 래치부(222)로부터 제공된 상기 하부 데이터(LDO)를 그대로 상기 데이터(DQ)로서 상기 호스트(120)로 출력할 수 있다(S41). 상기 호스트(120)는 상기 메모리 장치(200)로부터 상기 데이터(DQ)로서 전송된 상기 하부 데이터(LDO)를 수신할 수 있고, 상기 하부 데이터(LDO)가 페일인지 아닌지 여부를 판단할 수 있다(S42). 예를 들어, 상기 호스트(120)는 상기 테스트 라이트 동작에서 제공된 데이터와 상기 하부 데이터(LDO)를 비교하여 상기 하부 데이터(LDO)에 페일이 발생되었는지 여부를 판단할 수 있다. 상기 하부 데이터(LDO)에 페일이 발생하였다면, 상기 호스트(120)는 상기 하부 데이터 저장 영역(201)에 페일이 발생하였고, 상기 상부 데이터 저장 영역(202)에는 페일이 발생되지 않았다고 판정할 수 있다(S43). 상기 하부 데이터(LDO)에 페일이 발생하지 않았다면, 상기 호스트(120)는 상기 하부 데이터 저장 영역(201)에 페일이 발생하지 않았고, 상기 상부 데이터 저장 영역(202)에는 페일이 발생하였다고 판정할 수 있다(S44). 상기 하부 데이터 저장 영역(201) 및 상기 상부 데이터 저장 영역(202) 중 어떤 데이터 저장 영역에서 페일이 발생되었는지 판정되면, 테스트가 종료될 수 있다(S38).
도 4는 본 발명의 실시예에 따른 시스템(3)의 구성을 보여주는 도면이다. 상기 시스템(3)은 메인 보드(301), 프로세서(310) 및 메모리 모듈(320)을 포함할 수 있다. 상기 메인 보드(301)는 시스템을 구성하는 부품을 장착하기 위한 기판으로서, 마더 보드(Mother Board)로 언급될 수 있다. 상기 메인 보드(301)는 상기 프로세서(310)가 장착될 수 있는 슬롯(도시하지 않음) 및 상기 메모리 모듈(320)이 장착될 수 있는 슬롯(302)을 포함할 수 있다. 상기 메인 보드(301)는 상기 프로세서(310)와 상기 메모리 모듈(320)을 전기적으로 연결하기 위한 배선(303)을 포함할 수 있다. 상기 프로세서(310)는 상기 메인 보드(301) 상에 장착될 수 있다. 상기 프로세서(310)는 중앙처리장치(CPU), 그래픽 처리 장치(Graphic Processing Unit, GPU), 멀티미디어 프로세서(Multi-Media Processor, MMP), 디지털 신호 프로세서(Digital Signal Processor)를 포함할 수 있다. 또한 어플리케이션 프로세서(AP)와 같이 다양한 기능을 가진 프로세서 칩들을 조합하여 시스템 온 칩(System On Chip)의 형태로 구현될 수 있다.
상기 메모리 모듈(320)은 상기 메인 보드(301)의 슬롯(302)을 통해 상기 메인 보드(301) 상에 장착될 수 있다. 상기 메모리 모듈(320)은 모듈 기판에 형성된 모듈 핀 및 상기 슬롯(302)을 통해 상기 메인 보드(303)의 배선과 연결될 수 있다. 상기 메모리 모듈(320)은 예를 들어, UDIMM, DIMM, RDIMM, LRDIMM, SODIMM, NVDIMM 등을 포함할 수 있다. 도 1에 도시된 메모리 모듈(1)은 각각 상기 메모리 모듈(320)로 적용될 수 있다. 상기 메모리 모듈(320)은 각각 복수의 메모리 장치(321)를 포함할 수 있다. 상기 복수의 메모리 장치(321)는 각각 휘발성 메모리 장치 및 비휘발성 메모리 장치 중 하나 이상을 포함할 수 있다. 상기 휘발성 메모리 장치는 SRAM, DRAM, SDRAM 등을 포함할 수 있고, 상기 비휘발성 메모리 장치는 ROM, PROM, EEPROM, EPROM, 플래시 메모리, PRAM, MRAM, RRAM 및 FRAM 등을 포함할 수 있다. 또한, 상기 메모리 장치(321)는 복수의 칩이 적층되어 형성되는 적층 메모리 장치 또는 멀티 칩 패키지를 포함할 수 있다.
도 5는 본 발명의 일 실시예에 따른 시스템(4)의 구성을 보여주는 도면이다. 도 5에서, 상기 시스템(4)은 프로세서(410), 메모리 컨트롤러(420) 및 메모리 장치(430)를 포함한다. 상기 프로세서(410)는 칩 셋(440)을 통해 상기 메모리 컨트롤러(420)와 연결될 수 있고, 상기 메모리 컨트롤러(420)는 복수의 버스를 통해 상기 메모리 장치(430)와 연결될 수 있다. 도 5에서, 상기 프로세서(410)는 하나인 것으로 예시되었으나, 이에 한정하는 것은 아니고, 물리적 또는 논리적으로 복수의 프로세서가 구비될 수 있다. 상기 칩 셋(440)은 상기 프로세서(410) 및 상기 메모리 컨트롤러(420) 사이에서 신호가 전송되는 통신 경로를 제공할 수 있다. 상기 프로세서(410)는 연산 동작을 수행하고, 원하는 데이터를 입출력 시키기 위해 상기 칩 셋(440)을 통해 상기 메모리 컨트롤러(420)로 리퀘스트 및 데이터를 전송할 수 있다.
상기 메모리 컨트롤러(420)는 상기 복수의 버스를 통해 커맨드 신호, 어드레스 신호, 클럭 신호 및 데이터를 전송할 수 있다. 상기 메모리 장치(430)는 상기 메모리 컨트롤러로(420)부터 상기 신호들을 수신하여 데이터를 저장할 수 있고, 저장하고 있는 데이터를 상기 메모리 컨트롤러(420)로 출력할 수 있다. 상기 메모리 장치(430)는 하나 이상의 메모리 모듈을 포함할 수 있고, 도 1에 도시된 메모리 모듈(1)을 채용할 수 있다.
도 5에서, 상기 시스템(4)은 입출력 버스(510), 입출력 장치(520, 530, 640), 디스크 드라이버 컨트롤러(450) 및 디스크 드라이브(460)를 더 포함할 수 있다. 상기 칩 셋(440)은 입출력 버스(510)와 연결될 수 있다. 상기 입출력 버스(510)는 상기 칩 셋(440)으로부터 입출력 장치(520, 530, 540)까지의 신호 전송을 위한 통신 경로를 제공할 수 있다. 상기 입출력 장치는 마우스(520), 비디오 디스플레이(530), 또는 키보드(540)를 포함할 수 있다. 상기 입출력 버스(510)는 상기 입출력 장치(520, 530, 540)와 통신하는 어떠한 통신 프로토콜이라도 포함할 수 있다. 또한, 상기 입출력 버스(510)는 상기 칩 셋(440) 내부로 집적될 수 있다.
상기 디스크 드라이버 컨트롤러(450)는 상기 칩 셋(440)과 연결되어 동작할 수 있다. 상기 디스크 드라이버 컨트롤러(450)는 상기 칩 셋(440)과 하나 또는 그 이상의 디스크 드라이브(460) 사이의 통신 경로를 제공할 수 있다. 상기 디스크 드라이브(460)는 명령과 데이터를 저장함으로써 외부 데이터 저장 장치로 활용될 수 있다. 상기 디스크 드라이버 컨트롤러(450) 및 상기 디스크 드라이브(460)는 입출력 버스(510)를 포함하는 어떠한 통신 프로토콜을 사용하여 서로 또는 상기 칩 셋(440)과 통신할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
1: 시스템 110: 메모리 모듈
111: 모듈 기판 112/200: 메모리 장치
120: 호스트 201: 하부 데이터 저장 영역
202: 상부 데이터 저장 영역 210: 테스트 제어 회로
220: 테스트 데이터 출력 회로 221: 데이터 비교기
222: 데이터 래치부 231: 데이터 전송기
232: 커맨드 수신기 233: 데이터 수신기
234: 어드레스 수신기 240: 데이터 복제기

Claims (20)

  1. 하부 데이터 저장 영역으로부터 출력되는 하부 데이터 및 상부 데이터 저장 영역으로부터 출력되는 상부 데이터를 비교하여 판정 신호를 생성하고, 테스트 제어 신호에 기초하여 상기 하부 데이터 및 상기 판정 신호를 출력하는 테스트 데이터 출력 회로;
    상기 판정 신호에 기초하여 상기 하부 데이터를 비반전 또는 반전시켜 출력하는 데이터 전송기; 및
    테스트 리드 신호 및 테스트 어드레스 신호에 기초하여 상기 테스트 제어 신호를 생성하는 테스트 제어 회로를 포함하는 메모리 장치.
  2. 제 1 항에 있어서,
    상기 테스트 데이터 출력 회로는 상기 테스트 리드 신호에 기초하여 상기 판정 신호를 생성하고 상기 하부 데이터를 저장하며, 상기 테스트 제어 신호에 기초하여 상기 저장된 하부 데이터를 출력하는 메모리 장치.
  3. 제 2 항에 있어서,
    상기 테스트 데이터 출력 회로는 상기 테스트 리드 신호에 기초하여 상기 하부 데이터 및 상기 상부 데이터를 비교하여 상기 판정 신호를 생성하는 데이터 비교기; 및
    상기 테스트 리드 신호에 기초하여 상기 하부 데이터를 저장하고, 상기 테스트 제어 신호에 기초하여 상기 저장된 하부 데이터를 출력하는 데이터 래치부를 포함하는 메모리 장치.
  4. 제 1 항에 있어서,
    상기 데이터 전송기는 상기 판정 신호가 페일 정보를 포함할 때 상기 하부 데이터를 반전시켜 출력하고, 상기 판정 신호가 페일 정보를 포함하지 않을 때 상기 하부 데이터를 비반전시켜 출력하는 메모리 장치.
  5. 제 4 항에 있어서,
    상기 데이터 전송기는 상기 하부 데이터 중 하나 이상의 특정 비트를 반전시켜 출력하는 메모리 장치.
  6. 제 1 항에 있어서,
    상기 테스트 제어 회로는 상기 테스트 어드레스 신호를 저장하고, 상기 테스트 어드레스 신호를 재차 수신하였을 때, 상기 테스트 제어 신호를 인에이블시키는 메모리 장치.
  7. 제 1 항에 있어서,
    테스트 라이트 신호에 기초하여 상기 하부 데이터 저장 영역 및 상기 상부 데이터 저장영역으로 데이터를 저장하는 데이터 복제기를 더 포함하는 메모리 장치.
  8. 제 6 항에 있어서,
    커맨드 신호를 수신하여 상기 테스트 라이트 신호 및 상기 테스트 리드 신호를 생성하는 커맨드 수신기를 더 포함하는 메모리 장치.
  9. 복수의 메모리 장치를 포함하는 메모리 모듈; 및
    상기 메모리 모듈과 통신하여 상기 메모리 모듈을 제어하는 호스트를 포함하고,
    각각의 상기 복수의 메모리 장치는, 하부 데이터 저장 영역으로부터 출력되는 하부 데이터 및 상부 데이터 저장 영역으로부터 출력되는 상부 데이터를 비교하여 판정 신호를 생성하고, 테스트 제어 신호에 기초하여 상기 하부 데이터 및 상기 판정 신호를 출력하는 테스트 데이터 출력 회로;
    상기 판정 신호에 기초하여 상기 하부 데이터를 비반전 또는 반전시켜 출력하는 데이터 전송기; 및
    테스트 리드 신호 및 테스트 어드레스 신호에 기초하여 상기 테스트 제어 신호를 생성하는 테스트 제어 회로를 포함하는 시스템.
  10. 제 9 항에 있어서,
    상기 테스트 데이터 출력 회로는 상기 테스트 리드 신호에 기초하여 상기 판정 신호를 생성하고 상기 하부 데이터를 저장하며, 상기 테스트 제어 신호에 기초하여 상기 저장된 하부 데이터를 출력하는 시스템.
  11. 제 10 항에 있어서,
    상기 테스트 데이터 출력 회로는 상기 테스트 리드 신호에 기초하여 상기 하부 데이터 및 상기 상부 데이터를 비교하여 상기 판정 신호를 생성하는 데이터 비교기; 및
    상기 테스트 리드 신호에 기초하여 상기 하부 데이터를 저장하고, 상기 테스트 제어 신호에 기초하여 상기 저장된 하부 데이터를 출력하는 데이터 래치부를 포함하는 시스템.
  12. 제 9 항에 있어서,
    상기 데이터 전송기는 상기 판정 신호가 페일 정보를 포함할 때 상기 하부 데이터를 반전시켜 생성된 데이터를 상기 호스트로 출력하고, 상기 판정 신호가 페일 정보를 포함하지 않을 때 상기 하부 데이터를 비반전시켜 생성된 상기 데이터를 상기 호스트로 출력하는 시스템.
  13. 제 12 항에 있어서,
    상기 데이터 전송기는 상기 하부 데이터 중 하나 이상의 특정 비트를 반전시켜 상기 데이터를 생성하는 시스템.
  14. 제 9 항에 있어서,
    상기 테스트 제어 회로는 상기 테스트 어드레스 신호를 저장하고, 상기 호스트로부터 상기 테스트 어드레스 신호를 재차 수신하였을 때, 상기 테스트 제어신호를 인에이블시키는 시스템.
  15. 제 9 항에 있어서,
    상기 복수의 메모리 장치는 각각, 테스트 라이트 신호에 기초하여 상기 하부 데이터 저장 영역 및 상기 상부 데이터 저장영역으로 데이터를 저장하는 데이터 복제기를 더 포함하는 시스템.
  16. 제 15 항에 있어서,
    상기 복수의 메모리 장치는 각각, 상기 호스트로부터 커맨드 신호를 수신하여 상기 테스트 라이트 신호 및 상기 테스트 리드 신호를 생성하는 커맨드 수신기를 더 포함하는 시스템.
  17. 테스트 어드레스를 제공하여 하부 데이터 저장 영역으로부터 출력된 하부 데이터와 상부 데이터 저장 영역으로부터 출력된 상부 데이터를 비교하여 판정 신호를 생성하고, 상기 하부 데이터를 저장하는 단계;
    상기 하부 데이터가 상기 상부 데이터와 상이할 때 상기 하부 데이터를 반전시켜 출력하는 단계; 및
    상기 테스트 어드레스를 다시 제공하고, 상기 저장된 하부 데이터를 출력하는 단계;
    상기 하부 데이터에 페일이 발생하였는지 여부에 기초하여 상기 하부 데이터 저장 영역 및 상기 상부 데이터 저장 영역의 페일 여부를 판단하는 단계를 포함하는 메모리 장치의 테스트 방법.
  18. 제 17 항에 있어서,
    상기 판정 신호를 생성하고, 상기 하부 데이터를 저장하는 단계 이전에, 상기 하부 데이터 저장 영역 및 상기 상부 데이터 저장 영역으로 동일한 데이터를 저장하는 단계를 더 포함하는 메모리 장치의 테스트 방법.
  19. 제 17 항에 있어서,
    상기 하부 데이터를 반전시켜 출력하는 단계는 상기 하부 데이터 중 특정 비트를 반전시켜 출력하는 메모리 장치의 테스트 방법.
  20. 제 17 항에 있어서,
    상기 하부 데이터와 상기 상부 데이터가 일치할 때, 상기 하부 데이터를 비반전시켜 출력하는 단계를 더 포함하는 메모리 장치의 테스트 방법.
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