KR102693794B1 - 로우 해머링을 개선할 수 있는 메모리 모듈 및 이의 동작 방법 - Google Patents

로우 해머링을 개선할 수 있는 메모리 모듈 및 이의 동작 방법 Download PDF

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Abstract

메모리 모듈은 노멀 메모리 장치, 스패어 메모리 장치, 경로 선택 회로 및 로우 해머링 판단 회로를 포함할 수 있다. 상기 경로 선택 회로는 경로 선택 신호에 기초하여 상기 노멀 메모리 장치 및 상기 스패어 메모리 장치 중 하나와 연결될 수 있다. 상기 로우 해머링 판단 회로는 로우 해머링 상황이 발생하였는지 여부에 기초하여 상기 경로 선택 신호를 생성할 수 있다.

Description

로우 해머링을 개선할 수 있는 메모리 모듈 및 이의 동작 방법 {MEMORY MODULE CAPABLE OF IMPROVING ROW HAMMERING AND OPERATION METHOD THEREOF}
본 발명은 반도체 기술에 관한 것으로, 더 상세하게는 메모리 장치 및 메모리 모듈에 관한 것이다.
전자장치는 많은 전자 구성요소를 포함하고 있고, 그 중 컴퓨터 시스템 반도체로 구성된 많은 전자 구성요소들을 포함할 수 있다. 컴퓨터 시스템을 구성하는 반도체 장치 중 프로세서 또는 메모리 컨트롤러와 같은 호스트는 메모리 장치와 데이터 통신을 수행할 수 있다. 상기 메모리 장치는 워드라인과 비트라인으로 특정될 수 있는 복수의 메모리 셀을 포함하여 데이터를 저장할 수 있다. 상기 메모리 장치를 제어하는 호스트는 상기 메모리 장치가 데이터 입출력 동작을 할 수 있도록 상기 메모리 장치를 억세스할 수 있다. 상기 메모리 장치를 접근하기 위해, 상기 호스트는 특정 메모리 셀을 선택하기 위해 어드레스 신호를 제공하고, 메모리 장치가 데이터를 저장하거나 메모리 장치에 저장된 데이터를 출력하도록 커맨드 신호를 제공할 수 있다. 이 때, 특정 워드라인 또는 비트라인에 대해 연속적인 접근 요청이 있을 때, 특정 워드라인 및 비트라인과 연결되는 메모리 셀 주변의 메모리 셀에 해머링이 발생하여 주변 메모리 셀에 저장된 데이터가 유실될 수 있다. 이를 일반적으로 로우 해머링이라고 한다. 최근에는 이러한 로우 해머링을 개선하기 위한 다양한 방법이 연구되고 있다.
본 발명의 실시예는 로우 해머링이 발생하였을 때 노멀 메모리 장치 대신에 스패어 메모리 장치가 데이터의 입출력 동작을 수행할 수 있도록 하는 메모리 모듈을 제공할 수 있다.
본 발명의 실시예에 따른 메모리 모듈은 노멀 메모리 장치; 스패어 메모리 장치; 경로 선택 신호에 기초하여 상기 노멀 메모리 장치 및 상기 스패어 메모리 장치 중 하나와 연결되는 경로 선택 회로; 및 어드레스 신호를 모니터링하여 동일한 어드레스 신호가 임계 값 이상의 횟수로 연속적으로 입력되었는지 여부에 기초하여 히트 신호 및 상기 경로 선택 신호를 생성하는 로우 해머링 판단 회로를 포함할 수 있다.
본 발명의 실시예에 따른 메모리 모듈의 동작 방법은 어드레스 신호를 모니터링하여 로우 해머링 상황이 발생되었는지 여부를 판단하는 단계; 상기 로우 해머링 상황이 발생한 후, 로우 해머링 어드레스가 입력되었을 때 상기 노멀 메모리 장치를 상기 스패어 메모리 장치와 연결시키는 단계; 및 상기 스패어 메모리 장치가 데이터 입출력 동작을 수행하는 단계를 포함할 수 있다.
본 발명의 실시예는 메모리 장치 및 메모리 모듈의 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 메모리 모듈의 구성을 보여주는 도면,
도 2는 도 1에 도시된 어드레스 판단 회로의 구성을 보여주는 도면,
도 3은 도 2에 도시된 어드레스 테이블 로직에 저장되는 로우 해머링 정보를 예시적으로 보여주는 도면,
도 4는 본 발명의 실시예에 따른 메모리 모듈의 동작을 보여주는 흐름도,
도 5는 본 발명의 실시예에 따른 시스템의 구성을 보여주는 도면,
도 6은 본 발명의 실시예에 따른 시스템의 구성을 보여주는 도면이다.
도 1은 본 발명의 실시예에 따른 메모리 모듈(1)의 구성을 보여주는 도면이다. 도 1에서, 상기 메모리 모듈(1)은 호스트(101)와 같은 외부 장치와 통신하여 데이터의 입출력 동작을 수행할 수 있다. 상기 호스트(101)는 상기 메모리 모듈(1)이 데이터의 입출력 동작을 수행할 수 있도록 상기 메모리 모듈(1)을 억세스할 수 있다. 상기 호스트(101)는 상기 메모리 모듈(1)로 다양한 제어신호를 제공하여 상기 메모리 모듈(1)의 데이터 입출력 동작을 제어할 수 있다. 예를 들어, 상기 호스트(101)는 상기 메모리 모듈(1)로 커맨드 신호(CMD), 어드레스 신호(ADD), 클럭 신호(CLK) 및 데이터(DQ)를 제공하여 상기 메모리 모듈(1)로 상기 데이터(DQ)를 저장시킬 수 있다. 상기 호스트(101)가 메모리 모듈(1)로 상기 데이터(DQ)를 전송하고, 상기 메모리 모듈(1)이 상기 데이터(DQ)를 저장하는 동작은 라이트 동작일 수 있다. 상기 호스트(101)는 상기 메모리 모듈(1)로 커맨드 신호(CMD), 어드레스 신호(ADD), 클럭 신호(CLK)를 제공하여 상기 메모리 모듈(1)에 저장된 데이터(DQ)를 수신할 수 있다. 상기 메모리 모듈(1)이 저장된 데이터를 상기 호스트(101)로 출력하는 동작은 리드 동작일 수 있다.
상기 메모리 모듈(1)은 하나 이상의 노멀 메모리 장치(111, 112, 113, 114), 하나 이상의 스패어 메모리 장치(120), 하나 이상의 경로 선택 회로(131, 132, 133, 134) 및 로우 해머링 판단 회로(140)를 포함할 수 있다. 도 1에서, 상기 노멀 메모리 장치는 4개이고, 상기 스패어 메모리 장치는 1개인 것을 예시하였으나, 이에 한정하는 것은 아니며, 상기 노멀 메모리 장치 및 상기 스패어 메모리 장치의 개수는 필요에 따라 변경될 수 있다. 제 1 내지 제 4 노멀 메모리 장치(111, 112, 113, 114)는 상기 스패어 메모리 장치(120)와 각각 연결될 수 있다. 상기 노멀 메모리 장치(111, 112, 113, 114)는 휘발성 메모리 장치 및 비휘발성 메모리를 포함할 수 있다. 상기 휘발성 메모리는 DRAM (Dynamic RAM), SDRAM (Synchronous DRAM)을 포함할 수 있고, 상기 비휘발성 메모리는 ROM (Read Only Memory), PROM (Programmable ROM), EEPROM (Electrically Erase and Programmable ROM), EPROM (Electrically Programmable ROM), 플래시 메모리, PRAM (Phase change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM) 및 FRAM (Ferroelectric RAM) 등을 포함할 수 있다. 상기 스패어 메모리 장치(120)는 상기 노멀 메모리 장치와 다른 종류의 메모리 장치일 수 있다. 예를 들어, 상기 스패어 메모리 장치(120)는 SRAM (Static RAM)일 수 있다.
제 1 내지 제 4 경로 선택 회로(131, 132, 133, 134)는 각각 할당된 경로 선택 신호(SEL<0:3>)를 수신하고, 각각 상기 제 1 내지 제 4 노멀 메모리 장치(111, 112, 113, 114)와 연결되며, 상기 스패어 메모리 장치(120)와 공통 연결될 수 있다. 상기 경로 선택 회로(131, 132, 133, 134)의 개수는 상기 노멀 메모리 장치(111, 112, 113, 114)의 개수에 맞춰 구비될 수 있다. 상기 경로 선택 회로(131, 132, 133, 134)는 모듈 핀(11)을 통해 상기 호스트(101)로부터 전송된 커맨드 신호(CMD), 어드레스 신호(ADD), 클럭 신호(CLK) 및 데이터(DQ)를 수신하고, 상기 신호들을 상기 제 1 내지 제 4 메모리 장치(111, 112, 113, 114), 상기 스패어 메모리 장치(120)로 전송할 수 있다. 또한, 상기 경로 선택 회로(131, 132, 133, 134)는 상기 제 1 내지 제 4 노멀 메모리 장치(111, 112, 113, 114), 상기 스패어 메모리 장치(120)로부터 출력되는 데이터를 수신하고, 상기 모듈 핀(11)을 통해 상기 호스트(101)로 상기 데이터(DQ)를 전송할 수 있다. 상기 제 1 경로 선택 회로(131)는 상기 경로 선택 신호(SEL<0>)에 기초하여 상기 제 1 노멀 메모리 장치(111)와 상기 스패어 메모리 장치(120) 중 하나와 연결될 수 있다. 상기 제 2 경로 선택 회로(132)는 상기 경로 선택 신호(SEL<1>)에 기초하여 상기 제 2 노멀 메모리 장치(112)와 상기 스패어 메모리 장치(120) 중 하나와 연결될 수 있다. 상기 제 3 경로 선택 회로(133)는 상기 경로 선택 신호(SEL<2>)에 기초하여 상기 제 3 노멀 메모리 장치(113)와 상기 스패어 메모리 장치(120) 중 하나와 연결될 수 있다. 상기 제 4 경로 선택 회로(134)는 상기 경로 선택 신호(SEL<3>)에 기초하여 상기 제 4 노멀 메모리 장치(114)와 상기 스패어 메모리 장치(120) 중 하나와 연결될 수 있다.
상기 로우 해머링 판단 회로(140)는 모듈 핀을 통해 상기 어드레스 신호(ADD) 및 상기 커맨드 신호(CMD)를 수신할 수 있다. 상기 로우 해머링 판단 회로(140)는 상기 어드레스 신호(ADD)를 수신하고, 동일한 어드레스 신호가 임계 값 이상의 횟수로 연속적으로 입력되었는지 여부를 판단할 수 있다. 상기 로우 해머링 판단 회로(140)는 상기 판단 결과에 따라 히트 신호를 생성할 수 있다. 동일한 어드레스 신호가 임계 값 이상의 횟수로 연속적으로 입력되었을 때 로우 해머링 상황이 발생될 수 있으며, 이하에서 로우 해머링 상황이 발생된 어드레스 신호는 로우 해머링 어드레스 신호라고 지칭될 수 있다. 상기 로우 해머링 판단 회로(140)는 상기 히트 신호를 생성한 이후에, 입력되는 어드레스 신호(ADD)가 상기 로우 해머링 어드레스 신호일 때 경로 선택 신호(SEL<0:3>)를 인에이블시킬 수 있다. 예를 들어, 상기 로우 해머링 판단 회로(140)는 상기 제 1 노멀 메모리 장치(111)와 관련된 특정 어드레스 신호를 상기 호스트(101)로부터 임계 값 이상의 횟수로 연속적으로 수신하였을 때, 상기 히트 신호를 생성할 수 있고, 상기 특정 어드레스 신호가 다시 입력되면 상기 경로 선택 신호(SEL<0>)를 인에이블시킬 수 있다. 상기 경로 선택 신호(SEL<0:3>)가 디스에이블 상태일 때, 상기 경로 선택 회로(131, 132, 133, 134)는 각각 상기 노멀 메모리 장치(111, 112, 113, 114)와 연결될 수 있다. 따라서, 상기 노멀 메모리 장치(111, 112, 113, 114)가 데이터 입출력 동작을 수행할 수 있다. 상기 경로 선택 신호(SEL<0:3>)가 인에이블 상태일 때, 상기 경로 선택 회로(131, 132, 133, 134)는 상기 스패어 메모리 장치(120)와 연결될 수 있다. 따라서, 상기 스패어 메모리 장치(120)가 데이터 입출력 동작을 수행할 수 있다. 상기 로우 해머링 판단 회로(140)는 로우 해머링 상황이 발생된 노멀 메모리 장치 대신에 스패어 메모리 장치(120)가 데이터 입출력 동작을 수행하도록 하여 상기 메모리 모듈(1)의 신뢰성을 향상시킬 수 있다.
상기 로우 해머링 판단 회로(140)는 상기 히트 신호가 생성되면, 데이터 백업 동작을 수행할 수 있다. 상기 로우 해머링 판단 회로(140)는 상기 히트 신호가 생성되면, 로우 해머링 상황이 발생된 노멀 메모리 장치에 저장된 데이터를 상기 스패어 메모리 장치(120)로 이전 및 저장시킬 수 있다. 일 실시예에서, 상기 로우 해머링 판단 회로(140)는 상기 히트 신호를 생성한 이후에 입력되는 어드레스 신호(ADD)가 상기 로우 해머링 어드레스 신호일 때, 상기 로우 해머링 어드레스 신호에 대응하는 커맨드 신호(CMD)에 기초하여 상기 데이터 백업 동작을 수행할 수 있다. 예를 들어, 상기 커맨드 신호(CMD)가 라이트 동작을 위한 라이트 신호일 때 상기 로우 해머링 판단 회로(140)는 상기 데이터 백업 동작을 수행하지 않을 수 있다. 상기 커맨드 신호(CMD)가 라이트 동작을 위한 라이트 신호가 아닐 때, 상기 로우 해머링 판단 회로(140)는 상기 로우 해머링 상황이 발생된 노멀 메모리 장치에 저장된 데이터를 상기 스패어 메모리 장치(120)로 이전 및 저장할 수 있다. 예를 들어, 상기 커맨드 신호(CMD)가 리드 동작을 위한 리드 신호일 때, 상기 로우 해머링 판단 회로(140)는 상기 로우 해머링 상황이 발생된 노멀 메모리 장치에 저장된 데이터를 상기 스패어 메모리 장치(120)로 이전 및 저장할 수 있다.
상기 로우 해머링 판단 회로(140)는 상기 히트 신호가 생성된 후, 소정 시간이 경과하면 리셋될 수 있다. 상기 소정 시간은 히트 신호가 생성된 후, 리프레쉬 동작이 완료될 때까지의 시간일 수 있다. 상기 리프레쉬 동작이 수행되면, 상기 노멀 메모리 장치(111, 112, 113, 114)에 저장된 데이터가 리프레쉬되기 때문에, 상기 로우 해머링 발생으로 인해 데이터가 손실될 문제가 해소될 수 있다. 따라서, 상기 로우 해머링 판단 회로(140)는 상기 리프레쉬 동작이 완료되면, 상기 경로 선택 신호(SEL<0:3>)를 디스에이블시켜 상기 경로 선택 회로(131, 132, 133, 134)를 다시 상기 노멀 메모리 장치(111, 112, 113, 114)와 연결시킬 수 있다. 이 때, 상기 로우 해머링 판단 회로(140)는 데이터 복원 동작을 수행할 수 있다. 상기 로우 해머링 판단 회로(140)는 상기 소정 시간이 경과하면 상기 스패어 메모리 장치(120)에 저장된 데이터를 상기 노멀 메모리 장치(111, 112, 113, 114)로 이전 및 저장할 수 있다. 상기 로우 해머링 판단 회로(140)는 상기 히트 신호가 생성된 후에, 로우 해머링 어드레스 신호에 대응하여 수신된 커맨드 신호(CMD)에 관한 정보를 저장할 수 있다. 일 실시예에서, 상기 로우 해머링 판단 회로(140)는 상기 로우 해머링 어드레스 신호에 대응하여 수신된 커맨드 신호(CMD)에 관한 정보에 기초하여 상기 데이터 복원 동작을 수행할 수 있다. 예를 들어, 상기 수신된 커맨드 신호(CMD) 중 라이트 신호가 한번이라도 포함되었던 경우, 상기 로우 해머링 판단 회로(140)는 상기 스패어 메모리(120)에 저장된 데이터를 상기 노멀 메모리 장치(111, 112, 113, 114)로 이전 및 저장시킬 수 있다. 라이트 신호에 따라 상기 스패어 메모리 장치(120)로 한번이라도 데이터가 저장된 경우, 상기 스패어 메모리 장치(120)에 저장된 데이터와 상기 노멀 메모리 장치(111, 112, 113, 114)에 저장된 데이터가 상이할 수 있으므로, 상기 데이터 복원 동작이 수행되어야 한다. 상기 수신된 커맨드 신호(CMD) 중 라이트 신호가 포함되지 않는 경우, 상기 로우 해머링 판단 회로(140)는 상기 복원 동작을 수행하지 않을 수 있다. 상기 스패어 메모리 장치(120)로 데이터가 저장되지 않은 경우, 예를 들어, 스패어 메모리 장치(120)가 데이터 출력 동작만을 수행한 경우, 상기 스패어 메모리 장치(120)에 저장된 데이터와 상기 노멀 메모리 장치(111, 112, 113, 114)에 저장된 데이터는 일치할 수 있고, 데이터 복원 동작은 필요 없을 수 있다.
상기 메모리 모듈(1)은 정보 저장 영역(150)을 더 포함할 수 있다. 상기 정보 저장 영역(150)은 상기 임계 값(THR)에 관한 정보를 저장할 수 있고, 상기 로우 해머링 판단 회로(140)로 상기 임계 값(THR)을 제공할 수 있다. 상기 정보 저장 영역(150)은 직렬 프레즌스 검출 정보를 저장하는 전기적으로 소거 및 프로그램 가능한 읽기 전용 메모리 (Serial Presence Detect Electrically Erasable and Programmable Read Only Memory, SPD EEPROM)일 수 있다.
도 2는 도 1에 도시된 로우 해머링 판단 회로(140)의 구성을 보여주는 도면이다. 도 2에서, 상기 로우 해머링 판단 회로(140)는 어드레스 분석 회로(210)와 백업 및 복원 제어 회로(220)를 포함할 수 있다. 상기 어드레스 분석 회로(210)는 상기 호스트(101)로부터 수신되는 어드레스 신호(ADD) 및 커맨드 신호(CMD)를 수신할 수 있다. 상기 어드레스 분석 회로(210)는 상기 정보 저장 영역(150)으로부터 임계 값(THR)을 수신할 수 있다. 상기 어드레스 분석 회로(210)는 상기 어드레스 신호(ADD)를 모니터링하고, 특정 어드레스 신호가 상기 임계 값 이상의 횟수로 연속적으로 입력될 때, 상기 히트 신호(HIT)를 생성할 수 있다. 여기서, 상기 임계 값 이상의 횟수로 연속적으로 입력된 특정 어드레스 신호는 로우 해머링 어드레스 신호로서 로우 해머링 정보(RH) 중 하나일 수 있다. 상기 어드레스 분석 회로(210)는 어드레스 테이블 로직(211)을 포함할 수 있다. 상기 어드레스 분석 회로(210)는 상기 로우 해머링 정보(RH)를 상기 어드레스 테이블 로직(211)에 저장할 수 있다. 상기 어드레스 분석 회로(210)는 상기 히트 신호(HIT)가 생성된 이후, 상기 호스트(101)로부터 입력된 어드레스 신호(ADD)가 로우 해머링 어드레스 신호에 대응할 때, 상기 경로 선택 신호(SEL<0:3>)를 인에이블시킬 수 있다. 상기 어드레스 분석 회로(210)는 상기 커맨드 신호(CMD)로서 리프레쉬 커맨드 신호를 수신할 수 있다. 상기 어드레스 분석 회로(210)는 상기 리프레쉬 커맨드 신호가 입력된 후 리프레쉬 동작이 수행되면 리셋 신호(RST)를 생성할 수 있다.
상기 어드레스 테이블 로직(211)은 상기 어드레스 분석 회로(210)에서 생성된 로우 해머링 정보(RH)를 저장할 수 있다. 상기 어드레스 테이블 로직(211)은 상기 리셋 신호(RST)에 기초하여 리셋될 수 있다. 상기 로우 해머링 정보(RH)에 대해서는 후술하기로 한다.
상기 백업 및 복원 제어 회로(220)는 상기 히트 신호(HIT), 상기 리셋 신호(RST), 로우 해머링 정보(RH) 및 커맨드 신호(CMD)를 수신할 수 있다. 상기 백업 및 복원 제어 회로(220)는 상기 히트 신호(HIT), 상기 리셋 신호(RST), 상기 로우 해머링 정보(RH) 및 상기 커맨드 신호(CMD)에 기초하여 노멀 메모리 장치(111, 112, 113, 114)를 제어하기 위한 노멀 라이트 신호(NWT) 및 노멀 리드 신호(NRD)와, 상기 스패어 메모리 장치(120)를 제어하기 위한 스패어 라이트 신호(SWT) 및 스패어 리드 신호(SRD)를 생성할 수 있다. 상기 데이터 백업 동작을 위해, 상기 백업 및 복원 제어 회로(220)는 상기 히트 신호(HIT), 상기 로우 해머링 정보(RH) 및 상기 커맨드 신호(CMD)에 기초하여 상기 노멀 리드 신호(NRD) 및 상기 스패어 라이트 신호(SWT)를 생성할 수 있다. 상기 노멀 메모리 장치(111, 112, 113, 114)는 상기 노멀 리드 신호(NRD)에 기초하여 저장된 데이터를 출력하고, 상기 스패어 메모리 장치(120)는 상기 스패어 라이트 신호(SWT)에 기초하여 상기 노멀 메모리 장치(111, 112, 113, 114)로부터 출력된 데이터를 저장할 수 있다. 상기 데이터 복원 동작을 위해, 상기 백업 및 복원 제어 회로(220)는 상기 리셋 신호(RST) 및 상기 로우 해머링 정보(RH)에 기초하여 스패어 리드 신호(SRD) 및 노멀 라이트 신호(NWT)를 생성할 수 있다. 상기 스패어 메모리 장치(120)는 상기 스패어 리드 신호(SRD)에 기초하여 상기 스패어 메모리 장치(120)에 저장된 데이터를 출력할 수 있다. 상기 노멀 메모리 장치(111, 112, 113, 114)는 상기 노멀 라이트 신호(NWT)에 기초하여 상기 스패어 메모리 장치(120)로부터 출력된 데이터를 저장할 수 있다.
도 3은 도 2에 도시된 어드레스 테이블 로직(211)에 저장된 로우 해머링 정보(RH)를 예시적으로 보여주는 도면이다. 도 2 및 도 3을 참조하면 상기 어드레스 분석 회로(210)는 상기 어드레스 신호(ADD)를 수신하면 상기 어드레스 신호(ADD)에 관한 정보를 상기 어드레스 테이블 로직(211)에 저장할 수 있다. 상기 어드레스 신호(ADD)에 관한 정보는 랭크 정보, 뱅크 정보 및 로우 어드레스 정보를 포함할 수 있다. 상기 랭크 정보는 메모리 모듈(1)의 랭크에 관한 정보일 수 있다. 상기 메모리 모듈(1)은 복수의 메모리 장치를 구비하고, 상기 복수의 메모리 장치는 복수의 랭크로 동작할 수 있다. 상기 어드레스 테이블 로직(211)은 상기 어드레스 신호(ADD)에 대응하는 랭크 정보를 저장할 수 있다. 예를 들어, 상기 어드레스 신호(ADD)에 대응하는 랭크가 제 1 랭크일 때 "0"을 랭크 정보로서 저장할 수 있고, 상기 어드레스 신호(ADD)에 대응하는 랭크가 제 2 랭크에 속하는 경우 "1"을 랭크 정보로서 저장할 수 있다. 상기 어드레스 테이블 로직(211)은 상기 어드레스 신호(ADD)에 대응하는 뱅크 정보 및 로우 어드레스 정보를 저장할 수 있다.
상기 어드레스 테이블 로직(211)은 히트 정보를 저장할 수 있다. 동일한 어드레스 신호가 임계 값 이상의 횟수로 연속적으로 입력되었을 때 상기 어드레스 분석 회로(210)는 히트 신호(HIT)를 생성할 수 있다. 상기 어드레스 테이블 로직(211)은 상기 히트 신호(HIT)에 기초하여 상기 로우 해머링 상황이 발생된 어드레스 정보에 관한 히트 정보를 "1"로 업데이트할 수 있다. 예를 들어, 제 1 랭크의 제 1 메모리 뱅크의 0X2332에 대응하는 로우 어드레스 정보에 로우 해머링 상황이 발생할 경우, 상기 어드레스 정보에 대한 히트 정보를 "1"로 업데이트할 수 있다.
상기 어드레스 테이블 로직(211)은 또한 더티 라이트 정보를 저장할 수 있다. 상기 어드레스 테이블 로직(211)은 히트 정보가 "1"로 업데이트된 로우 어드레스 정보와 일치하는 어드레스 신호(ADD)가 입력되는 경우, 상기 어드레스 신호(ADD)에 대응하는 커맨드 신호(CMD) 중 라이트 신호가 하나라도 포함되어 있는 경우, 이를 더티 라이트로 정의하고, 더티 라이트 정보를 "1"로 업데이트할 수 있다. 상기 더티 라이트 정보는 앞서 설명한 데이터 복원 동작에 필요한 정보일 수 있다. 상기 백업 및 복원 제어회로(220)는 상기 더티 라이트 정보에 기초하여 데이터 복원 동작이 수행되도록 상기 스패어 리드 신호(SRD) 및 상기 노멀 라이트 신호(NWT)를 생성할 수 있다. 상기 어드레스 테이블 로직(211)은 상기 어드레스 분석 회로(210)로부터 상기 리셋 신호(RST)가 생성되고, 상기 데이터 복원 동작이 완료되면 상기 저장된 정보를 모두 리셋시킬 수 있다.
도 4는 본 발명의 실시예에 따른 메모리 모듈의 동작을 보여주는 흐름도이다. 도 1 내지 도 4를 참조하여 본 발명의 실시예에 따른 메모리 모듈(1)의 동작을 설명하면 다음과 같다. 상기 로우 해머링 판단 회로(140)는 상기 호스트로부터 수신되는 어드레스 신호(ADD)를 모니터링할 수 있다(S1). 상기 로우 해머링 판단 회로(140)는 동일한 어드레스 신호가 임계 값 이상의 횟수로 연속적으로 입력되었는지 여부를 판단할 수 있다(S2). 임계 값 이상의 횟수로 연속적으로 입력된 어드레스 신호(ADD)가 존재하지 않는 경우, 노멀 메모리 장치(111, 112, 113, 114)가 데이터 입출력 동작을 수행할 수 있다(S10). 동일한 어드레스 신호가 임계 값 이상의 횟수로 연속적으로 입력된 것이 감지되면, 상기 어드레스 분석 회로(210)는 상기 히트 신호(HIT)를 생성할 수 있다. 이후, 상기 로우 해머링 어드레스 신호가 입력되면 상기 어드레스 분석 회로(210)는 로우 해머링 상황이 발생된 노멀 메모리 장치와 연결된 경로 선택 회로(131, 132, 133, 134)로 할당된 상기 경로 선택 신호(SEL<0:3>)를 인에이블시킬 수 있고, 상기 경로 선택 회로(131, 132, 133, 134)는 상기 노멀 메모리 장치(111, 112, 113, 114) 대신에 상기 스패어 메모리 장치(120)와 연결될 수 있다(S3).
상기 백업 및 복원 제어회로(220)는 상기 어드레스 분석 회로(210)로부터 상기 로우 해머링 정보(RH)를 수신하고, 로우 해머링 어드레스 신호에 대응하는 커맨드 신호(CMD)가 라이트 신호인지 여부를 판단할 수 있다(S4). 상기 로우 해머링 어드레스 신호에 대응하는 커맨드 신호(CMD)가 라이트 신호가 아닐 때, 상기 백업 및 복원 제어회로(220)는 데이터 백업 동작이 수행되도록 한다. 상기 백업 및 복원 제어회로(220)는 상기 로우 헤머링 정보(RH)에 기초하여 노멀 리드 신호(NRD) 및 스패어 라이트 신호(SWT)를 생성할 수 있다. 따라서, 로우 해머링 상황이 발생된 노멀 메모리 장치에 저장된 데이터가 출력되고, 상기 스패어 메모리 장치(120)는 상기 노멀 메모리 장치로부터 출력된 데이터를 저장할 수 있다(S5). 상기 데이터 백업 동작이 완료되면, 상기 스패어 메모리 장치는 이후 상기 로우 해머링 어드레스 신호에 대응하는 데이터 입출력 동작을 수행할 수 있다(S6). 상기 로우 해머링 어드레스 신호에 대응하는 커맨드 신호(CMD)가 라이트 신호일 때, 상기 스패어 메모리 장치(120)는 상기 데이터 입력 동작을 수행하고, 이후 상기 로우 해머링 어드레스 신호에 대응하는 데이터 입출력 동작을 수행할 수 있다(S6).
이후, 리프레쉬 동작이 수행되면(S7), 데이터 복원 동작이 수행될 수 있다. 상기 어드레스 분석 회로(210)는 리프레쉬 동작이 완료되면, 리셋 신호(RST)를 생성하고 로우 해머링 어드레스 신호에 대응하는 커맨드 신호(CMD) 중 라이트 신호가 한번이라도 있었는지 여부를 판단할 수 있다(S8). 즉, 상기 어드레스 분석 회로(210)는 상기 어드레스 테이블 로직(211)에서 상기 더티 라이트 정보를 확인하고, 상기 더티 라이트 정보를 포함하는 로우 해머링 정보(RH)를 상기 백업 및 복원 제어 회로(220)로 제공할 수 있다. 상기 라이트 신호가 없었다면, 상기 어드레스 테이블 로직(211)을 리셋시킬 수 있다. 이후, 상기 노멀 메모리 장치(111, 112, 113, 114)가 데이터 입출력 동작을 수행할 수 있다(S10). 만약, 라이트 신호가 한번이라도 있었다면, 상기 백업 및 복원 제어 회로(220)는 상기 리셋 신호(RST) 및 로우 해머링 정보(RH)에 기초하여 상기 스패어 리드 신호(SRD) 및 노멀 라이트 신호(NWT)를 생성할 수 있다. 따라서, 상기 스패어 메모리 장치(120)는 상기 스패어 메모리 장치(120)에 저장된 데이터를 출력하고, 상기 노멀 메모리 장치(111, 112, 113, 114)는 상기 스패어 메모리 장치(120)로부터 출력된 데이터를 저장할 수 있다. 상기 데이터 복원 동작이 완료되면 상기 어드레스 분석 회로(210)는 어드레스 테이블 로직(211)을 리셋 시키고, 노멀 메모리 장치(111, 112, 113, 114)가 데이터 입출력 동작을 수행할 수 있다.
도 5는 본 발명의 실시예에 따른 시스템(5)의 구성을 보여주는 도면이다. 상기 시스템(5)은 메인 보드(501), 프로세서(510) 및 메모리 모듈(520)을 포함할 수 있다. 상기 메인 보드(501)는 시스템을 구성하는 부품을 장착하기 위한 기판으로서, 마더 보드(Mother Board)로 언급될 수 있다. 상기 메인 보드(501)는 상기 프로세서(510)가 장착될 수 있는 슬롯(도시하지 않음) 및 상기 메모리 모듈(520)이 장착될 수 있는 슬롯(502)을 포함할 수 있다. 상기 메인 보드(501)는 상기 프로세서(510)와 상기 메모리 모듈(520)을 전기적으로 연결하기 위한 배선(503)을 포함할 수 있다. 상기 프로세서(510)는 상기 메인 보드(501) 상에 장착될 수 있다. 상기 프로세서는 중앙처리장치(CPU), 그래픽 처리 장치(Graphic Processing Unit, GPU), 멀티미디어 프로세서(Multi-Media Processor, MMP), 디지털 신호 프로세서(Digital Signal Processor)를 포함할 수 있다. 또한 어플리케이션 프로세서(AP)와 같이 다양한 기능을 가진 프로세서 칩들을 조합하여 시스템 온 칩(System On Chip)의 형태로 구현될 수 있다.
상기 메모리 모듈(520)은 상기 메인 보드(501)의 슬롯(502)을 통해 상기 메인 보드(501) 상에 장착될 수 있다. 상기 메모리 모듈(520)은 모듈 기판에 형성된 모듈 핀 및 상기 슬롯(502)을 통해 상기 메인 보드(501)의 배선(503)과 연결될 수 있다. 상기 메모리 모듈(520)은 예를 들어, UDIMM, DIMM, RDIMM, LRDIMM, SODIMM, NVDIMM 등을 포함할 수 있다. 도 1에 도시된 메모리 모듈(1)은 상기 메모리 모듈(520)로 적용될 수 있다. 상기 메모리 모듈(520)은 각각 복수의 메모리 장치(521)를 포함할 수 있다. 상기 복수의 메모리 장치(521)는 각각 휘발성 메모리 장치 및 비휘발성 메모리 장치 중 하나 이상을 포함할 수 있다. 상기 휘발성 메모리 장치는 SRAM, DRAM, SDRAM 등을 포함할 수 있고, 상기 비휘발성 메모리 장치는 ROM, PROM, EEPROM, EPROM, 플래시 메모리, PRAM, MRAM, RRAM 및 FRAM 등을 포함할 수 있다. 또한, 상기 메모리 장치(521)는 복수의 칩이 적층되어 형성되는 적층 메모리 장치 또는 멀티 칩 패키지를 포함할 수 있다.
도 6은 본 발명의 실시예에 따른 시스템(6)의 구성을 보여주는 도면이다. 도 6에서, 상기 시스템(6)은 프로세서(610), 메모리 컨트롤러(620) 및 메모리 장치(630)를 포함한다. 상기 프로세서(610)는 칩 셋(640)을 통해 상기 메모리 컨트롤러(620)와 연결될 수 있고, 상기 메모리 컨트롤러(620)는 복수의 버스를 통해 상기 메모리 장치(630)와 연결될 수 있다. 도 5에서, 상기 프로세서(610)는 하나인 것으로 예시되었으나, 이에 한정하는 것은 아니고, 물리적 또는 논리적으로 복수의 프로세서가 구비될 수 있다. 상기 칩 셋(640)은 상기 프로세서(610) 및 상기 메모리 컨트롤러(620) 사이에서 신호가 전송되는 통신 경로를 제공할 수 있다. 상기 프로세서(610)는 연산 동작을 수행하고, 원하는 데이터를 입출력 시키기 위해 상기 칩 셋(640)을 통해 상기 메모리 컨트롤러(620)로 리퀘스트 및 데이터를 전송할 수 있다.
상기 메모리 컨트롤러(620)는 상기 복수의 버스를 통해 커맨드 신호, 어드레스 신호, 클럭 신호 및 데이터를 전송할 수 있다. 상기 메모리 장치(630)는 상기 메모리 컨트롤러(620)로부터 상기 신호들을 수신하여 데이터를 저장할 수 있고, 저장하고 있는 데이터를 상기 메모리 컨트롤러(620)로 출력할 수 있다. 상기 메모리 장치(630)는 하나 이상의 메모리 모듈을 포함할 수 있고, 도 1에 도시된 메모리 모듈(1)을 채용할 수 있다.
도 6에서, 상기 시스템(6)은 입출력 버스(710), 입출력 장치(720, 730, 740), 디스크 드라이버 컨트롤러(650) 및 디스크 드라이브(660)를 더 포함할 수 있다. 상기 칩 셋(640)은 입출력 버스(710)와 연결될 수 있다. 상기 입출력 버스(710)는 상기 칩 셋(640)으로부터 입출력 장치(720, 730, 740)까지의 신호 전송을 위한 통신 경로를 제공할 수 있다. 상기 입출력 장치는 마우스(720), 비디오 디스플레이(730), 또는 키보드(740)를 포함할 수 있다. 상기 입출력 버스(710)는 상기 입출력 장치(720, 730, 740)와 통신하는 어떠한 통신 프로토콜이라도 포함할 수 있다. 또한, 상기 입출력 버스(710)는 상기 칩 셋(640) 내부로 집적될 수 있다.
상기 디스크 드라이버 컨트롤러(650)는 상기 칩 셋(640)과 연결되어 동작할 수 있다. 상기 디스크 드라이버 컨트롤러(650)는 상기 칩 셋(640)과 하나 또는 그 이상의 디스크 드라이브(660) 사이의 통신 경로를 제공할 수 있다. 상기 디스크 드라이브(660)는 명령과 데이터를 저장함으로써 외부 데이터 저장 장치로 활용될 수 있다. 상기 디스크 드라이버 컨트롤러(650) 및 상기 디스크 드라이브(660)는 입출력 버스(710)를 포함하는 어떠한 통신 프로토콜을 사용하여 서로 또는 상기 칩 셋(640)과 통신할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
1: 메모리 모듈 101: 호스트
111/112/113/114: 노멀 메모리 장치 120: 스패어 메모리 장치
131/132/133/134: 경로 선택 회로 140: 로우 해머링 판단 회로
150: 정보 저장 영역 210: 어드레스 분석 회로
211: 어드레스 테이블 로직 220: 백업 및 복원 제어회로

Claims (20)

  1. 노멀 메모리 장치;
    스패어 메모리 장치;
    경로 선택 신호에 기초하여 상기 노멀 메모리 장치 및 상기 스패어 메모리 장치 중 하나와 연결되는 경로 선택 회로; 및
    어드레스 신호를 모니터링하여 동일한 어드레스 신호가 임계 값 이상의 횟수로 연속적으로 입력되었는지 여부에 기초하여 히트 신호 및 상기 경로 선택 신호를 생성하는 로우 해머링 판단 회로를 포함하는 메모리 모듈.
  2. 제 1 항에 있어서,
    상기 스패어 메모리 장치는 상기 노멀 메모리 장치와 다른 종류의 메모리 장치인 메모리 모듈.
  3. 제 1 항에 있어서,
    상기 경로 선택 회로는 상기 경로 선택 신호가 디스에이블되었을 때 상기 노멀 메모리 장치와 연결되고, 상기 노멀 메모리 장치가 데이터 입출력 동작을 수행하는 메모리 모듈.
  4. 제 3 항에 있어서,
    상기 경로 선택 회로는 상기 경로 선택 신호가 인에이블되었을 때 상기 스패어 메모리 장치와 연결되고, 상기 스패어 메모리 장치가 데이터 입출력 동작을 수행하는 메모리 모듈.
  5. 제 1 항에 있어서,
    상기 로우 해머링 판단 회로는 동일한 어드레스 신호가 임계 값 이상의 횟수로 연속적으로 입력되었을 때 상기 히트 신호를 생성하고, 상기 히트 신호가 생성된 이후에 로우 해머링 어드레스 신호가 입력되었을 때 상기 경로 선택 신호를 인에이블시키는 메모리 모듈.
  6. 제 5 항에 있어서,
    상기 로우 해머링 판단 회로는 상기 히트 신호가 생성된 이후에, 상기 로우 해머링 어드레스 신호와 관련된 커맨드 신호에 기초하여 상기 노멀 메모리 장치에 저장된 데이터를 상기 스패어 메모리 장치로 백업시키는 메모리 모듈.
  7. 제 6 항에 있어서,
    상기 로우 해머링 판단 회로는 상기 로우 해머링 어드레스 신호와 관련된 커맨드 신호가 라이트 신호일 때 백업 동작을 수행하지 않는 메모리 모듈.
  8. 제 6 항에 있어서,
    상기 로우 해머링 판단 회로는 소정 시간 경과 후 상기 스패어 메모리 장치에 저장된 데이터를 상기 노멀 메모리 장치로 복원시키고, 상기 소정 시간은 상기 히트 신호가 생성된 시점부터 상기 노멀 메모리 장치의 리프레쉬 동작이 완료될 때까지의 시간에 대응하는 메모리 모듈.
  9. 제 8 항에 있어서,
    상기 로우 해머링 판단 회로는 상기 히트 신호가 생성된 이후에 입력된 상기 로우 해머링 어드레스 신호와 관련된 커맨드 신호가 라이트 신호를 포함하지 않았을 때 복원 동작을 수행하지 않는 메모리 모듈.
  10. 제 1 항에 있어서,
    상기 로우 해머링 판단 회로는 어드레스 신호를 수신하여 동일한 어드레스신호의 연속적인 입력 횟수를 카운팅하여 상기 히트 신호, 로우 해머링 정보 및 상기 경로 선택 신호를 인에이블시키는 어드레스 분석 회로;
    상기 어드레스 신호에 관한 정보, 히트 정보 및 더티 라이트 정보를 저장하는 어드레스 테이블 로직; 및
    데이터 백업 및 복원 동작을 위해 상기 로우 해머링 정보 및 커맨드 신호에 기초하여 상기 노멀 메모리 장치를 제어하기 위한 노멀 라이트 신호 및 노멀 리드 신호를 생성하고, 상기 스패어 메모리 장치를 제어하기 위한 스패어 라이트 신호 및 스패어 리드 신호를 생성하는 백업 및 복원 제어회로를 포함하는 메모리 모듈.
  11. 제 1 항에 있어서,
    상기 메모리 모듈은 정보 저장 영역을 더 포함하고, 상기 정보 저장 영역은 상기 임계 값을 저장하고, 상기 임계 값을 상기 로우 해머링 판단 회로로 제공하는 메모리 모듈.
  12. 노멀 메모리 장치 및 스패어 메모리 장치를 포함하는 메모리 모듈의 동작 방법으로서,
    어드레스 신호를 모니터링하여 로우 해머링 상황이 발생되었는지 여부를 판단하는 단계;
    상기 로우 해머링 상황이 발생한 후, 로우 해머링 어드레스가 입력되었을 때 상기 노멀 메모리 장치를 상기 스패어 메모리 장치와 연결시키는 단계; 및
    상기 스패어 메모리 장치가 데이터 입출력 동작을 수행하는 단계를 포함하는 메모리 모듈의 동작 방법.
  13. 제 12 항에 있어서,
    상기 로우 해머링 상황이 발생되지 않았을 때, 상기 노멀 메모리 장치가 데이터 입출력 동작을 수행하는 단계를 더 포함하는 메모리 모듈의 동작 방법.
  14. 제 12 항에 있어서,
    상기 노멀 메모리 장치를 상기 스패어 메모리 장치와 연결시키는 단계 이후에, 상기 로우 해머링 어드레스 신호에 관련된 커맨드 신호가 라이트 신호가 아닐 때 상기 노멀 메모리 장치에 저장된 데이터를 상기 스패어 메모리 장치로 이전 및 저장하는 단계를 더 포함하는 메모리 모듈의 동작 방법.
  15. 제 12 항에 있어서,
    상기 노멀 메모리 장치에 대한 리프레쉬 동작이 수행되면, 상기 스패어 메모리 장치에 저장된 데이터를 상기 노멀 메모리 장치로 이전 및 저장하는 단계를 더 포함하는 메모리 모듈의 동작 방법.
  16. 제 15 항에 있어서,
    상기 이전 및 저장하는 단계 이전에, 상기 로우 해머링 어드레스 신호에 관련된 커맨드 신호 중 라이트 신호가 한번이라도 포함되어 있었는지 여부를 판단하는 단계를 더 포함하는 메모리 모듈의 동작 방법.
  17. 제 16 항에 있어서,
    상기 로우 해머링 어드레스 신호에 관련된 커맨드 신호 중 라이트 신호가 포함되지 않았을 때, 상기 이전 및 저장하는 단계를 수행하지 않는 메모리 모듈의 동작 방법.
  18. 제 15 항에 있어서,
    상기 이전 및 저장하는 단계 이후에, 상기 노멀 메모리 장치가 데이터 입출력 동작을 수행하는 단계를 더 포함하는 메모리 모듈의 동작 방법.
  19. 노멀 메모리 장치;
    스패어 메모리 장치; 및
    로우 해머링이 발생된 상기 노멀 메모리 장치의 데이터 입출력 동작을 대신하여 상기 스패어 메모리 장치가 데이터 입출력 동작을 수행하도록 제어하는 로우 해머링 판단 회로를 포함하는 메모리 모듈.
  20. 제 19 항에 있어서,
    상기 노멀 메모리 장치에 로우 해머링이 발생되었는지 여부에 기초하여 상기 노멀 메모리 장치 및 상기 스패어 메모리 장치 중 하나와 연결되는 경로 선택 회로를 더 포함하는 메모리 모듈.
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