TWI724254B - 半導體設備、記憶體模組及其操作方法 - Google Patents

半導體設備、記憶體模組及其操作方法 Download PDF

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TWI724254B TW106140548A TW106140548A TWI724254B TW I724254 B TWI724254 B TW I724254B TW 106140548 A TW106140548 A TW 106140548A TW 106140548 A TW106140548 A TW 106140548A TW I724254 B TWI724254 B TW I724254B
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Abstract

本發明提供一種記憶體模組。該記憶體模組可包括正常記憶體裝置、備用記憶體裝置和行錘擊確定電路。行錘擊確定電路可被配置成控制備用記憶體裝置來執行資料輸入和輸出操作，而不是利用已經發生了行錘擊的正常記憶體裝置執行資料輸入和輸出操作。

Description

半導體設備、記憶體模組及其操作方法
本發明主張的優先權為在2017年1月18日在韓國智慧財產權局提出的申請案，其韓國專利申請號為10-2017-0008507，在此併入其全部內容。
各個實施例總體關於一種半導體技術，尤其關於一種記憶體裝置和記憶體模組。
電子裝置可包括多個電子元件，並且大部分電子元件可利用電腦系統半導體來實施。在構成電腦系統的半導體裝置之中，諸如處理器或記憶體控制器的主機可與記憶體裝置通信。記憶體裝置可包括多個記憶體單元，其可以透過字元線和位元線定位並指定，並儲存資料。用於控制記憶體裝置的主機可存取記憶體裝置，使得記憶體裝置可執行輸入和輸出(輸入/輸出)操作。為了存取記憶體裝置，主機可提供位址信號以選擇特定的記憶體單元，並且提供命令信號使得記憶體裝置儲存資料或輸出儲存在其中的資料。此時，當對特定的字元線或位元線的連續存取請求被接收時，在連接到特定的字元線和位元線的記憶體單元周圍的記憶體單元中可能發生錘擊。然後，儲存在記憶體單元中的資料可能丟失。這種現象通常被稱為行錘擊。近來，已經對用於減輕行錘擊的方法進行了研究。
在實施例中，可提供一種記憶體模組。記憶體模組可包括正常記憶體裝置。記憶體模組可包括備用記憶體裝置。記憶體模組可包括路徑選擇電路，其基於路徑選擇信號連接到正常記憶體裝置和備用記憶體裝置中的一個。記憶體模組可包括行錘擊確定電路，其被配置成監測位址信號並基於相同的位址信號是否已經被連續輸入等於或大於閾值的次數來生成命中信號(hit signal)和路徑選擇信號。
在實施例中，可提供一種包括正常記憶體裝置和備用記憶體裝置的記憶體模組的操作方法。操作方法可包括監測位址信號以確定是否已經發生行錘擊。操作方法可包括當在已經發生了行錘擊之後行錘擊位址被輸入時，將正常記憶體裝置連接到備用記憶體裝置。操作可包括透過備用記憶體裝置執行資料輸入和輸出(輸入/輸出)操作。
在實施例中，可提供一種記憶體模組。記憶體模組可包括正常記憶體裝置、備用記憶體裝置和行錘擊確定電路。行錘擊確定電路可被配置成控制備用記憶體裝置執行資料輸入和輸出操作，而不是利用其中已經發生行錘擊的正常記憶體裝置執行資料輸入和輸出操作。
1:記憶體模組
5:系統
6:系統
11:模組接腳
101:主機
111:正常記憶體裝置
112:正常記憶體裝置
113:正常記憶體裝置
114:正常記憶體裝置
120:備用記憶體裝置
131:第一路徑選擇電路
132:第二路徑選擇電路
133:第三路徑選擇電路
134:第四路徑選擇電路
140:行錘擊確定電路
150:資訊儲存區域
210:位址分析電路
211:位址表邏輯電路
220:備份及恢復控制電路
501:主機板
502:槽
503:佈線
510:處理器
520:記憶體模組
521:記憶體裝置
610:處理器
620:記憶體控制器
630:記憶體裝置
640:晶片組
650:磁碟機控制器
660:內部磁碟機
710:輸入/輸出匯流排
720:輸入/輸出裝置
730:輸入/輸出裝置
740:輸入/輸出裝置
ADD:位址信號
CLK:時脈信號
CMD:命令信號
DQ:資料
HIT:命中信號
NRD:正常讀取信號
NWT:正常寫入信號
RH:行錘擊資訊
RST:重置信號
S1~S10:步驟
SEL<0>:路徑選擇信號
SEL<1>:路徑選擇信號
SEL<2>:路徑選擇信號
SEL<3>:路徑選擇信號
SRD:備用讀取信號
SWT:備用寫入信號
THR:閾值
圖1是示出根據實施例的記憶體模組的配置的示意圖。
圖2是示出圖1的位址確定電路的配置的示意圖。
圖3是例示儲存在圖2所示的位址表邏輯電路中的行錘擊資訊的表。
圖4是示出根據本實施例的記憶體模組的操作的流程圖。
圖5是示出根據實施例的系統的配置的示意圖。
圖6是示出根據實施例的系統的配置的示意圖。
在下文中，將透過實施例的各個示例參照附圖描述記憶體裝置和記憶體模組。
圖1是示出根據實施例的記憶體模組1的配置的示意圖。參照圖1，記憶體模組1可與諸如主機101的外部裝置通信，並且執行資料輸入/輸出操作。主機101可存取記憶體模組1使得記憶體模組可以執行資料輸入/輸出操作。主機101可向記憶體模組1提供各種控制信號，以便控制記憶體模組1的資料輸入/輸出操作。例如，主機101可將命令信號CMD、位址信號ADD、時脈信號CLK以及資料DQ傳輸至記憶體模組1，並將資料DQ儲存在記憶體模組1中。主機101將資料DQ傳輸至記憶體模組1以及記憶體模組儲存資料DQ的操作可被稱為寫入操作。主機101可將命令信號CMD、位址信號ADD以及時脈信號CLK傳輸至記憶體模組1，並接收儲存在記憶體模組1中的資料DQ。記憶體模組1將儲存在其中的資料輸出至主機101的操作可被稱為讀取操作。
記憶體模組1可包括一個或多個正常記憶體裝置111至114、一個或多個備用記憶體裝置120、一個或多個路徑選擇電路131至134以及行錘擊確定電路140。圖1示出四個正常記憶體裝置和一個備用記憶體裝置。然而，本實施例不限於此，但如果需要，可以改變正常記憶體裝置和備用記憶體裝置的數量。第一至第四正常記憶體裝置111至114可連接到備用記憶體裝置120。正常記憶體裝置111至114可包括揮發性記憶體裝置和非揮發性記憶體裝置。揮發性記憶體裝置可包括動態RAM(DRAM)和同步DRAM(SDRAM)，非揮發性記憶體裝置可包括唯讀記憶體(ROM)、可程式設計ROM(PROM)、電可擦 除可程式設計ROM(EEPROM)、電可程式設計ROM(EPROM)、快閃記憶體、相變RAM(PRAM)、磁性RAM(MRAM)、電阻式RAM(RRAM)以及鐵電RAM(FRAM)等。備用記憶體裝置120可利用與正常記憶體裝置不同類型的記憶體裝置實施。例如，備用記憶體裝置120可包括(例如但不限於)靜態RAM(SRAM)。
第一至第四路徑選擇電路131至134可分別接收分配給其的路徑選擇信號SEL<0：3>。第一至第四路徑選擇電路131至134可分別連接到第一至第四正常記憶體裝置111至114，並共同連接到備用記憶體裝置120。路徑選擇電路131至134的數量可對應於正常記憶體裝置111至114的數量。路徑選擇電路131至134可透過模組接腳11接收來自主機101的命令信號CMD、位址信號ADD、時脈信號CLK和資料DQ，並將信號傳輸至第一至第四正常記憶體裝置111至114和備用記憶體裝置120。此外，路徑選擇電路131至134可接收來自第一至第四正常記憶體裝置111至114和備用記憶體裝置120的資料DQ，並透過模組接腳11將資料DQ傳輸到主機101。第一路徑選擇電路131可基於路徑選擇信號SEL<0>連接到第一正常記憶體裝置111和備用記憶體裝置120中的一個。第二路徑選擇電路132可基於路徑選擇信號SEL<1>連接到第二正常記憶體裝置112和備用記憶體裝置120中的一個。第三路徑選擇電路133可基於路徑選擇信號SEL<2>連接到第三正常記憶體裝置113和備用記憶體裝置120中的一個。第四路徑選擇電路134可基於路徑選擇信號SEL<3>連接到第四正常記憶體裝置114和備用記憶體裝置120中的一個。
行錘擊確定電路140可透過模組接腳11接收位址信號ADD和命令信號CMD。行錘擊確定電路140可接收位址信號ADD，並確定相同的位址信 號是否已經被連續輸入等於或大於閾值的次數。行錘擊確定電路140可根據確定結果生成命中信號。當相同的位址信號被連續輸入等於或大於閾值的次數時，可能發生行錘擊。之後，已經發生行錘擊的位址信號可被稱為行錘擊位址信號。當命中信號生成之後輸入的位址信號ADD為行錘擊位址信號時，行錘擊確定電路140可致能路徑選擇信號SEL<0：3>。例如，當與第一正常記憶體裝置111相關的特定位址信號從主機101被連續接收等於或大於閾值的次數時，行錘擊確定電路140可生成命中信號，並且當特定位址信號被再次輸入時，行錘擊確定電路140可致能路徑選擇信號SEL<0>。當路徑選擇信號SEL<0：3>被禁能時，路徑選擇電路131至134可分別連接到正常記憶體裝置111至114。因此，正常記憶體裝置111至114可執行資料輸入/輸出操作。當路徑選擇信號SEL<0：3>被致能時，路徑選擇電路131至134可連接到備用記憶體裝置120。因此，備用記憶體裝置120可執行資料輸入/輸出操作。行錘擊確定電路140可控制備用記憶體裝置120而不是發生行錘擊的正常記憶體裝置執行資料輸入/輸出操作，從而提高記憶體模組1的可靠性。
當命中信號生成時，行錘擊確定電路140可執行資料備份操作。當命中信號生成時，行錘擊確定電路140可將正被儲存在發生行錘擊的正常記憶體裝置中的資料備份和/或轉移並儲存到備用記憶體裝置120中。在實施例中，當命中信號生成之後輸入的位址信號ADD為行錘擊位址信號時，行錘擊確定電路140可基於對應於行錘擊位址信號的命令信號CMD執行資料備份操作。例如，當命令信號CMD是用於寫入操作的寫入信號時，行錘擊確定電路140不會執行資料備份操作。當命令信號CMD不是用於寫入操作的寫入信號時，行錘擊確定電路140可將被儲存在發生行錘擊的正常記憶體裝置中的資料轉移並儲 存到備用記憶體裝置120中。例如，當命令信號CMD是用於讀取操作的讀取信號時，行錘擊確定電路140可將被儲存在發生行錘擊的正常記憶體裝置中的資料轉移並儲存到備用記憶體裝置120中。
在生成命中信號之後經過預定時間時，行錘擊確定電路140可被重置。預定時間可對應於在生成命中信號之後直到完成刷新操作所需的時間。當執行刷新操作時，儲存在正常記憶體裝置111至114中的資料可被刷新以消除由於發生行錘擊而資料將被丟失的可能性。因此，當完成刷新操作時，行錘擊確定電路140可禁能路徑選擇信號SEL<0：3>以將路徑選擇電路131至134連接到正常記憶體裝置111至114。此時，行錘擊確定電路140可執行資料恢復操作。當經過預定時間時，行錘擊確定電路140可將儲存在備用記憶體裝置120中的資料轉移並儲存到正常記憶體裝置111至114中。在命中信號生成後，行錘擊確定電路140可回應於行錘擊位址信號儲存關於接收的命令信號CMD的資訊。在實施例中，行錘擊確定電路140可回應於行錘擊位址信號基於關於接收的命令信號CMD的資訊執行資料恢復操作。例如，當一個或多個寫入信號被包括在接收的命令信號CMD中時，行錘擊確定電路140可將儲存在備用記憶體裝置120中的資料恢復和/或轉移並儲存到正常記憶體裝置111至114中。當資料根據一個或多個寫入信號被儲存在備用記憶體裝置120中時，因為儲存在備用記憶體裝置120中的資料可能與儲存在正常記憶體裝置111至114中的資料不同，所以需要執行資料恢復操作。當寫入信號不包括在接收的命令信號CMD中時，行錘擊確定電路140不會執行資料恢復操作。當沒有資料被儲存在備用記憶體裝置120中，例如，當備用記憶體裝置120僅執行資料輸出操作時，儲存在備用記憶體裝置120 中的資料可與儲存在正常記憶體裝置111至114中的資料一致。在這種情況下，可不需要資料恢復操作。
記憶體模組1可進一步包括資訊儲存區域150。資訊儲存區域150可儲存關於閾值THR的資訊，並且將閾值THR提供到行錘擊確定電路140。資訊儲存區域150可利用例如但不限於儲存串列存在檢測資訊的SPD EEPROM(串列存在檢測電可擦除可程式設計唯讀記憶體)來實施。
圖2示出圖1的行錘擊確定電路140的配置。參照圖1和圖2，行錘擊確定電路140可包括位址分析電路210和備份及恢復控制電路220。位址分析電路210可接收來自主機101的位址信號ADD和命令信號CMD。位址分析電路210可接收來自資訊儲存區域150的閾值THR。當特定位址信號被連續輸入等於或大於閾值的次數時，位址分析電路210可監測位址信號ADD，並生成命中信號HIT。被連續輸入等於或大於閾值的次數的特定位址信號可對應於為多條行錘擊資訊RH中的一個的行錘擊位址。位址分析電路210可包括位址表邏輯電路211。位址分析電路210可將行錘擊資訊RH儲存在位址表邏輯電路211中。當從主機101輸入的位址信號ADD對應於生成命中信號HIT之後的行錘擊位址信號時，位址分析電路210可致能路徑選擇信號SEL<0：3>。位址分析電路210可接收刷新命令信號作為命令信號CMD。位址分析電路210可在刷新命令信號被輸入之後執行刷新操作時生成重置信號RST。
位址表邏輯電路211可儲存透過位址分析電路210生成的行錘擊資訊RH。位址表邏輯電路211可回應於重置信號RST進行重置。將稍後描述行錘擊資訊RH。
備份及恢復控制電路220可接收命中信號HIT、重置信號RST、行錘擊資訊RH和命令信號CMD。備份及恢復控制電路220可基於命中信號HIT、重置信號RST、行錘擊資訊RH和命令信號CMD生成用於控制正常記憶體裝置111至114的正常寫入信號NWT和正常讀取信號NRD以及用於控制備用記憶體裝置120的備用寫入信號SWT和備用讀取信號SRD。對於資料備份操作，備份及恢復控制電路220可基於命中信號HIT、行錘擊資訊RH和命令信號CMD生成正常讀取信號NRD和備用寫入信號SWT。正常記憶體裝置111至114可基於正常讀取信號NRD輸出儲存在其中的資料，並且備用記憶體裝置120可基於備用寫入信號SWT儲存從正常記憶體裝置111至114輸出的資料。對於資料恢復操作，備份及恢復控制電路220可基於重置信號RST和行錘擊資訊RH生成備用讀取信號SRD和正常寫入信號NWT。備用記憶體裝置120可基於備用讀取信號SRD輸出儲存在其中的資料。正常記憶體裝置111至114可基於正常寫入信號NWT儲存從備用記憶體裝置120輸出的資料。
圖3是例示儲存在圖2的位址表邏輯電路211中的行錘擊資訊RH的表。參照圖2和圖3，當接收位址信號ADD時，位址分析電路210可將關於位址信號ADD的資訊儲存在位址表邏輯電路211中。關於位址信號ADD的資訊可包括儲存列資訊、記憶體庫資訊和行位址資訊。儲存列資訊可包括關於記憶體模組1的儲存列的資訊。記憶體模組1可包括多個記憶體裝置，並且多個記憶體裝置可作為多個儲存列進行操作。位址表邏輯電路211可儲存對應於位址信號ADD的儲存列資訊。例如，當對應於位址信號ADD的儲存列為第一儲存列時，位址表邏輯電路211可將“0”儲存為儲存列資訊，並且當對應於位址信號ADD的儲存列為第二儲存列時，位址表邏輯電路211可將“1”儲存為儲存列資訊。 位址表邏輯電路211可儲存對應於位址信號ADD的記憶體庫資訊和行位址資訊。
位址表邏輯電路211可儲存命中資訊。當相同的位址信號被連續輸入等於或大於閾值的次數時，位址分析電路210可生成命中信號HIT。位址表邏輯電路211可基於命中信號HIT將指示發生行錘擊的位址資訊的命中資訊更新為“1”。例如，當在對應於第一儲存列中的第一記憶體庫的0X2332的行位址資訊中發生行錘擊時，位址表邏輯電路211可將關於位址資訊的命中資訊更新為“1”。
位址表邏輯電路211也可儲存髒寫入(dirty write)資訊。當在與具有被更新為“1”命中資訊的行位址資訊一致的位址信號ADD被輸入的情況下，一個或多個寫入信號被包括在對應於位址信號ADD的命令信號CMD中時，位址表邏輯電路211可將這種情況定義為髒寫入，並將髒寫入資訊更新為“1”。上述資料恢復操作可能需要髒寫入資訊。備份及恢復控制電路220可生成備用讀取信號SRD和正常寫入信號NWT，使得資料恢復操作基於髒寫入資訊執行。當重置信號RST從位址分析電路210中生成並且資料恢復操作被完成時，位址表邏輯電路211可重置其中儲存的資訊。
圖4是示出根據本實施例的記憶體模組的操作的流程圖。參照圖1至圖4，下面將描述根據本實施例的記憶體模組1的操作。行錘擊確定電路140可在步驟S1處監測從主機接收的位址信號ADD。行錘擊確定電路140可在步驟S2處確定相同的位址信號是否已經被連續輸入等於或大於閾值的次數。在步驟S10處，當被連續輸入等於或大於閾值的次數的位址信號ADD不存在時，正常記憶體裝置111至114可執行資料輸入/輸出操作。當感測到相同的位址信號已經 被連續輸入等於或大於閾值的次數時，位址分析電路210可生成命中信號HIT。然後，在步驟S3處，當行錘擊位址信號被輸入時，位址分析電路210可致能被分配給連接到其中發生了行錘擊的正常記憶體裝置的路徑選擇電路131至134的路徑選擇信號SEL<0：3>，並且路徑選擇電路131至134可連接到備用記憶體裝置120而不是正常記憶體裝置111至114。
備份及恢復控制電路220可在步驟S4處接收來自位址分析電路210的行錘擊資訊RH，並且確定對應於行錘擊位址信號的命令信號CMD是否為寫入信號。當對應於行錘擊位址信號的命令信號CMD不是寫入信號時，備份及恢復控制電路220可執行資料備份操作。備份及恢復控制電路220可基於行錘擊資訊RH生成正常讀取信號NRD和備用寫入信號SWT。因此，在步驟S5處，儲存在發生行錘擊的正常記憶體裝置中的資料可被輸出，並且備用記憶體裝置120可儲存從正常記憶體裝置輸出的資料。在步驟S6處，當資料備份操作被完成時，備用記憶體裝置可執行對應於行錘擊位址信號的資料輸入/輸出操作。在步驟S6處，當對應於行錘擊位址信號的命令信號CMD為寫入信號時，備用記憶體裝置120可執行資料輸入操作，然後執行對應於行錘擊位址信號的資料輸入/輸出操作。
然後，在步驟S7處，當刷新操作被執行時，可執行資料恢復操作。在步驟S8處，當刷新操作被完成時，位址分析電路210可生成重置信號RST，並且確定一個或多個寫入信號是否已經被包括在對應於行錘擊位址信號的命令信號CMD中。也就是說，位址分析電路210可在位址表邏輯電路211中檢查髒寫入資訊，並將包含髒寫入資訊的行錘擊資訊RH提供給備份及恢復控制電路220。如果不是因為寫入信號，則可重置位址表邏輯電路211。然後，在步驟 S10處，正常記憶體裝置111至114可執行資料輸入/輸出操作。然而，如果已經包括一個或多個寫入信號，則備份及恢復控制電路220可基於重置信號RST和行錘擊資訊RH生成備用讀取信號SRD和正常寫入信號NWT。因此，備用記憶體裝置120可輸出儲存在其中的資料，並且正常記憶體裝置111至114可儲存從備用記憶體裝置120輸出的資料。當資料恢復操作被完成時，位址分析電路210可重置位址表邏輯電路211，並且正常記憶體裝置111至114可執行資料輸入/輸出操作。
圖5是示出根據實施例的系統5的配置的示意圖。系統5可包括主機板501、處理器510和記憶體模組520。用於安裝構成系統的元件的主機板501也可被稱為主機板。主機板501可包括其中可安裝處理器510的槽(圖未示)和其中可安裝記憶體模組520的槽502。主機板501可包括用於電連接處理器510和記憶體模組520的佈線503。處理器510可被安裝在主機板501上。例如，處理器可包括但不限於中央處理單元(CPU)、圖形處理單元(GPU)、多媒體處理器(MMP)和數位訊號處理器。此外，具有各種功能的諸如應用處理器(AP)的處理器晶片可以系統單晶片(SOC)的形式組合和實施。
記憶體模組520可透過主機板501的槽502被安裝在主機板501上。記憶體模組520可透過槽502和形成在其模組板上的模組接腳連接到主機板501的佈線503。記憶體模組520可包括UDIMM、DIMM、RDIMM、LRDIMM、SODIMM、NVDIMM等。圖1所示的記憶體模組1可被用作記憶體模組520。記憶體模組520可包括多個記憶體裝置521。記憶體裝置521中的每一個可包括揮發性記憶體裝置和非揮發性記憶體裝置中的一個或多個。揮發性記憶體裝置可包括SRAM、DRAM和SDRAM，非揮發性記憶體裝置可包括 ROM、PROM、EEPROM、EPROM、快閃記憶體、PRAM、MRAM、RRAM和FRAM。記憶體裝置521可包括堆疊記憶體裝置或具有堆疊在其中的多個晶片的多晶片封裝。
圖6是示出根據實施例的系統6的配置的示意圖。參照圖6，系統6可包括處理器610、記憶體控制器620和記憶體裝置630。處理器610可透過晶片組640連接到記憶體控制器620，並且記憶體控制器620可透過多條匯流排連接到記憶體裝置630。圖6示出了一個處理器610。然而，本實施例不限於此，而是系統可以實體或邏輯的方式包括多個處理器。晶片組640可提供通信路徑，透過其信號可在處理器610和記憶體控制器620之間傳輸。處理器610可執行算數運算，並透過晶片組640將請求和資料傳輸到記憶體控制器620以便輸入/輸出期望的資料。
記憶體控制器620可透過多條匯流排傳輸命令信號、位址信號、時脈信號和資料。記憶體裝置630可透過接收來自記憶體控制器620的信號來儲存資料，並將儲存的資料輸出到記憶體控制器620。記憶體裝置630可包括一個或多個記憶體模組，並且圖1所示的記憶體模組1可被用作記憶體裝置630。
參照圖6，系統6可進一步包括輸入/輸出匯流排710、輸入/輸出裝置720、輸入/輸出裝置730或輸入/輸出裝置740、磁碟機控制器650和內部磁碟機660。晶片組640可連接到輸入/輸出匯流排710。輸入/輸出匯流排710可提供用於信號從晶片組640傳輸到輸入/輸出裝置720、輸入/輸出裝置730或輸入/輸出裝置740的通信路徑。例如，輸入/輸出裝置可包括但不限於滑鼠720、視頻顯示器730或鍵盤740。輸入/輸出匯流排710可包括可與輸入/輸出裝置720、輸入/ 輸出裝置730或輸入/輸出裝置740通信的任何通信協議。輸入/輸出匯流排710可被集成在晶片組640中。
磁碟機控制器650可連接到晶片組640。磁碟機控制器650可提供晶片組640和一個或多個磁碟機660之間的通信路徑。磁碟機660可被用作用於儲存命令和資料的外部資料儲存裝置。磁碟機控制器650和磁碟機660可透過包括輸入/輸出匯流排710的任何通信協定彼此通信或與晶片組640進行通信。
雖然上面已經描述了各種實施例，但是本發明所屬技術領域中具有通常知識者將理解的是，所描述的實施例僅為示例。因此，本文所述的資料儲存裝置的操作方法不應基於所描述的實施例進行限制。
1:記憶體模組
11:模組接腳
101:主機
111:正常記憶體裝置
112:正常記憶體裝置
113:正常記憶體裝置
114:正常記憶體裝置
120:備用記憶體裝置
131:第一路徑選擇電路
132:第二路徑選擇電路
133:第三路徑選擇電路
134:第四路徑選擇電路
140:行錘擊確定電路
150:資訊儲存區域
ADD:位址信號
CLK:時脈信號
CMD:命令信號
DQ:資料
SEL<0>:路徑選擇信號
SEL<1>:路徑選擇信號
SEL<2>:路徑選擇信號
SEL<3>:路徑選擇信號
THR:閾值

Claims (20)

  1. 一種記憶體模組，其包括：正常記憶體裝置；備用記憶體裝置；路徑選擇電路，其基於路徑選擇信號連接到所述正常記憶體裝置和所述備用記憶體裝置中的一個；以及行錘擊確定電路，其被配置成監測位址信號並基於相同的位址信號是否已經被連續輸入等於或大於閾值的次數來生成命中信號和所述路徑選擇信號。
  2. 如請求項1所述的記憶體模組，其中所述備用記憶體裝置包括與所述正常記憶體裝置不同類型的記憶體裝置。
  3. 如請求項1所述的記憶體模組，其中當所述路徑選擇信號被禁能時，所述路徑選擇電路連接到所述正常記憶體裝置，並且所述正常記憶體裝置執行資料輸入/輸出操作。
  4. 如請求項3所述的記憶體模組，其中當所述路徑選擇信號被致能時，所述路徑選擇電路連接到所述備用記憶體裝置，並且所述備用記憶體裝置執行資料輸入/輸出操作。
  5. 如請求項1所述的記憶體模組，其中當所述相同的位址信號已經被連續輸入等於或大於所述閾值的次數時，所述行錘擊確定電路生成所述命中信號，並且當在所述命中信號生成之後的行錘擊位址信號被輸入時，所述行錘擊確定電路致能所述路徑選擇信號。
  6. 如請求項1所述的記憶體模組，其中在所述命中信號生成之後，所述行錘擊確定電路基於與所述行錘擊位址信號有關的命令信號將儲存在所述正常記憶體裝置中的資料備份到所述備用記憶體裝置中。
  7. 如請求項6所述的記憶體模組，其中當與所述行錘擊位址信號有關的所述命令信號為寫入信號時，所述行錘擊確定電路不執行資料備份操作。
  8. 如請求項1所述的記憶體模組，其中在經過預定時間之後，所述行錘擊確定電路將儲存在所述備用記憶體裝置中的資料恢復到所述正常記憶體裝置中，並且所述預定時間對應於從生成所述命中信號的時間點開始直到完成所述正常記憶體裝置的刷新操作所需的時間。
  9. 如請求項8所述的記憶體模組，其中當與生成所述命中信號之後輸入的所述行錘擊位址信號有關的命令信號不包括寫入信號時，所述行錘擊確定電路不執行所述資料恢復操作。
  10. 如請求項1所述的記憶體模組，其中所述行錘擊確定電路包括：位址分析電路，其被配置成接收位址信號、對所述相同的位址信號連續輸入的次數計數以及致能所述命中信號、行錘擊資訊和所述路徑選擇信號，位址表邏輯電路，其被配置成儲存關於所述位址信號的資訊、命中資訊和髒寫入資訊；以及 備份及恢復控制電路，其被配置成基於所述行錘擊資訊和命令信號，為資料備份和恢復操作生成用於控制所述正常記憶體裝置的正常寫入信號和正常讀取信號，並生成用於控制所述備用記憶體裝置的備用寫入信號和備用讀取信號。
  11. 如請求項1所述的記憶體模組，其中所述記憶體模組進一步包括資訊儲存區域，並且所述資訊儲存區域儲存所述閾值並將所述閾值提供到所述行錘擊確定電路。
  12. 一種包括正常記憶體裝置和備用記憶體裝置的記憶體模組的操作方法，所述操作方法包括：監測位址信號以確定是否已經發生行錘擊；當發生所述行錘擊之後行錘擊位址被輸入時，將所述正常記憶體裝置連接到所述備用記憶體裝置；以及透過所述備用記憶體裝置執行資料輸入/輸出操作。
  13. 如請求項12所述的操作方法，其進一步包括當未發生所述行錘擊時，透過所述正常記憶體裝置執行資料輸入/輸出操作。
  14. 如請求項12所述的操作方法，其進一步包括當在所述正常記憶體裝置連接到所述備用記憶體裝置之後，與所述行錘擊位址信號有關的命令信號不是寫入信號時，將儲存在所述正常記憶體裝置中的資料轉移並儲存到所述備用記憶體裝置中。
  15. 如請求項12所述的操作方法，其進一步包括當刷新操作在所述正常記憶體裝置上執行時，將儲存在所述備用記憶體裝置中的資料轉移並儲存到所述正常記憶體裝置中。
  16. 如請求項15所述的操作方法，其進一步包括在轉移和儲存所述資料之前，確定一個或多個寫入信號是否已經被包含在與所述行錘擊位址信號有關的命令信號中。
  17. 如請求項16所述的操作方法，其中當沒有寫入信號被包括在與所述行錘擊位址信號有關的所述命令信號中時，不執行所述資料的轉移和儲存。
  18. 如請求項15所述的操作方法，其進一步包括在轉移和儲存資料之後，透過所述正常記憶體裝置執行資料輸入/輸出操作。
  19. 一種記憶體模組，其包括：正常記憶體裝置；備用記憶體裝置；以及行錘擊確定電路，其被配置成控制所述備用記憶體裝置來執行資料輸入和輸出操作，而不是利用已經發生了行錘擊的所述正常記憶體裝置執行資料輸入和輸出操作。
  20. 如請求項19所述的記憶體模組，其進一步包括：路徑選擇電路，其基於所述正常記憶體裝置中是否已經發生了行錘擊而連接到所述正常記憶體裝置和所述備用記憶體裝置中的一個。
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Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9324398B2 (en) 2013-02-04 2016-04-26 Micron Technology, Inc. Apparatuses and methods for targeted refreshing of memory
US9047978B2 (en) 2013-08-26 2015-06-02 Micron Technology, Inc. Apparatuses and methods for selective row refreshes
JP2015219938A (ja) 2014-05-21 2015-12-07 マイクロン テクノロジー， インク． 半導体装置
JP2017182854A (ja) 2016-03-31 2017-10-05 マイクロン テクノロジー， インク． 半導体装置
US10580475B2 (en) 2018-01-22 2020-03-03 Micron Technology, Inc. Apparatuses and methods for calculating row hammer refresh addresses in a semiconductor device
US11152050B2 (en) 2018-06-19 2021-10-19 Micron Technology, Inc. Apparatuses and methods for multiple row hammer refresh address sequences
TWI746927B (zh) * 2019-01-24 2021-11-21 慧榮科技股份有限公司 管理快閃記憶體模組的方法及相關的快閃記憶體控制器與電子裝置
TWI769100B (zh) * 2019-01-24 2022-06-21 慧榮科技股份有限公司 管理快閃記憶體模組的方法及相關的快閃記憶體控制器與電子裝置
US10770127B2 (en) 2019-02-06 2020-09-08 Micron Technology, Inc. Apparatuses and methods for managing row access counts
US11043254B2 (en) * 2019-03-19 2021-06-22 Micron Technology, Inc. Semiconductor device having cam that stores address signals
US11264096B2 (en) 2019-05-14 2022-03-01 Micron Technology, Inc. Apparatuses, systems, and methods for a content addressable memory cell with latch and comparator circuits
US11158364B2 (en) 2019-05-31 2021-10-26 Micron Technology, Inc. Apparatuses and methods for tracking victim rows
US11158373B2 (en) 2019-06-11 2021-10-26 Micron Technology, Inc. Apparatuses, systems, and methods for determining extremum numerical values
US11139015B2 (en) 2019-07-01 2021-10-05 Micron Technology, Inc. Apparatuses and methods for monitoring word line accesses
US10832792B1 (en) 2019-07-01 2020-11-10 Micron Technology, Inc. Apparatuses and methods for adjusting victim data
US11386946B2 (en) 2019-07-16 2022-07-12 Micron Technology, Inc. Apparatuses and methods for tracking row accesses
US10943636B1 (en) 2019-08-20 2021-03-09 Micron Technology, Inc. Apparatuses and methods for analog row access tracking
US10964378B2 (en) 2019-08-22 2021-03-30 Micron Technology, Inc. Apparatus and method including analog accumulator for determining row access rate and target row address used for refresh operation
US11200942B2 (en) 2019-08-23 2021-12-14 Micron Technology, Inc. Apparatuses and methods for lossy row access counting
US11270756B2 (en) * 2019-08-28 2022-03-08 Micron Technology, Inc. Row hammer mitigation
US11222682B1 (en) 2020-08-31 2022-01-11 Micron Technology, Inc. Apparatuses and methods for providing refresh addresses
KR102467747B1 (ko) * 2020-09-18 2022-11-16 한양대학교 에리카산학협력단 행 해머링을 이용한 dram의 성능 분석 방법 및 오류 검출 방법
US11462291B2 (en) 2020-11-23 2022-10-04 Micron Technology, Inc. Apparatuses and methods for tracking word line accesses
US11482275B2 (en) 2021-01-20 2022-10-25 Micron Technology, Inc. Apparatuses and methods for dynamically allocated aggressor detection
US11600314B2 (en) 2021-03-15 2023-03-07 Micron Technology, Inc. Apparatuses and methods for sketch circuits for refresh binning
CN113378587B (zh) * 2021-05-19 2023-07-21 长鑫存储技术有限公司 地址确定电路及方法、保护电路及方法、设备
US11664063B2 (en) 2021-08-12 2023-05-30 Micron Technology, Inc. Apparatuses and methods for countering memory attacks
US11688451B2 (en) 2021-11-29 2023-06-27 Micron Technology, Inc. Apparatuses, systems, and methods for main sketch and slim sketch circuit for row address tracking
US20230244793A1 (en) * 2022-01-27 2023-08-03 Micron Technology, Inc. Row access strobe (ras) clobber and row hammer failures using a deterministic protocol

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9286964B2 (en) * 2012-12-21 2016-03-15 Intel Corporation Method, apparatus and system for responding to a row hammer event
US9299400B2 (en) * 2012-09-28 2016-03-29 Intel Corporation Distributed row hammer tracking
US9478263B2 (en) * 2014-01-17 2016-10-25 Apple Inc. Systems and methods for monitoring and controlling repetitive accesses to volatile memory
US9478316B1 (en) * 2016-01-08 2016-10-25 SK Hynix Inc. Memory device

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100259972B1 (ko) * 1997-01-21 2000-06-15 윤종용 메모리 셀당 2개 이상의 저장 상태들을 갖는 불휘발성 반도체 메모리 장치
WO2005024844A1 (ja) * 2003-08-28 2005-03-17 Fujitsu Limited 半導体メモリ
JP4566621B2 (ja) * 2004-05-14 2010-10-20 富士通セミコンダクター株式会社 半導体メモリ
KR101906409B1 (ko) 2011-09-06 2018-12-07 삼성전자주식회사 메모리 시스템
US8570063B2 (en) * 2011-10-25 2013-10-29 Micron Technology, Inc. Methods and apparatuses including an adjustable termination impedance ratio
KR20150019317A (ko) * 2013-08-13 2015-02-25 에스케이하이닉스 주식회사 메모리 및 이를 포함 하는 메모리 시스템
KR20160011483A (ko) * 2014-07-22 2016-02-01 에스케이하이닉스 주식회사 메모리 장치
US9741421B1 (en) * 2016-04-05 2017-08-22 Micron Technology, Inc. Refresh circuitry

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9299400B2 (en) * 2012-09-28 2016-03-29 Intel Corporation Distributed row hammer tracking
US9286964B2 (en) * 2012-12-21 2016-03-15 Intel Corporation Method, apparatus and system for responding to a row hammer event
US9478263B2 (en) * 2014-01-17 2016-10-25 Apple Inc. Systems and methods for monitoring and controlling repetitive accesses to volatile memory
US9478316B1 (en) * 2016-01-08 2016-10-25 SK Hynix Inc. Memory device

Also Published As

Publication number Publication date
CN108320764B (zh) 2021-09-28
US10248340B2 (en) 2019-04-02
KR20180085184A (ko) 2018-07-26
US20180203621A1 (en) 2018-07-19
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