CN115579045A - 半导体存储装置及其操作方法以及包括其的存储系统 - Google Patents

半导体存储装置及其操作方法以及包括其的存储系统 Download PDF

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Abstract

本公开涉及半导体存储装置及其操作方法以及包括其的存储系统。半导体存储装置可以包括：存储单元阵列；错误检查和纠正电路，被配置成：从响应于读取命令而从存储单元阵列读取的数据中检测错误，纠正所检测的错误，以及每当错误被纠正时输出错误纠正信号；以及错误标志生成器，被配置成：当在监测时段期间生成错误纠正信号的次数达到阈值时进入标志输出模式，以及在标志输出模式中输出错误纠正信号作为错误标志。

Description

半导体存储装置及其操作方法以及包括其的存储系统
相关申请的交叉引用
本申请要求于2021年6月21日提交至韩国知识产权局的申请号为10-2021-0080130的韩国申请的优先权，其整体通过引用并入本文。
技术领域
各个实施方式总体涉及半导体集成装置，更具体地涉及半导体存储装置和该半导体存储装置的操作方法以及包括该半导体存储装置的存储系统。
背景技术
存储在半导体存储装置中的数据的逻辑电平可以通过诸如电或磁干扰的各种因素而被反转。
为了检测和纠正这样的数据损坏，开发了ECC(错误检查和纠正)功能。
ECC电路被配置成：当从存储装置读取数据时，检测是否发生错误以及错误的位置，并输出通过将发生错误的位置处的数据的值恢复为正确值而纠正的读取数据。
当存储在存储装置中的数据被损坏或丢失时，其降低存储装置的可靠性。因此，需要一种能够通过有效地管理错误信息来防止发生致命错误的方法。
发明内容
在实施方式中，半导体存储装置可以包括：存储单元阵列；ECC(错误检查和纠正)电路，被配置成：从响应于读取命令而从存储单元阵列读取的数据中检测错误，纠正所检测的错误，以及每当错误被纠正时输出错误纠正信号；以及EF(错误标志)生成器，被配置成：当在监测时段期间错误纠正信号生成的次数达到阈值时进入标志输出模式，以及在标志输出模式中输出错误纠正信号作为错误标志。
在实施方式中，半导体存储装置可以包括：存储单元阵列；ECC电路，被配置成：从响应于读取命令而从存储单元阵列读取的数据中检测错误，纠正所检测的错误，以及每当错误被纠正时输出错误纠正信号；以及EF生成器，被配置成：在监测时段期间错误纠正信号生成的次数达到阈值之后，在监测时段的至少一部分时段期间输出错误纠正信号作为错误标志。
在实施方式中，半导体存储装置的操作方法可以包括以下步骤：从响应于读取命令而从存储单元阵列读取的数据中检测错误；每当错误被纠正时输出错误纠正信号；当在监测时段期间错误纠正信号生成的次数达到阈值时进入标志输出模式；以及在标志输出模式中输出错误纠正信号作为错误标志。
在实施方式中，存储系统可以包括：半导体存储装置；以及存储器控制器，被配置为控制半导体存储装置。半导体存储装置可以包括：存储单元阵列；ECC电路，被配置成：从响应于读取命令而从存储单元阵列读取的数据中检测错误，纠正所检测的错误，以及每当错误被纠正时输出错误纠正信号；以及EF生成器，被配置成：当在监测时段期间错误纠正信号生成的次数达到阈值时进入标志输出模式，以及在标志输出模式中生成错误纠正信号并将错误纠正信号作为错误标志输出到存储器控制器。
附图说明
图1是示出根据实施方式的存储系统的配置图。
图2是示出根据实施方式的半导体存储装置的配置图。
图3是示出根据实施方式的ECC电路的配置图。
图4是示出根据实施方式的EF(错误标志)生成器的配置图。
图5是示出根据实施方式的EF生成器的配置图。
图6是用于描述根据实施方式的EF生成器的操作构思的时序图。
图7、图8和图9示出根据实施方式的堆叠型半导体装置。
图10是示出根据实施方式的示例的处理系统的视图。
具体实施方式
下文中，将参照附图更详细地描述本技术的实施方式的示例。
图1是示出根据实施方式的存储系统的配置图。
参照图1，存储系统10可以包括存储器控制器100和一个或多个半导体存储装置200。
存储器控制器100可被配置成控制存储系统10的整体操作，并控制半导体存储装置200和主机(未示出)之间的数据交换。例如，存储器控制器100可根据主机的请求来控制存储装置200，以将数据写入存储装置200或者读取存储在存储装置200中的数据。
半导体存储装置200可以包括从DRAM(动态随机存取存储器)、DDR4(双倍数据率4)SDRAM(同步动态随机存储器)、LPDDR4(低功耗DDR4)SDRAM、LPDDR5SDRAM、DDR5 SDRAM、GDDR(图形DDR)和SRAM中选择的半导体存储装置。
存储器控制器100可将时钟信号CK、命令CMD和地址ADDR发送到半导体存储装置200，并与半导体存储装置200交换数据DQ。半导体存储装置200可通过在数据读取操作期间执行的ECC操作来生成错误标志EF，并将生成的错误标志EF发送到存储器控制器100。
即，错误标志EF可以包括关于从MCA(存储单元阵列)300读取的数据中发生的一个或多个错误比特位的检测和/或纠正的信息。在实施方式中，错误标志EF可以包括关于是否检测到一个或多个错误比特位的信息，以及关于该一个或多个错误比特位(在检测到一个或多个错误比特位时)是否被纠正的信息。
半导体存储装置200可以包括控制逻辑电路210、MCA 300、ECC电路400和EF生成器500。MCA 300可在其中存储数据。
控制逻辑电路210可控制半导体存储装置200的操作。例如，控制逻辑电路210可生成用于控制半导体存储装置200以执行写入操作或读取操作的控制信号。
ECC电路400可以在控制逻辑电路210的控制下从MCA 300的目标区域读取数据，并通过ECC解码对读取的数据进行解码。当已经纠正了包含在解码的数据中的错误时，ECC电路400可向EF生成器500发送错误纠正信号CE。
EF生成器500可基于从控制逻辑电路210发送的读取命令RD和从ECC电路400提供的错误纠正信号CE来生成错误标志EF。
在实施方式中，当在预设监测时段期间发生的可纠正错误比特位的数量达到阈值时，EF生成器500可以使能EF输出模式以输出错误标志EF。可以至少在可纠正错误比特位的数量已达到阈值的监测时段期间来使能EF输出模式。在另一实施方式中，可以在可纠正错误位的数量已达到阈值的监测时段以及跟踪监测时段期间来使能EF输出模式。跟踪监测时段可以是后续的监测时段。如本文中针对参数使用的词“预设”(诸如预设监测时段或预设数量)表示该参数的值在该参数在过程或算法中被使用之前已确定。对于一些实施方式，该参数的值在过程或算法开始之前被确定。在其他实施方式中，该参数的值在过程或算法期间但在过程或算法中使用该参数之前被确定。
在实施方式中，监测时段可以基于读取操作的次数而决定。可以通过熔丝(fuse)选项、MRS(模式寄存器设置)等对监测时段、阈值和跟踪监测时段进行设置、改变或编程。
图2是示出根据实施方式的半导体存储装置的配置图。
参照图2，根据本实施方式的半导体存储装置200可以包括控制逻辑电路210、地址寄存器220、存储体控制逻辑230、刷新计数器245、行地址多路复用器240、列地址锁存器250、行解码器260、列解码器270、MCA 300、感测放大器280、IO电路290、ECC电路400、数据IO缓冲器295和EF生成器500。
MCA 300可以包括多个存储体。行解码器260、列解码器270和感测放大器280可被配置成对应于多个存储体中的每一个。
MCA 300可以包括多个字线WL、多个位线BL和耦接到字线WL和位线BL之间的相应交点的多个存储单元MC。
地址寄存器220可从存储器控制器100接收包括存储体地址BANK_ADDR、行地址ROW_ADDR和列地址COL_ADDR的地址ADDR，并将存储体地址BANK_ADDR、行地址ROW_ADDR和列地址COL_ADDR分别提供到存储体控制逻辑230、行地址多路复用器240和列地址锁存器250。
存储体控制逻辑230可响应于存储体地址BANK_ADDR来生成存储体控制信号。响应于存储体控制信号，可以使能与访问目标存储体对应的行解码器260和列解码器270。
行地址多路复用器240可以从地址寄存器220接收行地址ROW_ADDR，并且可以从刷新计数器245接收刷新行地址REF_ADDR。行地址多路复用器240可以选择性地输出行地址ROW_ADDR或刷新行地址REF_ADDR作为行地址RA。从行地址多路复用器240输出的行地址RA可以被施加到行解码器260。
行解码器260可以对从行地址多路复用器240输出的行地址RA进行解码，并且使能对应于行地址RA的字线。
列地址锁存器250可以从地址寄存器220接收列地址COL_ADDR，并且将接收到的列地址COL_ADDR暂时存储在其中。从列地址锁存器250输出的列地址CA可以被施加到列解码器270。
列解码器270可以使能对应于存储体地址BANK_ADDR和列地址CA的感测放大器280。
IO电路290可以包括用于存储从MCA 300输出的数据的读取数据锁存器以及用于将数据写入MCA 300的写入驱动器。
从MCA 300读取的数据可以被感测放大器280感测，并且存储在IO电路290的读取数据锁存器中。ECC电路400可以通过ECC解码对存储在读取数据锁存器中的数据进行解码，并将错误纠正信号CE发送到EF生成器500。
EF生成器500可以响应于读取命令RD和错误纠正信号CE来生成错误标志EF，并将生成的错误标志EF施加到数据IO缓冲器295。
在写入操作期间，数据IO缓冲器295可以与从存储器控制器100提供的时钟信号CK同步地接收数据DQ，并且将接收到的数据DQ提供到ECC电路400。
ECC电路400基于数据DQ执行编码操作以生成奇偶校验位，并将写入数据和奇偶校验位提供到IO电路290，使得写入数据和奇偶校验位被写入MCA 300。
在读取操作期间，ECC电路400基于从MCA 300的目标区域读取的数据和奇偶校验位来执行ECC解码。当解码的数据中包含一个或多个错误比特位时，ECC电路400可以纠正该一个或多个错误比特位。在这种情况下，ECC电路400可生成错误纠正信号CE并将生成的错误纠正信号CE提供到EF生成器500。
数据IO缓冲器295可接收的数据DQ和错误标志EF，并将所接收的数据和错误标志发送到存储器控制器100。
控制逻辑电路210可控制半导体存储装置200的操作。例如，控制逻辑电路210可生成用于控制半导体存储装置200以执行写入操作或读取操作的控制信号。控制逻辑电路210可以包括用于对从存储器控制器100接收到的命令CMD进行解码的命令解码器211和用于设置半导体存储装置200的操作模式的模式寄存器212。
例如，命令解码器211可以通过对写入使能信号、行地址选通信号、列地址选通信号、芯片选择信号等进行解码来生成对应于命令CMD的控制信号。
控制信号可以包括用于控制IO电路290的第一控制信号CTL1和用于控制ECC电路400的第二控制信号CTL2。
图3是示出根据实施方式的ECC电路的配置图。
参照图3，ECC电路400可以包括ECC编码器410和ECC解码器430。
图3将包括常规单元阵列NCA和冗余单元阵列RCA的MCA 300与ECC电路400一起来示出。
ECC编码器410可生成与存储在常规单元阵列NCA中的写入数据WDQ有关的奇偶校验位PRT。奇偶校验位PRT可存储在冗余单元阵列RCA中。
ECC解码器430可通过使用从MCA 300读取的读取数据RDQ和奇偶校验位PRT经由ECC解码来对读取数据RDQ进行解码。作为ECC解码的结果，ECC解码器430可以纠正包含在读取数据RDQ中的一个或多个错误比特位。在这种情况下，ECC解码器430可输出错误纠正信号CE。ECC解码器430还可以输出通过纠正该一个或多个错误比特位而获得的纠正数据C_DQ。
图4是示出根据实施方式的EF生成器的配置图。
参照图4，根据实施方式的EF生成器500可以包括第一时段设置电路510、计数器520、第二时段设置电路530和标志生成器540。
第一时段设置电路510可被配置成设置并复位监测错误检测和纠正条件的时段。例如，第一时段设置电路510可被配置成对读取命令被输入的次数进行计数，并且当读取命令被输入的次数达到预设计数时输出复位信号RST。即，可以将读取命令被输入的次数达到预设计数所需的时间段设置为监测时段，但是本实施方式不限于此。
计数器520可以对从ECC电路400提供的错误纠正信号CE生成的次数进行计数。当错误纠正信号CE生成的次数达到阈值时，计数器520可以激活预信号PRE。计数器520可以响应于从第一时段设置电路510接收到的复位信号RST而被复位。因此，当在第一监测时段期间错误纠正信号CE生成的次数达到阈值时，计数器520可以激活预信号PRE。随着第一监测时段结束，计数器520可以复位预信号PRE。
第二时段设置电路530可被配置成响应于复位信号RST而通过在跟踪监测时段期间延迟预信号PRE的激活时段来生成输出使能信号EN。跟踪监测时段可以至少包括先前监测时段之后的监测时段。
在实施方式中，第二时段设置电路530可以包括延迟电路531和组合电路533。
延迟电路531可接收预信号PRE，并响应于复位信号RST而通过将预信号PRE的激活时段延迟跟踪监测时段来生成延迟的预信号D_PRE。从另一角度，延迟电路531可被配置成在对应于监测时段的跟踪监测时段期间保持预信号PRE的逻辑电平，并在预信号PRE被激活时输出延迟的预信号D_PRE。
从另一角度，延迟电路531可以响应于随着第一监测时段结束而生成的第一复位信号RST来接收第一预信号PRE并输出所接收的信号。延迟电路531可以保持第一预信号PRE的输出直到在第一监测时段后的第二监测时段结束之后提供第二复位信号RST为止，并输出第一延迟的预信号D_PRE。
即，第二时段设置电路530可被配置成在当前监测时段期间输出在先前监测时段中以特定电平生成的预信号PRE。
组合电路533可通过组合预信号PRE和延迟的预信号D_PRE来生成输出使能信号EN。当预信号PRE在第一监测时段中被激活时，输出使能信号EN可以在第一监测时段和跟踪监测时段期间保持激活状态。在实施方式中，跟踪监测时段可以包括一个或多个监测时段。
标志生成器540可被配置成响应于输出使能信号EN而输出错误纠正信号CE作为错误标志EF。
在实施方式中，当在第一监测时段中错误纠正信号CE生成的次数达到阈值时，从计数器520输出的预信号PRE可被激活。当第一监测时段结束时，第一时段设置电路510可输出第一复位信号RST以复位计数器520，且预信号PRE可以被去激活。
第二时段设置电路530的延迟电路531可输出延迟的预信号D_PRE，该延迟的预备信号D_PRE保持激活的预信号PRE的逻辑电平直到对应于第一监测时段的跟踪监测时段为止。即，延迟电路531可将预信号PRE的激活时段延长为从在第一监测时段之后生成第一复位信号RST的时间点到在第二监测时段之后生成第二复位信号RST的时间点的时间段，并且输出延迟的预信号D_PRE。
组合电路533可以响应于预信号PRE和延迟的预信号D_PRE而输出与从预信号PRE被激活的时间点到延迟的预信号D_PRE被去激活的时间点的时间段同步的输出使能信号EN。
在输出使能信号EN被使能的时段期间，标志生成器540每当输入错误纠正信号CE时就可以输出错误标志EF。
图5是示出根据实施方式的EF生成器的配置图。
参照图5，根据本实施方式的错误标志生成电路500-1可以包括第一计数器550、第二计数器560、使能信号生成单元570和选择单元580。
第一计数器550可被配置成对读取命令RD被输入的次数进行计数，并在读取命令RD被输入的次数达到预设计数时输出复位信号RST。
第二计数器560可被配置成在从ECC电路400提供的错误纠正信号CE生成的次数达到预设阈值时激活预信号PRE。第二计数器560可以响应于从第一计数器550提供的复位信号RST而被复位。
使能信号生成单元570可以包括触发器电路571和或(OR)电路573。
触发器电路571可被配置成响应于在第一监测时段结束之后生成的第一复位信号RST而存储预信号PRE，并输出该预信号PRE作为延迟的预信号D_PRE，直到在第一监测时段后的第二监测时段结束之后生成第二复位信号RST为止。
或电路573可通过对预信号PRE和延迟的预信号D_PRE执行或运算来生成输出使能信号EN。
选择单元580可被配置成当输出使能信号EN被激活时，接收接地电压信号VSS和错误纠正信号CE，并且选择错误纠正信号CE以及输出所选择的信号作为错误标志EF。
在实施方式中，可以通过熔丝选项、MRS等对第一计数器550和第二计数器560的计数进行设置、改变或编程。
图6是用于描述根据实施方式的EF生成器的操作构思的时序图。
当在响应于读取命令RD而从存储单元阵列读取数据的情况下发生可纠正错误时，ECC电路400输出错误纠正信号CE。
参照图6，由于在第一监测时段MP1期间没有生成错误纠正信号CE，因此预信号PRE在第一监测时段MP1期间保持去激活状态。
在第一监测时段MP1结束之后，第二监测时段MP2开始。当检测到在第二监测时段MP2结束之前数据中发生的可纠正错误E1和E2的数量达到阈值时，预信号PRE被激活。预信号PRE可以在第二监测时段MP2期间保持激活状态，并且可以根据第二复位信号RST2被复位。
延迟的预信号D_PRE可通过将预信号PRE的输出时段延长到跟踪监测时段(例如，下一监测时段)来生成。即，EF生成器可根据第二复位信号RST2接收在第二监测时段MP2中生成的预信号PRE，保持所接收的信号直到在第三监测时段MP3结束之后生成第三复位信号RST3为止，并且输出延迟的预信号D_PRE。
在通过组合预信号PRE和延迟的预信号D_PRE而获得的输出使能信号EN被激活的时段期间，EF生成器可以在每当输入错误纠正信号CE时输出错误标志EF。在实施方式中，在输出使能信号EN被激活的时段期间，错误标志生成器进入标志输出模式，由此错误标志生成器可以在每当输入错误纠正信号CE时输出错误标志EF。在实施方式中，标志输出模式被认为在输出使能信号EN被激活的时段期间而被使能，因此，错误标志生成器已进入标志输出模式，由此错误标志生成器可以在每当输入错误纠正信号CE时输出错误标志EF。这样，在实施方式中，被使能的标志输出模式可以指示这样的时段，在该时段中输出使能信号EN被激活且错误标志生成器已进入标志输出模式由此错误标志生成器可以在每当输入错误纠正信号CE时输出错误标志EF。
参照图6，当在第二监测时段MP2中预信号PRE被激活时，输出错误标志EF1。由于在第三监测时段MP3中错误纠正信号CE生成的次数少于阈值，因此输出使能信号EN被激活直到第三监测时段MP3结束为止。此外，在第三监测时段MP3中生成的错误纠正信号CE被输出作为错误标志EF2。
图7至图9示出根据实施方式的堆叠型半导体装置。
图7示出根据实施方式的堆叠型半导体装置40。
堆叠型半导体装置40可以包括堆叠有多个存储器裸片的堆叠结构411。堆叠结构411可以被配置为高带宽存储器(HBM)类型或混合存储器立方体(HMC)类型，其中多个裸片被堆叠且经由硅通孔(TSV)彼此电连接以使得输入/输出单元的数量增加且由此增加带宽。
堆叠结构411可以包括基底裸片414和多个核心裸片412。
多个核心裸片412可堆叠在基底裸片414上，并且经由硅通孔(TSV)彼此电连接。在核心裸片412中的每一个中，可以设置用于存储数据的存储单元和用于存储单元的核心操作的电路。
核心裸片412可以经由硅通孔(TSV)电连接至基底裸片414，并且经由硅通孔(TSV)从基底裸片414接收信号、电力等。
例如，基底裸片414可以包括图1至图5所示的存储器控制器100和存储装置200。基底裸片414可以在堆叠型半导体装置40中执行各种功能，例如，存储器管理功能(诸如，电力管理和存储单元的刷新)或者核心裸片412和基底裸片414之间的定时调整功能。
包括在基底裸片414中的物理接口区域PHY可以是地址、命令、数据、控制信号等的输入/输出区域。物理接口区域PHY可以设置有能够满足堆叠型半导体装置40所需的数据处理速度的预定数量的输入/输出电路。可以在基底裸片414的后表面上的物理接口区域PHY中提供多个输入/输出端子和电源端子，以接收输入/输出操作所需的信号和电力。
图8示出根据实施方式的堆叠型半导体装置401。
堆叠型半导体装置401可以包括具有多个核心裸片和基底裸片的堆叠结构411、存储主机420和接口衬底431。存储主机420可以是中央处理单元(CPU)、图形处理单元(GPU)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)等。
基底裸片可设置有用于核心裸片和存储主机420之间的接口的电路。堆叠结构411可具有与参照图7描述的结构相似的结构。
堆叠结构411的物理接口区域PHY和存储主机420的物理接口区域PHY可以通过接口衬底431彼此电连接。接口衬底431可被称为中介层。
图9示出根据实施方式的堆叠型半导体装置4000。
可以理解，图9所示的堆叠型半导体装置4000可以通过在封装衬底440上设置图8所示的堆叠型半导体装置401来获得。
封装衬底440和接口衬底431可以通过连接端子彼此电连接。
系统级封装(SIP)类型半导体装置可以通过在接口衬底431上堆叠图8所示的堆叠结构411和存储主机420并将它们安装在用于封装的封装衬底440上来实现。
图10是示出根据实施方式的示例的处理系统的视图。
参照图10，实施方式的示例的处理系统5000可以包括连接到至少一个主处理器510_0的四个堆叠的存储器结构510_1、510_2、510_3和510_4。主处理器510_0可以布置在中介层5300上。
堆叠的存储器结构510_1、510_2、510_3和510_4中的每一个可以包括上述实施方式的示例的基底裸片和堆叠在基底裸片上的多个存储器裸片。
虽然上文中已描述了各种实施方式，但是本领域技术人员将理解所描述的实施方式仅为示例。因此，本文所描述的半导体存储装置、操作方法和存储系统不应基于所描述的实施方式而被限制。

Claims (15)

1.半导体存储装置，包括：
存储单元阵列；
错误检查和纠正电路，其：从响应于读取命令而从所述存储单元阵列读取的数据中检测错误，纠正所检测的错误，以及每当错误被纠正时输出错误纠正信号；以及
错误标志生成器，其：当在监测时段期间所述错误纠正信号生成的次数达到阈值时进入标志输出模式，以及在所述标志输出模式中输出所述错误纠正信号作为错误标志。
2.根据权利要求1所述的半导体存储装置，其中，在第一监测时段中初始地进入所述标志输出模式，以及在初始地进入之后连续地保持在所述标志输出模式中，至少直到所述第一监测时段结束为止。
3.根据权利要求1所述的半导体存储装置，其中，在第一监测时段中被使能的所述标志输出模式在所述第一监测时段和跟踪监测时段期间被保持。
4.根据权利要求3所述的半导体存储装置，其中，所述跟踪监测时段被设置为所述第一监测时段之后的第二监测时段。
5.根据权利要求1所述的半导体存储装置，其中，所述监测时段被设置为输入预设数量的读取命令的时段。
6.半导体存储装置，包括：
存储单元阵列；
错误检查和纠正电路，其：从响应于读取命令而从所述存储单元阵列读取的数据中检测错误，纠正所检测的错误，以及每当错误被纠正时输出错误纠正信号；以及
错误标志生成器，其：在监测时段期间所述错误纠正信号生成的次数达到阈值之后，在所述监测时段的至少一部分时段期间输出所述错误纠正信号作为错误标志。
7.半导体存储装置的操作方法，包括以下步骤：
从响应于读取命令而从存储单元阵列读取的数据中检测错误；
每当错误被纠正时输出错误纠正信号；
当在监测时段期间所述错误纠正信号生成的次数达到阈值时，进入标志输出模式；以及
在所述标志输出模式中输出所述错误纠正信号作为错误标志。
8.根据权利要求7所述的操作方法，其中，在第一监测时段中初始地进入所述标志输出模式，以及在初始地进入之后连续地保持在所述标志输出模式中，至少直到所述第一监测时段结束为止。
9.根据权利要求7所述的操作方法，其中，在第一监测时段中被使能的所述标志输出模式在所述第一监测时段和跟踪监测时段期间被保持。
10.根据权利要求9所述的操作方法，其中，所述跟踪监测时段被设置为所述第一监测时段之后的第二监测时段。
11.根据权利要求7所述的操作方法，其中，所述监测时段被设置为输入预设数量的读取命令的时段。
12.存储系统，包括：
半导体存储装置；以及
存储器控制器，其控制所述半导体存储装置，
其中，所述半导体存储装置包括：
存储单元阵列；
错误检查和纠正电路，其：从响应于读取命令而从所述存储单元阵列读取的数据中检测错误，纠正所检测的错误，以及每当错误被纠正时输出错误纠正信号；以及
错误标志生成器，其：当在监测时段期间所述错误纠正信号生成的次数达到阈值时进入标志输出模式，以及在所述标志输出模式中生成所述错误纠正信号并将所述错误纠正信号作为错误标志输出到所述存储器控制器。
13.根据权利要求12所述的存储系统，其中，在第一监测时段中初始地进入所述标志输出模式，以及在初始地进入之后连续地保持在所述标志输出模式中，至少直到所述第一监测时段结束为止。
14.根据权利要求12所述的存储系统，其中，在第一监测时段中被使能的所述标志输出模式在所述第一监测时段和所述第一监测时段之后的第二监测时段期间被保持。
15.根据权利要求12所述的存储系统，其中，所述监测时段被设置为输入预设数量的读取命令的时段。
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