KR20220169709A - 반도체 메모리 장치 및 그 동작 방법과, 이를 포함하는 메모리 시스템 - Google Patents

반도체 메모리 장치 및 그 동작 방법과, 이를 포함하는 메모리 시스템 Download PDF

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KR20220169709A
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Abstract

일 실시예에 의한 반도체 메모리 장치는 메모리 셀 어레이, 리드 명령에 응답하여 메모리 셀로부터 리드된 데이터로부터 에러를 검출하고 정정하며, 에러가 정정될 때마다 에러정정 신호를 출력하는 ECC(Error Check and Correction) 회로 및, 모니터링 구간 동안 에러정정 신호 발생 횟수가 임계치에 도달하면 플래그 출력 모드를 인에이블하여 플래그 출력 모드에서 에러 정정 신호를 에러 플래그로 출력하도록 구성되는 플래그 생성 회로를 포함할 수 있다.

Description

반도체 메모리 장치 및 그 동작 방법과, 이를 포함하는 메모리 시스템{Semiconductor Memory Apparatus and Operation Method Thereof, Memory System Having the Same}
본 기술은 반도체 집적 장치에 관한 것으로, 보다 구체적으로는 반도체 메모리 장치 및 그 동작 방법과, 이를 포함하는 메모리 시스템에 관한 것이다.
반도체 메모리 장치에 저장된 데이터는 전기적 또는 자기적 간섭 등 다양한 원인에 의해 논리적 레벨이 반전될 수 있다.
이러한 데이터 손상을 감지하고 수정하기 위하여 오류 검출 및 정정(Error Check and Correction; ECC) 기능이 개발되었다.
ECC 회로는 메모리 장치로부터 데이터를 리드할 때 에러 발생 여부 및 위치를 검출하고, 에러 발생 위치의 데이터를 올바른 값으로 되돌려 정정된 리드 데이터를 출력하도록 구성된다.
메모리 장치에 저장된 데이터의 손상 또는 손실은 메모리 장치의 신뢰성을 하락시킨다. 따라서, 에러 정보를 효율적으로 관리하여 치명적인 에러 발생을 예방할 수 있는 방안이 요구된다.
본 기술의 실시예는 신뢰성이 향상된 반도체 메모리 장치 및 그 동작 방법과, 이를 포함하는 메모리 시스템을 제공할 수 있다.
본 기술의 일 실시예에 의한 반도체 메모리 장치는 메모리 셀 어레이; 리드 명령에 응답하여 상기 메모리 셀로부터 리드된 데이터로부터 에러를 검출하고 정정하며, 에러가 정정될 때마다 에러정정 신호를 출력하는 ECC(Error Check and Correction) 회로; 및 모니터링 구간 동안 상기 에러정정 신호 발생 횟수가 임계치에 도달하면 플래그 출력 모드를 인에이블하여 상기 플래그 출력 모드에서 상기 에러 정정 신호를 에러 플래그로 출력하도록 구성되는 플래그 생성 회로;를 포함할 수 있다.
본 기술의 일 실시예에 의한 반도체 메모리 장치는 메모리 셀 어레이; 리드 명령에 응답하여 상기 메모리 셀로부터 리드된 데이터로부터 에러를 검출하고 정정하며, 에러가 정정될 때마다 에러정정 신호를 출력하는 ECC(Error Check and Correction) 회로; 및 모니터링 구간 동안 상기 에러정정 신호 발생 횟수가 임계치에 도달한 이후 적어도 상기 모니터링 구간 동안 상기 에러 정정 신호를 에러 플래그로 출력하도록 구성되는 플래그 생성 회로;를 포함할 수 있다.
본 기술의 실시예에 의한 반도체 메모리 장치의 동작 방법은 리드 명령에 응답하여 메모리 셀로부터 리드된 데이터로부터 에러를 검출하는 단계; 상기 에러가 정정될 때마다 에러정정 신호를 출력하는 단계; 모니터링 구간 동안 상기 에러정정 신호 발생 횟수가 임계치에 도달하면 플래그 출력 모드를 인에이블하는 단계; 및 상기 플래그 출력 모드에서 상기 에러 정정 신호를 에러 플래그로 출력하는 단계;를 포함할 수 있다.
본 기술의 실시예에 의한 메모리 시스템은 반도체 메모리 장치; 및 상기 반도체 메모리 장치를 제어하는 메모리 컨트롤러를 포함하고, 상기 반도체 메모리 장치는, 메모리 셀 어레이; 리드 명령에 응답하여 상기 메모리 셀로부터 리드된 데이터로부터 에러를 검출하고 정정하며, 에러가 정정될 때마다 에러정정 신호를 출력하는 ECC(Error Check and Correction) 회로; 및 모니터링 구간 동안 상기 에러정정 신호 발생 횟수가 임계치에 도달하면 플래그 출력 모드를 인에이블하여, 상기 플래그 출력 모드에서 상기 에러 정정 신호를 에러 플래그로 생성하여 상기 메모리 컨트롤러로 출력하도록 구성되는 플래그 생성 회로;를 포함할 수 있다.
본 기술에 의하면 메모리 장치 내의 에러 발생 상황을 모니터링하여 치명적인 에러 발생을 예방할 수 있다.
도 1은 일 실시예에 의한 메모리 시스템의 구성도이다.
도 2는 일 실시예에 의한 반도체 메모리 장치의 구성도이다.
도 3은 일 실시예에 의한 ECC 회로의 구성도이다.
도 4는 일 실시예에 의한 에러 플래그 생성 회로의 구성도이다.
도 5는 일 실시예에 의한 에러 플래그 생성 회로의 구성도이다.
도 6은 일 실시예에 의한 에러 플래그 생성 회로의 동작 개념을 설명하기 위한 타이밍도이다.
도 7 내지 도 9는 실시예들에 의한 적층형 반도체 장치의 구성도이다.
도 10은 일 실시예에 의한 프로세싱 시스템의 구성도이다.
이하, 첨부된 도면을 참조하여 본 기술의 실시예를 보다 구체적으로 설명한다.
도 1은 일 실시예에 의한 메모리 시스템의 구성도이다.
도 1을 참조하면, 메모리 시스템(10)은 메모리 컨트롤러(100) 및 적어도 하나의 반도체 메모리 장치(200)를 포함할 수 있다.
메모리 컨트롤러(100)는 메모리 시스템(10)의 동작 전반을 제어하며, 미도시한 호스트 장치와 반도체 메모리 장치(200) 사이의 데이터 교환을 제어하도록 구성될 수 있다. 예를 들어, 메모리 컨트롤러(100)는 호스트 장치의 요청에 따라 메모리 장치(200)를 제어하여 데이터를 기록(write)하거나, 메모리 장치(200)에 저장되어 있는 데이터를 독출(read)할 수 있다.
반도체 메모리 장치(200)는 DRAM(dynamic random access), DDR4(double data rate 4) SDRAM(synchronous DRAM), LPDDR4(low power DDR4) SDRAM, LPDDR5 SDRAM, DDR5 SDRAM, GDDR(graphic DDR), 또는 SRAM 중에서 선택된 메모리 장치를 포함할 수 있다.
메모리 컨트롤러(100)는 반도체 메모리 장치(200)에 클럭 신호(CK), 커맨드(CMD) 및 어드레스(ADDR)를 전송하고, 반도체 메모리 장치(200)와 데이터(DQ)를 주고받을 수 있다. 반도체 메모리 장치(200)는 데이터 독출 동작시 수행하는 에러 검출 및 정정 동작에 기초하여 에러 플래그(EF)를 생성하여 메모리 컨트롤러(100)로 전송할 수 있다.
즉, 에러 플래그(EF)는 메모리 셀 어레이(300)에서 리드한 데이터에 발생된 적어도 하나의 에러 비트의 검출 및/또는 정정에 관련된 정보를 포함할 수 있다. 일 실시예에서, 에러 플래그(EF)는 에러 비트의 검출 여부, 하나 이상의 에러 비트가 검출된 경우 에러 비트의 정정 여부에 대한 정보를 포함할 수 있다.
반도체 메모리 장치(200)는 제어 로직 회로(210), 데이터(DQ)가 저장되는 메모리 셀 어레이(MCA, 300), ECC 회로(400) 및 EF 생성 회로(500)를 포함할 수 있다.
제어 로직 회로(210)는 반도체 메모리 장치(200)의 동작을 제어할 수 있다. 예를 들어, 제어 로직 회로(210)는 반도체 메모리 장치(200)가 기입 동작 또는 독출 동작을 수행하도록 제어 신호들을 생성할 수 있다.
ECC 회로(400)는 제어 로직 회로(210)의 제어에 따라 메모리 셀 어레이(300)의 타겟 페이지로부터 데이터를 독출하여 ECC 디코딩을 수행할 수 있다. ECC 회로(400)는 디코딩된 데이터에 포함된 에러를 정정한 경우 에러 플래그 생성 회로(500)로 에러정정 신호(CE)를 전송할 수 있다.
에러 플래그 생성 회로(500)는 제어 로직 회로(210)로부터 전송되는 독출 커맨드(RD) 및 ECC 회로(400)로부터 제공되는 에러정정 신호(CE)에 기초하여 에러 플래그(EF)를 생성할 수 있다.
일 실시예에서, 에러 플래그 생성 회로(500)는 설정된 모니터링 구간 동안 발생한 정정 가능한 에러 비트 수가 임계치에 도달하면, 에러 플래그(EF) 출력 모드를 활성화하여 에러 플래그(EF)를 출력할 수 있다. 에러 플래그(EF) 출력 모드는 적어도, 정정 가능한 에러 비트 수가 임계치에 도달한 모니터링 구간 인에이블될 수 있다. 다른 실시예에서, 에러 플래그(EF) 출력 모드는 정정 가능한 에러 비트 수가 임계치에 도달한 모니터링 구간 및 추적 모니터링 구간 동안 인에이블될 수 있다. 추적 모니터링 구간은 후속 모니터링 구간일 수 있다.
일 실시예에서, 모니터링 구간은 독출 동작 횟수에 기초하여 결정될 수 있다. 모니터링 구간, 임계치 및 추적 모니터링 구간은 퓨즈 옵션, 모드 레지스터 셋(MRS) 등을 통해 설정, 변경, 또는 프로그램 가능하다.
도 2는 일 실시예에 의한 반도체 메모리 장치의 구성도이다.
도 2를 참조하면, 일 실시예에 의한 반도체 메모리 장치(200)는 제어 로직 회로(210), 어드레스 레지스터(220), 뱅크 제어 로직(230), 리프레쉬 카운터(245), 로우 어드레스 멀티플렉서(240), 컬럼 어드레스 래치(250), 로우 디코더(260), 컬럼 디코더(270), 메모리 셀 어레이(300), 센스 앰프부(280), 입출력(IO) 회로(290), ECC 회로(400), 데이터 입출력 버퍼(295) 및 EF 생성 회로(500)를 포함할 수 있다.
메모리 셀 어레이(300)는 복수의 뱅크를 포함할 수 있다. 로우 디코더(260), 컬럼 디코터(270) 및 센스 앰프부(280) 각각은 복수의 뱅크 각각에 대응하여 구성될 수 있다.
메모리 셀 어레이(300)는 복수의 워드라인(WL), 복수의 비트라인(BL), 및 워드라인(WL)들과 비트라인(BL)들이 간에 각각 접속되는 복수의 메모리 셀(MC)들을 포함할 수 있다.
어드레스 레지스터(220)는 메모리 컨트롤러(100)로부터 뱅크 어드레스(BANK_ADDR), 로우 어드레스(ROW_ADDR) 및 컬럼 어드레스(COL_ADDR)를 포함하는 어드레스(ADDR)를 수신하여 뱅크 어드레스(BANK_ADDR)를 뱅크 제어 로직(230)에, 로우 어드레스(ROW_ADDR)를 로우 어드레스 멀티플렉서(240)에, 컬럼 어드레스(COL_ADDR)를 컬럼 어드레스 래치(250)에 각각 제공할 수 있다.
뱅크 제어 로직(230)은 뱅크 어드레스(BANK_ADDR)에 응답하여 뱅크 제어 신호들을 생성할 수 있다. 뱅크 제어 신호들에 응답하여, 접근 대상 뱅크에 대응하는 로우 디코더(260) 및 컬럼 디코더(270)가 활성화될 수 있다.
로우 어드레스 멀티플렉서(240)는 어드레스 레지스터(220)로부터 로우 어드레스(ROW_ADDR)를 수신하고, 리프레쉬 카운터(245)로부터 리프레쉬 로우 어드레스(REF_ADDR)를 수신할 수 있다. 로우 어드레스 멀티플렉서(240)는 로우 어드레스(ROW_ADDR) 또는 리프레쉬 로우 어드레스(REF_ADDR)를 로우 어드레스(RA)로서 선택적으로 출력할 수 있다. 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스(RA)는 로우 디코더(260)에 인가될 수 있다.
로우 디코더(260)는 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스(RA)를 디코딩하여 로우 어드레스에 상응하는 워드라인을 활성화할 수 있다.
컬럼 어드레스 래치(250)는 어드레스 레지스터(220)로부터 컬럼 어드레스(COL_ADDR)를 수신하여 일시적으로 저장할 수 있다. 컬럼 어드레스 래치(250)로부터 출력된 컬럼 어드레스(CA)는 컬럼 디코더(270)에 인가될 수 있다.
컬럼 디코더(270)는 뱅크 어드레스(BANK_ADDR) 및 컬럼 어드레스(CA)에 상응하는 센스 앰프부(280)를 활성화시킬 수 있다.
입출력 회로(290)는 메모리 셀 어레이(300)로부터 출력된 데이터를 저장하기 위한 독출 데이터 래치들, 메모리 셀 어레이(300)에 데이터를 기입하기 위한 기입 드라이버들을 포함할 수 있다.
메모리 셀 어레이(300)에서 독출된 데이터는 센스 앰프부(280)에 의해 감지되어 입출력 회로(290)의 독출 데이터 래치에 저장될 수 있다. ECC 회로(400)는 독출 데이터 래치에 저장된 데이터를 ECC 디코딩하하고 에러 플래그 생성 회로(500)로 에러정정 신호(CE)를 전송할 수 있다.
에러 플래그 생성 회로(500)는 리드 커맨드(RD) 및 에러정정 신호(CE)에 응답하여 에러 플래그(EF)를 생성하고 데이터 입출력 버퍼(295)에 인가할 수 있다.
기입 동작시, 데이터 입출력 버퍼(295)는 메모리 컨트롤러(100)로부터 제공되는 클럭 신호(CK)에 동기하여 데이터(DQ)를 입력받아 ECC 회로(400)로 제공할 수 있다.
ECC 회로(400)는 데이터(DQ)에 기초하여 패리티 비트들을 생성하는 인코딩 동작을 수행하고, 기입 데이터와 패리티 비트들을 입출력 회로(290)로 제공하여 메모리 셀 어레이(300)에 기입되도록 한다.
독출 동작시, ECC 회로(400)는 메모리 셀 어레이(300)의 타겟 영역으로부터 독출된 데이터 및 패리티 비트에 기초하여 ECC 디코딩을 수행한다. 디코딩된 데이터가 적어도 하나의 에러 비트를 포함하여 ECC 회로(400)가 이를 정정한 경우, ECC 회로(400)는 에러정정 신호(CE)를 생성하여 에러 플래그 생성회로(500)로 제공할 수 있다.
데이터 입출력 버퍼(295)는 독출 데이터(DQ)와 에러 플래그(EF)를 수신하여 메모리 컨트롤러(100)로 전송할 수 있다.
제어 로직 회로(210)는 반도체 메모리 장치(200)의 동작을 제어할 수 있다. 예를 들어, 제어 로직 회로(210)는 반도체 메모리 장치(200)가 기입 동작 또는 독출 동작을 수행하도록 제어 신호들을 생성할 수 있다. 제어 로직 회로(210)는 메모리 컨트롤러(100)로부터 수신되는 커맨드(CMD)를 디코딩하는 커맨드 디코더(211) 및 반도체 메모리 장치(200)의 동작 모드를 설정하기 위한 모드 레지스터(212)를 포함할 수 있다.
예를 들어, 커맨드 디코더(211)는 기입 인에이블 신호, 로우 어드레스 스트로브 신호, 컬럼 어드레스 스트로브 신호, 칩 선택 신호 등을 디코딩하여 커맨드(CMD)에 상응하는 제어 신호들을 생성할 수 있다.
제어 신호들은 입출력 회로(290)를 제어하는 제 1 제어 신호(CTL1), ECC 회로(400)을 제어하는 제2 제어 신호(CTL2)를 포함할 수 있다.
도 3은 일 실시예에 의한 ECC 회로의 구성도이다.
도 3을 참조하면, ECC 회로(400)는 ECC 인코더(410) 및 ECC 디코더(430)를 포함할 수 있다.
도 3에는 노멀 셀 어레이(NCA) 및 리던던시 셀 어레이(RCA)를 포함하는 메모리 셀 어레이(300)를 함께 도시하였다.
ECC 인코더(410)는 노멀 셀 어레이(NCA)에 저장될 기입 데이터(WDQ)와 관련된 패리티 비트들(PRT)를 생성할 수 있다. 패리티 비트들(PRT)은 리던던시 셀 어레이(RCA)에 저장될 수 있다.
ECC 디코더(430)는 메모리 셀 어레이(300)로부터 독출된 독출 데이터(RDQ)와 패리티 비트들(PRT)을 이용하여 독출 데이터(RDQ)에 대하여 ECC 디코딩을 수행할 수 있다. ECC 디코딩의 수행 결과, 독출 데이터(RDQ)가 적어도 하나의 에러 비트를 포함하여 이를 정정한 경우, ECC 디코더(430)는 에러정정 신호(CE)를 출력할 수 있다. ECC 디코더(430)는 또한 에러 비트를 정정하여 정정된 데이터(C_DQ)를 출력할 수 있다.
도 4는 일 실시예에 의한 에러 플래그 생성 회로의 구성도이다.
도 4를 참조하면, 일 실시예에 의한 에러 플래그 생성 회로(500)는 제 1 구간설정 회로(510), 카운터(520), 제 2 구간설정 회로(530) 및 플래그 생성기(540)를 포함할 수 있다.
제 1 구간설정 회로(510)는 에러 검출 및 정정 상황을 모니터링하는 구간을 셋 및 리셋하도록 구성될 수 있다. 예를 들어, 제 1 구간설정 회로(510)는 리드 커맨드의 입력 횟수를 카운트하여, 설정된 횟수의 리드 커맨드가 제공되는 경우 리셋 신호(RST)를 출력하도록 구성될 수 있다. 즉, 설정된 횟수의 리드 커맨드가 제공될 때까지의 기간을 모니터링 구간으로 결정할 수 있으나, 이에 한정되는 것은 아니다.
카운터(520)는 ECC 회로(400)에서 제공되는 에러정정 신호(CE) 발생 횟수를 카운트할 수 있다. 카운터(520)는 에러정정 신호(CE) 발생 횟수가 설정된 임계치에 도달하면 예비신호(PRE)를 활성화할 수 있다. 카운터(520)는 구간설정 회로(510)로부터 리셋 신호(RST)를 제공받아 초기화될 수 있다. 그러므로, 카운터(520)는 제 1 모니터링 구간 동안 에러정정 신호(CE) 발생 횟수가 임계치에 도달하면 예비신호(PRE)를 활성화시키고, 제 1 모니터링 구간이 종료됨에 따라 예비신호(PRE)를 리셋시킬 수 있다.
제 2 구간설정 회로(530)는 리셋 신호(RST)에 응답하여 예비신호(PRE)의 활성화 구간을 추적 모니터링 구간 동안 지연시켜 출력 인에이블 신호(EN)를 생성하도록 구성될 수 있다. 추적 모니터링 구간은 이전 모니터링 구간에 후속하는 모니터링 구간을 적어도 포함할 수 있다.
일 실시예에서, 제 2 구간설정 회로(530)는 지연 회로(531) 및 조합 회로(533)를 포함할 수 있다.
지연 회로(531)는 예비신호(PRE)를 입력받으며, 리셋 신호(RST)에 응답하여 예비신호(PRE)의 활성화 구간을 추적 모니터링 구간까지 지연시킨 지연 예비신호(D_PRE)를 생성할 수 있다. 다른 관점에서, 지연 회로(531)는 예비신호(PRE)가 활성화되면, 모니터링 구간에 상응하는 추적 모니터링 구간 동안 예비신호(PRE)의 논리 레벨을 유지하여 지연 예비신호(D_PRE)로 출력하도록 구성될 수 있다.
다른 관점에서, 지연 회로(531)는 제 1 모니터링 구간이 종료됨에 따라 생성되는 제 1 리셋 신호(RST)에 응답하여 제 1 예비신호(PRE)를 입력받아 출력할 수 있다. 지연 회로(531)는 제 1 모니터링 구간에 이어지는 제 2 모니터링 구간 종료 후 제 2 리셋 신호(RST)가 제공될 때까지 제 1 예비신호(PRE)의 출력을 유지하여 제 1 지연 예비신호(D_PRE)를 출력할 수 있다.
즉, 제 2 구간설정 회로(530)는 이전 모니터링 구간에 특정 레벨로 생성된 예비신호(PRE)를 다음 모니터링 구간 동안 출력하도록 구성될 수 있다.
조합 회로(533)는 예비신호(PRE)와 지연 예비신호(D_PRE)를 조합하여 출력 인에이블 신호(EN)를 생성할 수 있다. 제 1 모니터링 구간에서 예비신호(PRE)가 인에이블되는 경우 출력 인에이블 신호(EN)는 제 1 모니터링 구간 및 추적 모니터링 구간 동안 활성화 상태를 유지할 수 있다. 일 실시예에서, 추적 모니터링 구간은 적어도 한 주기의 모니터링 구간을 포함할 수 있다.
플래그 생성기(540)는 출력 인에이블 신호(EN)에 응답하여 에러 정정 신호(CE)를 에러 플래그(EF)로 출력하도록 구성될 수 있다.
일 실시예에서, 제 1 모니터링 구간 내에 에러정정 신호(CE)의 발생 횟수가 임계치에 도달하면 카운터(520)로부터 출력되는 예비신호(PRE)가 인에이블될 수 있다. 제 1 모니터링 구간이 종료되면 제 1 구간설정 회로(510)로부터 제 1 리셋 신호(RST)가 출력되어 카운터(520)가 초기화되고 예비신호(PRE)는 디스에이블될 수 있다.
제 2 구간설정 회로(530)의 지연회로(531)는 인에이블된 예비신호(PRE)의 논리 레벨을 제 1 모니터링 구간에 상응하는 추적 모니터링 구간까지 유지하는 지연 예비신호(D_PRE)를 출력한다. 즉, 지연회로(531)는 제 1 모니터링 구간 종료 후 제 1 리셋 신호(RST)가 생성되는 시점부터 제 2 모니터링 구간 종료 후 제 2 리셋 신호(RST)가 생성되는 시점까지 예비신호(PRE)의 활성화 구간을 연장시켜 지연 예비신호(D_PRE)를 출력할 수 있다.
조합회로(533)는 예비신호(PRE) 및 지연 예비신호(D_PRE)에 응답하여, 예비신호(PRE)의 인에이블 시점부터 지연 예비신호(D_PRE)의 디스에이블 시점에 동기된 출력 인에이블 신호(EN)를 출력할 수 있다.
출력 인에이블 신호(EN)가 인에이블되어 있는 구간 동안, 플래그 생성기(540)는 에러 정정 신호(CE)가 입력될 때마다 에러 플래그(EF)를 출력할 수 있다.
도 5는 일 실시예에 의한 에러 플래그 생성 회로의 구성도이다.
도 5를 참조하면, 일 실시예에 의한 에러 플래그 생성 회로(500-1)는 제 2 카운터(550), 제 2 카운터(560), 인에이블 신호 생성부(570) 및 선택부(580)를 포함할 수 있다.
제 1 카운터(550)는 리드 커맨드(RD)의 입력 횟수를 카운트하여, 설정된 횟수의 리드 커맨드(RD)가 제공되는 경우 리셋 신호(RST)를 출력하도록 구성될 수 있다.
제 2 카운터(560)는 ECC 회로(400)에서 제공되는 에러정정 신호(CE) 발생 횟수가 설정된 임계치에 도달하면 예비신호(PRE)를 활성화하도록 구성될 수 있다. 제 2 카운터(560)는 제 1 카운터(550)로부터 제공되는 리셋 신호(RST)에 응답하여 초기화될 수 있다.
인에이블 신호 생성부(570)는 플립플롭 회로(571) 및 OR 회로부(573)를 포함할 수 있다.
플립플롭 회로(571)는 제 1 모니터링 구간 종료 후 생성되는 제 1 리셋 신호(RST)에 응답하여 예비신호(PRE)를 저장하고, 제 1 모니터링 구간에 후속되는 제 2 모니터링 구간 종료 후 제 2 리셋 신호(RST)가 생성될 때까지 예비신호(PRE)를 지연 예비신호(D_PRE)로 출력하는 플립플롭 회로(571)를 포함하도록 구성될 수 있다.
OR 회로부(573)는 예비신호(PRE)와 지연 예비신호(PRE)를 논리 OR 연산하여 출력 인에이블 신호(EN)로 생성할 수 있다.
선택부(580)는 접지전압 신호(VSS)와 에러 정정 신호(CE)를 입력받으며, 출력 인에이블 신호(EN)가 활성화되면 에러 정정 신호(CE)를 선택하여 에러 플래그(EF)로 출력하도록 구성될 수 있다.
일 실시예에서, 제 1 카운터(550) 및 제 2 카운터(560)의 카운트 횟수는 퓨즈 옵션, 모드 레지스터 셋(MRS) 등을 통해 설정, 변경, 또는 프로그램 가능하다.
도 6은 일 실시예에 의한 에러 플래그 생성 회로의 동작 개념을 설명하기 위한 타이밍도이다.
리드 명령(RD)에 응답하여 메모리 셀 어레이로부터 데이터를 리드할 때 정정 가능한 에러가 발생하면 ECC 회로(400)로부터 에러정정 신호(CE)가 출력된다.
도 6을 참조하면, 제 1 모니터링 구간(Monitoring Period 1) 동안 에러정정 신호(CE)가 발생하지 않았으므로 예비신호(PRE)는 디스에이블 상태를 유지한다.
제 1 모니터링 구간(Monitoring Period 1) 종료 후 제 2 모니터링 구간(MP2)이 개시된다. 제 2 모니터링 구간(MP2)이 종료되기 전에 정정 가능한 에러(E1, E2) 발생 횟수가 임계치에 도달한 것이 검출됨에 응답하여 예비신호(PRE)가 활성화된다. 예비신호(PRE)는 제 2 모니터링 구간(MP2) 동안 활성화 상태를 유지하며 제 2 리셋 신호(RST2)에 따라 리셋될 수 있다.
한편 예비신호(PRE)의 출력 구간을 추적 모니터링 구간, 예를 들어 다음 모니터링 구간까지 연장시켜 지연 예비신호(D_PRE)가 생성될 수 있다. 즉, 제 2 모니터링 구간(MP2)에 생성된 예비신호(PRE)를 제 2 리셋신호(RST2)에 따라 입력받아 제 3 모니터링 국간(MP3) 종료 후 생성되는 제 3 리셋신호(RST3) 발생시까지 유지하여 지연 예비신호(D_PRE)를 출력할 수 있다.
예비신호(PRE)와 지연 예비신호(D_PRE)를 조합한 출력 인에이블 신호(EN)가 인에이블되어 있는 구간 동안, 에러 정정 신호(CE)가 입력될 때마다 에러 플래그(EF)를 출력할 수 있다.
도 6을 참조하면, 제 2 모니터링 구간(MP2)에서 예비신호(PRE)가 인에이블될 때 에러 플래그(EF1)가 출력된다. 제 3 모니터링 구간(MP3)에서는 에러정정 신호(CE) 발생 횟수가 임계치 미만이므로, 출력 인에이블 신호(EN)는 제 3 모니터링 구간(MP3)까지 활성화된다. 그리고, 제 3 모니터링 구간(MP3)에서 발생한 에러정정 신호(CE)가 에러 플래그(EF2)로 출력된다.
도 7 내지 도 9는 실시예들에 의한 적층형 반도체 장치의 구성도이다.
도 7은 일 실시예에 의한 적층형 반도체 장치의 구성도이다.
일 실시예에 의한 적층형 반도체 장치(40)는 복수의 다이가 적층된 적층 구조체(410)를 포함할 수 있다. 적층 구조체(410)는 복수의 메모리 다이를 적층하고, 관통 전극(TSV, Through Silicon Via)을 통해 전기적으로 연결시킴으로써 입/출력 유닛의 수를 늘려 대역폭(Bandwidth)을 증가시킨 HBM(High Bandwidth Memory) 형태, 또는 HMC(Hybrid Memory Cube) 형태로 구성될 수 있다.
적층 구조체(410)는 베이스 다이(Base Die)(414) 및 복수의 코어 다이(Core Die)(412)를 포함할 수 있다.
복수의 코어 다이(412)는 베이스 다이(414) 상에 적층될 수 있으며, 관통 전극(TSV)을 통해 서로 연결될 수 있다. 코어 다이(412) 각각에는 데이터를 저장하기 위한 메모리 셀들 및 메모리 셀의 코어 동작을 위한 회로들이 배치될 수 있다.
코어 다이(412)는 관통전극(TSV)을 통해 베이스 다이(414)와 전기적으로 접속되어, 관통전극(TSV)을 통해 베이스 다이(414)로부터 신호 및 전원 등을 제공받을 수 있다.
베이스 다이(414)는 적층형 반도체 장치(40) 내의 다양한 기능, 예를 들어, 메모리 셀들의 부분적 활성화를 통한 전력 관리 기능 혹은 코어 다이(412)와 베이스 다이(414) 간의 타이밍조절 기능들을 수행할 수 있다.
베이스 다이(414)에 구비되는 물리 영역(PHY)은 어드레스, 명령어, 데이터, 제어신호 등의 입출력 영역일 수 있다. 물리 영역(PHY)에는 적층형 반도체 장치(40)에 요구되는 데이터 처리 속도를 만족시킬 수 있는 수만큼의 입출력 회로부가 구비될 수 있다. 그리고 베이스 다이(414)의 배면 중 물리 영역(PHY) 부분에는 입출력 동작시 필요한 신호 및 전원을 공급받을 수 있도록 복수의 입출력 단자와 전원공급 단자가 구비될 수 있다.
코어 다이(412)는 예를 들어 도 2 내지 도 5에 도시한 것과 같은 반도체 메모리 장치를 포함할 수 있다.
도 8은 일 실시예에 의한 적층형 반도체 장치의 구성도이다.
도 8을 참조하면, 적층형 반도체 장치(400)는 복수의 코어 다이(412)와 베이스 다이(414)의 적층 구조체(410), 메모리 호스트(420) 및 인터페이스 기판(430)을 포함할 수 있다. 메모리 호스트(420)는 CPU, 또는 GPU, 또는 ASIC(Application Specific Integrated Circuit), 또는 FPGA(Field Programmable Gate Arrays) 등이 될 수 있다.
베이스 다이(414)는 코어 다이(412)와 메모리 호스트(420) 간의 인터페이스를 위한 회로가 실장될 수 있다. 적층 구조체(410)는 도 7을 참조하여 설명한 것과 유사한 구조를 가질 수 있다.
적층 구조체(410)와 메모리 호스트(420)는 인터페이스 기판(430)을 통해 각각의 물리 영역(PHY)이 연결될 수 있다. 인터페이스 기판(430)은 인터포저(Interposer)라 지칭될 수 있다.
도 9는 일 실시예에 의한 적층형 반도체 장치의 구성도이다.
도 9에 도시한 적층형 반도체 장치(4000)는 도 8에 도시한 적층형 반도체 장치(400)를 패키지 기판(440) 상에 배치한 것으로 이해할 수 있다.
패키지 기판(440)과 인터페이스 기판(430)은 접속단자를 통해 전기적으로 접속될 수 있다.
인터페이스 기판(430) 상에 도 7에 도시한 것과 같은 적층 구조체(410) 및 메모리 호스트(420)를 적층하고, 이를 패키지 기판(440)에 장착한 후 패키징함으로써 시스템 인 패키지(System In Package; SiP) 타입의 반도체 장치를 구현할 수 있다.
도 10은 일 실시예에 의한 프로세싱 시스템의 구성도이다.
도 10을 참조하면, 본 실시예의 프로세싱 시스템(5000)은 인터포저(530) 상에 배치된 적어도 하나의 메인 프로세서(520)에 네 개의 적층 메모리 구조체들(510-1, 510-2, 510-3, 510-4)이 연결된 구조일 수 있다.
네 개의 적층 메모리 구조체들(510-1, 510-2, 510-3, 510-4) 각각은, 상술한 실시예들을 통해 예시한 바와 같이, 베이스 다이와 복수의 메모리 다이가 적층된 구조일 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10 : 메모리 시스템
100 : 메모리 컨트롤러
200 : 반도체 메모리 장치

Claims (15)

  1. 메모리 셀 어레이;
    리드 명령에 응답하여 상기 메모리 셀로부터 리드된 데이터로부터 에러를 검출하고 정정하며, 에러가 정정될 때마다 에러정정 신호를 출력하는 ECC(Error Check and Correction) 회로; 및
    모니터링 구간 동안 상기 에러정정 신호 발생 횟수가 임계치에 도달하면 플래그 출력 모드를 인에이블하여 상기 플래그 출력 모드에서 상기 에러 정정 신호를 에러 플래그로 출력하도록 구성되는 플래그 생성 회로;
    를 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    제 1 모니터링 구간에서 인에이블된 상기 플래그 출력 모드는 적어도 상기 제 1 모니터링 구간 동안 유지되는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    제 1 모니터링 구간에서 인에이블된 상기 플래그 출력 모드는 상기 제 1 모니터링 구간 및 추적 모니터링 구간 동안 유지되는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 추적 모니터링 구간은 상기 제 1 모니터링 구간에 후속하는 제 2 모니터링 구간으로 결정되는 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 모니터링 구간은 설정된 횟수의 리드 명령이 입력되는 구간으로 결정되는 반도체 메모리 장치.
  6. 메모리 셀 어레이;
    리드 명령에 응답하여 상기 메모리 셀로부터 리드된 데이터로부터 에러를 검출하고 정정하며, 에러가 정정될 때마다 에러정정 신호를 출력하는 ECC(Error Check and Correction) 회로; 및
    모니터링 구간 동안 상기 에러정정 신호 발생 횟수가 임계치에 도달한 이후 적어도 상기 모니터링 구간 동안 상기 에러 정정 신호를 에러 플래그로 출력하도록 구성되는 플래그 생성 회로;
    를 포함하는 반도체 메모리 장치.
  7. 리드 명령에 응답하여 메모리 셀로부터 리드된 데이터로부터 에러를 검출하는 단계;
    상기 에러가 정정될 때마다 에러정정 신호를 출력하는 단계;
    모니터링 구간 동안 상기 에러정정 신호 발생 횟수가 임계치에 도달하면 플래그 출력 모드를 인에이블하는 단계; 및
    상기 플래그 출력 모드에서 상기 에러 정정 신호를 에러 플래그로 출력하는 단계;
    를 포함하는 반도체 메모리 장치의 동작 방법.
  8. 제 7 항에 있어서,
    제 1 모니터링 구간에서 인에이블된 상기 플래그 출력 모드는 적어도 상기 제 1 모니터링 구간 동안 유지되는 반도체 메모리 장치의 동작 방법.
  9. 제 7 항에 있어서,
    제 1 모니터링 구간에서 인에이블된 상기 플래그 출력 모드는 상기 제 1 모니터링 구간 및 추적 모니터링 구간 동안 유지되는 반도체 메모리 장치의 동작 방법.
  10. 제 9 항에 있어서,
    상기 추적 모니터링 구간은 상기 제 1 모니터링 구간에 후속하는 제 2 모니터링 구간으로 결정되는 반도체 메모리 장치의 동작 방법.
  11. 제 7 항에 있어서,
    상기 모니터링 구간은 설정된 횟수의 리드 명령이 입력되는 구간으로 결정되는 반도체 메모리 장치의 동작 방법.
  12. 반도체 메모리 장치; 및
    상기 반도체 메모리 장치를 제어하는 메모리 컨트롤러를 포함하고,
    상기 반도체 메모리 장치는,
    메모리 셀 어레이;
    리드 명령에 응답하여 상기 메모리 셀로부터 리드된 데이터로부터 에러를 검출하고 정정하며, 에러가 정정될 때마다 에러정정 신호를 출력하는 ECC(Error Check and Correction) 회로; 및
    모니터링 구간 동안 상기 에러정정 신호 발생 횟수가 임계치에 도달하면 플래그 출력 모드를 인에이블하여, 상기 플래그 출력 모드에서 상기 에러 정정 신호를 에러 플래그로 생성하여 상기 메모리 컨트롤러로 출력하도록 구성되는 플래그 생성 회로;
    를 포함하는 메모리 시스템.
  13. 제 12 항에 있어서,
    제 1 모니터링 구간에서 인에이블된 상기 플래그 출력 모드는 적어도 상기 제 1 모니터링 구간 동안 유지되는 메모리 시스템.
  14. 제 12 항에 있어서,
    제 1 모니터링 구간에서 인에이블된 상기 플래그 출력 모드는 상기 제 1 모니터링 구간 및 상기 제 1 모니터링 구간에 후속하는 제 2 모니터링 구간 동안 유지되는 메모리 시스템.
  15. 제 12 항에 있어서,
    상기 모니터링 구간은 설정된 횟수의 리드 명령이 입력되는 구간으로 결정되는 메모리 시스템.
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