KR102467747B1

KR102467747B1 - 행 해머링을 이용한 dram의 성능 분석 방법 및 오류 검출 방법

Info

Publication number: KR102467747B1
Application number: KR1020210061473A
Authority: KR
Inventors: 백상현; 윤동혁
Original assignee: 한양대학교 에리카산학협력단
Priority date: 2020-09-18
Filing date: 2021-05-12
Publication date: 2022-11-16
Also published as: WO2022239935A1; KR20220037937A

Abstract

행 해머링을 이용한 DRAM의 성능 분석 방법은 DRAM 내 제1 셀(Cell)의 워드라인을 미리 설정된 tRAS 시간동안 활성화시키고, 미리 설정된 tRP 시간동안 프리차지시키는 행 해머링을 수행하는 단계, 제1 셀에 인접한 제2 셀에 데이터 오류가 발생하였는지 판단하는 단계, 제2 셀에 데이터 오류가 발생하였다고 판단되는 경우, 행 해머링 수행 횟수에 대응하는 해머링 임계값을 산출하고, 해머링 임계값의 기울기를 산출하는 단계, 산출된 해머링 임계값의 기울기가 미리 설정된 기울기 이상인지 판단하는 단계 및 해머링 임계값의 기울기가 미리 설정된 기울기 이상으로 산출되는 구간에서의 포화 tRP 시간을 산출하는 단계를 포함함.

Description

행 해머링을 이용한 DRAM의 성능 분석 방법 및 오류 검출 방법{DRAM Performance Analysis Method And Error Detection Method Using Row Hammering}

본 발명은 행 해머링을 이용한 DRAM의 성능 분석 방법 및 오류 검출 방법에 대한 것이다.

DRAM 내 행을 활성화(Activate)하고 프리차지(Precharge)하는 행 해머링(Row Hammering)을 반복하면, 64 ms의 새로 고침 시간(Refresh Time) 내에서 데이터 유지가 보장되지 않는 비트 오류가 발생한다. 기존의 연구에 따르면 비트 오류는 tRP 시간(Row Precharge Time)에 대한 의존도가 높은 것으로 보고되었다.

또한, Si-SiO₂ 인터페이스의 어닐링 트랩(Annealing Trap)이 비트 오류를 감소시킨다는 것이 보고되었고, 이를 입증하기 위해 TCAD(Technology Computer-Aided Design) 시뮬레이션이 수행되었으며, 트랩 전자의 포획 및 방출 매커니즘으로 행 해머링 효과를 확인하였다.

따라서 DRAM 오류의 원인이 되는 트랩 특성을 파악하는 것이 중요하지만, DRAM의 셀에 대한 정보는 제조사의 기밀이므로, 트랩의 특성을 테스트 및 측정하기 힘든 상황이다.

대한민국공개특허공보 제10-2018-0049502호(반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법, 삼성전자주식회사, 2018.05.11)

행 해머링을 통해 트랩의 전자 방출 시간 및 트랩 특성을 추출하고, 피해자 셀에서 발생하는 비트 오류를 검출하는 행 해머링을 이용한 DRAM의 성능 분석 방법 및 오류 검출 방법을 제공한다.

본 발명의 행 해머링을 이용한 DRAM의 성능 분석 방법은 DRAM 내 제1 셀(Cell)의 워드라인을 미리 설정된 tRAS 시간동안 활성화시키고, 미리 설정된 tRP 시간동안 프리차지시키는 행 해머링을 수행하는 단계, 제1 셀에 인접한 제2 셀에 데이터 오류가 발생하였는지 판단하는 단계, 제2 셀에 데이터 오류가 발생하였다고 판단되는 경우, 행 해머링 수행 횟수에 대응하는 해머링 임계값을 산출하고, 해머링 임계값의 기울기를 산출하는 단계, 산출된 해머링 임계값의 기울기가 미리 설정된 기울기 이상인지 판단하는 단계 및 해머링 임계값의 기울기가 미리 설정된 기울기 이상으로 산출되는 구간에서의 포화 tRP 시간을 산출하는 단계를 포함할 수 있다.

제2 셀에서 데이터 오류가 발생하지 않았다고 판단되는 경우, 행 해머링을 수행하는 단계를 다시 수행하는 것을 특징으로 할 수 있다.

해머링 임계값의 기울기가 미리 설정된 기울기 미만일 경우, tRP 보정값을 더하여 미리 설정된 tRP 시간을 증가시키고, 행 해머링을 다시 수행하는 것을 특징으로 할 수 있다.

포화 tRP 시간을 산출하는 단계는 미리 설정된 기울기를 갖는 해머링 임계값을 제1 셀에서 전자를 포획할 수 있는 최대 능력으로 결정할 수 있다.

포화 tRP 시간을 산출하는 단계는 포화 tRP 시간을 제2 셀에서 데이터 오류가 발생되게 하는 tRP 시간으로 결정할 수 있다.

포화 tRP 시간을 산출하는 단계는 tRAS 시간 및 포화 tRP 시간을 포함하는 행 해머링 주기가 반복된 횟수를 해머링 임계값이 포화 상태가 되어 제1 셀이 전자를 방출하는 시간으로 결정할 수 있다.

행 해머링을 이용한 DRAM의 성능 분석 방법은 행 해머링 주기를 기초로, 제1 셀에서 방출된 전자의 트랩 에너지(Trap Energy) 및 전자 포획 단면(Electron Capture Cross Section)을 추출하는 단계를 더 포함할 수 있다.

트랩 에너지 및 전자 포획 단면을 추출하는 단계는 트랩 에너지를 제1 셀이 포획할 수 있는 전자의 최대 크기로 결정할 수 있다.

트랩 에너지 및 전자 포획 단면을 추출하는 단계는 전자 포획 단면을 제1 셀이 트랩 에너지를 저장할 수 있는 최대 능력으로 결정할 수 있다.

본 발명의 행 해머링을 이용한 DRAM의 오류 검출 방법은 DRAM 내 제1 셀(Cell)의 워드라인을 미리 설정된 tRAS 시간동안 활성화시키고, 미리 설정된 tRP 시간동안 프리차지시키는 행 해머링을 수행하는 단계, 제1 셀에 인접한 제2 셀에 데이터 오류가 발생하였는지 판단하는 단계, 상기 제2 셀에 데이터 오류가 발생하였다고 판단되는 경우, 미리 설정된 tRP 시간이 미리 설정된 오류검출시간 이상인지 판단하는 단계 및 미리 설정된 tRP 시간이 미리 설정된 오류검출시간 이상이라고 판단되는 경우, 데이터 오류가 발생한 시점에서의 행 해머링 횟수 및 tRP 시간을 산출하는 단계를 포함할 수 있다.

데이터 오류가 발생하지 않았다고 판단되는 경우, 행 해머링 단계를 다시 수행하는 것을 특징으로 할 수 있다.

미리 설정된 tRP 시간이 미리 설정된 오류검출시간 미만이라고 판단되는 경우, tRP 보정값을 더하여 미리 설정된 tRP 시간을 증가시키고, 행 해머링을 다시 수행하는 것을 특징으로 할 수 있다,

행 해머링 횟수 및 tRP 시간을 산출하는 단계는 데이터 오류가 발생한 시점에서의 행 해머링 횟수를 제2 셀에서 데이터 오류가 발생되게 하는 해머링 임계값으로 결정할 수 있다.

행 해머링 횟수 및 tRP 시간을 산출하는 단계는 데이터 오류가 발생한 시점에서의 tRP 시간을 제2 셀에서 데이터 오류가 발생되게 하는 해머링 임계시간으로 결정할 수 있다.

본 발명의 행 해머링을 이용한 DRAM의 성능 분석 방법 및 오류 검출 방법 은 DRAM 셀의 Si-SiO₂ 인터페이스에 갇혀 있는 트랩 에너지가 방출되는 시간을 행 해머링을 통해 산출할 수 있고, 전자 방출 시간을 기초로 트랩 에너지, 전자 포획 단면 등의 트랩 특성을 추출할 수 있으며, 피해자 셀에서 비트 오류가 발생하게 하는 프리차지 시간을 산출할 수 있다.

도 1은 본 발명의 일 실시예에 따른 DRAM의 전반적인 구조를 나타내는 도면이다.
도 2는 본 발명의 일 실시예에 따른 DRAM 내 하나의 셀에 대응하는 NMOS 액세스 트랜지스터를 나타내는 도면이다.
도 3a는 본 발명의 일 실시예에 따른 NMOS 액세스 트랜지스터가 포함된 2비트 셀을 나타내는 도면이다.
도 3b는 본 발명의 일 실시예에 따른 행 해머링의 시간 주기 개념을 나타내는 도면이다.
도 3c는 본 발명의 일 실시예에 따른 명령에 따른 행 해머링의 시간 주기를 나타내는 도면이다.
도 4a는 본 발명의 일 실시예에 따른 행 해머링에 따른 NMOS 액세스 트랜지스터의 동작 과정을 나타내는 도면이다.
도 4b는 본 발명의 일 실시예에 따른 행 해머링을 통한 피해자 셀의 전압의 변화를 나타내는 도면이다.
도 5는 본 발명의 일 실시예에 따른 행 해머링을 이용한 DRAM의 성능 분석 방법을 나타내는 순서도이다.
도 6a는 본 발명의 일 실시예에 따른 상온(25°C)에서 tRP 시간이 증가함에 따라 변화하는 해머링 임계값을 나타내는 가로축이 Log Scale인 그래프이다.
도 6b는 본 발명의 일 실시예에 따른 상온(25°C)에서 tRP 시간이 증가함에 따라 변화하는 해머링 임계값을 나타내는 가로축이 Log Scale아닌 선형 그래프이다.
도 6c는 본 발명의 일 실시예에 따른 저온(-25°C)에서 tRP 시간이 증가함에 따라 변화하는 해머링 임계값을 나타내는 가로축이 Log Scale인 그래프이다.
도 6d는 본 발명의 일 실시예에 따른 저온(-25°C)에서 tRP 시간이 증가함에 따라 변화하는 해머링 임계값을 나타내는 가로축이 Log Scale아닌 선형 그래프이다.
도 7은 본 발명의 일 실시예에 따른 트랩 에너지 및 전자 방출 시간을 나타내는 도면이다.
도 8은 본 발명의 일 실시예에 따른 행 해머링을 이용한 DRAM의 오류 검출 방법을 나타내는 순서도이다.

이하, 첨부된 도면을 참조하여 기술되는 실시예를 통하여 발명을 통상의 기술자가 용이하게 이해하고 재현할 수 있도록 상세히 기술하기로 한다. 다만, 발명을 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 발명 실시예들의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략하기로 한다.

이하에서 사용되는 용어들은 실시예에서의 기능을 고려하여 선택된 용어들로써, 그 용어의 의미는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로, 후술하는 실시예에서 사용된 용어의 의미는 이하에서 구체적으로 정의된 경우에는 그 정의에 따르며, 구체적인 정의가 없는 경우는 통상의 기술자들이 일반적으로 인식하는 의미로 해석되어야 할 것이다. 또한, 각 도면에서 제시된 동일한 참조번호 또는 부호는 실질적으로 동일한 기능을 수행하는 부품 또는 구성요소를 나타낸다.

이하, 첨부된 도면 및 이에 기재된 내용들을 참조하여 본 발명의 실시예에 따른 행 해머링을 이용한 DRAM의 성능 분석 방법 및 오류 검출 방법을 상세히 설명하도록 한다.

도 1은 본 발명의 일 실시예에 따른 DRAM의 전반적인 구조를 나타내는 도면이다.

도 1을 참조하면, DRAM(Dynamic Random Access Memory)은 데이터를 저장하는 휘발성 메모리로, DRAM 내에는 워드라인(Wordline) 또는 비트라인(Bitline)을 공유하는 복수 개의 셀(Cell)을 포함할 수 있고, 워드라인을 공유하는 셀들을 하나의 행(Row)이라고 할 수 있다.

행 디코더(Row Decoder)는 임의의 행을 활성화하여 데이터를 읽고 수정할 수 있는 행 버퍼(Row Buffer)에 데이터를 로드(Load)할 수 있다.

또한, 하나의 셀은 커패시터(Capacitor) 및 액세스 트랜지스터(Access Transistor)로 구성될 수 있다. 커패시터는 비트 정보를 전하로 저장하며, 메모리 컨트롤러가 셀에 액세스하는 동안, 액세스된 셀의 워드라인은 액세스 트랜지스터를 활성화시켜 커패시터와 비트라인을 전기적으로 연결시킬 수 있다.

따라서 특정 DRAM 행의 데이터를 읽고 쓰기 위해 먼저 메모리 컨트롤러는 활성화 명령(Activate Command)를 실행하여 행의 데이터를 행 버퍼로 가져올 수 있다. 이때 행 버퍼는 각 비트라인에 연결된 감지 증폭기(Sense Amplifier)로 구성될 수 있다.

다만, 활성화 명령은 각 셀의 커패시터에 저장된 데이터를 삭제하기 때문에, 이에 감지 증폭기는 셀에 저장된 비트 정보를 성공적으로 가져올 수 있으며, 커패시터가 전하를 복원하게 할 수 있다. 활성화된 셀의 행이 완전히 복원된 후, 메모리 컨트롤러는 프리차지 명령(Precharge Command)을 실행하여 해당 행을 닫고, 이를 통해 다른 행이 활성화되도록 준비할 수 있다.

하지만 DRAM 셀의 커패시터는 시간이 지남에 따라 전자가 누설되어 점차적으로 모든 전하를 잃기 때문에, 데이터 손실을 방지하기 위해 모든 셀의 데이터를 주기적으로 새로 고침(Refresh)해야 한다. 즉, 일정 주기로 새로 고침을 함으로써 특정 셀이 누설(Leakage)로 인해 데이터를 잃지 않도록 해주어야 한다.

새로 고침은 행 또는 워드라인을 기반으로 동작되기 때문에, 새로 고침 시간(Refresh Time, tREF)은 하나의 행을 새로 고침한 후, 해당 행을 다시 새로 고침하는 때까지의 시간으로 정의할 수 있으며 상온에서의 새로 고침 시간은 통상적으로 64 ms이다.

다만, 일반적으로 새로 고침 시간은 자연적으로 전자가 누설되어 셀에 저장된 데이터가 손실되지 않을 정도의 시간인 리텐션 시간(Retention Time)보다 작게 설정된다. 리텐션 시간은 셀의 공정, 셀의 크기, 저장 용량, 온도 등에 민감하게 변화할 수 있으므로, 여러 변수들을 고려하여 새로 고침 시간을 설정해야 한다.

도 2는 본 발명의 일 실시예에 따른 DRAM 내 하나의 셀에 대응하는 NMOS 액세스 트랜지스터를 나타내는 도면이다.

도 2를 참조하면, 워드라인에 연결된 NMOS 액세스 트랜지스터의 게이트단(10)에 게이트 전압이 인가되면, p-substrate(50) 쪽의 전자들이 Si-SiO₂인터페이스(20) 쪽으로 이동하여 전자들이 쌓이게 된다. 이렇게 쌓인 전자들이 채널(60)을 형성되면서 소스단(30)과 드레인단(40)이 전기적으로 연결되어 전류가 흐를 수 있다.

NMOS 액세스 트랜지스터의 게이트단(10)은 워드라인에 연결되어 있고, 드레인단(40)은 비트라인에 연결되어 있다. 즉, 게이트단(10)으로는 전압이 워드라인을 통해 들어가고, 드레인단(40)으로는 비트라인을 타고 전달된다.

구체적으로, 게이트단(10)에 연결된 워드라인의 전압이 증가되면 NMOS 액세스 트랜지스터가 켜지고, 소스단(30) 및 드레인단(40)에서 나오는 전자로 Si-SiO₂인터페이스(20)의 트랩과 채널이 형성될 수 있다. 이때 게이트단(10)과 채널(60) 사이의 계면인 Si-SiO₂인터페이스(20)에서 전자가 포획될 확률에 기초하여 트랩 전자가 생성될 수 있다.

이와 같이 Si-SiO₂인터페이스(20) 상에 포획된 전자가 존재하는 영역을 인터페이스 트랩이라 하고, 인터페이스 트랩이 최대로 전자를 포획할 수 있는 포화 상태가 되면 인접한 셀에 전자를 방출할 수 있다.

Si-SiO₂인터페이스(20), 트랩 등의 자세한 설명은 도 3a 내지 도 4b를 참조하여 후술하도록 한다.

도 3a는 본 발명의 일 실시예에 따른 NMOS 액세스 트랜지스터가 포함된 2비트 셀을 나타내는 도면이고, 도 3b는 본 발명의 일 실시예에 따른 행 해머링의 시간 주기 개념을 나타내는 도면이고, 도 3c는 본 발명의 일 실시예에 따른 명령에 따른 행 해머링의 시간 주기를 나타내는 도면이다.

도 3a 내지 도 3c를 참조하면, DRAM을 행 해머링하는 것은 공격자 셀(Aggressor Cell)의 워드라인(Wordline1)을 활성화시키는 것으로 시작된다. 공격자 셀에 tRAS 시간(Row Active Time)동안 활성화 명령(Activate Command)을 내리면, 워드라인의 전압은 증가하고 이에 따라 첫번째 NMOS 액세스 트랜지스터가 Turn-on 될되어 특정 행이 Open될 수 있다. 즉, tRAS 시간은 DRAM의 특정 행이 열린 상태를 유지하는 최소시간인 활성화(ACT) 명령과 프리차지(PRE) 명령 사이의 시간일 수 있다.

이후 공격자 셀에 tRP 시간(Row Precharge Time)동안 프리차지 명령(Precharge Command)을 내리면, 워드라인의 전압은 감소하고 이에 따라 첫번째 NMOS 액세스 트랜지스터가 Turn-off 되어, DRAM은 해당 시간 동안 다음 메모리 명령을 수행하기 전까지 Read/Write 회로를 준비할 수 있다. 즉, tRP 시간은 프리차지(PRE) 명령과 활성화(ACT) 명령사이의 최소 시간일 수 있다. 통상적으로, DRAM의 데이터시트 상의 tRP는 최소시간(tRP-min)으로 정의되어, 본 발명의 일 실시예에서의 tRP는 정상 동작하는 경우 데이터시트 상의 tRP-min보다 클 수 있다.

DRAM의 행 해머링은 공격자 셀의 워드라인을 tRAS 시간동안 활성화시키고, 다시 tRP 시간동안 프리차지시키는 동작이다. 이에 DRAM에 엑세스 하기 위해서는 tRAS 및 tRP를 합산한 시간이 필요하고, 이를

로 표현할 수 있다.

DRAM의 셀은 빠르게 동작을 수행하므로 모든 셀은 주기적으로 refresh되어야 하고, 셀을 refresh하지 않고 저장된 값을 유지할 수 있는 최대시간은

로 정의될 수 있다.

행 해머링 수(

)는 수학식 1로 표현될 수 있다.

예를 들어, 일반적인 DDR4의

는 64ms이고, Micron社의 DDR4는 tRAS 및 tRP의 최소값이 각각 35ns 및 13.5ns으로 행 해머링 수의 최대값은 1,319,587일 수 있다.

실제 DRAM에서는 tRP가 데이터시트 상의 최소값보다 클 수 있고 그로 인해 행 해머링 수는 행 해머링 수의 최대값보다 작을 수 있다. 그러나 데이터시트 상으로 DRAM의 셀은 행 해머링의 최대값에 도달하기 전까지 저장된 값을 잃지 않아야 하지만, 행 해머링 최대값 도달 전의 행 해머링 수에 의해 데이터 손실이 일어나는 경우 이를 행 해머링 오류라고 정의하고, 행 해머링 오류가 발생되는 최소 행 해머링 수를 해머링 임계값(Hammering Threshold,

)라고 정의할 수 있다.

행 해머링이 반복해서 수행되면 공격자 셀 내 Si-SiO₂인터페이스의 트랩 전자가 피해자 셀로 방출되고, 방출된 전자로 인해 피해자 셀에서는 데이터 오류가 발생할 수 있다. 이때 tRAS 시간은 활성화 명령이 내려진 시점부터 프리차지 명령이 내려지기까지의 시간(The Time From A Row Activate Command To A Precharge Command)일 수 있고, tRP 시간은 프리차지 명령이 내려진 시점부터 활성화 명령이 내려지기까지의 시간(The Time From A Precharge Command To A Row Activate Command)일 수 있다.

이에 대해서는 이하 도 3a 내지 도 4b를 함께 참조하여 구체적으로 후술하도록 한다.

이하, 도 3a 내지 도 4b를 참조하여, 공격자 셀의 행 해머링으로 인해 피해자 셀에서 데이터 오류가 발생되는 현상에 대해 설명하도록 한다.

도 4a는 본 발명의 일 실시예에 따른 행 해머링에 따른 NMOS 액세스 트랜지스터의 동작 과정을 나타내는 도면이며, 도 4b는 본 발명의 일 실시예에 따른 행 해머링을 통한 피해자 셀의 전압의 변화를 나타내는 도면이다.

도 3a 내지 도 4b를 참조하면, 공격자 셀(Aggressor Cell)에 활성화 명령(Activate Command)을 내려 해당 공격자 셀을 활성화시키면, 공격자 셀의 워드라인(Wordline1)은 전압이 높아져 Turn-on 될 수 있다.

공격자 셀이 Turn-on 되면 소스 및 드레인에서 나오는 전자로 Si-SiO₂ 인터페이스의 트랩과 채널이 형성될 수 있고, 이에 따라 전자의 준 페르미레벨(E_Fn)은 전도 대역(Conduction Band) 쪽으로 위치할 수 있다.

이때 Si-SiO₂ 인터페이스는 준 페르미레벨보다 낮은 트랩 에너지인 E_t를 갖게 되어 전자를 포획할 수 있다. 전자가 Si-SiO₂ 인터페이스에 포획되는 확률은 트랩 에너지와 준 페르미레벨에 따라 달라질 수 있다.

공격자 셀에 프리차지 명령(Precharge Command)을 내려 해당 공격자 셀을 프리차지시키면, 공격자 셀의 워드라인(Wordline1)은 전압이 낮아져 Turn-off 될 수 있고, 이때 준 페르미레벨은 비전도 대역(Valence Band) 쪽으로 이동(S1)될 수 있고, 비전도 대역으로 준 페르미레벨이 이동됨에 따라 전자 또한 이동되어야 하지만 이동되지 못하고 Si-SiO₂ 인터페이스에 갇히는 트랩이 형성될 수 있다.

이후, 공격자 셀은 전자가 Si-SiO₂ 인터페이스에 포획되는 확률에 따라 트랩에 포획되어 있는 전자를 방출(S2)할 수 있다. 방출된 전자는 피해자 셀로 이동(S3)하게 되고, 이동된 전자는 피해자 셀의 전하와 재결합(S4)될 수 있다. 이와 같이 행 해머링이 지속되면 피해자 셀의 SN2 노드는 기존에 저장되어 있던 전하를 잃고, SN2 노드의 전압 크기는 재결합된 전하량만큼 감소할 수 있다.

이하, 도 5 내지 도 7을 참조하여 이상에서 서술한 행 해머링의 동작 과정 및 원리를 기초로, DRAM의 성능을 분석하는 방법에 대하여 설명하도록 한다.

도 5는 본 발명의 일 실시예에 따른 행 해머링을 이용한 DRAM의 성능 분석 방법을 나타내는 순서도이다.

도 5를 참조하면, 행 해머링을 이용한 DRAM의 성능 분석 방법은 미리 설정된 tRAS 시간 및 미리 설정된 tRP 시간동안 행 해머링하는 단계(S10), 데이터 오류 발생 여부를 판단하는 단계(S20), 해머링 임계값 산출 단계(S30), 해머링 임계값 간의 기울기 산출 단계(S40), 해머링 임계값 간의 기울기가 미리 설정된 기울기 이상인지 판단하는 단계(S50), 포화 tRP 시간 산출 단계(S60), tRP 시간 증가 단계(S61) 및 트랩 에너지 및 전자 포획 단면 추출 단계(S70)를 포함할 수 있다.

미리 설정된 tRAS 시간 및 미리 설정된 tRP 시간동안 행 해머링하는 단계(S10)는 DRAM 내 제1 셀의 워드라인에 대하여 미리 설정된 tRAS 시간(Row Active Time)동안 활성화시키고, 미리 설정된 tRP 시간(Row Precharge Time)동안 프리차지시킬 수 있다.

본 발명의 일 실시예에 따른 tRP 시간이 증가함에 따라 변화하는 해머링 임계값을 나타내는 도 6a를 참조하면, 도 6a 그래프는 상온에서 DRAM 내 임의의 7개 셀에 대해 tRP 시간을 늘려가며 행 해머링을 수행하였을 때의 해머링 임계값을 도시하고 있다.

해머링 임계값은 제1 셀을 해머링하였을 때, 제1 셀에 인접한 제2 셀에서 데이터 오류가 발생되게 하는 최소 행 해머링 횟수를 의미할 수 있다. 여기서 제1 셀은 이상에서 언급한 공격자 셀(Aggressor Cell)이고, 제2 셀은 피해자 셀(Victim Cell)일 수 있다.

도 6 a그래프에 도시된 7개의 셀 중 6번 셀(#6)로 예를 들자면, 행 해머링하는 단계(S10)는 6번 셀(#6)의 워드라인을 미리 설정된 tRAS 시간동안 활성화시키고, 미리 설정된 tRP 시간동안 프리차지시키는 행 해머링을 수행할 수 있다.

제1 셀에 인접한 제2 셀에서 데이터 오류가 발생하였다고 판단(S20)하는 경우, 해머링 임계값 산출 단계(S30)는 행 해머링 수행 횟수에 대응하는 해머링 임계값을 산출할 수 있다.

만일, 제1 셀에 인접한 제2 셀에서 데이터 오류가 발생하지 않았다고 판단(S20)하는 경우, 행 해머링을 다시 수행(S10)할 수 있다. 행 해머링하는 단계(S10)는 제2 셀에서 데이터 오류가 발생하였다고 판단(S20)할 때까지 반복적으로 수행될 수 있다.

해머링 임계값 간의 기울기 산출 단계(S40)는 반복적인 행 해머링에 따라 산출된 적어도 두 개의 해머링 임계값 간의 기울기를 산출할 수 있다.

상술한 기울기는 현재 행 해머링 시 설정된 tRP 시간 및 직전 행 해머링 시 설정된 tRP 시간의 차이값에 대한 적어도 두 시점의 해머링 임계값의 차이값으로써 산출될 수 있다.

해머링 임계값 간의 기울기가 미리 설정된 기울기 미만이라고 판단(S50)하는 경우, tRP 시간 증가 단계(S61)는 미리 설정된 tRP 시간에 tRP 보정값을 더하여 총 tRP 시간을 증가시킬 수 있다. 미리 설정된 기울기는 일례로 -1일 수 있다.

상술한 tRP 보정값은 행 해머링 수행 시 매회 미리 설정된 특정 값일 수 있고, 행 해머링 수행 시 산출되는 기울기 또는 이전 행 해머링 수행 시 설정되었던 tRP 시간에 따라 결정되는 설정 값일 수도 있다.

이후, 행 해머링하는 단계(S10)는 처음 설정된 tRP 시간보다 큰 tRP 시간을 갖는 행 해머링을 수행할 수 있다.

구체적으로, 도 6 a에 도시된 #6 셀에 대하여 행 해머링을 수행(S10)하였을 때, 첫번째 해머링 임계값과 두번째 임계값 간의 기울기가 미리 설정된 기울기 -1 미만이므로, 행 해머링하는 단계(S10)는 처음 설정된 tRP 시간보다 큰 tRP 시간으로 행 해머링을 다시 수행할 수 있다.

tRP 시간을 증가시키며 행 해머링을 수행(S10)하고, 해머링 임계값을 산출(S30)하며, 해머링 임계값 간의 기울기를 산출(S40)하는 과정을 반복하다가, 해머링 임계값 간의 기울기가 미리 설정된 기울기 -1이라고 판단(S50)하는 경우, 포화 tRP 시간 산출 단계(S60)는 해당 해머링 임계값 간의 구간에서의 포화 tRP 시간을 산출할 수 있다.

여기서 포화 tRP 시간은 해머링 임계값 간의 기울기가 미리 설정된 기울기가 되는 시점에서의 행 해머링 시 설정된 tRP 시간일 수 있다.

해머링 임계값의 기울기가 -1이 되었다는 것은 tRP 시간을 지속적으로 증가시킴으로써, 해머링 임계값이 포화 상태가 된 것으로 정의할 수 있다. 구체적으로, 도 6a의 그래프의 tRP의 로그 스케일을 비로그 스케일로 변형한 도 6b를 살펴보면 Region 1는 비포화 상태이지만, Region 2는 포화상태인 것으로 구분될 수 있다. 또한, 도 6a 및 도 6b의 7개의 셀에 대한 수치 근사를 통해 산출된 포화시간과 행 해머링 임계값은 아래의 표로 나타날 수 있다. 표 1의 데이터를 통해 미리 설정된 기울기는 -1로 설정될 수 있다. 다만, 미리 설정된 기울기는 DRAM의 셀의 tRP 포화시간 및 행 해머링 임계값에 따라 결정될 수 있으며, -1에 한정되는 것은 아니며, 미리 설정된 기울기 -1은 일 실시예에 따라 간소화된 판단을 위해 결정된 값일 수 있다.

셀구분	포화시간(ns)	행 해머링 임계값
#1	10,242.5	41,000
#2	2,562.5	61,500
#3	5,122.5	61,500
#4	5,122.5	41,000
#5	2,562.5	76,875
#6	10,242.5	41,000
#7	10,242.5	66,625

구체적으로, tRP 시간이 증가됨에 따라 Si-SiO₂ 인터페이스에는 더 많은 전자 방출 시간이 제공되고, tRP 시간이 전자 포화 시간까지 증가된다면 해머링 임계값은 포화 상태가 되며, 이에 Si-SiO₂ 인터페이스에 포획되어 있는 전자는 모두 피해자 셀로 이동하여 Si-SiO₂ 인터페이스에는 더 이상 전자가 남아 있지 않음을 의미할 수 있다.

예를 들어, 도 6 a에서 기울기가 -1인 구간에서의 해머링 임계값이 대략 60,000이라면, 이에 대응하는 대략 50 ns는 포화 tRP 시간이 될 수 있다.

이를 통해, 공격자 셀의 워드라인에 대하여 대략 50 ns로 60,000번 행 해머링한다면, 공격자 셀의 전자가 모두 방출되어 피해자 셀에서 데이터 오류가 발생한다는 것으로 추정할 수 있다.

포화 tRP 시간 산출 단계(S60)는 tRAS 시간 및 포화 tRP 시간을 포함하는 행 해머링 주기가 반복된 횟수를 해머링 임계값이 포화 상태가 되어 공격자 셀이 전자를 방출하는 시간으로 결정할 수 있다.

예를 들어, 공격자 셀이 전자를 방출하는 시간은 총 시간은 포화 tRP x 행 해머링 횟수로써 산출될 수 있다. 위 예로 설명하자면, 최대 tRP 시간이 50 ns, 행 해머링 횟수가 60,000인 경우의 전자 방출 시간은 50 ns x 60,000 = 3,000,000 ns으로 산출될 수 있다.

포화 tRP 시간 산출 단계(S60)는 포화 tRP 시간을 피해자 셀에서 누설 전류가 발생되게 하는 프리차지 시간으로 결정할 수 있다. 이를 행 해머링 임계값 만큼 반복하게 되면 피해자 셀에 데이터 오류가 발생할 수 있다.

포화 tRP 시간 산출 단계(S60)는 미리 설정된 기울기를 갖는 해머링 임계값을 공격자 셀에서 전자를 방출할 수 있는 최대 능력으로 결정할 수 있다.

이상에서 설명한 바와 같이 해머링 임계값의 크기만큼 공격자 셀을 해머링한다면 피해자 셀에서 데이터 오류가 발생하므로, 해당 해머링 임계값을 행 해머링 수행 시 전자를 포획할 수 있는 최대 해머링 횟수로 결정할 수 있다.

일 실시예로써, 본 발명의 행 해머링을 이용한 DRAM의 성능 분석 방법은 상업용 DDR4 DRAM component를 사용하여 행 해머링을 수행하였고, 구체적으로 상업용 DDR4 DRAM component는 3xnm 공정 메모리이고, 최대 속도는 2400Mb/s, 미리 설정된 tRP 시간은 13.5ns, 미리 설정된 tRAS 시간은 35ns로 고정하여 진행하였다. 다만, DDR4에 한정되는 것은 아니며, DDR1, DDR2, DDR3, DDR5 및 다른 DRAM 방식에 대해서도 적용될 수 있다.

DRAM의 모든 행에 대하여 행 해머링을 수행하였고, 그 중 해머링 임계값이 가장 낮은 7개의 행을 선택하였다. 해머링 임계값이 가장 낮은 행들을 선택함으로써, 행 해머링 수행 시 데이터 오류가 발생할 수 있는 확률이 높을 것으로 예상할 수 있다.

실험 결과, 도 6a와 같이 tRP 시간이 증가함에 따라 해머링 임계값은 급격히 감소하다가 포화 상태(기울기가 -1인 지점) 이후로는 서서히 감소하는 것을 확인할 수 있다. 이처럼 서서히 감소하는 부분이 공격자 셀의 누설 전류(Leakage Current)와 관련이 있는지 확인하기 위해 저온에서 동일한 조건으로 실험하였다.

도 6 c와 같이 기존 7개 셀 중 4개 셀(#1 ~ #4)에 대해 -25°C의 저온에서 동일한 성능 분석을 수행한 결과, 상온에서의 성능 분석 결과를 도시한 도 6a에 비해 해머링 임계값의 포화 지점이 더욱 명확해지는 것을 확인할 수 있다.

구체적으로, 선형그래프인 도 6b 및 도 6d를 비교하면 셀이 포화된 이후 그래프가 tRP가 증가함에도 행 해머링 임계값은 상온인 도 6b에 비해 저온인 도 6d에서 유지됨을 알 수 있다. 이는 누설 전류가 감소하는 저온(-25°C)에서 행 해머링 임계값이 유지되는 것은 상온(25°C)에서 누설전류로 인해 행 해머링 임계값이 포화 이후 감소하는 것으로 알 수 있다.

트랩 에너지 및 전자 포획 단면 추출 단계(S70)는 tRAS 시간 및 포화 tRP 시간을 포함하는 행 해머링 주기를 기초로, 공격자 셀에서 방출된 트랩 에너지(Trap Energy) 및 전자 포획 단면(Electron Capture Cross Section)을 추출할 수 있다.

본 발명의 일 실시예에 따른 트랩 에너지 및 전자 방출 시간을 나타내는 도 7을 참조하면, 전자 방출 시간(Detrapping Time)은 해머링 임계값의 기울기가 미리 설정된 기울기가 되는 지점(즉, 포화 상태)에서의 포화 tRP 시간을 기초로 산출될 수 있고, 전자 방출 시간은 다음의 수학식 2와 같이 나타낼 수 있다.

수학식 2에서 τ_e는 전자 방출 시간, σ_e는 전자 포획 단면, v_th는 전자 열 속도, n_i는 고유 캐리어 밀도, E_t는 트랩 에너지, E_is는 Si-SiO₂ 인터페이스의 중간대역 에너지 레벨, k는 볼츠만 상수, T는 절대온도를 나타낼 수 있다.

여기서 전자 방출 시간 τ_e는 이상에서 설명한 바와 같이 포화 tRP 시간으로써 추정될 수 있고, Si-SiO₂ 인터페이스의 트랩에서 방출된 트랩 에너지(E_t-E_is)는 도 7과 같이 최소 0.11 eV부터 최대 0.18eV까지의 범위 내에서 산출되는 것을 확인할 수 있다.

즉, 트랩 에너지 및 전자 포획 단면 추출 단계(S70)는 트랩 에너지를 공격자 셀이 포획할 수 있는 전자의 최대 크기로 결정할 수 있다.

전자 포획 단면 σ_e은 도 7에서 도시된 트랩 에너지(E_t-E_is)와 상기 수학식을 이용하여 산출될 수 있고, 본 발명의 실시예에 따라 전자 포획 단면 σ_e은 3.99x10^-15cm²로 산출되었다.

따라서, 트랩 에너지 및 전자 포획 단면 추출 단계(S70)는 전자 포획 단면을 공격자 셀이 트랩 에너지를 저장할 수 있는 최대 능력으로 결정할 수 있다.

도 8은 본 발명의 일 실시예에 따른 행 해머링을 이용한 DRAM의 오류 검출 방법을 나타내는 순서도이다.

도 8을 참조하면, 행 해머링을 이용한 DRAM의 오류 검출 방법은 행 해머링 단계(S100), 데이터 오류 발생 판단 단계(S200), tRP 시간과 미리 설정된 오류검출시간을 비교하는 단계(S300), tRP 시간 증가 단계(S310) 및 행 해머링 횟수 및 tRP 시간 산출 단계(S400)를 포함할 수 있다.

도 3a, 도 3b, 도 3c 및 도 8을 참조하면, 행 해머링 단계(S100)는 DRAM 내 제1 셀의 워드라인을 미리 설정된 tRAS 시간(Row Active Time)동안 활성화시키고, tRP 시간(Row Precharge Time)동안 프리차지시킬 수 있다. 여기서 제1 셀은 이상에서 언급한 공격자 셀(Aggressor Cell)이고, 제2 셀은 피해자 셀(Victim Cell)일 수 있다.

데이터 오류 발생 판단 단계(S200)는 제1 셀에 인접한 제2 셀에 데이터 오류가 발생하였는지 판단할 수 있다. 만일 제2 셀에서 데이터 오류에 대응하는 비트 플립(Bit Flip) 현상이 발생하였다면, 제2 셀에서 데이터 오류가 발생하였다고 판단할 수 있다.

데이터 오류가 발생하지 않았다고 판단(S200)하는 경우, 행 해머링을 반복적으로 수행(S100)할 수 있다.

tRP 시간과 미리 설정된 오류검출시간을 비교하는 단계(S300)에서 데이터 오류를 발생하게 한 tRP 시간이 미리 설정된 오류검출시간 이상이라고 판단하는 경우, 행 해머링 단계(S100)가 반복해서 수행된 횟수 및 tRP 시간을 산출(S400)할 수 있다.

tRP 시간과 미리 설정된 오류검출시간을 비교하는 단계(S300)에서 데이터 오류를 발생하게 한 tRP 시간이 미리 설정된 오류검출시간 미만이라고 판단하는 경우, tRP 시간 증가 단계(S310)는 tRP 시간에 tRP 보정값을 더하여 총 tRP 시간을 증가시키며, 행 해머링 단계(S100)를 반복적으로 수행할 수 있다.

상술한 tRP 보정값은 행 해머링 수행 시 매회 미리 설정된 특정 값일 수 있고, 이전 행 해머링 수행 시 설정되었던 tRP 시간에 따라 결정되는 설정 값일 수도 있다.

도 6의 (a)그래프를 참조하면, tRP 시간의 변화에 따른 행 해머링 횟수를 확인할 수 있고, tRP 시간이 길어짐에 따라 행 해머링 횟수는 급격히 감소하다가 서서히 감소하는 모습을 확인할 수 있다.

7개 셀 중 6번 셀(#6)의 관점에서 설명하자면, 대략 30 ns의 tRP 시간으로 제1 셀(여기서 #6)을 프리차지했을 때 처음으로 데이터 오류가 발생하였고, 이때 행 해머링 횟수는 대략 150,000회로 도출될 수 있다. 즉, 30 ns를 tRP 시간으로 설정하고 제1 셀을 150,000회 행 해머링을 수행하면, 제2 셀에서 비트 플립 현상이 발생하였다는 것을 의미할 수 있다.

행 해머링 횟수 및 tRP 시간 산출 단계(S400)는 데이터 오류가 발생한 시점에서의 행 해머링 횟수를 제2 셀에서 데이터 오류가 발생되게 하는 해머링 임계값으로 결정할 수 있다.

행 해머링 횟수 및 tRP 시간 산출 단계(S400)는 데이터 오류가 발생한 시점에서의 tRP 시간을 제2 셀에서 데이터 오류가 발생되게 하는 해머링 임계시간으로 결정할 수 있다.

즉, 행 해머링 동작이 적어도 해머링 임계시간동안 해머링 임계값의 크기만큼 수행되어야 제2 셀에서 데이터 오류가 발생한다는 것을 의미할 수 있다.

다만, tRP 보정값을 더하여 미리 설정된 tRP 시간을 증가시키며 행 해머링을 수행하므로, 해머링 임계값 및 해머링 임계시간은 행 해머링 동작 때마다 다르게 결정될 수 있다. 이와 같이, 행 해머링 횟수 및 tRP 시간 산출 단계(S400)는 제1 셀에 행 해머링을 반복적으로 수행하였을 때 제2 셀에서 데이터 오류가 발생하게 하는 tRP 시간과 행 해머링 횟수를 산출할 수 있다.

상기의 설명은 기술적 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명의 기술분야에서 통상의 지식을 가진 자라면 본질적인 특성에서 벗어나지 않는 범위 내에서 다양한 수정, 변경 및 치환이 가능할 것이다. 따라서 상기에 개시된 실시예 및 첨부된 도면들은 기술적 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예 및 첨부된 도면에 의하여 기술적 사상의 범위가 한정되는 것은 아니다. 그 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술적 사상은 권리범위에 포함되는 것으로 해석되어야 할 것이다.

10: 게이트단
20: SiO₂ 인터페이스
30: 소스단
40: 드레인단
50: p-substrate
60: 채널

Claims

DRAM 내 제1 셀(Cell)의 워드라인을 미리 설정된 tRAS 시간동안 활성화시키고, 미리 설정된 tRP 시간동안 프리차지시키는 행 해머링을 수행하는 단계;
상기 제1 셀에서 방출된 전자가 이동하여 제2 셀에 데이터 오류가 발생하였는지 판단하는 단계;
상기 제2 셀에 데이터 오류가 발생하였다고 판단되는 경우, 행 해머링 수행 횟수에 대응하는 해머링 임계값을 산출하고, 상기 해머링 임계값의 기울기를 산출하는 단계;
상기 산출된 해머링 임계값의 기울기가 미리 설정된 기울기 이상인지 판단하는 단계; 및
상기 해머링 임계값의 기울기가 미리 설정된 기울기 이상으로 산출되는 구간에서의 포화 tRP 시간을 산출하는 단계;
를 포함하는 행 해머링을 이용한 DRAM의 성능 분석 방법.
제1항에 있어서,
상기 제2 셀에서 데이터 오류가 발생하지 않았다고 판단되는 경우, 상기 행 해머링을 수행하는 단계를 다시 수행하는 것을 특징으로 하는 행 해머링을 이용한 DRAM의 성능 분석 방법.
제1항에 있어서,
상기 해머링 임계값의 기울기가 미리 설정된 기울기 미만일 경우, tRP 보정값을 더하여 상기 미리 설정된 tRP 시간을 증가시키고, 상기 행 해머링을 다시 수행하는 것을 특징으로 하는 행 해머링을 이용한 DRAM의 성능 분석 방법.
제1항에 있어서,
상기 포화 tRP 시간을 산출하는 단계는,
상기 미리 설정된 기울기를 갖는 해머링 임계값을 상기 제1 셀에서 전자를 포획할 수 있는 최대 능력으로 결정하는 행 해머링을 이용한 DRAM의 성능 분석 방법.
제1항에 있어서,
상기 포화 tRP 시간을 산출하는 단계는,
상기 포화 tRP 시간을 상기 제2 셀에서 누설 전류가 발생되게 하는 tRP 시간으로 결정하는 행 해머링을 이용한 DRAM의 성능 분석 방법.
제1항에 있어서,
상기 포화 tRP 시간을 산출하는 단계는,
상기 미리 설정된 tRAS 시간 및 상기 포화 tRP 시간을 포함하는 행 해머링 주기가 반복된 횟수를 상기 해머링 임계값이 포화 상태가 되어 상기 제1 셀이 전자를 방출하는 시간으로 결정하는 행 해머링을 이용한 DRAM의 성능 분석 방법.
제6항에 있어서,
상기 행 해머링 주기를 기초로, 상기 제1 셀에서 방출된 전자의 트랩 에너지(Trap Energy) 및 전자 포획 단면(Electron Capture Cross Section)을 추출하는 단계;
를 더 포함하는 행 해머링을 이용한 DRAM의 성능 분석 방법.
제7항에 있어서,
상기 트랩 에너지 및 전자 포획 단면을 추출하는 단계는,
상기 트랩 에너지를 상기 제1 셀이 포획할 수 있는 전자의 최대 크기로 결정하는 행 해머링을 이용한 DRAM의 성능 분석 방법.
제7항에 있어서,
상기 트랩 에너지 및 전자 포획 단면을 추출하는 단계는,
상기 전자 포획 단면을 상기 제1 셀이 상기 트랩 에너지를 저장할 수 있는 최대 능력으로 결정하는 행 해머링을 이용한 DRAM의 성능 분석 방법.
DRAM 내 제1 셀(Cell)의 워드라인을 미리 설정된 tRAS 시간동안 활성화시키고, 미리 설정된 tRP 시간동안 프리차지시키는 행 해머링을 수행하는 단계;
상기 제1 셀에서 방출된 전자가 이동하여 제2 셀에 데이터 오류가 발생하였는지 판단하는 단계;
상기 제2 셀에 데이터 오류가 발생하였다고 판단되는 경우, 상기 미리 설정된 tRP 시간이 미리 설정된 오류검출시간 이상인지 판단하는 단계; 및
상기 미리 설정된 tRP 시간이 상기 미리 설정된 오류검출시간 이상이라고 판단되는 경우, 상기 데이터 오류가 발생한 시점에서의 행 해머링 횟수 및 tRP 시간을 산출하는 단계;
를 포함하는 행 해머링을 이용한 DRAM의 오류 검출 방법.
제10항에 있어서,
상기 데이터 오류가 발생하지 않았다고 판단되는 경우, 상기 행 해머링을 수행하는 단계를 다시 수행하는 것을 특징으로 하는 행 해머링을 이용한 DRAM의 오류 검출 방법.
제10항에 있어서,
상기 미리 설정된 tRP 시간이 상기 미리 설정된 오류검출시간 미만이라고 판단되는 경우, tRP 보정값을 더하여 상기 미리 설정된 tRP 시간을 증가시키고, 상기 행 해머링을 다시 수행하는 것을 특징으로 하는 행 해머링을 이용한 DRAM의 오류 검출 방법.
제10항에 있어서,
상기 행 해머링 횟수 및 tRP 시간을 산출하는 단계는,
상기 데이터 오류가 발생한 시점에서의 상기 행 해머링 횟수를 상기 제2 셀에서 데이터 오류가 발생되게 하는 해머링 임계값으로 결정하는 행 해머링을 이용한 DRAM의 오류 검출 방법.
제10항에 있어서,
상기 행 해머링 횟수 및 tRP 시간을 산출하는 단계는,
상기 데이터 오류가 발생한 시점에서의 상기 tRP 시간을 상기 제2 셀에서 데이터 오류가 발생되게 하는 해머링 임계시간으로 결정하는 행 해머링을 이용한 DRAM의 오류 검출 방법.