JP4195427B2

JP4195427B2 - 半導体記憶装置

Info

Publication number: JP4195427B2
Application number: JP2004253059A
Authority: JP
Inventors: 澤隆大
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2004-08-31
Filing date: 2004-08-31
Publication date: 2008-12-10
Anticipated expiration: 2024-08-31
Also published as: US20060044890A1; US7023752B2; JP2006073061A

Description

本発明は、複数のメモリセルからなるセルアレイと、センスアンプとを備えた半導体記憶装置に関する。

トレンチキャパシタ(trench capacitor)やスタックットキャパシタ(stacked capacitor)を有する従来の１トランジスタ及び１キャパシタからなるDRAMセルは、微細化に伴ってその作製が困難になることが懸念されている。それに替わり得るメモリセルとして、SOI（Silicon on Insulator）の上などに形成されたFET (Field Effect Transistor)のフローティングボディに多数キャリアを蓄積して情報を記憶する新メモリセルFBCが提案されている(特許文献１および２参照)。

この種のメモリセルは、1ビットの情報を記憶する素子単位が1個のMISFET(Metal Insulator Semiconductor Field Effect Transistor)のみからなるために、1ビット分の占有面積が小さく、限られたシリコン面積上に大容量の記憶素子を形成することができて、記憶容量の増大に寄与できると考えられている。

PD-SOI上に形成したFBCの書き込み及び読み出しの原理はN型のMISFETを例にとると以下のように説明できる。「１」書きの状態をボディに正孔が多い状態、逆に正孔が少ない状態を「０」と定義する。

FBCは、SOI上に形成されたnFETからなり、ソースはGND(0V)であり、ドレインはビット線(BL)に接続され、ゲートはワード線(WL)になっている。ボディは電気的にフローティングである。「１」を書き込むためには、トランジスタを飽和状態で動作させる。例えばワード線WLを1.5V、ビット線BLを1.5Vにバイアスする。このような状態では、インパクトイオン化によりドレイン近傍において電子・正孔対が大量に発生する。これらのうち、電子はドレイン端子に吸い込まれて行くが、正孔はポテンシャルが低いボディに蓄えられる。インパクトイオン化でホールが発生される電流と、ボディとソースとの間のpn接合のフォワード電流が釣り合った状態でボディ電圧は平衡状態に達する。大体、0.7V程度である。

次に、「０」データを書き込み方法を説明する。「０」を書き込むためには、ビット線BLを負の電圧に引き下げる。例えば、-1.5Vに下げる。この動作により、ボディのp領域とビット線BLにつながったn領域が大きくフォワードにバイアスされるので、ボディに蓄えられていた正孔の多くはn領域に吐き出される。これにより正孔の数が減った状態が「０」状態である。

データの読み出しは、ワード線WLを例えば1.5V、ビット線BLを例えば0.2Vに低く設定し、トランジスタを線形領域で動作させ、ボディに蓄えられている正孔の数の違いによりトランジスタの閾値電圧(Vth)が異なる効果(ボディ効果)を利用して電流差を検知し、「１」と「０」を識別する。読み出し時に、ビット線電圧をこの例では0.2Vと低く設定する理由は、ビット線電圧を高くして飽和状態にバイアスしてしまうと、「０」を読み出す場合にインパクトイオン化によりデータが「１」に化けてしまい、「０」を正しく検知できなくなるおそれがあるためである。

FBCに記憶されたデータを読み出すために、「０」セルと「１」セルの電流差を検知するセンスアンプが設けられている。従来のFBCのセンスアンプは、複数のビット線BLから1本を選択してその選択されたノードに対してセンスアンプを配置する構成になっている。このような構成を取ることが可能な理由は、FBCが非破壊読み出しが可能であるという前提に立っていたためである。言い換えると、ワード線WLがアクティブになっても、読み出しを行わないセルのデータは破壊されることがなく、再びワード線WLが保持レベルに戻れば、データは元のままに保持されつづけるという特徴がFBCにはあると考えられていたためである。

しかしながら、その後のFBCの特性評価において、FBCは完全には非破壊読み出しセルとは言えないことが判明してきた。それは、チャージポンピング現象がセルの特性に影響を及ぼすことが分かってきたためである。この現象は、トランジスタのゲートを複数回ポンピングして、シリコン表面の反転状態と蓄積状態を交互に繰り返すと、シリコン表面のSiO₂との界面で正孔が徐々に消滅してゆく現象である。

1回の反転・蓄積の状態変化で消滅する正孔の数はSi-SiO₂界面の界面準位の密度Nitに依存する。例えば、Nit=1×10¹⁰cm^-2と仮定すると、セルトランジスタのW/L=0.1μm/0.1μmの場合、Si-SiO₂界面の面積は1個のセル当たり1.0×10^-10cm²になるので、1セルあたり界面準位は平均して1個程度あることになる。１個のFBCの「１」と「０」の間の正孔の数の差は約1000個程度であるので、約1000回ワード線WLをポンピングすると、「１」データが完全に「０」データに変わってしまうことを意味する。実際には、500回程度で「１」のデータの読み出し余裕がなくなることで不良を起こす危険性が高まることになる。

このように、FBCは破壊読み出しセル(destructive read-out cell)ではないが、完全な非破壊読出しセル(non-destructive read-out cell)でもない、言わば‘準非破壊’読出しセル(quasi non-destructive read-out cell)であることが判明した。

このような場合に、従来方式のセンスアンプ回路を適用すれば、ワード線が立ってもデータを書き戻すことが無いので、リフレッシュの間に500回程度のWLが立ち上がることにより、「１」データが「０」に変化してしまう不良を起こしてしまう。従って、そのセルが読み出し/書き込みのために選択されたかどうかは別として、ワード線WLが活性化された「１」データセル全てに対して何らかのチャージポンピング現象に対する対策を施したセンスアンプの設計が必要になる。

また、このようなセンスアンプ回路では、リフレッシュ動作の効率が悪いという問題もある。つまり、1回のリフレッシュサイクルでリフレッシュできるセル数が通常のDRAMに比べて1/8に減少してしまう。従って、リフレッシュ時間が同じ場合には、8倍頻繁にリフレッシュサイクルを行う必要があり、その分通常の読出／書込動作が出来ない割合が増えてしまう。

更に、高速なカラムアクセスを行う場合にアクセスできるセル数が限られてしまうという問題もある。つまり、ワード線を立ち上げてセルデータを読み出し、センスアンプにラッチしておき、そのデータにカラムアドレスの切り替えのみで高速に連続的にアクセスすることで、データの転送レートを上げる使い方をする場合に、アクセスできるデータ数が通常のDRAMの場合と比べて1/8に減ってしまう。

また、高速なカラムアクセスを利用してデータ書き込みを行う場合、そのサイクル時間よりもFBCの書き込みに必要な時間の方が長い場合には、書き込み不良が起き、結果としてカラムアクセスサイクル時間はFBCの書き込み時間よりも速くできないという問題点もある。特に、FBCのデータ「１」を書くということは、インパクトイオン化で発生した正孔をボディの容量に充電することなので、インパクトイオン化で発生する正孔の数が少ない場合には書き込み時間が数ナノ秒(10^-9秒)程度以上に長くなる場合もありうる。
特開2003-68877公報特開2002-246571公報

本発明は、は、カラム選択信号のカラム選択期間内にメモリセルにデータを書き込めない場合でも、メモリセルに対して正常にデータ書き込みを行うことが可能な半導体記憶装置を提供する。

本発明の一態様によれば、ロウ方向およびカラム方向に列設される複数のメモリセルからなるセルアレイと、
前記メモリセルに記憶されたデータを読み出す制御を行うセンスアンプと、を備え、
前記センスアンプは、
前記メモリセルが接続される一対のビット線に対応して設けられる一対のセンスノードと、
前記一対のビット線および前記一対のセンスノードの間に接続され、書込制御信号が所定論理のときに前記一対のビット線および前記一対のセンスノードを電気的に接続する接続切替回路と、
前記メモリセルへのデータの書込時に、カラム選択信号が書込対象のメモリセルの接続されたカラムを選択するのと略同時に前記書込制御信号を前記所定論理に設定し、前記メモリセルにデータを書き込むのに必要な所定期間内は前記書込制御信号を前記所定論理に維持するタイミング制御回路と、を備え、
前記タイミング制御回路は、前記カラム選択信号が選択状態の期間が前記メモリセルへのデータ書込みに必要な期間よりも短い場合には、前記カラム選択信号が非選択状態になってから所定の基準期間が経過するまでは前記書込制御信号を前記所定論理に維持することを特徴とする半導体記憶装置が適用される。

本発明によれば、メモリセルのデータ書き込み時に、カラム選択信号がカラム選択を行っている時間よりも長く書込制御信号を所定論理に設定するため、メモリセルのデータ書き込みに時間がかかる場合でも、メモリセルに対して正常にデータ書き込みを行うことができる。

以下、図面を参照しながら、本発明の一実施形態について説明する。

図１は本発明の一実施形態に係る半導体記憶装置の全体構成を示すブロック図である。図１の半導体記憶装置は、ロウ方向に列設された複数のセルアレイ１と、これらセルアレイ１間に配置されるセンスアンプ２と、データ線の入出力を行うDQバッファ３と、ロウデコーダ４と、ロウアドレスバッファ５と、ロウアドレスプリデコーダ６と、カラムデコーダ７と、カラムアドレスバッファ８と、カラムアドレスプリデコーダ９と、後述するWCSLタイマ１０と、制御回路１１と、RAS/CAS/WEバッファ１２と、Dinバッファ１３と、オフチップドライバ１４とを備えている。

図２はセルアレイ１とセンスアンプ２（S/A0〜S/A1023）の詳細構成の一例を示す回路図である。図２に示すように、中央に列設された複数のセンスアンプ２を挟んで左右に、256本のワード線LWL0〜LWL255，RWL0〜RWL255と１本のダミーワード線LDWL，RDWLがロウ方向に配置され、1024本のビット線LBL0〜LBL1023，RBL0〜RBL1023がカラム方向に配置されている。ワード線とビット線の交点付近にはFBC２１が配置され、ダミーワード線とビット線の交点付近にはダミーセル２２が配置されている。

読み出しを行う場合、ローアドレスA9Rで選択されたいずれかのセルアレイ１に属する１本のワード線が立ち上がるとともに、センスアンプ２を挟んで反対側のセルアレイ１に属するダミーワード線が立ち上がる。

ダミーセル２２には、「1/2」の基準レベルが書き込まれるか、あるいはカラム方向に隣接するダミーセル２２に交互に「０」と「１」が書き込まれる。後者の場合、読み出し動作時に隣接する２つのダミーセル２２のデータを読み出して平均化して、「1/2」の基準レベルを生成する。そして、ワード線で選択されたFBC２１から読み出したデータをダミーセル２２の「1/2」の基準レベルと比較して、FBC２１に流れるセル電流がダミーセル２２に流れる電流に対して大きいか、小さいかにより、FBC２１に記憶されたデータが「０」か「１」かを判別する。

図３はセンスアンプ２の内部構成の一例を示す回路図である。センスアンプ２は、左右のビット線で共用される。以下では、ビット線LBL0, RBL0に接続される経路に沿ってセンスアンプ２の内部構成を説明する。

図３に示すように、センスアンプ２は、ビット線LBL0, RBL0に対応する一対のセンスノードLSN0, RSN0と、一対のセンスノードLSN0, RSN0に接続される電流負荷回路２３と、同じく一対のセンスノードLSN0, RSN0に接続されるダイナミックラッチ回路２４，２５と、FBC２１またはダミーセル２２の読出制御トランジスタ２６と、FBC２１にデータを書き込むか否かを制御するトランスファゲート２７と、トランスファゲート２７を制御する書込制御回路２８と、データの入出力を制御するトランジスタ２９とを有する。

電流負荷回路２３は、正の電圧VBLHとセンスノードLSN0との間に直列接続されるPMOSトランジスタ３０，３１と、正の電圧VBLHとセンスノードRSN0の間に直列接続されるPMOSトランジスタ３２，３３とを有する。トランジスタ３１，３３はゲートが短絡しており、カレントミラー回路を構成している。このため、電流負荷回路２３は、信号BLOADONが低レベルになると、一対のセンスノードLSN0, RSN0に同量の電流を流す。

ダイナミックラッチ回路２４，２５はそれぞれ、一対のセンスノードLSN0, RSN0間で交差接続されるPMOSトランジスタ３４，３５を有する。一対のセンスノードLSN0, RSN0間の電位差が大きくなり、これらトランジスタ３４，３５間に接続される信号SAPが高レベルになり、かつ信号BSANがロウになると、ダイナミックラッチ回路２４，２５は一対のセンスノードLSN0, RSN0の電位差を増幅する。

読出制御トランジスタ２６は、信号FITLが高レベルになるとオンし、ビット線LBL0とセンスノードLSN0を短絡する。データ入出力制御トランジスタ２９はカラム選択信号CSLが高レベルになるとオンし、データ線DQ0とセンスノードLSN0を短絡し、データ線BDQ0とセンスノードRSN0を短絡する。書込制御回路２８は、後述する書込制御信号WCSL、ロウアドレスBA9Rおよび書き戻し信号FBの論理によりトランスファゲート２７の開閉を制御する。

本実施形態では、チャージポンピング現象に対する対策として、定期的にリフレッシュ動作を行う。図４はリフレッシュ動作時のタイミング図である。以下では、ビット線LBL0に接続されたFBC２１のリフレッシュを行うものとする。時刻ｔ１の時点では、信号FITL, FITRが高レベルであり、リフレッシュすべきFBC２１のデータが読み出される。時刻ｔ１で信号BLOADONが低レベルになると、図３に示す一対のセンスノードLSN0, RSN0間の電位差が徐々に大きくなる。このとき、トランジスタ２６はオンしており、リフレッシュすべきFBC２１に記憶されているデータがセンスノードLSN0に読み出される。

時刻ｔ２で信号SAPが高レベルに、信号BSANが低レベルになると、ダイナミックラッチ回路２４，２５は一対のセンスノードLSN0, RSN0の電位をラッチする。

その後、時刻ｔ３で信号FBが高レベルになると、トランスファゲート２７が開いて、センスノードRSN0の電位がビット線LBL0 RBL0に書き込まれる。

リフレッシュを行う際は、カラム選択線CSLは低レベルのままであり、ロウアドレスA9Rで指定された全カラムについて同時並行的にリフレッシュ動作が行われる。

なお、本実施形態では、チャージポンピング現象による「１」データの消失を防止するために、「１」が書き込まれたFBC２１のみリフレッシュを行う。このため、図３では省略しているが、FBC２１から読み出したデータが「１」の場合のみ信号SAPを高レベルにして、信号BSANを低レベルにする回路が実際には設けられる。

次に、FBC２１へのデータ書き込みについて説明する。図５はカラムデコーダ７の内部構成の一例を示す回路図である。図示のように、カラムデコーダ７は、不図示のプリデコーダにより生成された信号YAi（ｉ＝０〜３）、YBj（ｊ＝０〜３）およびYCk（ｋ＝０〜３）とイネーブル信号CENBとのNAND演算を行うNAND回路４１と、このNAND回路４１の出力を反転出力するインバータ４２とを有する。

不図示のプリデコーダは、カラムアドレス信号Ａic（ｉ＝０〜５）とこれらの反転信号BAjc（ｊ＝０〜５）に基づいてYAi（ｉ＝０〜３）、YBj（ｊ＝０〜３）およびYCk（ｋ＝０〜３）を生成する。NAND回路４１の出力がBCSLであり、インバータ４２の出力がカラム選択信号CSLである。

図６はWCSLタイマ１０の内部構成の一例を示す回路図である。図６のWCSLタイマ１０は、２つのNAND回路からなるフリップフロップ４３と、フリップフロップ４３をセット状態にするか否かを制御するOR回路４４と、フリップフロップ４３の出力に縦続接続されるインバータ４５，４６と、インバータ４６の出力WCSLが高レベルになってから所定時間後にフリップフロップ４３をリセット状態にする制御を行う遅延回路４７とを有する。

遅延回路４７は、インバータ４６の出力WCSLにより同時にオン／オフする直列接続されるPMOSトランジスタ４８およびNMOSトランジスタ４９と、PMOSトランジスタ４８とNMOSトランジスタ４９の間に接続される抵抗５０と、PMOSトランジスタ４８のドレインと接地電圧間に接続されるコンデンサ５１と、PMOSトランジスタ４８のドレインとフリップフロップ４３のリセット端子との間に接続される縦続インバータ５２，５３とを有する。

以下、図６のWCSLタイマ１０の動作を説明する。カラム選択信号CSLが高レベルになると、信号BCSLが低レベルになり、OR回路４４の出力が低レベルになる。これにより、フリップフロップ４３が高レベルにセットされて、書込制御信号WCSLは高レベルになる。そして、遅延回路４７内のコンデンサ５１はNMOSトランジスタ４９を介して放電を開始する。コンデンサ５１の電荷が十分に放電するまでは、フリップフロップ４３のリセット端子は低レベルにならないため、仮に、カラム選択信号CSLが低レベルになっても、しばらくの間は、書込制御信号WCSLは高レベルを維持する。

コンデンサ５１の放電時間は、抵抗５０の抵抗値とコンデンサ５１の容量による時定数にて決定される。本実施形態では、カラム選択信号がアクティブ（高レベル）の期間よりも書込制御信号WCSLのアクティブ期間が長くなるように時定数を決定する。より具体的には、FBC２１にデータを書き込むのに必要な時間だけは少なくとも書込制御信号WCSLが高レベルを維持するように、上述した時定数を設定する。

図６のように、コンデンサ５１の蓄積電荷を抵抗５０にて放電させて時間を規定するタイマ１０は、電源電圧の変動や温度変動、トランジスタ等の素子の特性ばらつきなどの影響を受けにくく、正確かつ安定な時間を設定できる。

カラム選択信号CSLが低レベルになった後、コンデンサ５１が十分に放電すると、インバータ５３の出力が低レベルになり、フリップフロップ４３はリセット状態になり、書込制御信号WCSLは低レベルになる。

図７はFBC２１へのデータ書き込み時のタイミング図である。このタイミング図では、最初に、チャージポンピング現象によりなくなった正孔を補給するためのリフレッシュ動作を行い、その後に、カラム選択線の31番目、10番目、112番目を連続して順に活性化し、センスアンプ２で増幅したデータを書き込む例を示している。

時刻ｔ１〜ｔ４はリフレッシュ動作の期間である。この期間は、図４と同様の動作を行って、FBC２１から読み出したデータを、信号FBが高レベルになった時点ｔ３でFBC２１に書き戻す。信号FBは最初のリフレッシュ時に一度立ち上がるのみで、その後は非活性（低レベル）になる。

その後、時刻ｔ５以降でデータの書込動作が行われる。より具体的には、時刻ｔ５〜ｔ７で31番目のカラム、時刻ｔ６〜ｔ８で10番目のカラム、時刻ｔ７〜ｔ９で112番目のカラムの書き込みが行われる。

データの書き込みは、立ち上がった（選択された）カラム選択線CSLに対応するトランスファゲート２７のみが開き、それぞれの書込サイクルにて順番にFBC２１に書き込まれていく。

非選択のカラムに対応するトランスファゲート２７は閉じているため、対応するビット線はフローティング状態であり、ビット線にはセル電流は流れず、消費電力を抑制できる。

図６のWCSLタイマ１０で生成した書込制御信号WCSLは、カラム選択線CSLと同タイミングで立ち上がるが、カラム選択線CSLの選択期間よりもFBC２１のデータ書き込みに時間がかかる場合には、カラム選択線CSLが非選択（低レベル）になった後に立ち下がる。

なお、カラム選択線CSLの選択期間がWCSLタイマ１０で設定した時間よりも長い場合、カラム選択線CSLが高レベルの間はフリップフロップ４３はセット状態を維持するため、カラム選択線CSLが非選択になった時点で、フリップフロップ４３がリセット状態になり、カラム選択線CSLと略同時に書込制御信号WCSLは低レベルになる。

図８はFBC２１からのデータ読み出し時のタイミング図である。図８の場合も、最初にチャージポンピング現象によりなくなった正孔を補給するためのリフレッシュ動作を行い（時刻ｔ１〜ｔ４）、時刻ｔ５以降にカラム選択線CSLの31番目、10番目、112番目を連続して活性化して、センスアンプ２で増幅したデータをデータ線DQ, BDQに読み出している。より具体的には、時刻ｔ５〜ｔ６で31番目のカラム、時刻ｔ６〜ｔ７で10番目のカラム、時刻ｔ７〜ｔ８で112番目のカラムの読み出しを行っている。

読み出しの場合、カラム選択線CSLのみが立ち上がり、書込制御信号WCSLは非活性（低レベル）のままである。したがって、一対のセンスノードLSN, RSNにラッチされているデータはセル側に書き戻されることはない。

このように、本実施形態では、カラム選択線CSLの選択期間がFBC２１のデータ書き込みに要する時間よりも短い場合には、カラム選択線CSLが非選択になってから所定時間の間、書込制御信号WCSLをアクティブ状態（高レベル）に維持するため、FBC２１のデータ書き込みに時間がかかっても、FBC２１へのデータ書き込みを正常に行うことができる。また、FBC２１に対するデータ書き込み／読み出しの前に、FBC２１のチャージポンピング現象に対処するためにFBC２１のリフレッシュ動作を行うため、チャージポンピング現象によるFBC２１のデータ破壊を確実に防止できる。

上述した実施形態では、カラム選択線CSLと書込制御信号WCSLがともに、一対のセンスノードと一対のビット線を単位として設けられる例を説明したが、１本のカラム選択線CSLが制御するセンスノードおよびビット線の単位と、１本の書込制御信号WCSLが制御するセンスノードおよびビット線の単位を変えてもよい。例えば、カラム選択線CSLは一対のセンスノードと一対のビット線を単位として設け、書込制御信号WCSLをこれらセンスノード及びビット線を含む整数倍の本数のセンスノードとビット線を単位として設けてもよい。

このように、１つの書込制御信号WCSLで制御するセンスノードおよびビット線の数を増やせば、その分、書込制御信号WCSLの数を減らすことができ、チップ面積を削減できる。ただし、その分、書込制御信号WCSLを流れる消費電流が増えるため、チップ面積の増加と消費電力の増加のトレードオフを考えて、書込制御信号WCSLの制御範囲を設定するのが望ましい。

本発明の一実施形態に係る半導体記憶装置の全体構成を示すブロック図。セルアレイ１とセンスアンプ２（S/A0〜S/A1023）の詳細構成の一例を示す回路図。センスアンプ２の内部構成の一例を示す回路図。リフレッシュ動作時のタイミング図。カラムデコーダ７の内部構成の一例を示す回路図。 WCSLタイマ１０の内部構成の一例を示す回路図。 FBC２１へのデータ書き込み時のタイミング図。 FBC２１からのデータ読み出し時のタイミング図。

符号の説明

１セルアレイ
２センスアンプ
７カラムデコーダ
１０ WCSLタイマ
４３フリップフロップ
４７遅延回路

Claims

ロウ方向およびカラム方向に列設される複数のメモリセルからなるセルアレイと、
前記メモリセルに記憶されたデータを読み出す制御を行うセンスアンプと、を備え、
前記センスアンプは、
前記メモリセルが接続される一対のビット線に対応して設けられる一対のセンスノードと、
前記一対のビット線および前記一対のセンスノードの間に接続され、書込制御信号が所定論理のときに前記一対のビット線および前記一対のセンスノードを電気的に接続する接続切替回路と、
前記メモリセルへのデータの書込時に、カラム選択信号が書込対象のメモリセルの接続されたカラムを選択するのと略同時に前記書込制御信号を前記所定論理に設定し、前記メモリセルにデータを書き込むのに必要な所定期間内は前記書込制御信号を前記所定論理に維持するタイミング制御回路と、を備え、
前記タイミング制御回路は、前記カラム選択信号が選択状態の期間が前記メモリセルへのデータ書込みに必要な期間よりも短い場合には、前記カラム選択信号が非選択状態になってから所定の基準期間が経過するまでは前記書込制御信号を前記所定論理に維持することを特徴とする半導体記憶装置。
前記タイミング制御回路は、各カラムごとに設けられ、対応するカラムが前記カラム選択信号にて選択されたときに出力信号が第１論理になり、前記第１論理になってから前記基準期間経過後に第２論理になるフリップフロップを有することを特徴とする請求項１に記載の半導体記憶装置。
前記タイミング制御回路は、
前記フリップフロップの出力信号に応じてオン／オフする、直列接続される２つのトランジスタと、
前記２つのトランジスタ間に接続されるインピーダンス素子と、
前記２つのトランジスタのうち一方のトランジスタと前記インピーダンス素子とを介して放電を行うキャパシタ素子と、を有し、
前記フリップフロップは、前記インピーダンス素子のインピーダンスと前記キャパシタ素子のキャパシタンスとの時定数で決まる前記基準期間経過後に、前記第２論理になることを特徴とする請求項２に記載の半導体記憶装置。
前記接続切替回路は、前記メモリセルからのデータの読み出し時には、前記一対のビット線および前記一対のセンスノードの間を遮断することを特徴とする請求項１に記載の半導体記憶装置。