JP2008293605A - 半導体記憶装置 - Google Patents

Abstract

【課題】ＳＯＩ基板上のフローティングボディ型トランジスタから構成されるＤＲＡＭセルにて、ビット線が選択された際、選択された選択メモリセル以外にこのビット線に接続された非選択メモリセルからの情報電荷の消失を抑制する半導体記憶装置を提供する。
【解決手段】本発明の半導体記憶装置は、フローティングボディ型の電界効果トランジスタとキャパシタからなるメモリセルと、電界効果トランジスタが接続されるビット線と、ビット線をプリチャージするプリチャージ手段と、ビット線の電位を増幅して保持するセンスアンプと、ビット線及びセンスアンプ間に介挿され、選択的に接続処理を行うスイッチ手段と、プリチャージ手段、センスアンプ、スイッチ手段を制御する制御部とを有し、制御部が、メモリセルに対してデータの読書きを行う期間以外、プリチャージ手段にビット線のプリチャージを行わせ、スイッチ手段にてセンスアンプとビット線とを切り離す。
【選択図】図１

Description

本発明は、半導体装置に関するもので、特にＳＯＩ（Silicon On Insulator）基板を用いた半導体記憶装置に関する。

シリコン基板の上に絶縁膜（埋め込み絶縁膜）を有し、その上のシリコン層を有するＳＯＩ基板は半導体装置に広く用いられている。
上記ＳＯＩ基板を用い、埋め込み絶縁膜上のシリコン層に形成したＭＯＳトランジスタ（フローティングボディ型トランジスタ）のチャネル領域に相当する部分をフローティングボディにて形成し、ここにデータとしての電荷を蓄積するようにしたＦＢＣ（Floating Body Cell）メモリセルを有する半導体記憶装置が開発されている。

上記フローティングボディ型トランジスタをアクセストランジスタとして使用するＤＲＡＭ（Dynamic Random Access Memory）セルにおいて、非選択セルのビット線電位が「Ｈ」レベルである期間が長くなると、フローティングボディ領域に電荷が蓄積され、その電位が上昇する。
その後、ビット線電位が「Ｌ」レベルに遷移する瞬間において、寄生バイポーラ動作によるリーク電流が流れ、キャパシタに蓄えたデータとしての電荷（情報電荷）が失われ、データが消失する誤動作を引き起こす現象が報告されている（例えば、非特許文献１、非特許文献２、非特許文献３参照）。

一般にＤＲＡＭにおいては、ビット線を 「Ｈ」レベルの電位と「Ｌ」レベルの電位とのの中間電位にプリチャージすることが多く行われている。
上述した中間電位にビット線をプリチャージする構成において、ＤＲＡＭセルのアクセストランジスタにフローティングボディ型を適用した場合、比較的長い時間アクセスされなかったビット線がアクセスされた際、ビット線が中間電位から「Ｌ」レベルの電位に遷移した瞬間に、このビット線に接続されている他の非選択メモリセルに蓄積されている情報電荷が失われるという問題がある。

また、フローティングボディ領域に蓄積される電荷により、このフローティングボディの電位が上昇し、アクセストランジスタの閾値電圧が低下する。
この閾値電圧の低下により、アクセストランジスタのサブスレッショルドリーク電流が増加し、非選択メモリセルに蓄積されている情報電荷が失われるという問題がある。
そして、上記情報電荷が失われるという問題を解決するため、ＭＯＳトランジスタのボディに蓄積される電荷を排出（放電）させるボディリフレッシュモードを供えたＤＲＡＭが開示されている（例えば、特許文献１参照）
特開平０９−２４６４８３号公報 "Measurement of Transient Effects in SO1 DRAMERAM Access Transistors", IEEE ELECTRON DEVICE LETTERS, VOL. 17, NO. 5, MAY 1996, pp 193-195 "Low-Voltage Transient Bipolar Effect Induced by Dynamic Floating-Body Charging in Scaled PD/SOI MOSFET’s", lEEE ELECTRON DEVICE LETTERS, VOL. 17, NO. 5, MAY 1996, pp 196-198 "Fully depleted surrounding gate transistor (SGT) for 70 nm DRAM and beyond", IEDM ’02, Digest of Technical Papers, 2002, pp 275-278

しかしながら、上記特許文献１において、通常の動作モードに加え、さらにボディリフレッシュモードを追加するため、制御が複雑となり、回路規模が増大してチップ面積が増加するという問題がある。
また、このボディリフレッシュのための専用電源が必要となり、チップサイズを縮小することが重要であるのに反し、チップ面積が一層増加してしまうという問題がある。
また、通常のリフレッシュ動作に加え、ボディリフレッシュを行う必要があるため、ＤＲＡＭセルへのアクセスが禁止されるビジーレートが増加してアクセスタイムに影響を及ぼすとともに、標準仕様から外れて他のＤＲＡＭとの互換性がなくなるという問題がある。

上記の問題はビット線のプリチャージ電位を「Ｌ」レベルの電位にすることにより、フローティングボディ領域に電荷が蓄積されなくなることで緩和される。
しかしながら、ページモードアクセス期間において、数１０μs〜数１００μsの間に選択されたビット線が「Ｈ」レベルの電位を維持する場合がある。
このため、ページモードアクセス期間の終了時において、ビット線が「Ｌ」レベルの電位にプリチャージされる瞬間に、プリチャージされるビット線に接続されている非選択メモリセルに蓄積されている情報電荷が失われるという問題を解決することができない。

本発明は、このような事情に鑑みてなされたもので、ＳＯＩ基板に形成されたプレーナ型トランジスタや、縦（ピラー）型トランジスタ等のフローティングボディ型トランジスタをアクセストランジスタに使うＤＲＡＭセルにおいて、ビット線が選択された際、選択された選択メモリセル以外にこのビット線に接続されている非選択メモリセルからの情報電荷の消失を抑制し、情報保持特性を改善することができる半導体記憶装置を提供する。

本発明の半導体記憶装置は、フローティングボディ型の電界効果トランジスタ及び情報電荷を蓄積するキャパシタからなるメモリセルと、前記電界効果トランジスタのソースまたはドレイン電極の一方が接続されるビット線と、前記ビット線を予め設定されたプリチャージ電圧に制御するプリチャージ手段と、前記メモリセルから読み出された前記情報電荷によるビット線の電位を増幅して保持するセンスアンプと、前記ビット線及び前記センスアンプ間にそれぞれ介挿され、選択的に接続処理を行うスイッチ手段と、前記プリチャージ手段、センスアンプ及びスイッチ手段を制御する制御部とを有し、前記制御部が、メモリセルに対してデータの読み書きを行う期間以外、前記プリチャージ手段にビット線のプリチャージを行わせ、スイッチ手段によりセンスアンプとビット線とを切り離すことを特徴とする。

本発明の半導体記憶装置は、データ読み出しまたはビット線のプリチャージを行う際、前記制御部が前記ビット線に読み出された前記情報電荷を前記センスアンプに増幅させた後、前記スイッチ手段をオフとして前記ビット線と前記センスアンプとの接続を切り離し、前記プリチャージ手段により前記ビット線を前記所定の電位にプリチャージさせ、前記スイッチ手段をオン状態として前記ビット線と前記センスアンプとを接続し、前記センスアンプに保持されている情報を前記メモリセルに書き込むことを特徴とする。

本発明の半導体記憶装置は、データ書き込みの際、前記制御部が前記スイッチ手段をオフとして前記ビット線と前記センスアンプとの接続を切り離し、外部から入力されるデータを前記センスアンプに増幅させ、前記プリチャージ手段により前記ビット線を前記所定の電位にプリチャージさせ、前記スイッチ手段をオン状態として前記ビット線と前記センスアンプとを接続し、前記センスアンプに保持されている情報を前記メモリセルに書き込むことを特徴とする。

本発明の半導体記憶装置は、複数の前記ビット線が接続されるグローバルビット線をさらに有し、前記センスアンプが前記グローバルビット線の一端に接続され、前記スイッチ手段が前記グローバルビット線の他端とローカルビット線との間に設けられていることを特徴とする。

本発明の半導体記憶装置は、複数の前記ビット線各々と前記グローバルビット線との間に、それぞれ前記スイッチ手段が介挿されており、制御部が選択されたビット線に対応する前記スイッチ手段をオン状態とし、該選択されたビット線１本をグローバルビット線に接続させ、非選択の前記ビット線に対応するスイッチ手段をオフ状態とすることを特徴とする。

本発明の半導体記憶装置は、前記ビット線の振幅における電圧レベルの最小値を第１の電位とし、最大値を第２の電圧とした場合、前記プリチャージ電圧が前記第１の電位に等しいことを特徴とする。

本発明の半導体記憶装置は、前記ビット線の振幅における電圧レベルの最小値を第１の電位とし、最大値を第２の電圧とした場合、前記プリチャージ電圧が前記第１の電位より低いことを特徴とする。

本発明の半導体記憶装置は、前記電界効果型トランジスタが、ＳＯＩ構造におけるシリコン基板上に形成されたプレーナ型トランジスタであることを特徴とする。

本発明の半導体記憶装置は、前記電界効果型トランジスタが、縦型トランジスタであり、ソースまたはドレインのいずれかがシリコン柱の上部に形成され、他方が該シリコン柱の下部に形成されていることを特徴とする。

上述した構成により、ビット線のプリチャージ電位をビット線振幅における最小値の「Ｌ」レベル以下にし、かつビット線とセンスアンプとの間に、選択的に接続制御（オン・オフ制御）されるスイッチ手段を設け、メモリセルに記憶されている情報電荷、すなわちデータの読み出す際、ビット線に読み出された情報電荷による信号電圧をセンスアンプへ伝達した後、スイッチ手段をオフ状態とすることによりビット線とセンスアンプとを切り離す。

ここで、センスアンプが伝達された上記信号電圧を増幅し、かつビット線とセンスアンプとを切り離した後、プリチャージ手段によりビット線をプリチャージ電圧に制御する。その後、センスアンプに対して、データの読み出し、あるいは書込み動作が行われ、これらの動作期間は通常の動作モードであれば数１０ns〜数１００ns、ページモードであれば数１０μs〜数１００μs程度である。

そして、プリチャージコマンドが入力されると、上記スイッチ手段がオン状態とされ、ビット線とセンスアンプとが接続され、センスアンプに保持されたデータがビット線を介してメモリセルに対して書き戻され、そしてワード線が非選択状態とされる。その後、ビット線は再びプリチャージ手段によりプリチャージされ、プリチャージ電圧にて保持されることとなる。

また、ビット線をローカルビット線（請求項におけるビット線がローカルビット線を示している）とグローバルビット線とに階層化したメモリアレイ構成において、少なくともグローバルビット線にセンスアンプを設け、ローカルビット線のプリチャージ電位をビット線の振幅の「Ｌ」レベルの電位以下にするとともに、ローカルビット線とグローバルビット線との間に選択的に接続制御されるスイッチ手段を設け、メモリセル情報の読み出し時にローカルビット線に読み出された信号電圧をグローバルビット線に伝達した後、スイッチ手段をオフ状態としてローカルビット線とグローバルビット線とを切り離す。そして、ローカルビット線は再びプリチャージ電位にされると共に読み出された信号がセンスアンプにて増幅され、読み出し、書込み動作がセンスアンプに対して行われる。この動作期間は通常の動作モードであれば数１０ｎs〜数１００ｎs、ページモードであれば数１０μs〜数１００μs程度である。
そして、プリチャージコマンドが入力されると、スイッチ手段は再びローカルビット線とグローバルビット線とを接続し、センスアンプが保持している最終データがローカルビット線を通してメモリセルに書き戻される。その後、スイッチ手段は再びローカルビット線とグローバルビット線と切り離し、ローカルビット線はプリチャージ手段によりプリチャージされ、プリチャージ電圧にて保持されることとなる。

以上説明したように、本発明によれば、ワード線により選択されない非選択メモリセルアレイ内のビット線が常にビット線振幅の「Ｌ」レベルの電位以下にプリチャージされ、ワード線が選択されたメモリアレイ内のビット線も、データ読み出し時とデータ書き戻し時（データ書き込み時を含む）のごく短い期間を除いて、スイッチ手段により各ビット線がセンスアンプと切り離され、ビット線振幅の「Ｌ」レベルの電位以下にプリチャージされるため、ＳＯＩ基板に形成されたプレーナ型トランジスタや、縦（ピラー）型トランジスタ等のフローティングボディ型トランジスタをアクセストランジスタに使うＤＲＡＭセルにおいて、フローティングボディに電荷が蓄積されることが無くなり、寄生バイポーラ効果や、閾値電圧の低下による情報電荷のリークを防止することができ、ＤＲＡＭの情報保持特性が改善されるという効果がある。

また、本発明によれば、ワード線が選択されない非選択メモリセルアレイ内のローカルビット線ＬＢＬが常にビット線振幅の「Ｌ」レベルの電位以下にプリチャージされ、ワード線が選択されたメモリアレイ内のローカルビット線ＬＢＬも、データ読み出し時とデータ書き戻し時（データ書き込み時を含む）のごく短い期間を除いてビット線振幅の「Ｌ」レベルの電位以下にプリチャージされているため、ＳＯＩ基板に形成されたプレーナ型トランジスタや、縦（ピラー）型トランジスタ等のフローティングボディ型トランジスタをアクセストランジスタに使うＤＲＡＭセルにおいて、フローティングボディに電荷が蓄積されることが無くなり、寄生バイポーラ効果や、閾値電圧の低下による情報電荷のリークを防止することができ、ＤＲＡＭの情報保持特性が改善されるという効果がある。

以下、本発明の一実施形態による半導体記憶装置を図面を参照して説明する。
＜第１の実施形態＞
図１は本発明の第１の実施形態による半導体記憶装置の構成例を示すブロック図である。
この図において、ビット線はフォーレデット型であり、このビット線はグローバルビット線及びローカルビット線からなる階層構造にはなっていない。
各差動ビット線対ＢＬ、／ＢＬが相補的組み合わせであり、プリチャージ回路１０１、切り離しトランジスタ１０２、１０３を経由してセンスアンプ１０４に接続されている。各信号のタイミング制御は図示しない制御回路が行っている。
上記プリチャージ回路１０１及びセンスアンプ１０４は、各差動ビット線対毎に設けられている。
また、例えば、切り離しトランジスタ１０２はビット線ＢＬに対して接続され、切り離しトランジスタ１０３はビット線／ＢＬに接続されている。
ここで、ワード線ＷＬとビット線ＢＬ（あるいはビット線／ＢＬ）との交点にはメモリセル１００が配置され、ダミーワード線ＤＷＬとビット線ＢＬ（あるいはビット線／ＢＬ）との交点にはダミーメモリセル２００が接続されている。

また、本実施形態においては、メモリセルに接続されているビット線対をビット線対ＢＬ、／ＢＬとし、切り離しトランジスタ１０２、１０３とセンスアンプ１０４との間のビット線対をビット線対ＢＬＳ、／ＢＬＳとして区別している。
メモリセル１００からのデータの読み出しは以下のように行われる。
センスアンプ１０４は、ワード線ＷＬ０をＨレベルとして選択されたメモリセル１００から、ビット線／ＢＬに読み出されたデータを増幅する。
センスアンプセレクタ１０５は、センスアンプ１０４のいずれかを、選択ＹＳ（Ｙスイッチ）信号（ＹＳ０〜ＹＳ７、…）線の選択データにより選択し、共通データ線対ＤＬ、／ＤＬ（ＤＬ０、／ＤＬ０あるいはＤＬ１、／ＤＬ１）を経由して書込み読出し回路１０６に伝達する。

一方、メモリセル１００へのデータの書込みは以下のように行われる。書込み読出し回路１０６は、外部から入力されたデータに対応して、共通データ線対ＤＬ、／ＤＬを相補的に駆動して、一方を「Ｈ」レベルとし、他方を「Ｌ」レベルとする。
センスアンプセレクタ１０５は、外部から入力されるアドレスに対応したセンスアンプ１０４を選択して、共通データ線対ＤＬ、／ＤＬのデータを伝達する。
そして、センスアンプ１０４は、共通データ線対ＤＬ、／ＤＬのデータの信号電圧を増幅する。このとき、制御回路は入力されたアドレスに対応したワードラインを立ち上げ（「Ｈ」レベル）とする。

制御回路は、切り離しトランジスタ１０２及び１０３をオン状態とし、センスアンプ１０４にて増幅されたデータを、ビット線対ＢＬＳ、／ＢＬＳ及びビット線対ＢＬ、／ＢＬを経由してメモリセル１００に書き込む。
ここで、各メモリセル１００は、クォーターピッチ配置となっており、ワード線ＷＬと差動ビット線対ＢＬ、／ＢＬL のいずれか一方の交点にメモリセルが配置されている。
また、メモリセル１００は、アクセストランジスタ１００Ａと、情報電荷蓄積用のコンデンサ（キャパシタ）１００Ｃとから構成される。
このアクセストランジスタ１００Ａは、ＳＯＩ基板上に形成されたプレーナ型トランジスタや、縦（ピラー）型トランジスタ等のフローティングボディ型のＭＯＳＦＥＴから構成されている。ここで、縦型トランジスタは、ＳＯＩ基板上において、ソースまたはドレインのいずれかがシリコン柱の上部に形成され、他方が該シリコン柱の下部に形成されている

メモリセル１００から構成されるメモリセルアレイにおいて、ダミーワード線ＤＷＬ及びダミーメモリセル２００が配置される。
ダミーメモリセル２００は、メモリセル１００と同様に、アクセストランジスタ及び情報蓄積用のコンデンサから構成されているが、例えば、メモリセル１００に対して半分の容量のコンデンサが用いられている。また、図示しないセット回路により、常にコンデンサに「Ｈ」の情報が蓄積される。
したがって、ダミーワード線ＤＷＬにてより、ダミーメモリセル２００が選択された場合、メモリセル１００に対しておよそ半分の電圧レベルの信号がビット線ＢＬ（あるいは／ＢＬ）に読み出されるように構成されている。

例えば、ワード線ＷＬ０が選択された場合、このワード線ＷＬ０に対応して、ダミーワード線ＤＷＬ２が選択され、各ワード線に接続されたメモリセル１００及びダミーメモリセル２００が選択され、それぞれ対応するビット線対ＢＬ，／ＢＬに、記憶されている情報電荷が読み出される。
すなわち、メモリセル１００からは論理１又は０のデータに対応する情報電荷が信号として読み出され、ダミーセル２００から、メモリセル１００のデータ「Ｈ」レベルにて蓄積される情報電荷のおよそ半分、すなわち「Ｈ」レベルの電圧レベルに対して半分の電圧レベルの信号が読み出される。

この結果、センスアンプ１０４は、メモリセル１００から読み出された情報電荷量に対応する電圧レベルと、ダミーメモリセル２００から読み出された情報電荷量に対応する電圧レベルとを比較することにより、メモリセル１００から読出したデータを、「Ｈ」または「Ｌ」のいずれかであるかを判別し、それを増幅することが可能となる。
プリチャージ回路１０１は、プリチャージ制御信号ＰＣが「Ｈ」レベルになると、ビット線対をどちらもグラウンド電位０Ｖにプリチャージする。ここで、ビット線のプリチャージ電圧は、ビット線の振幅の最小値と同様あるいはより低い電圧に設定する。
切り離しトランジスタ１０２及び１０３は、切り離し信号ＴＧが「Ｌ」レベルとなると、オフ状態となり、ビット線ＢＬ及びプリチャージ回路１０１と、センスアンプ１０４とを切り離す。
また、切り離しトランジスタ１０２及び１０３は、切り離し信号ＴＧが「Ｈ」レベルになると、オン状態となり、ビット線ＢＬ及びプリチャージ回路１０１と、センスアンプ１０４とを接続する。

次に、図２から図５の波形図を用いて、本実施形態による半導体装置における図１のメモリセルアレイの動作について説明する。
＜メモリセル１００からの「Ｈ」データ読み出し、「Ｌ」データ書き込みの動作説明＞
図２は、図１の本実施形態のメモリアレイ回路の動作例を示す波形図であり、「Ｈ」データを読み出した後に、続いて「Ｌ」データを書き込む動作波形を示しいている。図２において、横軸は時刻を示し、縦軸は電圧を示し、グラウンド（接地）電位ＶSSが０Ｖ、ＶDLがビット線ＢＬ（あるいは／ＢＬ）の「Ｈ」レベル等の一般の電源電位、ワード線ＷＬの「Ｌ」レベルがＶKK、「Ｈ」レベルがＶPA、切り離し信号ＴＧの「Ｈ」レベルがＶPPとなる。

ここで、半導体装置内部の電源回路にて生成されたＶKKは負電位であり、一方、ＶPA及びＶPPはＶDLを昇圧した電位である。
すなわち、上記ＶKKはメモリセル１００におけるアクセストランジスタ１００Ａがオフ状態の場合、リーク電流を抑えるための負電位として設定されており、ＶPA 及びＶPPはそれぞれアクセストランジスタ１００Ａと切り離しトランジスタ１０２及び１０３とがオン状態の場合、伝達する信号電位がｎチャネル型ＭＯＳトランジスタの閾値電圧Ｖt分降下するのを防ぐための昇圧電位である。

時刻ｔ１１において、半導体記憶装置が外部からアクセスされ、制御回路がプリチャージ制御信号を「Ｈ」レベルから「Ｌ」レベルに遷移させる。これにより、ビット線ＢＬ、／ＢＬに対するプリチャージ動作が終了する。

次に、時刻ｔ１２において、制御回路はワード線ＷＤ0及びＤＷＬ2を「Ｈ」レベルとし、メモリセル１００を選択する。
これにより、メモリセル１００からビット線ＢＬ0及びＢＬＳ0に「Ｈ」データに対応する信号が読み出され、一方、ダミーメモリセル２００からビット線／ＢＬ0、／ＢＬＳ0に上記「Ｈ」レベルの電圧値に対して半分の電圧値が読み出される。そして、制御回路が切り離し信号ＴＧを「H」レベルから「Ｌ」レベルとし、切り離しトランジスタ１０２及び１０３がオフ状態となり、ビット線対ＢＬ、／ＢＬと、ビット線対ＢＬＳ、／ＢＬＳとがセンスアンプ１０４から切り離される。

次に、時刻ｔ１３において、制御回路は切り離し信号ＴＧを「Ｌ」レベルとした後、センスアンプ１０４を起動し、センスアンプ１０４は、ビット線ＢＬ0及びビット線／ＢＬ0に出力された電圧レベルを比較して差分を増幅し、ビット線ＢＬＳ0を「Ｈ」レベル、ビット線／ＢＬＳ０を「Ｌ」レベル（０Ｖ）として、情報電荷によるビット線の電位の変動を増幅し、保持（ラッチ）する。
一方、ビット線ＢＬ0及び／ＢＬ0は、この時点においてセンスアンプ１０４から切り離されているので、情報電荷により変動した電位を保っている。

次に、時刻ｔ１４において、制御回路が選択ＹＳ信号ＹＳ0を「Ｈ」レベルとし、センスアンプ１０４を１つ選択し、選択されたセンスアンプ１０４に保持されているデータを読み出す。
このとき、センスアンプ１０４は、共に「Ｈ」レベルにプリチャージされていた共通データ線ＤＬ０及び／ＤＬ０において、共通データ線ＤＬ０を「Ｈ」レベルのままとし、一方、共通データ線／ＤＬ０を「Ｌ」レベルに駆動し、この共通データ線の電位レベル組み合わせにより「Ｈ」データを書込み読出し回路１０６に伝達（出力）する。ここで、共通データ線ＤＬが「Ｈ」レベルで共通データ線／ＤＬが「Ｌ」レベルのとき、書き込み及び読み出しのデータを「Ｈ」データとし、共通データ線ＤＬが「Ｌ」レベルで共通データ線／ＤＬが「Ｈ」レベルのとき、書き込み及び読み出しのデータを「Ｌ」データとする。
一方、制御回路はプリチャージ信号ＰＣを「Ｈ」レベルとし、ビット線対ＢＬ0、／ＢＬ0を「Ｌ」レベル、すなわち０Ｖに戻し、プリチャージ処理を行う。

次に、時刻ｔ１５において、外部から書き込み制御の制御信号が入力され、書き込むデータとして「Ｌ」データが入力されることにより、書き込み読み出し回路１０６は、入力データに対応して相補的に共通データ線ＤＬ０を「Ｌ」レベルに、共通データ線／ＤＬ０を「Ｈ」レベルとする。ここで、「相補的に」とは、２本が対となっている線の一方が「Ｈ」レベルとなると、一方が必ず「Ｌ」レベルとなるように、互いの線が振幅範囲における高低で設定されている最大電位（「Ｈ」レベル）及び最小電位（「Ｌ」レベル）の各電位レベルにて、それぞれ逆の電位となる動作を示している。

そして、センスアンプセレクタ１０５は、外部から入力される書き込み先であるメモリセルのアドレスに対応した選択ＹＳ信号により、このメモリセルが接続されているビット線に対応するセンスアンプ１０４を選択する。
これにより、センスアンプ１０４は、上記選択により起動し、接続されているビット線ＢＬＳ0を「Ｌ」レベルに、一方ビット線／ＢＬＳ0を「Ｈ」レベルに駆動する。
この時点において、ビット線対ＢＬ0、／ＢＬ0はセンスアンプ１０４から切り離された状態となっているので、プリチャージされた際の０Ｖ（「Ｌ」レベル）のまま保持されている。また、ワード線ＷＬ0が「Ｈ」レベルであるため、アクセストランジスタ１００Ａがオン状態となっており、メモリセル１００のコンデンサ１００Ｃにも情報電荷が蓄積されていない状態となっている。

これにより、プリチャージ命令がＤＲＡＭに入力され、再書込み&セル選択解除フェーズが開始されるまでの間、任意のワード線によって選択されたメモリセル群（ページと呼ばれる）の各セルに対する連続的な読み書きを行うアクセスが可能であり、そのアクセルのその期間の長さは、一般的に数１０μs〜数１００μsが上限に設定される。

すなわち、ページモードアクセス期間において、選択ＹＳ信号を順次変化させることにより、メモリセル１００から読み出されたデータが保持されているセンスアンプ１０４を、順次選択することにより、連続して書き込み読み出し回路１０６へ、メモリセル１００から読み出したデータを出力する。

次に、プリチャージ命令がＤＲＡＭに入力され、メモリセル１００に対して、再書込み（センスアンプ１０４に保持されているデータを書き込む）＆セル選択解除（ワード線を非活性化：「Ｌ」レベルとする）のフェーズが開始されると、時刻ｔ１６において、制御回路はプリチャージ制御信号ＰＣを「Ｈ」レベルから「Ｌ」レベルに変化させ、ビット線対ＢＬ0、／ＢＬ0を再び０Ｖ（「Ｌ」レベル）の状態にてフローティング状態とする。

そして、制御回路が切り離し信号ＴＧを「Ｌ」レベルから「Ｈ」レベルに変化させると、ビット線対ＢＬＳ、／ＢＬＳと、ビット線対ＢＬ、／ＢＬとが各々接続され、ビット線対ＢＬＳ0、／ＢＬＳ0のデータ（再書き込みされるデータ）が、ビット線対ＢＬ0、／ＢＬ0に各々伝達される。このとき、制御回路はワード線ＷＬ0及びＤＷＬ2を「Ｈ」レベルとしている。

この結果、ビット線対においてビット線ＢＬ0が「Ｌ」レベルとなり、ビット線／ＢＬ0が「Ｈ」レベルとなり、メモリセル１００のコンデンサ１００Ｃに「Ｌ」レベルに対応する情報電荷がデータとして書き込まれる。
そして、制御回路は、ワード線ＷＬ0及びＤＷＬ2を「Ｈ」レベルから「Ｌ」レベルに変化させることで、メモリセル１００の選択を解除する。

次に、時刻ｔ１７において、制御回路はプリチャージ制御信号を「Ｌ」レベルから「Ｈ」レベルに変化させ、ビット線対／ＢＬＳ0、／ＢＬ0が０Ｖ（「Ｌ」レベル）に戻されて、ビット線のプリチャージを完了する。
また、書込み読出し回路１０６は、共通データ線対ＤＬ0、／ＤＬ０を「Ｈ」レベルにプリチャージする。
上述した処理により、メモリセルからのデータの読み出しに対する一連の動作が完了する。

次に、図３の波形図を用いて、本実施形態による半導体装置における図１のメモリセルアレイの動作について説明する。
＜メモリセル１００が「Ｈ」データ時のリフレッシュの動作説明＞
次に、図３は、図１のメモリアレイ回路の動作波形図であり、ページモード期間中に対応する選択ＹＳ信号が「Ｈ」レベルとならず、すなわちセンスアンプ１０４が出力対象として一度も選択されない状態を示している。
そして、メモリセル１００から読み出され、センスアンプ１０４に保持された「Ｈ」データが、メモリセル１００に対し、そのまま再書き込みされる、いわゆるリフレッシュ動作を示している。この図において、ビット線対ＢＬ2、／ＢＬ2がこの動作を行った場合を例に示している。

上述した図２における動作と比較すると、ページモードアクセス期間中、すなわち時刻ｔ１４Ｂから時刻ｔ１６の間に、図２の場合と異なり、書込み読出し回路１０６との間の読出し（時刻ｔ１４）、書込み動作（時刻ｔ１５）が行われない。
すなわち、時刻ｔ１２において、メモリセル１００からコンデンサ１００Ｃに蓄積されている情報電荷が読み出される。
そして、時刻ｔ１６において、センスアンプ１０４に保持された「Ｈ」レベルのデータが、そのままメモリセル１００に書き戻される。
すなわち、図２においては、ビット線／ＢＬ0が「Ｈ」レベルに駆動されているが、図３においてはビット線ＢＬ2 が「Ｈ」レベルに駆動されている点のみが異り、その他の動作は同様なので、その詳細な説明は省略する。

次に、図４の波形図を用いて、本実施形態による半導体装置における図１のメモリセルアレイの動作について説明する。
＜メモリセル１００からの「Ｌ」データ読み出し、「Ｈ」データ書き込みの動作説明＞
時刻ｔ２１において、半導体記憶装置が外部からアクセスされ、制御回路がプリチャージ制御信号を「Ｈ」レベルから「Ｌ」レベルに変化させる。これにより、ビット線ＢＬ、／ＢＬに対するプリチャージ動作が終了する。

次に、時刻ｔ２２において、制御回路はワード線ＷＤ0及びＤＷＬ2を「Ｌ」レベルから「Ｈ」レベルとし、メモリセル１００を選択する。

これにより、メモリセル１００からビット線ＢＬ0及びＢＬＳ0に「Ｌ」データに対応する信号が読み出され、ビット線ＢＬの電位が変化せずにビット線ＢＬＳ0に伝達され、一方、ダミーメモリセル２００からビット線／ＢＬ0、／ＢＬＳ0にＨ」レベルにおける情報電荷の半分の電荷量に対応する電圧が読み出される。
そして、制御回路が切り離し信号ＴＧを「Ｌ」とし、切り離しトランジスタ１０２及び１０３がオフ状態となり、ビット線対ＢＬ、／ＢＬと、ビット線対ＢＬＳ、／ＢＬＳとが切り離される。

次に、時刻ｔ２３において、制御回路は切り離し信号ＴＧを「Ｌ」レベルとした後、センスアンプ１０４を起動し、センスアンプ１０４は、ビット線ＢＬ0及びビット線／ＢＬ0に出力された電圧レベルを比較して差分を増幅し、ビット線ＢＬＳ0を「Ｌ」レベル（０Ｖ）、ビット線／ＢＬＳ０を「Ｈ」レベルとして、情報電荷によるビット線の電位の変動を増幅し、保持（ラッチ）する。
一方、ビット線ＢＬ0及び／ＢＬ0は、この時点においてセンスアンプ１０４から切り離されているので、情報電荷により変動した電位を保っている。

次に、時刻ｔ２４において、制御回路が選択ＹＳ信号ＹＳ0を「Ｈ」レベルとし、センスアンプ１０４を１つ選択し、選択されたセンスアンプ１０４に保持されているデータを読み出す。

このとき、センスアンプ１０４は、共に「Ｈ」レベルにプリチャージされていた共通データ線ＤＬ０及び／ＤＬ０において、共通データ線／ＤＬ０を「Ｈ」レベルのままとし、一方、共通データ線ＤＬ０を「Ｌ」レベルに駆動し、この共通データ線の電位レベル組み合わせにより「Ｌ」データを書込み読出し回路１０６に伝達（出力）する。
一方、制御回路はプリチャージ信号ＰＣを「Ｈ」レベルとし、ビット線対ＢＬ0、／ＢＬ0を「Ｌ」レベル、すなわち０Ｖに戻し、プリチャージ処理を行う。

次に、時刻ｔ２５において、外部から書き込み制御の制御信号が入力され、書き込むデータとして「Ｈ」データが入力されることにより、書き込み読み出し回路１０６は、入力データに対応して相補的に共通データ線ＤＬ０を「Ｈ」レベルに、共通データ線／ＤＬ０を「Ｌ」レベルとする。
そして、センスアンプセレクタ１０５は、外部から入力される書き込み先であるメモリセルのアドレスに対応した選択ＹＳ信号により、このメモリセルが接続されているビット線に対応するセンスアンプ１０４を選択する。

これにより、センスアンプ１０４は、上記選択により起動し、接続されているビット線ＢＬＳ0を「Ｈ」レベルに、一方ビット線／ＢＬＳ0を「Ｌ」レベルに駆動する。
この時点において、ビット線対ＢＬ0、／ＢＬ0はセンスアンプ１０４から切り離された状態となっているので、プリチャージされた際の０Ｖ（「Ｌ」レベル）のまま保持されている。また、ワード線ＷＬ0が「Ｈ」レベルであるため、アクセストランジスタ１００Ａがオン状態となっており、メモリセル１００のコンデンサ１００Ｃにも情報電荷が蓄積されていない状態となっている。

次に、時刻ｔ２６において、プリチャージ命令がＤＲＡＭに入力され、再書込み& セル選択解除フェーズが開始されるまでの間、任意のワード線によって選択されたメモリセル群（ページと呼ばれる）の各セルに対する連続的な読み書きを行うアクセスが可能であり、そのアクセルのその期間の長さは、一般的に数１０μs〜数１００μsが上限に設定される。
すなわち、ページモードアクセス期間において、選択ＹＳ信号を順次変化させることにより、メモリセル１００から読み出されたデータが保持されているセンスアンプ１０４を、順次選択することにより、連続して書き込み読み出し回路１０６へ、メモリセル１００から読み出したデータを出力する。

ここで、プリチャージ命令がＤＲＡＭに入力され、メモリセル１００に対して再書込み&セル選択解除のフェーズが開始される。
この際、時刻ｔ２６において、制御回路はプリチャージ制御信号ＰＣを「Ｈ」レベルから「Ｌ」レベルに変化させ、ビット線対ＢＬ0、／ＢＬ0を再び０Ｖ（「Ｌ」レベル）の状態にてフローティング状態する。
そして、制御回路は、切り離し信号ＴＧを「Ｌ」レベルから「Ｈ」レベルに変化させる。
これにより、ビット線対ＢＬＳ、／ＢＬＳと、ビット線対ＢＬ、／ＢＬとが各々接続され、ビット線対ＢＬＳ0、／ＢＬＳ0のデータ（再書き込みされるデータ）が、ビット線対ＢＬ0、／ＢＬ0に各々伝達される。このとき、制御回路はワード線ＷＬ0及びＤＷＬ2を「Ｈ」レベルとしている。

この結果、ビット線対においてビット線ＢＬ0が「Ｌ」レベルとなり、ビット線／ＢＬ0が「Ｈ」レベルとなり、メモリセル１００のコンデンサ１００Ｃに「Ｈ」レベルに対応する情報電荷がデータとして書き込まれる。
そして、制御回路は、ワード線ＷＬ0及びＤＷＬ2を「Ｈ」レベルから「Ｌ」レベルに変化させることで、メモリセル１００の選択を解除する。

次に、時刻ｔ２７において、制御回路はプリチャージ制御信号を「Ｌ」レベルから「Ｈ」レベルに変化させ、ビット線対ＢＬＳ0、ＢＬ0を０Ｖ（「Ｌ」レベル）に戻し、ビット線のプリチャージを完了する。
また、書込み読出し回路１０６は、共通データ線対ＤＬ０、／ＤＬ0を「Ｈ」レベルにプリチャージする。
上述した処理により、メモリセルからのデータの読み出しに対する一連の動作が完了する。

＜メモリセル１００が「Ｌ」データ時のリフレッシュの動作説明＞
次に、図５は、図１のメモリアレイ回路の動作波形図であり、ページモード期間中に対応する選択ＹＳ信号が「Ｈ」レベルとならず、すなわちセンスアンプ１０４が出力対象として一度も選択されない状態を示している。
そして、メモリセル１００から読み出され、センスアンプ１０４に保持された「Ｌ」データが、メモリセル１００に対し、そのまま再書き込みされる、いわゆるリフレッシュ動作を示している。この図において、ビット線対ＢＬ2、／ＢＬ2がこの動作を行った場合を例に示している。

上述した図４における動作と比較すると、ページモードアクセス期間中、すなわち時刻ｔ２４Ｂから時刻ｔ２６の間に、図４の場合と異なり、書込み読出し回路１０６との間の読出し（時刻ｔ２４）、書込み動作（時刻ｔ２５）が行われない。
すなわち、時刻ｔ２２において、メモリセル１００からコンデンサ１００Ｃに蓄積されている情報電荷が読み出される。
そして、時刻ｔ２６において、センスアンプ１０４に保持された「Ｌ」レベルのデータが、そのままメモリセル１００に書き戻される。
すなわち、図４においては、ビット線／ＢＬ0が「Ｌ」レベルに駆動されているが、図３においてはビット線ＢＬ2 が「Ｌ」レベルに駆動されている点のみが異り、その他の動作は同様なので、その詳細な説明は省略する。

図６は、図２から図５に示した各動作期間中における選択されたビット線対（例えば上述のビット線対ＢＬ0、／ＢＬ0）、及び非選択のビット線対（例えば上述のビット線対ＢＬ2、 ／ＢＬ2）の電位の変化を表にまとめたものである。
図６の表から、ワード線が「Ｈ」レベルとなるメモリセルアレイ内のビット線対ＢＬ、／ＢＬは、メモリセルに蓄積されたデータの読出し及び再書込みの一定期間以外、「Ｌ」レベル（ＶSS）、すなわち０Ｖに固定されることがわかる。
このデータの読出し及び再書込みの一定の期間は、おおよそ１０ｎs前後と短いため、ほとんどの期間メモリセルアレイ内のビット線対ＢＬ、／ＢＬが０Ｖ（Ｖss）の状態を保っており、フローティングボディに電荷が蓄積されることが無くなり、寄生バイポーラ効果が起きたり、アクセストランジスタ１００Ａの閾値を低下させ、情報電荷のメモリセルにおけるコンデンサ１００Ｃからのリークを抑制することになる。

＜第２の実施形態＞
図７から図９は本発明の第２の実施形態による半導体記憶装置（ＤＲＡＭメモリセルアレイ）の構成例を示すブロック図である。
図７はメモリセルアレイの上位の概念図であり、各ビット線はシングルエンド型でグローバルビット線ＧＢＬとローカルビット線ＬＢＬとからなる階層構造になっている。
ローカルＬＢＬにはシングルエンド入力のローカルセンスアンプＬＳＡがそれぞれ接続されている。

一方、グローバルビット線ＧＢＬには、シングルエンド入力のグローバルセンスアンプＧＳＡがそれぞれ接続されている。
メモリセルからのデータの読み出しの際、制御回路はローカルセンスアンプＬＳＡとグローバルビット線ＧＢＬとを接続する。
これにより、ローカルセンスアンプＬＳＡがまず最初に、ローカルビット線ＬＢＬから読み出されたデータを反転増幅し、増幅結果をグローバルビット線ＧＢＬに伝達する
そして、制御回路は、その後にローカルセンスアンプＬＳＡとグローバルビット線ＧＢＬとを切り離す。

次に、メモリセルに対する再書込み及びセル選択解除フェーズが開始されると、グローバルビット線ＧＢＬとローカルセンスアンプＬＳＡとを接続し、グローバルビット線ＧＢＬのデータを、ローカルセンスアンプＬＳＡを介してローカルビット線ＬＢＬに伝達する。
そして、ローカルビット線ＬＢＬに伝達されたデータが、メモリセルにおけるコンデンサ１００Ｃに情報電荷として書き戻される。
ここで、グローバルセンスアンプＧＳＡは、グローバルビット線ＧＢＬのデータを増幅して保持（ラッチ）すると共に、その反転データをグローバルビット線ＧＢＬへ戻す。
また、書込みの際、グローバルセンスアンプＧＳＡは、メモリセルに対して書き込まれるデータに対応した電圧レベル（「Ｈ」レベルあるいは「Ｌ」レベル）に、グローバルビット線ＧＢＬを駆動する。

次に、図８は図７に示すシングルエンドセンス階層化メモリセルアレイの詳細な構成を示す概念図である。
すなわち、１本のローカルビット線ＬＢＬに対し、３２本のワード線（ＷＬ0〜ＷＬ32）が交差し、その全ての交点にメモリセル１００が配置されている。このように、ローカルビット線ＬＢＬ、ワード線ＷＬと、メモリセルとから一つのメモリセルアレイが構成されている。
ここで、ローカルビット線ＬＢＬには、それぞれローカルセンスアンプＬＳＡが接続されている。

制御回路によりプリチャージ信号ＰＣ0が「Ｌ」レベルから「Ｈ」レベルとされると、トランジスタＱ３がオン状態となり、ローカルビット線ＬＢＬが接地電位ＶSS（＝０Ｖ）にプリチャージされる。
メモリセル１００からローカルビット線ＬＢＬに読み出されたデータの電位により、すなわちデータが「Ｈ」レベルあるいは「Ｌ」レベルであるかにより、トランジスタＱ1がオン状態あるいはオフ状態となる。
制御回路が読出し転送信号ＲＴ0を「Ｈ」レベルとする期間に、トランジスタＱ1がそのオン状態あるいはオフ状態に従い、グローバルビット線ＧＢＬを「Ｌ」レベルに駆動するか、あるいはプリチャージ電位の「Ｈ」レベルのままに保つ。

トランジスタＱ1〜トランジスタＱ４は全てｎチャネル型のＭＯＳトランジスタであり、ゲートに「Ｈ」レベルの電位を印加することによりオン状態となり、ゲートに「Ｌ」レベルの電位を印加することによりオフ状態となる。
トランジスタＱ1及びトランジスタＱ2がグローバルビット線ＧＢＬと接地点との間に直列に接続され、トランジスタＱ２のゲートに読出し転送信号ＲＴ0の配線が接続されており、トランジスタＱ1のゲートにローカルビット線ＬＢＬが接続されている。
また、トランジスタＱ４及びトランジスタＱ３がグローバルビット線ＧＢＬと接地点との間に直列に接続され、トランジスタＱ３のゲートがプリチャージ制御信号ＰＣ0の配線に接続され、トランジスタＱ４のゲートが書き込み転送信号ＷＴ0の配線に接続されている。

制御回路が読出し転送信号ＲＴ0を「Ｈ」レベルとしている期間に、制御回路が読み書き切り替え信号ＷＲを「Ｌ」レベルとし、トランジスタＱ5をオン状態とすることで、グローバルビット線ＧＢＬはグローバルセンスアンプＧＳＡに接続される。
インバータＩＮＶ0とＩＮＶ1とが互いの出力と入力とを接続して形成したラッチに、トランジスタＱ5を介し、ローカルセンスアンプＬＳＡから入力したデータを反転して保持し、トランジスタＱ１０のゲートに出力する。この結果、制御回路が選択ＹＳ信号ＹＳ0を「Ｈ」レベルとすることにより、トランジスタＱ9がオン状態となり、共通読み出し線／ＲＤＬ１にメモリセルからの読み出しデータが出力される。ここで、共通読み出し線／ＲＤＬ１は図示しない読み出し回路により「Ｈ」レベルとされており、上記ラッチに保持されたデータが「Ｈ」であれば、「Ｌ」データが出力され、該ラッチに保持されたデータが「Ｌ」であれば、「Ｈ」レベルのままである。

ここで、トランジスタＱ５，Ｑ６はｐチャネル型のＭＯＳトランジスタであり、トランジスタＱ７，Ｑ８，Ｑ９，Ｑ１０，Ｑ１１はｎチャネル型のＭＯＳトランジスタである。
トランジスタＱ１１はドレインがグローバルビット線ＧＢＬに接続され、ゲートが読み書き切り替え信号ＲＷの配線に接続され、ソースがトランジスタＱ７のソースに接続されている。
トランジスタＱ５はソースがグローバルビット線ＧＢＬに接続されており、ゲートが読み書き切り替え信号ＲＷの配線に接続され、ドレインがトランジスタＱ６のドレインに接続されている。
トランジスタＱ６は、ソースがＶDLの配線に接続され、ゲートがプリチャージ信号／ＰＣＧの配線に接続され、ドレインが上記ラッチの入力に接続されている。

トランジスタＱ７は、ソースが上記ラッチの出力に接続され、ゲートが書き込み信号ＷＥの配線に接続され、ドレインがトランジスタＱ８のソースに接続されている。
トランジスタＱ８は、ドレインが共通書き込み線ＷＤＬ1に接続され、ゲートが選択ＹＳ信号ＹＳ0の配線に接続されている。
トランジスタＱ９は、ドレインが共通読み出し線／ＲＤＬ１に接続され、ゲートが選択ＹＳ信号ＹＳ0の配線に接続され、ソースがトランジスタＱ１０のドレインに接続されている。
トランジスタＱ１０は、ゲートが上記ラッチの出力及びトランジスタＱ７のソースに接続され、ソースが接地されている。

プリチャージ期間において、制御回路は、読み書き切り替え信号ＲＷを「Ｌ」レベルとし、また、グローバルビット線ＧＢＬをプリチャージするプリチャージ信号／ＰＣＧを「Ｌ」とする。ここで、グローバルビット線ＧＢＬのプリチャージ電圧は、ローカルビット線の振幅の最大電圧に設定されている。
これにより、読み書き切り替え信号ＲＷが「Ｌ」レベルとなることで、トランジスタＱ１１がオフ状態、トランジスタＱ５がオン状態となり、プリチャージ信号／ＰＣＧが「Ｌ」レベルとなることで、トランジスタＱ６がオン状態となる。
トランジスタＱ６がオン状態となることにより、ラッチに「Ｈ」レベルのデータがラッチされるとともに、グローバルビット線ＧＢＬが「Ｈ」レベルにチャージされる。

次に、読み出し期間において、制御回路は、グローバルビット線ＧＢＬをプリチャージするプリチャージ信号／ＰＣＧを「Ｈ」とし、書き込み信号ＷＥを「Ｌ」レベルとし、また、読み書き切り替え信号ＲＷを「Ｌ」レベルとする。
これにより、トランジスタＱ１１及びＱ７がオフ状態となり、グローバルビット線ＧＢＬがラッチ出力のみにより「Ｈ」レベルに保持された状態になる。
そして、ローカルセンスアンプＬＳＡが起動することにより、出力される「Ｈ」レベルあるいは「Ｌ」レベルの出力データにより、グローバルビット線ＧＢＬが駆動される。

このとき、ローカルセンスアンプＬＳＡが「Ｈ」レベルのデータを出力した場合、グローバルビット線ＧＢＬは「Ｈ」レベルを保持し、ローカルセンスアンプＬＳＡが「Ｌ」レベルのデータを出力した場合、グローバルビット線ＧＢＬは「Ｈ」レベルから「Ｌ」レベルに変化し、ラッチに保持されるデータも「Ｈ」レベルから「Ｌ」レベルに変化する。

そして、外部からアクセスされたメモリセルのアドレスにより、制御回路がそのメモリセルに対応するグローバルセンスアンプＧＳＡを、選択ＹＳ信号ＹＳ0を「Ｈ」レベルとして選択することにより、ラッチに保持されたデータにより共通読み出しデータ線／ＲＤＬ０及び／ＲＤＬ１が駆動され（ラッチに保持されているデータが「Ｈ」であれば「Ｈ」レベルに、データが「Ｌ」であれば「Ｌ」レベルに変化し）、外部にメモリセルに記憶されていたデータが読み出される。
このとき、読み出し転送信号ＲＴ0が「Ｈ」レベルとなっており、ワード線により選択されたメモリセルの情報電荷により変位したローカルビット線ＬＢＬの電位をローカルセンスアンプＬＳＡが反転増幅し、この反転増幅されたデータにより、上述したようにグローバルビット線ＧＢＬの電位を変化させて、メモリセルに記憶されていたデータを、グローバルセンスアンプＧＳＡに対して出力する。

次に、書込み期間において、制御回路は読み書き切替信号ＲＷを「Ｈ」レベルとする。これにより、ラッチがグローバルビットラインＧＢＬから取り込んだデータを反転し、この反転したデータにより再びグローバルビット線ＧＢＬを駆動した状態となる。
そして、上述した状態において、制御回路が書き込み信号ＷＥを「Ｈ」レベルとし、選択ＹＳ信号ＹＳ0を「Ｈ」レベルとし、トランジスタＱ７及びＱ８をオン状態とする。
このように選択されたグローバルセンスアンプＧＳＡに対し、共通書き込み線ＷＬＤ0及びＷＬＤ1のデータが入力され、メモリセルアレイにおける入力されたアドレスに対応したメモリセルに対する書込みが発生する。

したがって、図示しない入力回路に入力されたデータにより、書込みデータ線ＷＤＬ0及びＷＤＬ1各々が駆動され、これによりトランジスタＱ７を介して入力されるデータによりラッチに保持されるデータが書き換えられ、トランジスタＱ１１を介してグローバルビット線ＧＢＬが駆動されて、書込みデータがグローバルビット線ＧＢＬに伝達される。
そして、再書込み及びセル選択解除フェーズが開始されると、制御回路は書込み転送信号ＷＴ0を「Ｈ」レベルとする。

これにより、ローカルセンスアンプＬＳＡにおけるトランジスタＱ４がオン状態となり、グローバルビットラインＧＢＬが保持していたメモリセル再書込みデータ、または書き込みデータ線ＷＤＬ0及びＷＤＬ1から入力された書き込みデータが、ローカルビット線ＬＢＬに伝達され、制御回路がアドレスに対応したワード線ＷＬを「Ｈ」レベルとすることにより、アドレスに対応するメモリセルにデータが書き込まれる。
なお、本実施形態においては、選択ＹＳ信号ＹＳ0により、２個のグローバルセンスアンプＧＳＡが選択されるため、同時に２ビットのデータ、すなわち２つのメモリセルに対し、データの読出し、書込みが行われる構成である。

また、図７に示すように、１本のグローバルビット線ＧＢＬに対し、複数本のロールビット線ＬＢＬが対応するローカルセンスアンプＬＳＡを介して接続されている。
ワード線ＷＬが選択されないメモリセルアレイにおいて、このメモリセルアレイに属するローカルビット線ＬＢＬとローカルセンスアンプＬＳＡは常に非選択状態とされる。
この時、図８から判るように、グローバルビット線ＧＢＬとローカルビット線ＬＢＬとは、トランジスタＱ２及びＱ４が制御回路によりオフ状態とされることで切り離された状態となっている。
また、ローカルビット線ＬＢＬは、トランジスタＱ３がデータの読み出し及び書き込み以外において、トランジスタＱ３が制御回路によりオン状態に制御され、「Ｌ」レベルの電位とするプリチャージ処理が行われることにより、第１の実施形態と同様に常に０Ｖ（「Ｌ」レベル）にプリチャージされた状態となっている。

また、図９は図８におけるメモリセルアレイの構成例を示す概念図である。この図９において、メモリセルアレイにおけるメモリセル１００は、ワード線ＷＬと、ローカルビット線ＬＢＬとの交点に配置され、第１の実施形態と同様に、アクセストランジスタ１００Ａと情報電荷蓄積用のキャパシタ１００Ｃとから構成されている。
このアクセストランジスタは、ＳＯＩ基板に形成されたプレーナ型トランジスタや、縦（ピラー）型トランジスタ等のフローティングボディ型のＭＯＳＦＥＴからなる。

次に、図１０から図１３の波形図を用いて、本実施形態による半導体装置における図８のメモリセルアレイの動作について説明する。
＜メモリセル１００からの「Ｈ」データ読み出し、「Ｌ」データ書き込みの動作説明＞
図１０は、図８の本実施形態のメモリアレイ回路の動作例を示す波形図であり、「Ｈ」データを読み出した後に、続いて「Ｌ」データを書き込む動作波形を示しいている。図１０において、横軸は時刻を示し、縦軸は電圧を示し、グラウンド（接地）電位ＶSSが０Ｖ、ＶDL がビット線ＬＢＬあるいはＧＢＬの「Ｈ」レベル等の一般の電源電位、ワード線ＷＬ及び書き込み転送信号ＷＴの「Ｌ」レベルがＶKK、「Ｈ」レベルがＶPA、切り離し信号ＴＧの「Ｈ」レベルがＶPPとなる。ここで、上記ＶKKは負の電位であり、上記ＶPA及びＶPPはＶDLを昇圧した電位である。

ここでＶKKはメモリセル１００におけるアクセストランジスタ１００Ａ及びトランジスタＱ４がオフ状態のときにリーク電流を抑えるために負電位とされている。
また、上記アクセストランジスタ１００Ａ及びトランジスタＱ４と、グローバルセンスアンプＧＳＡ及びグローバルビット線ＧＢＬを接続する際に、ｎチャネル型のＭＯＳトランジスタのオン時において伝達される信号の電位が閾値電圧Ｖth分低下するのを防止するため、ＶPA及びＶPPは、それぞれ信号電位を電源電圧より閾値電圧分高くするために昇圧した電圧となっている。

時刻ｔ３１において、半導体記憶装置が外部からアクセスされ、制御回路がプリチャージ制御信号ＰＣ0を「Ｈ」レベルから「Ｌ」レベルに遷移させ、プリチャージ制御信号／ＰＣＧを「Ｌ」レベルから「Ｈ」レベルに遷移させる。制御回路はプリチャージを行っている期間、書き込み転送信号ＷＴ0を「Ｌ」レベルとして、トランジスタＱ４（第１の実施形態における切り離しトランジスタ１０２及び１０３に対応）をオフ状態として、ローカルビット線ＬＢＬをグローバルビット線ＧＢＬから切り離す。こことき、制御回路は読み書き切りかえ信号ＲＷを「Ｌ」レベルとしている。
これにより、ローカルビット線ＬＢＬ及びグローバルビット線ＧＢＬに対するプリチャージ動作が終了し、ローカルビット線ＬＢＬが０Ｖの電位でフローティング状態となり、グローバルビット線ＧＢＬが「Ｈ」レベルの電位を保持した状態となる。

次に、時刻ｔ３２において、制御回路はアクセスされたメモリアドレスに対応したワード線ＷＬ0を「Ｌ」レベルから「Ｈ」レベルに変化させるととともに、読み出し転送信号ＲＴ0を「Ｌ」レベルから「Ｈ」レベルに変化させる。
これにより、アクセストランジスタ１００Ａ及びトランジスタＱ２がオン状態となり、メモリセル１００のコンデンサ１００Ｃに蓄積された情報電荷により、ローカルビット線ＬＢＬの電位が変化する。

このとき、ローカルビット線ＬＢＬの電位変化は、「Ｈ」のデータに対応する情報電荷により、トランジスタＱ１の閾値電圧Ｖthより高い電位に上昇する。
ここで、「Ｈ」のデータを蓄積した際に、ローカルビット線ＬＢＬの電位を、プリチャージされた「Ｌ」レベルから、トランジスタＱ１の閾値電圧Ｖthを超える容量に、予め、コンデンサ１００Ｃの容量を、設定しておく。
このため、グローバルビット線ＧＢＬの電位は、オン状態となっているトランジスタＱ１及びＱ２を介して接地電圧ＶSS へ、すなわち「Ｌ」へ駆動される（低下する）。

次に、時刻ｔ３３において、制御回路は、読み出し転送信号ＲＴ0を「Ｈ」レベルから「Ｌ」レベルに変化させる。
これにより、トランジスタＱ２がオフ状態となり、ローカルビット線ＬＢＬとグローバルビット線ＧＢＬとが切り離される。
こ時点において、ローカルビット線ＬＢＬのデータがグローバルビット線ＧＢＬに伝達され、インバータＩＮＶ１及びＩＮＶ２からなるラッチに、トランジスタＱ５のソース側が「Ｌ」レベル、トランジスタＱ１０のゲート側が「Ｈ」レベルとしてデータが保持された状態となっている。これにより、トランジスタＱ１０はオン状態となっている。

次に、時刻ｔ３４において、制御回路はプリチャージ制御信号ＰＣ0を「Ｌ」レベルから「Ｈ」レベルに変化させる。
これにより、トランジスタＱ３がオン状態となり、ローカルビット線ＬＢＬがトランジスタＱ３を介して接地点に接続され、「Ｌ」レベルの電位にプリチャージされ、再び０Ｖとなる。
そして、制御回路は、選択ＹＳ信号ＹＳ0を「Ｌ」レベルから「Ｈ」レベルに変化させる。
これにより、トランジスタＱ９がオン状態となり、「Ｈ」レベルにプリチャージされていた共通読み出し線／ＲＤＬ1 が、トランジスタＱ９及びトランジスタＱ１０を介して接地点に接続され、「Ｌ」レベルに遷移（駆動）されて、図示しない書き込み読み出し回路から「Ｈ」レベルのデータが出力される。

そして、制御回路は、読み書き切りかえ信号ＷＲを、「Ｌ」レベルから「Ｈ」レベルとすることにより、半導体装置の動作状態を読み出しフェーズから書き込みフェーズに切り替える。
これにより、トランジスタＱ５がオフ状態となり、トランジスタＱ１１がオン状態となることにより、グローバルビット線ＧＢＬが読み出されたデータと同様の「Ｈ」レベルに変化する（駆動される）。
このとき、ローカルビット線ＬＢＬは、トランジスタＱ４がオフ状態のためグローバルビット線ＧＢＬと切り離された状態となっており、「Ｌ」レベルのプリチャージされた電位を保っている。

次に、時刻ｔ３５において、制御回路はグローバルビット線ＧＢＬに対する書込信号ＷＥを、「Ｌ」レベルから「Ｈ」レベルとする。このため、トランジスタＱ７はオン状態となる。
そして、書き込み読み出し回路が入力される「Ｌ」レベルの書き込みデータにより、共通書き込み線ＷＤＬ1を「Ｌ」レベルとする。
これにより、選択ＹＳ信号ＹＳ0が「Ｈ」レベルのため、オン状態にあるトランジスタＱ８及びトランジスタＱ７を介して、選択ＹＳ信号ＹＳ0により選択されたグローバルビット線ＧＢＬが「Ｈ」レベルから「Ｌ」レベルに駆動される。このとき、ラッチのトランジスタ１０のゲート側に「Ｌ」レベルが保持される。
このとき、依然として、ローカルビット線ＬＢＬは、トランジスタＱ４がオフ状態のため、グローバルビット線ＧＢＬと切り離された状態となっており、「Ｌ」レベルのプリチャージされた電位を保っている。
そして、制御回路はグローバルビット線ＧＢＬに対するデータの書き込みが終了すると、選択ＹＳ信号ＹＳ0及び書込信号ＷＥを、順次「Ｈ」レベルから「Ｌ」レベルとする。

そして、この後プリチャージ命令が外部から半導体記憶装置（ＤＲＡＭ）に入力され、再書込み及びセル選択解除フェーズが開始されるまでの間（図１０においては時刻ｔ３４から時刻ｔ３６までの間）、ワード線ＷＬ0によって選択されたメモリセル群（ページと呼ばれる）に対し、このワード線ＷＬ0に対応したメモリセルに対し、連続的な読み書きアクセスが可能な状態である。
この、連続的にメモリに対する読み書きアクセスが可能な期間の長さは、一般的に数１０μs〜数１００μsが上限に設定されている。

次に、時刻ｔ３６において、プリチャージ命令が入力され、再書込み及びセル選択解除フェーズが開始される。
制御回路は、プリチャージ制御命令ＰＣ0を「Ｈ」レベルから「Ｌ」レベルに変化させる。
これにより、トランジスタＱ３がオフ状態となり、ローカルビット線ＬＢＬは、トランジスタＱ４もオフ状態のためグローバルビット線ＧＢＬと切り離された状態であり、フローティング状態として、「Ｌ」レベルにプリチャージされた電位を保つこととなる。

そして、制御回路は、書き込み転送信号ＷＴ0を「Ｌ」レベルから「Ｈ」レベルに変化させる。これにより、トランジスタＱ４がオン状態となり、グローバルビット線ＧＢＬとローカルビット線ＬＢＬとが接続される。
これにより、グローバルビット線ＧＢＬの「Ｌ」レベルのデータが、ローカルビット線ＬＢＬに伝達されるが、ローカルビット線ＬＢＬは「Ｌ」レベルにプリチャージされているため、電位の変化がないが、「Ｌ」レベルが書き込まれた状態となる。
そして、制御回路はワード線ＷＬを「Ｈ」レベルから「Ｌ」レベルに変化させる。これによりメモリセル１００におけるアクセストランジスタ１００Ａがオフ状態となり、コンデンサ１００Ｃに「Ｌ」に対応する情報電荷が蓄積される。
また、制御回路は、書き込み転送信号ＷＴ0を「Ｈ」レベルから「Ｌ」レベルに変化させる。これにより、トランジスタＱ４がオフ状態となり、グローバルビット線ＧＢＬとローカルビット線ＬＢＬとが切り離された状態となり、メモリセルの選択が解除される。

次に、時刻ｔ３７において、制御回路は、プリチャージ制御信号ＰＣ0を、「Ｌ」レベルから、再び「Ｈ」レベルに変化させる。これにより、トランジスタＱ３がオン状態となり、ローカルビット線ＬＢＬが「Ｌ」レベルにプリチャージされる。
また、制御回路は、プリチャージ制御信号／ＰＣＧ及び読み書き切りかえ信号ＲＷを、それぞれ「Ｈ」レベルから「Ｌ」レベルに変化させる。
これにより、トランジスタＱ５及びＱ６がオン状態となり、グローバルビット線ＧＢＬが「Ｈ」レベルにプリチャージされる。このとき、ラッチはトランジスタＱ５のソース側（ＩＮＶ２の入力側及びＩＮＶ１の出力側）が「Ｈ」レベルを保持する。
上述した処理により、ローカルビット線ＬＢＬ及びグローバルビット線ＧＢＬに対するプリチャージが完了し、一連の動作が完了する。

次に、図１１の波形図を用いて、本実施形態による半導体装置における図８のメモリセルアレイの動作について説明する。
＜メモリセル１００が「Ｈ」データ時のリフレッシュの動作説明＞
次に、図１１は、図８のメモリアレイ回路の動作波形図であり、ページモード期間中に対応する選択ＹＳ信号が「Ｈ」レベルとならず、すなわちグローバルセンスアンプＧＳＡが出力対象として一度も選択されない状態を示している。
そして、メモリセル１００から読み出され、ラッチのトランジスタＱ１０のゲート側にに保持された「Ｈ」データが、メモリセル１００に対し、そのまま再書込まれる、いわゆるリフレッシュ動作を示している。

上述した図１０における動作と比較すると、ページモードアクセス期間中、すなわち時刻ｔ３４Ｂから時刻ｔ３６の間に、図１０の場合と異なり、共通読み出し線／ＲＤＬ１へのデータの読出し動作（時刻ｔ３４）、共通書込み線ＷＤＬ１からのデータの読み込み動作（時刻ｔ３５）が行われない。
すなわち、時刻ｔ３２において、メモリセル１００からコンデンサ１００Ｃに蓄積されている情報電荷がグローバルビット線ＧＢＬに対して読み出される。
そして、時刻ｔ３６において、グローバルビット線ＧＢＬに保持された「Ｈ」レベルのデータが、そのままメモリセル１００に書き戻される。
すなわち、図１０においては、グローバルビット線ＧＢＬが「Ｌ」レベルに駆動されているが、図１１においてはグローバルビット線ＧＢＬが「Ｈ」レベルのままであるため、再書込み及びセル選択解除フェーズでローカルビット線ＬＢＬが「Ｈ」レベルに駆動され、プリチャージ時に「Ｌ」レベル（０Ｖ）に戻される点のみが異り、その他の動作は同様なので、その詳細な説明は省略する。

次に、図１２の波形図を用いて、本実施形態による半導体装置における図８のメモリセルアレイの動作について説明する。
＜メモリセル１００からの「Ｌ」データ読み出し、「Ｈ」データ書き込みの動作説明＞
図１２は、図８の本実施形態のメモリアレイ回路の動作例を示す波形図であり、「Ｌ」データを読み出した後に、続いて「Ｈ」データを書き込む動作波形を示しいている。図１２において、横軸は時刻を示し、縦軸は電圧を示し、グラウンド（接地）電位ＶSSが０Ｖ、ＶDL がビット線ＬＢＬ、あるいはＧＢＬの「Ｈ」レベル等の一般の電源電位、ワード線ＷＬ及び書き込み転送信号ＷＴの「Ｌ」レベルがＶKK、「Ｈ」レベルがＶPA、切り離し信号ＴＧの「Ｈ」レベルがＶPPとなる。ここで、上記ＶKKは負の電位であり、上記ＶPA及びＶPPはＶDLを昇圧した電位である。

ここでＶKKはメモリセル１００におけるアクセストランジスタ１００Ａ及びトランジスタＱ４がオフ状態のときにリーク電流を抑えるために負電位とされている。
また、上記アクセストランジスタ１００Ａ及びトランジスタＱ４と、グローバルセンスアンプＧＳＡ及びグローバルビット線ＧＢＬを接続する際に、ｎチャネル型のＭＯＳトランジスタのオン時において伝達される信号の電位が閾値電圧Ｖth分低下するのを防止するため、ＶPA及びＶPPは、それぞれ信号電位を電源電圧より閾値電圧分高くするために昇圧した電圧となっている。

時刻ｔ４１において、半導体記憶装置が外部からアクセスされ、制御回路がプリチャージ制御信号ＰＣ0を「Ｈ」レベルから「Ｌ」レベルに遷移させ、プリチャージ制御信号／ＰＣＧを「Ｌ」レベルから「Ｈ」レベルに遷移させる。制御回路はプリチャージを行っている期間、書き込み転送信号ＷＴ0を「Ｌ」レベルとして、トランジスタＱ４をオフ状態として、ローカルビット線ＬＢＬをグローバルビット線ＧＢＬから切り離す。こことき、制御回路は読み書き切りかえ信号ＲＷを「Ｌ」レベルとしている。
これにより、ローカルビット線ＬＢＬ及びグローバルビット線ＧＢＬに対するプリチャージ動作が終了し、ローカルビット線ＬＢＬが０Ｖの電位でフローティング状態となり、グローバルビット線ＧＢＬが「Ｈ」レベルの電位を保持した状態となる。

次に、時刻ｔ４２において、制御回路はアクセスされたメモリアドレスに対応したワード線ＷＬ0を「Ｌ」レベルから「Ｈ」レベルに変化させるととともに、読み出し転送信号ＲＴ0を「Ｌ」レベルから「Ｈ」レベルに変化させる。
これにより、アクセストランジスタ１００Ａ及びトランジスタＱ２がオン状態となり、メモリセル１００のコンデンサ１００Ｃに蓄積された情報電荷により、ローカルビット線ＬＢＬの電位が変化する。

このとき、ローカルビット線ＬＢＬの電位変化は、「Ｌ」のデータに対応する情報電荷により、トランジスタＱ１の閾値電圧Ｖthに満たない電位となる。
ここで、「Ｌ」のデータを蓄積した際に、ローカルビット線ＬＢＬの電位を、プリチャージされた「Ｌ」レベルから、トランジスタＱ１の閾値電圧Ｖthを超えない容量に、予め、コンデンサ１００Ｃの容量を、設定しておく。
このため、グローバルビット線ＧＢＬの電位は、トランジスタＱ１がオフ状態のため、「Ｈ」レベルのまま保持される（ラッチにデータが保持された状態）。

次に、時刻ｔ４３において、制御回路は、読み出し転送信号ＲＴ0を「Ｈ」レベルから「Ｌ」レベルに変化させる。
これにより、トランジスタＱ２がオフ状態となり、ローカルビット線ＬＢＬとグローバルビット線ＧＢＬとが切り離される。
こ時点において、ローカルビット線ＬＢＬのデータがグローバルビット線ＧＢＬに伝達され、インバータＮＶ１及びＩＮＶ２からなるラッチに、トランジスタＱ５のソース側が「Ｈ」レベル、トランジスタＱ１０のゲート側が「Ｌ」レベルとしてデータが保持された状態となっている。これにより、トランジスタＱ１０はオフ状態となっている。

次に、時刻ｔ４４において、制御回路はプリチャージ制御信号ＰＣ0を「Ｌ」レベルから「Ｈ」レベルに変化させる。
これにより、トランジスタＱ３がオン状態となり、ローカルビット線ＬＢＬがトランジスタＱ３を介して接地点に接続され、「Ｌ」レベルの電位にプリチャージされ、再び０Ｖとなる。
そして、制御回路は、選択ＹＳ信号ＹＳ0を「Ｌ」レベルから「Ｈ」レベルに変化させる。
これにより、トランジスタＱ９がオン状態となるが、トランジスタＱ１０がオフ状態であるため、「Ｈ」レベルにプリチャージされていた共通読み出し線／ＲＤＬ1の電位は変化せずに、図示しない書き込み読み出し回路から「Ｌ」レベルのデータが出力される。

そして、制御回路は、読み書き切りかえ信号ＷＲを、「Ｌ」レベルから「Ｈ」レベルとすることにより、半導体装置の動作状態を読み出しフェーズから書き込みフェーズに切り替える。
これにより、トランジスタＱ５がオフ状態となり、トランジスタＱ１１がオン状態となることにより、グローバルビット線ＧＢＬが読み出されたデータと同様の「Ｌ」レベルに変化する（駆動される）。
このとき、ローカルビット線ＬＢＬは、トランジスタＱ４がオフ状態のためグローバルビット線ＧＢＬと切り離された状態となっており、「Ｌ」レベルのプリチャージされた電位を保っている。

次に、時刻ｔ４５において、制御回路はグローバルビット線ＧＢＬに対する書込信号ＷＥを、「Ｌ」レベルから「Ｈ」レベルとする。このため、トランジスタＱ７はオン状態となる。
そして、書き込み読み出し回路が入力される「Ｈ」レベルの書き込みデータにより、共通書き込み線ＷＤＬ1を「Ｈ」レベルとする。
これにより、選択ＹＳ信号ＹＳ0が「Ｈ」レベルのため、オン状態にあるトランジスタＱ８及びトランジスタＱ７を介して、選択ＹＳ信号ＹＳ0により選択されたグローバルビット線ＧＢＬが「Ｌ」レベルから「Ｈ」レベルに駆動される。このとき、ラッチのトランジスタ１０のゲート側に「Ｈ」レベルが保持される。
このとき、依然として、ローカルビット線ＬＢＬは、トランジスタＱ４がオフ状態のため、グローバルビット線ＧＢＬと切り離された状態となっており、「Ｌ」レベルのプリチャージされた電位を保っている。
そして、制御回路はグローバルビット線ＧＢＬに対するデータの書き込みが終了すると、選択ＹＳ信号ＹＳ0及び書込信号ＷＥを、順次「Ｈ」レベルから「Ｌ」レベルとする。

そして、この後プリチャージ命令が外部から半導体記憶装置（ＤＲＡＭ）に入力され、再書込み及びセル選択解除フェーズが開始されるまでの間（図１２においては時刻ｔ４４から時刻ｔ４６までの間）、ワード線ＷＬ0によって選択されたメモリセル群（ページと呼ばれる）に対し、このワード線ＷＬ0に対応したメモリセルに対し、連続的な読み書きアクセスが可能な状態である。
この、連続的にメモリに対する読み書きアクセスが可能な期間の長さは、一般的に数１０μs〜数１００μsが上限に設定されている。

次に、時刻ｔ４６において、プリチャージ命令が入力され、再書込み及びセル選択解除フェーズが開始される。
制御回路は、プリチャージ制御命令ＰＣ0を「Ｈ」レベルから「Ｌ」レベルに変化させる。
これにより、トランジスタＱ３がオフ状態となり、ローカルビット線ＬＢＬは、トランジスタＱ４もオフ状態のためグローバルビット線ＧＢＬと切り離された状態であり、フローティング状態として、「Ｌ」レベルにプリチャージされた電位を保つこととなる。

そして、制御回路は、書き込み転送信号ＷＴ0を「Ｌ」レベルから「Ｈ」レベルに変化させる。これにより、トランジスタＱ４がオン状態となり、グローバルビット線ＧＢＬとローカルビット線ＬＢＬとが接続される。
これにより、グローバルビット線ＧＢＬの「Ｈ」レベルのデータが、ローカルビット線ＬＢＬに伝達され、ローカルビット線ＬＢＬはプリチャージ電位の「Ｌ」レベルから、「Ｈ」レベルに変化し、「Ｈ」レベルが書き込まれた状態となる。
そして、制御回路はワード線ＷＬを「Ｈ」レベルから「Ｌ」レベルに変化させる。これによりメモリセル１００におけるアクセストランジスタ１００Ａがオフ状態となり、コンデンサ１００Ｃに「Ｈ」に対応する情報電荷が蓄積される。
また、制御回路は、書き込み転送信号ＷＴ0を「Ｈ」レベルから「Ｌ」レベルに変化させる。これにより、トランジスタＱ４がオフ状態となり、グローバルビット線ＧＢＬとローカルビット線ＬＢＬとが切り離された状態となり、メモリセルの選択が解除される。

次に、時刻ｔ４７において、制御回路は、プリチャージ制御信号ＰＣ0を、「Ｌ」レベルから、再び「Ｈ」レベルに変化させる。これにより、トランジスタＱ３がオン状態となり、ローカルビット線ＬＢＬが「Ｌ」レベルにプリチャージされる。
また、制御回路は、プリチャージ制御信号／ＰＣＧ及び読み書き切りかえ信号ＲＷを、それぞれ「Ｈ」レベルから「Ｌ」レベルに変化させる。
これにより、トランジスタＱ５及びＱ６がオン状態となり、グローバルビット線ＧＢＬが「Ｈ」レベルにプリチャージされる。このとき、ラッチはトランジスタＱ５のソース側（ＩＮＶ２の入力側及びＩＮＶ１の出力側）が「Ｈ」レベルを保持する。
上述した処理により、ローカルビット線ＬＢＬ及びグローバルビット線ＧＢＬに対するプリチャージが完了し、一連の動作が完了する。

次に、図１３の波形図を用いて、本実施形態による半導体装置における図８のメモリセルアレイの動作について説明する。
＜メモリセル１００が「Ｌ」データ時のリフレッシュの動作説明＞
次に、図１３は、図８のメモリアレイ回路の動作波形図であり、ページモード期間中に対応する選択ＹＳ信号が「Ｈ」レベルとならず、すなわちグローバルセンスアンプＧＳＡが出力対象として一度も選択されない状態を示している。
そして、メモリセル１００から読み出され、ラッチのトランジスタＱ１０のゲート側にに保持された「Ｌ」データが、メモリセル１００に対し、そのまま再書込まれる、いわゆるリフレッシュ動作を示している。

上述した図１２における動作と比較すると、ページモードアクセス期間中、すなわち時刻ｔ４４Ｂから時刻ｔ４６の間に、図１２の場合と異なり、共通読み出し線／ＲＤＬ１へのデータの読出し動作（時刻ｔ４４）、共通書込み線ＷＤＬ１からのデータの読み込み動作（時刻ｔ４５）が行われない。
すなわち、時刻ｔ４２において、メモリセル１００からコンデンサ１００Ｃに蓄積されている情報電荷がグローバルビット線ＧＢＬに対して読み出される。
そして、時刻ｔ４６において、グローバルビット線ＧＢＬに保持された「Ｌ」レベルのデータが、そのままメモリセル１００に書き戻される。
すなわち、図１２においては、グローバルビット線ＧＢＬが「Ｈ」レベルに駆動されているが、図１３においてはグローバルビット線ＧＢＬが「Ｌ」レベルのままであるため、再書込み及びセル選択解除フェーズでローカルビット線ＬＢＬが「Ｌ」レベルに駆動され、プリチャージ時に「Ｌ」レベル（０Ｖ）に戻される点のみが異り、その他の動作は同様なので、その詳細な説明は省略する。

図１４は、図１０から図１３に示した各動作期間中における選択されたローカルビット線ＬＢＬ、グローバルビット線ＧＢＬ、及び非選択のローカルビット線ＬＢＬ、グローバルビット線ＧＢＬの電位の変化を表にまとめたものである。
図１４の表から、ワード線が「Ｈ」レベルとなるメモリセルアレイ内のローカルビット線ＬＢＬは、メモリセルに蓄積されたデータの読出し及び再書込みの一定期間以外、「Ｌ」レベル（ＶSS）、すなわち０Ｖに固定されることがわかる。
このデータの読出し及び再書込みの一定の期間は、おおよそ１０ｎs前後と短いため、ほとんどの期間メモリセルアレイ内のローカルビット線ＬＢＬが「Ｌ」レベル（０Ｖ）の状態を保っており、フローティングボディに電荷が蓄積されることが無くなり、寄生バイポーラ効果が起きたり、アクセストランジスタ１００Ａの閾値を低下させ、情報電荷のメモリセルにおけるコンデンサ１００Ｃからのリークを抑制することになる。

本発明の第１の実施形態による半導体記憶装置（ＤＲＡＭ）の構成例を示すブロックである。 本発明の第１の実施形態による半導体記憶装置の動作を示す波形図である。 本発明の第１の実施形態による半導体記憶装置の動作を示す波形図である。 本発明の第１の実施形態による半導体記憶装置の動作を示す波形図である。 本発明の第１の実施形態による半導体記憶装置の動作を示す波形図である。 本発明の第１の実施形態による半導体記憶装置の動作を説明する表である。 本発明の第２の実施形態による半導体記憶装置（ＤＲＡＭ）のシングルエンドセンス階層化メモリセルアレイの構成を示す概念図である。 図７の半導体記憶装置の具体的な構成例を示す概念図である。 図８のメモリセルアレイの詳細図である。 本発明の第２の実施形態による半導体記憶装置の動作を示す波形図である。 本発明の第２の実施形態による半導体記憶装置の動作を示す波形図である。 本発明の第２の実施形態による半導体記憶装置の動作を示す波形図である。 本発明の第２の実施形態による半導体記憶装置の動作を示す波形図である。 本発明の第２の実施形態による半導体記憶装置の動作を説明する表である。

符号の説明

１００…メモリセル
１００Ａ…アクセストランジスタ
１００Ｃ…コンデンサ
１０１…プリチャージ回路
１０２，１０３…切り離しトランジスタ（ｎチャネル型ＭＯＳトランジスタ）
１０４…センスアンプ
１０５…センスアンプセレクタ
１０６…書き込み読み出し回路
２００…ダミーメモリセル

Claims (9)

1. フローティングボディ型の電界効果トランジスタ及び情報電荷を蓄積するキャパシタからなるメモリセルと、
   前記電界効果トランジスタのソースまたはドレイン電極の一方が接続されるビット線と、
   前記ビット線を予め設定されたプリチャージ電圧に制御するプリチャージ手段と、
   前記メモリセルから読み出された前記情報電荷によるビット線の電位を増幅して保持するセンスアンプと、
   前記ビット線及び前記センスアンプ間にそれぞれ介挿され、選択的に接続処理を行うスイッチ手段と、
   前記プリチャージ手段、センスアンプ及びスイッチ手段を制御する制御部と
   を有し、
   前記制御部が、メモリセルに対してデータの読み書きを行う期間以外、前記プリチャージ手段にビット線のプリチャージを行わせ、スイッチ手段によりセンスアンプとビット線とを切り離すことを特徴とする半導体記憶装置。
2. データ読み出しまたはビット線のプリチャージを行う際、前記制御部が前記ビット線に読み出された前記情報電荷を前記センスアンプに増幅させた後、前記スイッチ手段をオフとして前記ビット線と前記センスアンプとの接続を切り離し、前記プリチャージ手段により前記ビット線を前記所定の電位にプリチャージさせ、前記スイッチ手段をオン状態として前記ビット線と前記センスアンプとを接続し、前記センスアンプに保持されている情報を前記メモリセルに書き込む
   ことを特徴とする請求項１記載の半導体記憶装置。
3. データ書き込みの際、前記制御部が前記スイッチ手段をオフとして前記ビット線と前記センスアンプとの接続を切り離し、外部から入力されるデータを前記センスアンプに増幅させ、前記プリチャージ手段により前記ビット線を前記所定の電位にプリチャージさせ、前記スイッチ手段をオン状態として前記ビット線と前記センスアンプとを接続し、前記センスアンプに保持されている情報を前記メモリセルに書き込むことを特徴とする請求項１または請求項２に記載の半導体記憶装置。
4. 複数の前記ビット線が接続されるグローバルビット線をさらに有し、
   前記センスアンプが前記グローバルビット線の一端に接続され、前記スイッチ手段が前記グローバルビット線の他端とローカルビット線との間に設けられていることを特徴とする請求項１から請求項３のいずれかに記載の半導体記憶装置。
5. 複数の前記ビット線各々と前記グローバルビット線との間に、それぞれ前記スイッチ手段が介挿されており、制御部が選択されたビット線に対応する前記スイッチ手段をオン状態とし、該選択されたビット線１本をグローバルビット線に接続させ、非選択の前記ビット線に対応するスイッチ手段をオフ状態とすることを特徴とする請求項４に記載の半導体記憶装置。
6. 前記ビット線の振幅における電圧レベルの最小値を第１の電位とし、最大値を第２の電圧とした場合、
   前記プリチャージ電圧が前記第１の電位に等しいことを特徴とする請求項１から請求項５のいずれかに記載の半導体記憶装置。
7. 前記ビット線の振幅における電圧レベルの最小値を第１の電位とし、最大値を第２の電圧とした場合、
   前記プリチャージ電圧が前記第１の電位より低いことを特徴とする請求項１から請求項５のいずれかに記載の半導体記憶装置。
8. 前記電界効果型トランジスタが、ＳＯＩ構造におけるシリコン基板上に形成されたプレーナ型トランジスタであることを特徴とする請求項１から請求項７のいずれかに記載の半導体記憶装置。
9. 前記電界効果型トランジスタが、縦型トランジスタであり、ソースまたはドレインのいずれかがシリコン柱の上部に形成され、他方が該シリコン柱の下部に形成されていることを特徴とする請求項１から請求項７のいずれかに記載の半導体記憶装置。

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