JP2010055696A - 半導体記憶装置 - Google Patents

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Abstract

【課題】フローティングボディ型のＮＭＯＳトランジスタを用い、そのボディに安定な電位を供給して正孔の蓄積に起因する特性劣化を防止可能な半導体記憶装置を提供する。
【解決手段】本発明の半導体記憶装置において、メモリセルＭＣに含まれるＮＭＯＳトランジスタＱ０は、ゲート電極がワード線ＷＬに接続され、一方のソース・ドレイン領域がビット線ＢＬに接続されている。センスアンプ回路１０に含まれるＮＭＯＳトランジスタＱ１０は、ゲート電極がビット線ＢＬに接続され、一方のソース・ドレイン領域が所定の電位（グランド電位）に接続されている。ＮＭＯＳトランジスタＱ０、Ｑ１０は、フローティングボディ型のＮＭＯＳトランジスタであって、少なくともプリチャージ動作時に、ビット線ＢＬに所定の電位（グランド電位）が供給されるので、ボディへの電位が安定化し、正孔の蓄積に起因する特性劣化を抑えることができる。
【選択図】図１

Description

本発明は、データを記憶保持する複数のメモリセルと、メモリセルから読み出した信号を増幅するセンスアンプ回路を備える半導体記憶装置に関し、特に、フローティングボディ型のＮＭＯＳトランジスタを用いてメモリセルとセンスアンプ回路を構成した半導体記憶装置に関するものである。
ＤＲＡＭ(Dynamic Random Memory)等の半導体記憶装置において高速動作と低消費電力を実現するため、ＳＯＩ(Silicon on Insulator)基板を用いた構造が知られている。一般に、ＳＯＩ基板を用いたＭＯＳトランジスタは、絶縁膜上部のソースとドレインの間の領域に形成されるボディがフローティング状態となり、いわゆるフローティングボディ型のＭＯＳトランジスタとして動作する。例えば、フローティングボディが形成されたＮ型のＭＯＳトランジスタ（ＮＭＯＳトランジスタ）の動作を考えると、インパクトイオン化に起因して多数の電子・正孔対が発生し、少数キャリアである正孔が時間の経過とともにボディに蓄積する現象が生じる。このような現象によりＭＯＳトランジスタにおいては、寄生バイポーラ効果が生じたり、閾値電圧の低下を招いたり、電圧電流特性にキンクが発生するなどの種々の特性劣化を引き起こす。このようなＳＯＩ基板を採用した場合の特性劣化への対策として、例えば、特許文献１〜８及び非特許文献１に種々の手法が提案されている。
特開２００６−３２４６８３号公報 特開２００６−１７３６４０号公報 特開２００３−７８５６号公報 特表２００３−５０３８５６号公報 特開平１１−２８４１４６号公報 特開平１１−２８４１３７号公報 特開平９−２４６４８３号公報 特開平６−２１４００号公報 J. Barth, et al., "A 500MHz Random Cycle 1.5ns-Latency, SOI Embedded DRAM Macro Featuring a 3T Micro Sense Amplifier", ISSCC Digest of Technical Papers, pp. 486-487, Feb. 2007.
上記従来の手法として、ＳＯＩ基板を用いたＭＯＳトランジスタのボディに対し、固定電位を接続する技術（特許文献１、２）や、固定電位を与えるための導電層を形成する技術（特許文献３、４）が提案されている。また、ＳＯＩ基板を用いたＭＯＳトランジスタにフィールドシールド層を形成して分離し、局所的な電界制御によりボディの電位を固定する技術（特許文献５、６）が提案されている。また、ボディリフレッシュと呼ばれる制御によりボディに蓄積された正孔を逃がす技術（特許文献７）が提案されている。また、Ｐ型のＭＯＳトランジスタを用いてメモリセルを構成し、正孔よりもボディから抜けやすい電子を多数キャリアにする技術（特許文献８）が提案されている。また、ＳＯＩ基板を用いたＭＯＳトランジスタからなるメモリセルに対し、ビット線を所定の電源電圧にプリチャージする技術（非特許文献１）が提案されている。
しかしながら、上記従来の手法を採用する場合には、ＳＯＩ基板上のＭＯＳトランジスタやその周辺に複雑な構造や配線を設けるための領域が必要となったり、製造時に特別なプロセス工程を付加する必要が生じるなど、チップ面積の増加や製造コストの上昇を招くことが避けられないという問題があった。
そこで、本発明はこれらの問題を解決するためになされたものであり、フローティングボディ型のＮＭＯＳトランジスタを用いてメモリセルとセンスアンプ回路を構成し、安定な電位をボディに供給して正孔の蓄積に起因する特性劣化を確実に防止し、複雑な構造を設けるための領域や特別なプロセス工程を付加することを不要とし、チップ面積の増加や製造コストの上昇を招くことなく特性の向上を実現可能な半導体記憶装置を提供することを目的とする。
上記課題を解決するために、本発明の半導体記憶装置は、ゲート電極がワード線に接続され、一方のソース・ドレイン領域がビット線に接続された第１のＮＭＯＳトランジスタを含むメモリセルと、ゲート電極が前記ビット線に接続され、一方のソース・ドレイン領域が所定の電位に接続された第２のＮＭＯＳトランジスタを含むセンスアンプ回路と、前記第１のＮＭＯＳトランジスタ及び前記第２のＮＭＯＳトランジスタは、フローティングボディ型のＮＭＯＳトランジスタであり、少なくともプリチャージ動作時に前記ビット線に前記所定の電位が供給されるように構成される。
本発明の半導体記憶装置によれば、メモリセルの第１のＮＭＯＳトランジスタとセンスアンプ回路の第２のＮＭＯＳトランジスタは、ともにフローティングボディ型のＮＭＯＳトランジスタであって、プリチャージ動作時に所定の電位がビット線に供給される。これにより、各ＮＭＯＳトランジスタの一方のソース・ドレイン領域を所定の電位に安定化させることができる。よって、フローティングボディ型のＮＭＯＳトランジスタにおいて、少数キャリアである正孔がボディに蓄積する現象が生じないため特性劣化を防止することができる。この場合、ＮＭＯＳトランジスタに対し、複雑な構造や配線を設けることや、製造時に特別なプロセス工程を付加することは不要であり、小型化に適したフローティングボディ型のＮＭＯＳトランジスタを採用して、チップ面積が小さく特性が良好な半導体記憶装置を実現可能となる。
本発明の半導体記憶装置において、フローティングボディ型のＮＭＯＳトランジスタとして、例えば、サラウンゲート構造を採用すれば、一層の小型化を図ることができる。また、メモリセルの素子として、一般的なキャパシタを用いることに加え、抵抗値に応じて情報を保持する抵抗素子を採用することができる。さらに、メモリセルのＮＭＯＳトランジスタとして、ゲート絶縁膜に設けたチャージトラップの電荷を利用するもの、あるいは、強誘電体を用いたゲート絶縁膜の分極の方向を利用するものを採用することができる。
特に、本発明は、階層化されたメモリセルアレイを備え、ビット線構成がローカルビット線とグローバルビット線に階層化されている半導体記憶装置に適用することが有効である。このような半導体記憶装置において、フローティングボディ型のＮＭＯＳトランジスタを採用してチップ面積の縮小と特性の向上の両立が可能なる。
本発明によれば、メモリセルとセンスアンプ回路においてフローティングボディ型のＮＭＯＳトランジスタを採用し、一方のソース・ドレイン領域に所定の電位を供給する構成を採用したので、ボディへの正孔の蓄積に起因する特性劣化を抑制し、チップ面積が小さく製造コストを削減可能な半導体記憶装置を実現することができる。
以下、本発明の実施形態について図面を参照しながら説明する。本実施形態では、半導体記憶装置としてのＤＲＡＭに対して本発明を適用する場合を説明する。
図１は、本実施形態のＤＲＡＭの要部構成を示す図である。図１においては、本実施形態のうち、１本のワード線ＷＬと、１本のローカルビット線ＬＢＬと、それらの交点に配置される１つのメモリセルＭＣと、４つのＮＭＯＳトランジスタＱ１０、Ｑ１１、Ｑ１２、Ｑ１３からなるシングルエンド型のローカルセンスアンプ１０（本発明のセンスアンプ回路）と、グローバルセンスアンプ１１及びその入力側のＰＭＯＳトランジスタＱ１４とを含む範囲の回路構成例を示している。
本実施形態のＤＲＡＭでは、階層化されたメモリセルアレイを前提とし、ビット線構成とセンスアンプ回路をともに階層化した構成が採用されている。すなわち、１本のグローバルビット線ＧＢＬには所定数のローカルビット線ＬＢＬが対応付けられるとともに、１個のグローバルセンスアンプ１１には所定数のローカルセンスアンプ１０が対応付けられている。これにより、１本のローカルビット線ＬＢＬに接続されるメモリセル数の増加を抑えることができる。選択されたメモリセルＭＣが属するローカルビット線ＬＢＬは、ローカルセンスアンプ１０を介してグローバルビット線ＧＢＬに接続され、グローバルセンスアンプ１１によりデータの読み出し又は書き込みを行うことができる。
図１の構成において、メモリセルＭＣは、選択ＮＭＯＳトランジスタＱ０と、蓄積電荷に応じて情報を保持するキャパシタＣｓとから構成されている。選択ＮＭＯＳトランジスタＱ０は、ゲートがワード線ＷＬに接続され、ソースがローカルビット線ＬＢＬに接続され、ドレインがキャパシタＣｓの一方の端子に接続されている。キャパシタＣｓの他方の端子はセルプレート電位ＶＰＬＴの配線に接続されている。図１では１つのメモリセルＭＣのみを示しているが、実際には各々のローカルビット線ＬＢＬに複数のメモリセルＭＣが接続される。これにより、各々のローカルビット線ＬＢＬには、図１に示すように寄生容量Ｃｂが形成される。この寄生容量Ｃｂは、例えば、１０ｆＦ程度の大きさである。なお、メモリセルＭＣのキャパシタＣｓの容量は、例えば、２０ｆＦ程度の大きさである。
本実施形態では、選択ＮＭＯＳトランジスタＱ０として、フローティングボディ型のＮＭＯＳトランジスタを採用している。図２は、本実施形態で用いるフローティングボディ型のＮＭＯＳトランジスタの一例として、特に占有面積を小さくするために適したサラウンドゲート構造のＭＯＳトランジスタの構造図を示している。図２に示すＮＭＯＳトランジスタにおいて、縦方向のピラー状の半導体領域の中央部の周囲を取り囲むゲート電極２０が絶縁膜２１を挟んで形成されている。また、ピラー状の半導体領域の上下の領域にそれぞれ不純物を導入することにより、ドレイン領域（ソース・ドレイン領域）２２と、ソース領域（ソース・ドレイン領域）２３がそれぞれ形成されるとともに、ドレイン領域２２及びソース領域２３に挟まれる半導体領域にフローティングボディとしてのボディ２４が形成されている。
図２のサラウンドゲート構造のＮＭＯＳトランジスタは、フローティングボディ型のＭＯＳトランジスタであるため、インパクトイオン化に起因して少数キャリアである正孔が蓄積する現象が問題となる。ここで、図３を用いて、フローティングボディ型のＮＭＯＳトランジスタのフローティングボディに正孔が蓄積する状況を説明する。図３は、フローティングボディ型のＮＭＯＳトランジスタに対するシミュレーション結果を示す図であり、横軸に時間を０〜Ｔａの範囲で示し、左側の縦軸にドレイン電圧ＶＤ、ソース電圧ＶＳ、ソース・ボディ間電圧ＶＢＳのそれぞれを−Ｖａ〜＋Ｖａの範囲で示し、右側の縦軸にフローティングボディに蓄積される正孔の電荷量ＱＢを０〜Ｑａの範囲でそれぞれ示している。
図３に示すように、初期時点では、ドレイン電圧ＶＤ、ソース電圧ＶＳ、ソース・ボディ間電圧ＶＢＳがいずれも０Ｖを保っている。そして、時間ｔ０が経過した時点でドレイン電圧ＶＤとソース電圧ＶＳが所定電位に上昇したとき、ソース・ボディ電圧ＶＢＳが低下する。その後、時間経過とともにフローティングボディに正孔が蓄積されることにより電荷ＱＢが増加していき、それに伴いソース・ボディ電圧ＶＢＳも徐々に０Ｖに近付いていく。すなわち、フローティングボディの電位が徐々にソース電圧ＶＳに近付くように変化する。このように、フローティングボディに正孔が蓄積することは、寄生バイポーラ効果、閾値電圧の低下、電圧電流特性のキンクの発生などにつながり、ＮＭＯＳトランジスタの特性劣化の要因となる。本実施形態では、選択ＮＭＯＳトランジスタＱ０に対し適切に電位を供給することにより、ボディ２４への正孔の蓄積に起因する特性劣化を防止しているが、具体的な構成については後述する。
図１に戻って、ローカルセンスアンプ１０において、グローバルビット線ＧＢＬとグランドの間に２つのＮＭＯＳトランジスタＱ１１、Ｑ１０が直列接続されている。ＮＭＯＳトランジスタＱ１０は、ゲートにローカルビット線ＬＢＬが接続され、ローカルビット線ＬＢＬの信号電圧を増幅してドレイン電流に変換する。ＮＭＯＳトランジスタＱ１１は、ゲートに入力された制御信号ＲＥに応じて、読み出し動作時の出力ノードであるＮＭＯＳトランジスタＱ１０のドレインとグローバルビット線ＧＢＬとの間の接続を切り換え制御する。本実施形態では、ローカルセンスアンプ１０のＮＭＯＳトランジスタＱ１０についても、選択ＮＭＯＳトランジスタＱ０と同様、フローティングボディ型のＮＭＯＳトランジスタを採用し、上述した特性劣化の防止を図っている。
図１において、２つのＮＭＯＳトランジスタＱ１３、Ｑ１２もグローバルビット線ＧＢＬとグランドの間に直列接続され、両者の中間ノードがローカルビット線ＬＢＬに接続されている。プリチャージ回路として機能するＮＭＯＳトランジスタＱ１２は、ゲートに入力されたプリチャージ信号ＰＣに応じてローカルビット線ＬＢＬをプリチャージする。プリチャージ信号ＰＣがハイに制御されると、ローカルビット線ＬＢＬがグランド電位にプリチャージされる。ＮＭＯＳトランジスタＱ１３は、ゲートに入力された制御信号ＲＷＥに応じて、ローカルビット線ＬＢＬとグローバルビット線ＧＢＬの間の接続を切り換え制御する。
図１の構成における読み出し動作に際し、メモリセルＭＣのキャパシタＣｓの容量と、ローカルビット線ＬＢＬの上述の寄生容量Ｃｂとからなる伝送路のチャージシェアにより、ローカルビット線ＬＢＬに信号電圧が読み出される。よって、読み出し動作時に、メモリセルＭＣの選択ＮＭＯＳトランジスタＱ０をオンにしてチャージシェアが開始され、数ｎｓ後のローカルビット線ＬＢＬの電位はキャパシタＣｓに蓄積された電荷の有無で十分な差が得られる。そのため、ローカルセンスアンプ１０のセンス期間をこの数ｎｓまでの範囲内に設定することにより、ＮＭＯＳトランジスタＱ１０によるセンス増幅動作を完了させるのに十分なマージンを持たせることができる。このような動作原理から、ローカルビット線LＢＬに接続されるメモリセルＭＣの個数は、チャージシェアによって必要な信号電圧が得られる範囲内に設定することが望ましい。
グローバルセンスアンプ１１の入力側のＰＭＯＳトランジスタＱ１４は、電源電圧ＶＤＤとグローバルビット線ＧＢＬとの間に接続されている。ＰＭＯＳトランジスタＱ１４は、ゲートに入力された反転プリチャージ信号／ＰＣに応じてグローバルビット線ＧＢＬをプリチャージする。反転プリチャージ信号／ＰＣがローに制御されると、グローバルビット線ＧＢＬが電源電圧ＶＤＤにプリチャージされる。なお、グローバルビット線ＧＢＬには、図１に示すように寄生容量Ｃｇｂが形成される。この寄生容量Ｃｇｂは、例えば、４０ｆＦ程度の大きさである。
グローバルセンスアンプ１１は、入力側に接続されるグローバルビット線ＧＢＬを伝送される信号をラッチし、ハイ又はローの２値で判定する。グローバルセンスアンプ１１は、図示しない外部回路と選択的に接続され、グローバルビット線ＧＢＬを経由して入力された読み出しデータを外部出力するとともに、外部からの書き込みデータを入力してグローバルビット線ＧＢＬに出力する。
なお、図１では１つのローカルセンスアンプ１０のみ示しているが、実際には１本のグローバルビット線ＧＢＬに複数のローカルセンスアンプ１０が接続される。そして、読み出し動作時に、選択されたメモリセルＭＣに対応するローカルセンスアンプ１０がグローバルビット線ＧＢＬと選択的に接続される。
次に、本実施形態のＤＲＡＭの読み出し動作について、図４及び図５を用いて説明する。図４は、メモリセルＭＣからハイを読み出す場合の信号波形図であり、図５は、メモリセルＭＣからローを読み出す場合の信号波形図である。図４及び図５において、横軸は時間を表し、縦軸は電圧を表す。また、図４及び図５の上部には、読み出し動作の全体を、プリチャージ解除期間Ｔ１、セル選択期間Ｔ２、センス期間Ｔ３の３つの期間に細分化して示している。
メモリセルＭＣからハイを読み出す場合は、図４に示すように、プリチャージ解除期間Ｔ１に至るまで、プリチャージ信号ＰＣがハイ、反転プリチャージ信号／ＰＣがローとなり、ローカルビット線ＬＢＬとグローバルビット線ＧＢＬがプリチャージされた状態にある。そして、プリチャージ解除期間Ｔ１において、プリチャージ信号ＰＣがローに変化し、反転プリチャージ信号／ＰＣがハイに変化する。これにより、ローカルビット線ＬＢＬはグランド電位にプリチャージされた状態でフローティングとなり、グローバルビット線ＧＢＬは電源電圧ＶＤＤにプリチャージされた状態でグローバルセンスアンプ１１内の図示しないラッチ回路により保持される。
続いてセル選択期間Ｔ２において、選択されたワード線ＷＬの電位がグランドから正電圧ＶＰＰに上昇し、制御信号ＲＥがローからハイに変化する。これにより、メモリセルＭＣからハイの信号電圧がローカルビット線ＬＢＬに読み出され、これ以降はセンス期間Ｔ３に移行する。なお、ワード線の正電圧ＶＰＰは、ハイのレベル（電源電圧ＶＤＤ）より高く設定されている。
センス期間Ｔ３においては、ローカルビット線ＬＢＬの電位が所定のレベルまで上昇する。図４に示すように、ローカルビット線ＬＢＬの電位は、ＮＭＯＳトランジスタＱ１０の閾値電圧の分布範囲Ｒｖｔ（図中網掛け表示で示す）の上限より高い値となるように設定される。よって、ローカルビット線ＬＢＬからＮＭＯＳトランジスタＱ１０に対して十分高いゲート電圧が供給される場合は大きなドレイン電流が流れるので、グローバルビット線ＧＢＬの寄生容量Ｃｇｂに充電されている電荷をＮＭＯＳトランジスタＱ１１、Ｑ１０を介して短時間で引き抜くことができる。これにより、グローバルビット線ＧＢＬの電位は、電源電圧ＶＤＤからグランド電位に放電され、グローバルセンスアンプ１１でラッチされた信号が反転され、ハイが出力される（信号ＲＤ）。その後、制御信号ＲＥがハイからローに変化すると、ＮＭＯＳトランジスタＱ１１がオフとなってローカルビット線ＬＢＬとグローバルセンスアンプ１１が切り離され、センス期間Ｔ３が終了する。
次に、メモリセルＭＣからローを読み出す場合は、図５に示すように、基本的な制御はおおよそ図４の場合と共通するので、異なる点について説明する。図５の信号波形のうち、ローカルビット線ＬＢＬとグローバルビット線ＧＢＬの各波形は、図４とは異なっている。すなわち、センス期間Ｔ３において、ローカルビット線ＬＢＬの電位は、ＮＭＯＳトランジスタＱ１０の閾値電圧の分布範囲Ｒｖｔの下限より若干低い値となっている。そのため、ＮＭＯＳトランジスタＱ１０のドレイン電流は流れず、グローバルビット線ＧＢＬの寄生容量Ｃｇｂに充電されている電荷が引き抜かれないので、グローバルビット線ＧＢＬの電位がハイを保持する。これにより、グローバルセンスアンプ１１から、ハイを反転したローが出力される。
図４及び図５からわかるように、プリチャージ解除期間Ｔ１に至るまでの間は、ローカルビット線ＬＢＬがグランド電位（０Ｖ）にプリチャージされた状態にある。従って、フローティングボディ型の選択ＮＭＯＳトランジスタＱ０のソース領域２３の電位がグランド電位に固定され、ボディ２４（図２）には正孔が蓄積されないため、ボディ２４の電位はグランド電位に収斂する。また、ローカルセンスアンプ１０のフローティングボディ型のＮＭＯＳトランジスタＱ１０は、そのソース領域２３が常にグランド電位（０Ｖ）に固定された状態にあるため、ＮＭＯＳトランジスタＱ１０のボディ２４には正孔が蓄積されないため、ボディ２４の電位はグランド電位に収斂する。このように、選択ＮＭＯＳトランジスタＱ０及びＮＭＯＳトランジスタＱ１０は、ボディ２４に正孔が蓄積することに起因する寄生バイポーラ効果、閾値電圧の低下、電流電圧特性のキンクの発生などの特性劣化を抑えることができ、読み出し動作と増幅動作に関して所望の特性を維持することが可能となる。なお、フローティングボディ型のＮＭＯＳトランジスタに対して供給する電位は、グランド電位である場合に限られず、グランド電位以下に固定された所定の電位であればよい。
本実施形態では、メモリセルＭＣの選択ＮＭＯＳトランジスタＱ０とローカルセンスアンプ１０のＮＭＯＳトランジスタＱ１０について、それぞれフローティングボディ型を採用する場合を説明したが、図１に示す他のＮＭＯＳトランジスタＱ１１、Ｑ１２、Ｑ１３についてもフローティングボディ型を採用してもよい。これにより、ＮＭＯＳトランジスタＱ１１〜Ｑ１３の占有面積の低減が可能となる。なお、これらのＮＭＯＳトランジスタＱ１１〜Ｑ１３は、単純なスイッチとして機能するものであるため、上述したフローティングボディ型に固有の特性面に与える影響は無視することができる。
次に、本実施形態に対して適用可能な複数の変形例について説明する。図１においては、選択ＮＭＯＳトランジスタＱ０とキャパシタＣｓから構成されるメモリセルＭＣを示したが、以下の各変形例では、メモリセルＭＣのうちキャパシタＣｓを他の素子で置き換える場合を説明する。図６は、本実施形態の第１の変形例に係るＲｅＲＡＭ（抵抗値変化型ＲＡＭ）の要部構成を示す図である。第１の変形例では、フローティングボディ型の選択ＮＭＯＳトランジスタＱ０と、抵抗値の大小に応じて情報を保持する抵抗素子ＲｓとからメモリセルＭＣが構成される。選択ＮＭＯＳトランジスタＱ０は、ゲートがワード線ＷＬに接続され、ソースがローカルビット線ＬＢＬに接続され、ドレインが抵抗素子Ｒｓの一方の端子に接続されている。抵抗素子Ｒｓの他方の端子は電源電圧ＶＤＤの配線に接続されている。図６において、他の構成要素については図１と共通であるため、説明を省略する。
メモリセルＭＣの抵抗素子Ｒｓは、例えば、高抵抗状態の抵抗値分布の下限が１００ＭΩ、低抵抗状態の抵抗値分布の上限が１００ｋΩとなる。その結果、ローカルビット線の寄生容量Ｃｂと抵抗素子Ｒｓの回路部分の時定数は、抵抗素子Ｒｓが高抵抗状態の場合に１ｕｓ以上、抵抗素子Ｒｓが低抵抗状態の場合に１ｎｓ以下となる。従って、読み出し動作時に、選択ＮＭＯＳトランジスタＱ０をオンにしてローカルビット線ＬＢＬの充放電を開始した後、数ｎｓ程度が経過した時点でローカルビット線ＬＢＬの電位は、抵抗素子Ｒｓの抵抗値の大小により十分な差を得ることができる。そのため、センス期間Ｔ３をこの数ｎｓの範囲に設定することにより、ＮＭＯＳトランジスタＱ１０によるセンス増幅動作の十分なマージンを確保することができる。なお、ローカルビット線ＬＢＬに接続されるメモリセルＭＣの数は、上述の動作原理に基づき、抵抗素子Ｒｓの抵抗値とセンス期間Ｔ３の長さに合わせて算出される寄生容量Ｃｂの値を確保できるように多様な設定が可能である。
次に、第１の変形例に係るＤＲＡＭの読み出し動作について、図７及び図８を用いて説明する。図７は、メモリセルＭＣからハイ（低抵抗状態）を読み出す場合の信号波形図であり、図８は、メモリセルＭＣからロー（高抵抗状態）を読み出す場合の信号波形図である。図７及び図８は、上述の図４及び図５に対応し、多くの信号波形が共通するので、以下では相違点のみを説明する。
メモリセルＭＣから、抵抗素子Ｒｓが低抵抗状態にあるハイを読み出す場合は、図７のセンス期間Ｔ３において、図４とは異なり、ローカルビット線ＬＢＬの電位がＮＭＯＳトランジスタＱ１０の閾値電圧の分布範囲Ｒｖｔの上限を超えて上昇する。そのため、図４の場合と同様、ＮＭＯＳトランジスタＱ１０のドレイン電流の増大により、グローバルビット線ＧＢＬの電位が電源電圧ＶＤＤからグランド電位まで急速に放電される。
一方、メモリセルＭＣから、抵抗素子Ｒｓが高抵抗状態にあるローを読み出す場合は、図８のセンス期間Ｔ３において、ローカルビット線ＬＢＬの電位が緩やかに上昇するが、ＮＭＯＳトランジスタＱ１０の閾値電圧の分布範囲Ｒｖｔの下限を上回ることはない。そのため、図５の場合と同様、ＮＭＯＳトランジスタＱ１０のドレイン電流は流れず、グローバルビット線ＧＢＬの電位がハイを保持する。
図７及び図８からわかるように、プリチャージ解除期間Ｔ１までの間、ローカルビット線ＬＢＬがグランド電位（０Ｖ）にプリチャージされていることにより、フローティングボディ型の選択ＮＭＯＳトランジスタＱ０のボディ２４には正孔が蓄積されないことの効果は、図４及び図５の場合と同様である。また、ローカルセンスアンプ１０のフローティングボディ型のＮＭＯＳトランジスタＱ１０についても、上述した効果が得られる。従って、第１の変形例を採用する場合であっても、ボディ２４（図２）に正孔が蓄積することに起因する寄生バイポーラ効果、閾値電圧の低下、電流電圧特性のキンクの発生などの特性劣化を抑えることが可能となる。
次に図９は、本実施形態の第２の変形例に係るＲｅＲＡＭの要部構成を示す図である。第２の変形例では、メモリ素子ＭＣにおいて、フローティングボディ型の選択ＮＭＯＳトランジスタＱ０と抵抗素子Ｒｓの接続関係を第１の変形例とは逆にしたものである。すなわち、選択ＮＭＯＳトランジスタＱ０は、ゲートがワード線ＷＬに接続され、ソースが抵抗素子Ｒｓの一方の端子に接続され、ドレインが電源電圧ＶＤＤの配線に接続されている。抵抗素子Ｒｓの他方の端子は、ローカルビット線ＬＢＬに接続されている。図９において、他の構成要素については図１及び図６と共通であるため、説明を省略する。第２の変形例を採用する場合であっても、第１の変形例と同様の効果を達成可能である。
次に図１０は、本実施形態の第３の変形例に係るチャージトラップ型ＲＡＭの要部構成を示す図である。第３の変形例では、メモリセルＭＣが、ゲート絶縁膜中にチャージトラップ領域を設けたフローティングボディ型の選択ＮＭＯＳトランジスタＱ０ａから構成される。メモリセルＭＣには、キャパシタや抵抗素子を設ける必要がなく、選択ＮＭＯＳトランジスタＱ０ａのチャージトラップ領域に電子が蓄積された状態と電子が蓄積されていない状態とで２値の情報を記憶することができる。選択ＮＭＯＳトランジスタＱ０ａは、ゲートがワード線ＷＬに接続され、ソースがローカルビット線ＬＢＬに接続され、ドレインが電源電圧ＶＤＤに接続されている。
図７及び図８の信号波形図は、第３の変形例の場合もほぼ共通となる。第３の変形例では、ワード線ＷＬを駆動してメモリセルＭＣを読み出す際、選択ＮＭＯＳトランジスタＱ０ａのチャージトラップ領域に電子が蓄積されていない状態では、選択ＮＭＯＳトランジスタＱ０ａの閾値電圧が低下してオン抵抗が減少する。このときのオン電流Ｉａ（図１０）の下限値は、例えば、１０ｕＡとなる。また、選択ＮＭＯＳトランジスタＱ０ａのチャージトラップ領域に電子が蓄積された状態では、選択ＮＭＯＳトランジスタＱ０ａの閾値電圧が上昇してオン抵抗が増加する。このときのオン電流Ｉａの上限値は、例えば、１０ｎＡとなる。この場合、図７及び図８におけるメモリセルＭＣの抵抗素子Ｒｓを流れる電流は、第３の変形例のＮＭＯＳトランジスタＱ０のオン電流Ｉａとほぼ等しくなる。よって、第３の変形例のメモリセルＭＣを採用する場合であっても、第１の変形例とほぼ同じ制御方法により動作させることが可能となる。
次に図１１は、本実施形態の第４の変形例に係るＦｅＲＡＭ（強誘電体ＲＡＭ）の要部構成を示す図である。第４の変形例では、メモリセルＭＣが、ゲート絶縁膜に強誘電体を用いたフローティングボディ型の選択ＮＭＯＳトランジスタＱ０ｂから構成される。メモリセルＭＣには、キャパシタや抵抗素子を設ける必要がなく、選択ＮＭＯＳトランジスタＱ０ｂの強誘電体膜の分極の方向で２値の情報を記憶することができる。選択ＮＭＯＳトランジスタＱ０ｂは、ゲートがワード線ＷＬに接続され、ソースがローカルビット線ＬＢＬに接続され、ドレインが電源電圧ＶＤＤに接続されている。
図７及び図８の信号波形図は、第４の変形例の場合もほぼ共通となる。第４の変形例では、ワード線ＷＬを駆動してメモリセルＭＣを読み出す際、選択ＮＭＯＳトランジスタＱ０ｂの強誘電膜の分極方向が、チャネル側が正の状態では、選択ＮＭＯＳトランジスタＱ０ｂの閾値電圧が低下してオン抵抗が減少する。このときのオン電流Ｉｂ（図１１）の下限値は、例えば、１０ｕＡとなる。また、選択ＮＭＯＳトランジスタＱ０ｂの強誘電体膜の分極方向が、チャネル側が負の状態では、選択ＮＭＯＳトランジスタＱ０ｂの閾値電圧が上昇してオン抵抗が増加する。このときのオン電流Ｉｂの上限値は、例えば、１０ｎＡとなる。この場合、図７及び図８におけるメモリセルＭＣの抵抗素子Ｒｓを流れる電流は、第４の変形例の選択ＮＭＯＳトランジスタＱ０ｂのオン電流Ｉｂとほぼ等しくなる。よって、第４の変形例のメモリセルＭＣを採用する場合であっても、第１の変形例とほぼ同じ制御方法により動作させることが可能となる。
以上、本実施形態に基づいて本発明の内容を具体的に説明したが、本発明は上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々の変更を施すことができる。例えば、上記実施形態においては、フローティングボディ型のＮＭＯＳトランジスタとして、図２に示すサラウンドゲート構造のＮＭＯＳトランジスタを用いる場合を説明したが、他の構造のフローティングボディ型のＮＭＯＳトランジスタを採用してもよい。例えば、ＳＯＩ基板上にプレーナ型ＭＯＳトランジスタを形成してもよい。このような構造では、ソース・ドレイン領域を下方の絶縁膜まで形成し、ゲートの下方にソース領域とドレイン領域に挟まれたボディを形成するものである。また例えば、Ｆｉｎ構造のＭＯＳトランジスタを用いてもよい。このような構造では、薄い壁状のＦｉｎ型半導体にゲート電極とソース・ドレイン領域とを形成し、ソース・ドレイン領域とゲート電極に囲まれた半導体領域にボディを形成するものである。
本実施形態のＤＲＡＭの要部構成を示す図である。 サラウンドゲート構造のＭＯＳトランジスタの構造図である。 フローティングボディ型のＮＭＯＳトランジスタのフローティングボディに正孔が蓄積する状況を説明する図である。 本実施形態のＤＲＡＭの読み出し動作を説明する図であり、メモリセルからハイを読み出す場合の信号波形図である。 本実施形態のＤＲＡＭの読み出し動作を説明する図であり、メモリセルからローを読み出す場合の信号波形図である。 本実施形態の第１の変形例に係るＲｅＲＡＭの要部構成を示す図である。 第１の変形例に係るＲｅＲＡＭの読み出し動作を説明する図であり、メモリセルからハイを読み出す場合の信号波形図である。 第１の変形例に係るＲｅＲＡＭの読み出し動作を説明する図であり、メモリセルからローを読み出す場合の信号波形図である。 本実施形態の第２の変形例に係るＲｅＲＡＭの要部構成を示す図である。 本実施形態の第３の変形例に係るチャージトラップ型ＲＡＭの要部構成を示す図である。 本実施形態の第４の変形例に係るＦｅＲＡＭの要部構成を示す図である。
符号の説明
１０…ローカルセンスアンプ
１１…グローバルセンスアンプ
２０…ゲート電極
２１…絶縁膜
２２…ドレイン領域
２３…ソース領域
２４…ボディ
ＧＢＬ…グローバルビット線
ＬＢＬ…ローカルビット線
ＷＬ…ワード線
ＭＣ…メモリセル
Ｑ１０、Ｑ１１、Ｑ１２、Ｑ１３…ＮＭＯＳトランジスタ
Ｑ１４…ＰＭＯＳトランジスタ
Ｑ０、Ｑ０ａ、Ｑ０ｂ…選択ＮＭＯＳトランジスタ
Ｃｓ…キャパシタ
Ｒｓ…抵抗素子
ＰＣ…プリチャージ信号
／ＰＣ…反転プリチャージ信号
ＲＥ、ＲＷＥ…制御信号
ＶＤＤ…電源電圧
ＶＰＬＴ…セルプレート電位

Claims (10)

  1. ゲート電極がワード線に接続され、一方のソース・ドレイン領域がビット線に接続された第１のＮＭＯＳトランジスタを含むメモリセルと、
    ゲート電極が前記ビット線に接続され、一方のソース・ドレイン領域が所定の電位に接続された第２のＮＭＯＳトランジスタを含むセンスアンプ回路と、
    前記第１のＮＭＯＳトランジスタ及び前記第２のＮＭＯＳトランジスタは、フローティングボディ型のＮＭＯＳトランジスタであり、少なくともプリチャージ動作時に前記ビット線に前記所定の電位が供給されることを特徴とする半導体記憶装置。
  2. 前記フローティングボディ型のＮＭＯＳトランジスタは、サラウンドゲート構造を有することを特徴とする請求項１に記載の半導体記憶装置。
  3. 前記センスアンプ回路は、前記ビット線を前記所定の電位にプリチャージするプリチャージ回路を含むことを特徴とする請求項１に記載の半導体記憶装置。
  4. 前記所定の電位はグランド電位以下であることを特徴とする請求項１に記載の半導体記憶装置。
  5. 前記メモリセルは、蓄積電荷に応じて情報を保持するキャパシタを含み、当該キャパシタの一方の端子が、前記第１のＮＭＯＳトランジスタの他方のソース・ドレイン領域に接続されていることを特徴とする請求項１に記載の半導体記憶装置。
  6. 前記メモリセルは、抵抗値の大小に応じて情報を保持する抵抗素子を含み、当該抵抗素子の一方の端子が、前記第１のＮＭＯＳトランジスタの他方のソース・ドレイン領域に接続されていることを特徴とする請求項１に記載の半導体記憶装置。
  7. 前記メモリセルは、抵抗値の大小に応じて情報を保持する抵抗素子を含み、前記第１のＮＭＯＳトランジスタの前記一方の端子は、前記抵抗素子を介して前記ビット線に接続されていることを特徴とする請求項１に記載の半導体記憶装置。
  8. 前記第１のＮＭＯＳトランジスタは、ゲート絶縁膜中に設けたチャージトラップ領域の電荷に応じて情報を保持することを特徴とする請求項１に記載の半導体記憶装置。
  9. 前記第１のＮＭＯＳトランジスタは、強誘電体を用いたゲート絶縁膜の分極の方向に応じて情報を保持することを特徴とする請求項１に記載の半導体記憶装置。
  10. 複数の前記メモリセルを階層化して配置したメモリセルアレイが構成され、
    前記ビット線としての所定数のローカルビット線が、前記センスアンプ回路を介して選択的にグローバルビット線に接続されることを特徴とする請求項１に記載の半導体記憶装置。
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