JPH0689574A - 半導体装置 - Google Patents
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Abstract
つ、活性状態における動作速度を向上させることのでき
る半導体装置を提供することを目的とする。 【構成】 NMOSトランジスタを含む半導体装置であ
って、非活性状態における回路の消費電力を最小にする
ための基板バイアスVBB1を発生する第1のバイアス
発生回路30と、NMOSトランジスタの活性状態にお
ける電流駆動能力を最大にするための基板バイアスVB
B2を発生する第2のバイアス発生回路31とを備え、
バイアス選択回路32が、制御信号CNTに応答して、
基板バイアスVBB1および基板バイアスVBB2の一
方を選択してシリコン基板1に与え、活性状態とスタン
バイ状態とでしきい値電圧を変化させることにより上記
目的を達成する。
Description
れたMOS(Metal Oxide Semiconductor )型電界効果
トランジスタ(以下、「MOSトランジスタ」と称す)
を含む半導体装置に関し、特に基板バイアス電圧の供給
についての改良に関するものである。
モリおよびスタティックランダムアクセスメモリなどの
ような半導体装置は、1つの半導体基板上に形成された
たくさんのMOSトランジスタによって構成される。ま
た、通常、このような半導体装置では、半導体基板の電
位が常に予め定められた範囲内に維持される。
ック図である。図23を参照して、この半導体装置10
0は、単一の半導体基板上に形成された機能回路(また
は内部回路)110および基板バイアス発生回路120
を含む。機能回路110は、この半導体装置100の必
要な機能を実現するため、たくさんのMOSトランジス
タによって構成される。基板バイアス発生回路120
も、MOSトランジスタによって構成されており、半導
体基板1を予め定められた負の電位に維持するための基
板バイアス電圧VBBを発生する。
造の一部を示す断面構造図である。図23に示した機能
回路110は、図24に示した断面構造を含んでいる。
図24では、このNMOSトランジスタおよびその周辺
に形成された配線が一例として示される。図24を参照
して、NMOSトランジスタは、半導体基板1の主表面
近くに形成されたソースおよびドレインを構成するN型
不純物領域2および3と、ゲート電極5とを含む。ゲー
ト電極5と基板1との間にはゲート誘電体薄膜4が形成
される。ゲート電極5の下部のシリコン基板1には、P
型不純物が低い濃度(たとえば、1016〜1017/cm
3 )で導入されている。また、ソース領域2およびドレ
イン領域3は、N型不純物が高い不純物濃度(たとえ
ば、1019〜1021/cm3 で導入されている。ゲート
電極5、ソース領域2、ドレイン領域3には、層間絶縁
膜24に形成されるコンタクトホールを介して低抵抗の
配線層22および25が接続されている。
タにおいて、ゲート電極5に正の電圧を印加すると、P
- 領域からなるシリコン基板1の上層部にN型キャリア
(電子)が誘起される。すなわち、シリコン基板1の表
面はN型に反転し、ソース領域2とドレイン領域3およ
びシリコン基板1の表面とは同じ導電形式となる。これ
によりドレイン領域とソース領域との間に電流を流すこ
とが可能になる。また、シリコン基板1の表面に誘起さ
れるN型キャリア濃度は、ゲート電極5に印加される電
圧によって変化するので、ソース領域1とドレイン領域
2との間を流れる電流量をゲート電圧によって制御する
ことができる。
状態にもたらされたとき、ドレイン領域3の近傍で対を
なすホットエレクトロンおよびホールが発生される。発
生したホットエレクトロンの大半はドレイン領域3に流
れる。一方、発生したホールの大半はシリコン基板1に
流れる。これにより、シリコン基板1の電位が上昇す
る。シリコン基板1の電位の上昇により、次のような問
題が生じる。
シリコン基板1との間にPN接合が形成されるので、こ
れらのPN接合が順バイアス状態にもたらされる。した
がって、ソース領域2、ドレイン領域3およびシリコン
基板1との間に漏れ電流が流れる。その結果、ソース領
域2とドレイン領域3との間にチャネルが形成されなく
なったり、伝送される信号が遅延されたりする。
1の電位VBBをたとえば−1V程度に維持するための基
板バイアス発生回路120が設けられる。
供給動作を説明する。図25は、基板バイアスの電位を
−1Vにしたときのしきい値電圧、電流駆動能力を示す
図である。図25において、(a)は基板バイアスの電
位、(b)はNMOSトランジスタのしきい値、(c)
はNMOSトランジスタの電流駆動能力を示す。
イ状態にかかわらず一定の基板バイアスが印加されてい
る(図25では、−1V)。しきい値電圧は、基板バイ
アスが正の方向に変化すると負の方向に変化する。この
しきい値電圧の変化により、電流駆動能力も変化し、N
MOSトランジスタでは、しきい値電圧の負の方向への
変化に対し、電流駆動能力が増加し、また、PMOSト
ランジスタでは、しきい値電圧の正の方向への変化に対
して電流駆動能力が増加する。しかし、従来の基板バイ
アス供給方法では、一定の基板バイアスが印加されてい
るため、図25に示すようにしきい値電圧および電流駆
動能力は変化しない。
基板電位を切換え、スタンバイ状態のときに活性状態よ
りも深い基板バイアス電圧の基板に印加する半導体メモ
リ装置が日本公開公報P3−29183号に公開されて
いる。
アスを切換えるための装置を示すブロック図である。図
26を参照して、この装置は、活性モードとスタンバイ
モードとを識別する識別回路101、活性状態表示に第
2の基板電位を発生するための電流駆動能力の大きい基
板電位発生回路102、スタンバイ状態表示に第2の基
板電位よりも深い逆バイアスとなる第1の基板電位を発
生するための電流駆動能力の小さい基板電位発生回路1
03、基板電位と第2の基板電位に対応する基準電位と
を比較する比較回路104基板電位と第1の基板電位に
対応する基準電位とを比較する比較回路105、および
識別回路101の出力信号に応答して基板電位発生回路
102および103のうちの一方を選択し、比較回路1
04および105の出力信号に応答して選択した基板電
位発生回路により発生される基板電位を一定に維持する
ための制御部106を含む。
回路103よりも電流駆動能力が低いのは、スタンバイ
状態時にはメモリセルにストアされたデータの消失を防
ぐためにのみ第1の基板電位を発生するからである。し
かし、電流駆動能力は小さいので、外部ノイズによりP
N接合が順バイアスになる可能性がある。この順バイア
スになるのを防止するために、第1の基板電位を深い逆
バイアスとなる電位にしている。
を、第1の基板電位より浅いバイアスになるようにして
いるのは、活性状態時には、電源電圧以上に昇圧される
内部信号(たとえばメモリのワード線)があるため、第
1の基板電圧と同じように逆バイアスをかけるとPN接
合の耐圧を越える危険があるからである。
するための信号が入力されると、識別回路101が活性
モードであることを認識し、制御部106に活性モード
に対応した制御を行なわせる。制御部106は、比較回
路104の出力信号に応答して基板電位発生回路102
を制御し、基板の電圧を第2の基板電位に維持する。
る信号が入力されると、識別回路101がスタンバイモ
ードであることを識別し、制御部106にスタンバイモ
ードに対応した制御を行なう。制御部106は、比較回
路105の出力信号に応答して、基板電位発生回路10
3を制御し基板電位を第1の基板電位に維持する。こう
することにより、スタンバイ状態時の逆バイアスを活性
状態時の逆バイアスよりも深くすることができるので、
スタンバイ状態におけるメモリセルにストアしたデータ
の消失を防止することができる。
半導体メモリ装置を高速で動作させる点において不都合
がある。これは、第2の基板電位の電圧をPN接合の耐
圧という観点から定めているからである。内部の昇圧さ
れた信号(たとえばワード線の電位)が、Vcc+1V
程度であるので、第1の基板電位と第2の基板電位との
電位差は、1Vということになる。したがって、半導体
メモリ装置を高速で動作させる上で欠点がある。
される第1および第2の基板電位bおよびaと電源電圧
Vccとの関係の一例を示すグラフである。図27から
明らかなように、電源電圧Vccが5Vのとき、第1の
基板電位bは−4Vであり、第2の基板電位aは−3V
である。第2の基板電位を−3Vとしたのでは、高速動
作させる上で支障がある。
は、必然的に内部に設けられるMOSトランジスタのし
きい値電圧および電流駆動能力を考慮して基板電位の電
圧を定めることが必要となる。さらに、しきい値電圧お
よび電流駆動能力との関係を考慮して第1の基板電位を
定めることも必要となる。図26および図27に示す先
行技術ではこれらの関係を明らかにされていない。
以上のように構成されていたので、スタンバイ状態にお
ける逆バイアスが十分に深くなるようにしきい値電圧を
設定すると、活性状態における電流駆動能力が小さくな
り、高速動作が得られないという問題があった。
せるために、しきい値電圧を下げて電流駆動能力を増加
させると、スタンバイ状態におけるリーク電流が増大す
るという問題があった。
ためになされたれものであり、スタンバイ時における消
費電流をさらに小さくするとともに、活性化時における
動作速度を向上させることのできる半導体装置を提供す
ることを目的とする。
導体装置は、半導体基板、MOSトランジスタ、および
基板バイアス電圧発生手段を含む。MOSトランジスタ
は、活性状態とスタンバイ状態とで選択的に動作する。
基板バイアス電圧発生手段は、トランジスタの動作を指
定するための制御信号に応答して、スタンバイ状態にお
いて前記MOSトランジスタを含む回路の消費電力を最
小にするように選ばれた大きさの基板バイアス電圧を前
記半導体基板に与え、活性状態において前記MOSトラ
ンジスタの駆動能力を最大にするように選ばれた大きさ
の基板バイアス電圧を前記半導体基板に与える。
体基板、MOSトランジスタ、および基板バイアス電圧
発生手段を含む。MOSトランジスタは、半導体基板上
に設けられ、第1および第2の動作電圧を受けて活性状
態とスタンバイ状態とで選択的に動作する。基板バイア
ス電圧発生手段は、MOSトランジスタの動作を指定す
るための制御信号に応答して、スタンバイ状態において
前記半導体基板にバックバイアス電圧を与え、発生状態
において第2の動作電圧を前記半導体基板に与える。
体基板、MOSトランジスタ、および基板バイアス電圧
発生手段を含む。MOSトランジスタは、半導体基板上
に設けられ、第1および第2の動作電圧を受けて活性状
態とスタンバイ状態とで選択的に動作する。基板バイア
ス電圧発生手段は、MOSトランジスタの動作を指定す
るための制御信号に応答して、スタンバイ状態において
前記MOSトランジスタを含む回路の消費電力を最小に
するように選ばれた大きさの基板バイアス電圧を前記半
導体基板に与え、活性状態において前記第2の動作電圧
を前記半導体基板に与える。
体基板、MOSトランジスタ、および基板バイアス電圧
発生手段を含む。MOSトランジスタは、半導体基板上
に設けられ、第1および第2の動作電圧を受けて活性状
態とスタンバイ状態とで選択的に動作する。基板バイア
ス電圧発生手段は、前記MOSトランジスタの動作を指
定するための制御信号に応答して、スタンバイ状態にお
いて電力消費量を最小にするように選ばれた大きさの基
板電位を前記半導体基板に与え、アクティブ状態におい
て前記第2の動作電圧を前記半導体基板に与える。前記
電力消費量は、前記MOSトランジスタが活性状態また
はアクティブ状態に関わらず、この基板バイアス発生手
段自身の電流消費量と前記MOSトランジスタの漏れ電
流の結果としての電力消費量とに基づいて決定される。
は、回路の消費電力を最小にするように選ばれた大きさ
のバイアス電圧を基板に与えることにより、PN接合を
深い逆バイアスにし、MOSトランジスタのしきい値電
圧を大きくすることができるので、漏れ電流を少なくす
ることができる。一方、活性状態では、トランジスタの
電流駆動能力を最大にするように選ばれた大きさのバイ
アス電圧を基板に与えることにより、トランジスタのし
きい値電圧を小さくし、トランジスタの状態遷移時にお
ける抵抗を小さくすることができるので、トランジスタ
の動作速度を向上させることができる。
態では、第2の動作電圧の基板端子(バックバイアス)
に与えることにより、トランジスタの駆動能力を大きく
することができるので、トランジスタの動作速度ひいて
は半導体装置の動作速度を向上させることができる。
るバイアス電圧を電力消費と漏れ電流との調和をとった
電位にすることにより、半導体装置の電力消費の低減と
漏れ電流によるデータの消失防止とを同時に達成するこ
とができる。
を示すブロック図である。図1を参照して、この半導体
装置200は、単一のシリコン基板1上に形成された機
能回路110、第1のバイアス発生回路30、第2のバ
イアス発生回路31、およびバイアス選択回路32を含
む。
同様である。第1のバイアス発生回路30は、スタンバ
イ状態における基板バイアスVBB1を発生する。この
基板バイアスVBB1はNMOSトランジスタのしきい
値電圧Vthが0.8Vになるように決定される。基板
バイアスVBB1の電位は、NMOSトランジスタの電
流駆動能力(相互コンダクタンス)と関係し、ゲート幅
Wが10μm、ゲート長さLが1μmの場合にはVBB
1は−3V程度である。このように深い逆バイアスにす
ることにより、スタンバイ状態における漏れ電流を極力
小さくすることができる。
における基板バイアスVBB2を発生する。基板バイア
スVBB2はNMOSトランジスタの活性状態における
電流駆動能力に基づいて定められる。電流駆動能力は、
しきい値電圧Vthが小さくなると、大きくなり、ドレ
イン電流がながれやすくなる。すなわちしきい値電圧V
thおよびゲート幅、ゲート長さを定めることにより、
電流駆動能力も定まる。この実施例では、基板バイアス
VBB2は0V、しきい値電圧Vthを0.2Vとし、
駆動能力をスタンバイ時期における電流駆動能力よりも
30%程度アップとしている。
生回路30および第2のバイアス発生回路31に接続さ
れ、制御信号CNTに応答して、第2のバイアス発生回
路31により発生された基板バイアスVBB2を選択
し、これをシリコン基板1に供給している。
面構造である。図2に示した半導体装置が、図21の半
導体装置と異なるところは、シリコン基板1の裏面に基
板バイアスVBB1またはVBB2が供給されているこ
とである。基板バイアスVBB1は、−3Vであり、シ
リコン基板1のソース領域2およびドレイン領域3とは
深い逆バイアスとなっている。
2に切換えた場合のしきい値電圧、および電流駆動能力
の変化を説明するための図である。図4は基板バイアス
VBB1と消費電力との関係を示すグラフである。図5
は基板バイアスの変化によるID −VG 特性の変化を示
す図である。図6は基板バイアスの変化によるID −V
D 特性の変化を示す図である。図7は、基板バイアスの
変化による動作速度の向上を説明するための図である。
μm、ゲート長Lが1μmのNMOSトランジスタにお
ける基板電位VBB1の最も適切な電圧を説明する。こ
の発明では、第1のバイアス電圧発生回路30自身の消
費電力と漏れ電流との関係に基づいて基板バイアスVB
B1を決定する。図4において、破線は、第1のバイア
ス電圧発生回路30により発生する基板バイアスVBB
1を変化させたときの電流消費量を示し、一点鎖線は、
基板バイアスVBB1を変化させたときの漏れ電流量を
示す。スタンバイ状態における電力消費量は、第1のバ
イアス発生回路30による電力消費量と漏れ電流により
電力消費量との和(図4中の実線)なる。
−3Vが最も適切な基板バイアスとなる。なお、半導体
装置がメモリ装置の場合は、リフレッシュ電流により消
費電力が生ずるので、このリフレッシュ電流による消費
電力も考慮されるが、基板バイアス依存性が少ないの
で、主として第1のバイアス発生回路30および漏れ電
流による電力消費に基づいて基板バイアスを設定でき
る。また、半導体装置がCPUのような論理回路であれ
ば、リフレッシュ電流を考慮しなくてもよいのはいうま
でもない。
たときの漏れ電流量を10- 1 4 A以下にしているた
め、基板バイアスVBB1(=−3V)が基板に与えら
れている場合には、しきい値電圧Vthは0.8Vとな
る。したがって、電源電圧Vccに対するしきい値電圧
Vthの割合が大きくなり、動作速度が遅くなる。そこ
で、アクティブ状態では基板バイアスVBB2を0Vと
することにより、しきい値電圧Vthを0.2Vに低下
させて電源電圧Vccに対するしきい値電圧Vthの割
合を小さくし、動作速度を向上させることができる。こ
の0Vがアクティブ状態においてトランジスタの駆動能
力を最も大きくすることのできる値である。
BB1(=−3V)にしたときのI D −VG 特性であ
り、破線は基板バイアスをVBB2(=0V)にしたと
きのI D −VG 特性である。ここで、しきい値電圧Vt
hは10- 6 Aのドレイン電流を流すときのゲート電圧
で定義している。
合、すなわちスタンバイ時には、ゲート電圧が0.8V
よりも低下すると、ドレイン電流は指数関数的に減少
し、ゲート電圧が0(オフ状態)では、最低レベルまで
電流が低下し、NMOSトランジスタはカットオフ状態
となっている。それにより、スタンバイ状態では消費電
力は十分に低減されることになる。
トランジスタは超小型化され5V系では、ゲート長が
0.8μm、3V系ではゲート長が0.5μmであり、
将来的に製造されるであろう1.5V系では、ゲート長
が0.15μmとなると思われる。ところが、スタンバ
イ状態におけるしきい値電圧は、トランジスタの特性が
一定であり、たとえばVthを0.5Vとするとき1.
5V系では、動作電圧に対し、しきい値電圧Vthか3
3%も占めてしまう。したがって、図5に示す基板バイ
アスを変化させて、しきい値電圧を小さくするという方
法が有効となる。
VBB1が供給されているときのI D −VD 特性であ
り、破線は基板バイアスVBB2が供給されているとき
のID−VD 特性である。この特性図から基板バイアス
VBB2が供給されている場合には、図7に示すような
立ち上がりが特性となり、立ち上がり速度が大幅に改善
される。
半導体装置の動作を説明する。まず、スタンバイ状態で
は、基板バイアスVBB1がシリコン基板1に供給され
ているためしきい値電圧Vthは0.8Vであり、電流
駆動能力は従来例と同様に100%である。この状態で
はシリコン基板1とソース領域2およびドレイン領域3
とは、深い逆バイアス状態にあり、漏れ電流量を非常に
少なくすることができる。
態から活性状態にするために前記制御信号CNTをバイ
アス選択回路32に与える。制御信号CNTに応答し
て、バイアス選択回路32は基板バイアスVBB1に代
えて基板バイアスVBB2を選択する。それにより、シ
リコン基板1とソース領域2およびドレイン領域3との
間の逆バイアスが浅くなり、しきい値電圧Vthは0.
2Vとなり、電流駆動能力は130%程度まで増加し、
ドレイン領域とソース領域との間の抵抗が小さくなる。
この状態において、ゲート電極5に正の電圧が供給され
ると、急速にチャネル領域がN型に反転するため動作速
度が向上する。
図6および図5に示したように電流量が増大する。すな
わち、活性状態における漏れ電流は、10-9A(VG =
0V)に増大している。しかし、活性化状態における消
費電力は、漏れ電流量で決まっているのではなく、回路
のキャパシタを充放電する電流で決まっているため、消
費電力の増加は無視できる。したがって、基板バイアス
をスタンバイ状態と活性化状態とで変化させることによ
り、スタンバイ状態における消費電力を低減するととも
に、活性化状態における動作速度を向上させることが可
能になる。
Sトランジスタを例にしたが、PMOSトランジスタの
場合にも、同様の動作をさせることができる。すなわ
ち、基板バイアスをたとえば、8Vから5Vに減少さ
せ、しきい値電圧をたとえば、4.8Vから4.2Vに
増加させると、電流駆動能力が向上し、動作速度が速く
なる。この場合は、電源電圧を0〜5Vにとった場合で
あるが、電源電圧を0〜−5Vにとった場合には、基板
バイアスの変化は3Vから5V、しきい値電圧の変化は
−0.8Vから−0.2Vとなる。すなわち、PMOS
トランジスタの場合も基板バイアスの変化する方向は、
ソースのバイアスから見てドレインのバイアス方向であ
る。また、しきい値電圧の変化する方向は、ソースのバ
イアス方向である。
路の一例を示す回路図である。図8を参照して、この第
1のバイアス発生回路30は、リングオシレータ301
と、チャージポンプ回路302とを含む。リングオシレ
ータ301は複数のインバータ303、304、305
を備える。このリングオシレータ301は、出力を入力
に帰還させることにより発振し、一定周波数の信号を発
生する。チャージポンプ回路302はドライバ306、
キャパシタ307、310およびダイオード308、3
09を備える。ドライバ306はリングオシレータ30
1からの一定周期の信号を増幅して、キャパシタ307
の一端に与える。ドライバ306の出力が電源電位から
接地電位に低下すると、キャパシタ307の他端の電圧
も低下し始める。そして、ダイオード309がオン状態
になると、キャパシタ307放電経路が遮断され、キャ
パシタ307から放電された負の電荷によりキャパシタ
307の他端の電位がさらに低下し、最終的に電源電位
Vccと同じ絶対値を有する負の電位(−Vcc)とな
る。この結果、ダイオード308がオン状態となるの
で、基板バイアスVBB1は、−Vcc+Vthとな
る。ただし、Vthはダイオード308のしきい値電圧
である。したがって、ダイオード308を複数設けるこ
とにより、基板バイアスVBB1を所望の電位(−3
V)にすることができる。
路31の一例を示す回路図である。図9を参照して、図
8と異なるところはチャージポンプ回路312にダイオ
ード313が追加されていることである。図8で説明し
たように、ダイオードの個数を増やして基板バイアスV
BB2を所望の電位(−1V〜0V)にしている。
生回路31のもう1つの例を示す回路図である。図10
を参照して、この基板バイアス発生回路31は、接地端
子GNDと、接地端子GNDと基板バイアス出力端子V
BB2との間で接続される配線31aを含む。この基板
バイアス発生回路31によれば、最も簡単な構成でアク
ティブ状態における基板バイアス(0V)を発生するこ
とができる。
の一例を示す回路図である。図11を参照して、このバ
イアス選択回路32は、NMOSトランジスタ321お
よび322を含む。NMOSトランジスタ321はその
ソースが基板バイアスVBB1を受けるように接続さ
れ、そのドレインがNMOSトランジスタ322のドレ
インとともにシリコン基板1に接続され、そのゲートが
制御信号/CNTを受けるように接続されている。NM
OSトランジスタ322はそのソースが基板バイアスV
BB2を受けるように接続され、そのゲートが前記信号
CNTを受けるように接続されている。
号/CNTが高レベルにされ、NMOSトランジスタ3
21はオン状態となり、基板バイアスVBB1がシリコ
ン基板1に供給される。一方、活性状態では、制御信号
CNTが高レベルにされ、NMOSトランジスタ322
がオン状態となり、基板バイアスVBB2がシリコン基
板1に供給される。このような簡単な構成により、シリ
コン基板1に与える基板バイアスを変化させることがで
きる。
2は、制御信号CNTに応答して基板バイアスを変化さ
せているが、制御信号に代えて入力信号Din,/Di
nをNMOSトランジスタ321および322のゲート
に与えるようにしてもよい。
る半導体装置のブロック図である。図12を参照して、
この半導体装置が図1の半導体装置と異なるところは、
機能回路110にCMOS回路が含まれていること、第
3の基板バイアス回路33および第4の基板バイアス発
生回路34が追加されていること、基板バイアスVBB
2、VBB4を選択するバイアス選択回路32′が設け
られていることである。その他の回路については、図1
と同様であり、同一符号を付して適宜その説明は省略す
る。
ランジスタのスタンバイ状態における基板バイアスVB
B3を発生する。この基板バイアスVBB3はPMOS
トランジスタのしきい値電圧Vthを4.2Vにするよ
うな電位に設定される。具体的には8V程度である。こ
のように、深い逆バイアスにすることにより、スタンバ
イ状態における漏れ電流を少なくすることができる。
トランジスタの活性状態における基板バイアスVBB4
を発生する。この基板バイアスVBB4はPMOSトラ
ンジスタの活性状態における電流駆動能力に基づいて定
められる。具体的には、5Vである。電流駆動能力はし
きい値電圧Vthが小さくなると大きくなる。このしき
い値電圧およびゲート幅およびゲート長さを定めること
により電流駆動能力が決定される。この実施例では、基
板バイアスVBB4を5V、しきい値電圧を4.8Vと
し、駆動能力を30%アップしている。
の断面構造図である。図14は図12に示した半導体装
置の一部を示す平面図である。図13および図14に示
した半導体装置は、NMOSトランジスタと、PMOS
トランジスタとを組合わせたCMOS回路を構成してい
る。図13および図14を参照して、この半導体装置
は、シリコン基板1上にP型の不純物がたとえば1016
〜1017/cm3 導入されたPウェル6と、このPウェ
ル6上に形成されたNMOSトランジスタ11とN型の
不純物がたとえば1016〜1017/cm3 導入されたN
ウェル10と、Nウェル10上に形成されたPMOSト
ランジスタ12と、基板バイアスVBB1またはVBB
2が供給されるウェル端子26と、基板バイアスVBB
3またはVBB4が供給されるウェル端子27とを含
む。ウェル端子26は、図14に示したコンタクトホー
ル26′に接続され、ウェル端子27は、図14に示し
たコンタクトホール27′に接続される。
ンバイ状態から活性状態に変化させたとき基板バイアス
(ウェルバイアス)、しきい値電圧、電流駆動能力の変
化を示す図である。
示した半導体装置の動作を説明する。スタンバイ状態で
はウェルバイアスVBB1がウェル端子26に供給さ
れ、ウェルバイアスVBB3がウェル端子27に供給さ
れているためしきい値電圧Vthは0.8Vおよび4.
2Vであり、電流駆動能力は従来例と同様に100%で
ある。したがって、Pウェル6と、ソース領域2および
ドレイン領域3とは深い逆バイアス状態であり、Nウェ
ル10とソース領域8およびドレイン領域9とは深い逆
バイアス状態となる。それにより電流量を非常に小さく
することができる。
ために、前記信号CNTをバイアス選択回路32′に与
える。応答して、バイアス選択回路32′は基板バイア
スVBB1に代えて基板バイアスVBB2を選択してウ
ェル端子26に与えかつ基板バイアスVBB3に代えて
基板バイアスVBB4を選択しこれをウェル端子27に
与える。それにより、Pウェル6とソース領域2および
ドレイン領域3との間ならびにNウェル10とソース領
域8およびドレイン領域9との間の逆バイアスが浅くな
る。この結果しきい値電圧Vthは0.2Vおよび4.
8Vとなり、電流駆動能力は130%程度まで増加し、
ドレイン領域とソース領域との間の抵抗は小さくなる。
この状態において、ゲート電極5に正の電圧が供給され
ると、NMOSトランジスタ11が急速にオン状態とな
りPMOSトランジスタ12が急速にオフ状態になる。
この結果動作速度が向上する。
路32′の一例を示す回路図である。図16を参照し
て、このバイアス選択回路32′が図11に示したバイ
アス選択回路32と異なるところは、制御信号/CNT
に応答して、基板バイアスVBB3を選択するNMOS
トランジスタ323と、制御信号CNTに応答して基板
バイアスVBB4を選択するNMOSトランジスタ32
4とが追加されていることである。その他の回路につい
ては図11と同様である。
1の一実施例を示す断面図である。図17に示す半導体
装置はいわゆるSOI構造となっている。図17を参照
して、この半導体装置は、シリコン基板15上に形成さ
れた埋込絶縁体装置14と、埋込絶縁体層14上に形成
されたNMOSトランジスタ11と、埋込絶縁体装置1
4上に形成されたPMOSトランジスタ12とを含む。
このようなSOI−MOSFETは、次のようなSIM
OX(Sepatation by IMplanted OXygen)法で形成され
る。シリコン基板15上に酸素イオンをたとえば2×1
018/cm2 イオン注入した後、Ar雰囲気中で130
0℃、6時間熱処理すると、シリコン/シリコン酸化膜
/シリコンの三層構造からなるSOI基板が形成され
る。シリコン層13は島状に加工され、NMOSトラン
ジスタ11とPMOSトランジスタ12とに分離されて
いる。NMOSトランジスタ11およびPMOSトラン
ジスタ12は、通常のシリコン基板上に形成されたデバ
イスと同様にゲート誘電体薄膜4を挟んでゲート電極5
が設けられている。NMOSトランジスタ11において
は、ゲート電極5下のシリコン層13には、たとえばP
型の不純物が1016〜1017/cm3 導入されたNチャ
ネル領域16が設けられNチャネル領域16の両側には
従来と同様にソース領域2とドレイン領域3が設けられ
ている。
は、ゲート電圧を印加し活性状態においたとき、Nチャ
ネル形成領域16のすべてが空乏化するようになってお
り、上述したようにNチャネル領域16の不純物濃度は
低く抑えられている。
は、Pチャネル領域17の不純物濃度が1017/cm3
以上になっており、NMOSトランジスタ11に比較し
て高濃度でかつゲート電圧印加によりPチャネル領域1
7の一部しか空乏化しないようになっている。その他の
構成においてはNMOSトランジスタと不純物型が逆に
なっている以外はNMOSトランジスタと同様な構成に
なっている。
は、基板バイアスVBB1およびVBB2はシリコン基
板1の裏面から供給されている。基板バイアスVBB1
は、0Vに固定されており、しきい値電圧Vthが0.
8Vとなるようにしている。また、基板バイアスVBB
2の電位は、5Vであり、しきい値電圧Vthを0.2
Vにしている。
のしきい値電圧、電流駆動能力の変化を示す図である。
の動作を説明する。SOI−MOSFETにおいては、
シリコン基板15側から見て、シリコン基板15/埋込
酸化膜層14/シリコン層13のMOS構造となってい
る。すなわち、シリコン層13の両面にMOS構造が形
成されることになる。ここで、基板バイアスVBB2
(5V)をシリコン基板15から印加した場合の動作
は、表面ゲート印加時にチャネル領域がすべて空乏化す
るか部分的に空乏化しているかによって異なる。チャネ
ル領域がすべて空乏化する場合(ここではNMOSトラ
ンジスタ)では、埋込酸化膜14からゲート誘電体薄膜
4まで(埋込酸化膜層14/シリコン層13/ゲート誘
電体薄膜4)コンデンサが直列に結合した形になってお
り(容量結合している)、基板バイアスにより表面側の
MOSトランジスタ11および12のしきい値電圧が変
わる。基板バイアス変化によるしきい値の変化の方向
は、前述したバルクシリコン上に形成されたMOSトラ
ンジスタと同方向であるが、裏面のMOSを介してのシ
リコン層13へのバイアス印加であるため変化の度合は
小さくなる。
しない場合を考える。すなわちPMOSトランジスタの
場合である。この場合には、空乏化しないチャネル領域
の電位はソース領域8の電位で固定されるため、完全空
乏化の際のような容量結合は生じない。すなわち、通常
のバックゲートバイアスでは、表面MOSのしきい値に
は影響を与えない。
スVBB1(基板バイアス)は、0Vに固定されてお
り、この状態で電流が抑えられるようにしきい値が設定
されている。それにより、消費電力を低減できる。
めに、バックゲートバイアスVBB1をVBB2(5
V)に増加させると、NMOSトランジスタ11ではし
きい値が0.8Vから0.2Vに減少し、電流駆動能力
が増加する。この電流増加により回路を高速に動作させ
ることができる。また、PMOSトランジスタ12は、
チャネル形成領域が部分的に空乏化するため、バックゲ
ートバイアス化の効果はなくしきい値および電流駆動能
力の変化はない。
空乏化して、バックゲートバイアスの効果がないように
したのは、SOI−MOSFETではNMOSトランジ
スタおよびPMOSトランジスタの両者を完全空乏化し
てバックゲートバイアス効果を取入れると、電流増加に
対する効果がNMOSトランジスタおよびPMOSトラ
ンジスタとで逆になり、NMOSトランジスタの電流を
増加させるようにバックゲートバイアスを印加すると、
PMOSトランジスタの電流駆動能力が減少してしまう
からである。
NMOSトランジスタを完全空乏化型にPMOSトラン
ジスタを部分空乏化型にしたが、回路構成により逆の組
合わせにしても差し支えない。ただし、逆の場合には、
バックゲートバイアス(基板バイアス)の変化を5Vか
ら0Vなどのように負の方向に変化させる必要がある。
らにもう1つの実施例を示す断面構造図であり、図20
は、図19に示した半導体装置の平面図である。図19
および図20に示した半導体装置は、NMOSトランジ
スタおよびPMOSトランジスタの両方を完全空乏化型
にしている。
置と異なるところは、埋込酸化膜層14内にNMOS第
2ゲート18およびPMOS第2ゲート19が設けられ
ていることである。NMOS第2ゲート18は、NMO
Sトランジスタ11のシリコン層13の下部に設けら
れ、PMOS第2ゲート19はPMOSトランジスタ1
2の下に設けられる。
上には基板バイアスVBB1,VBB2を受けるための
基板端子28と、基板端子28と相補な関係にされた基
板バイアスVBB1、VBB2を受ける基板端子29と
が設けられている。基板バイアスVBB1,VBB2の
電位は、図17の実施例と同じ値(0V,5V)であ
る。図21は基板バイアスを変化させたときのしきい値
電圧、電流駆動能力の変化を示す図である。
示した半導体装置の動作を説明する。
ート18には基板バイアスVBB1(0V)が供給さ
れ、PMOS第2ゲート19には、基板バイアスVBB
2(5V)が供給される。この基板バイアスの供給によ
り、NMOSトランジスタ11のしきい値電圧Vth
は、0.8V、PMOSトランジスタ12のしきい値電
圧Vthは4.2Vとなり、深い逆バイアス状態とな
る。ここまでは、図17の実施例と同様である。
にはNMOS第2ゲート18には、基板バイアスVBB
2が供給され、PMOS第2ゲート19には基板バイア
スVBB1が供給される。この基板バイアスの供給によ
り、NMOSトランジスタ11のしきい値電圧は0.2
Vとなり、PMOSトランジスタ12のしきい値電圧は
4.8Vとなる。このためMOSトランジスタ11およ
び12の電流駆動能力が130%程度になる。この結
果、CMOS回路の動作速度を向上させることができ
る。
する工程を示す図である。まず、図22の(a)におい
て、シリコン基板15上にシリコン酸化膜を形成しその
後スパッタリングなどによりポリシリコン層を第2ゲー
ト18および19として形成する。
長させて、その後シリコン酸化膜を所定の厚さだけ(図
中の破線まで)研摩する。
層40を成長させる。なお、図1ないし図22に示した
実施例では、半導体としてシリコンについて述べたがゲ
ルマニウムGe、ガリヒソGaAsなどの他の半導体材
料を用いることも可能である。
態と活性状態とで、基板バイアス電圧を変えることによ
り、MOSトランジスタのしきい値電圧を変えることが
できる。そのため、スタンバイ状態における漏れ電流量
を小さくし、消費電力を軽減することができかつ活性状
態における電流駆動能力を大きくして、動作速度を向上
させることができる。
ロック図である。
る。
よび電流駆動能力の変化を説明するための図である。
示すグラフである。
化を示す図である。
化を示す図である。
明するための図である。
示す回路図である。
示す回路図である。
もう1つの例を示す回路図である。
回路図である。
置のブロック図である。
図である。
図である。
から活性状態に変化させたときの基板バイアス、しきい
値電圧、電流駆動能力の変化を示す図である。
す回路図である。
例を示す断面構造図である。
から活性状態に変化させたときの基板バイアス、しきい
値電圧、電流駆動能力の変化を示す図である。
の実施例を示す断面構造図である。
きの基板バイアス、しきい値電圧、および電流駆動能力
の変化を示した図である。
示す図である。
ある。
図である。
アス供給方法を示す図である。
図である。
性を示す図である。
Claims (15)
- 【請求項1】 半導体基板と、前記半導体基板上に設け
られ、活性状態とスタンバイ状態とで選択的に動作する
MOSトランジスタとを含む回路において、 トランジスタの動作を指定するための制御信号に応答し
て、スタンバイ状態において前記回路の消費電力を最小
にするように選ばれた大きさの基板バイアス電圧を前記
半導体基板に与え、活性状態において前記MOSトラン
ジスタの電流駆動能力を最大にするように選ばれた大き
さの基板バイアス電圧を前記半導体基板に与えるための
基板バイアス電圧発生手段と、 を含む半導体装置。 - 【請求項2】 前記基板バイアス電圧発生手段は、 スタンバイ状態において前記回路の消費電力を最小にす
るように選ばれた大きさの第1のバイアス電圧を発生す
るための第1のバイアス電圧発生手段と、 活性状態において前記MOSトランジスタの駆動能力を
最大にするように選ばれた大きさの第2のバイアス電圧
を発生するための第2のバイアス電圧発生手段と、 前記MOSトランジスタの動作を指定するための制御信
号に応答して、前記第1のバイアス電圧発生手段と前記
第2のバイアス電圧発生手段のいずれか一方を選択する
ための選択手段と、 を含む前記請求項1記載の半導体装置。 - 【請求項3】 前記第1のバイアス電圧発生手段は、前
記第1のバイアス電圧を、スタンバイ状態において前記
回路の消費電力を最小にする値に設定するための第1の
設定手段を含み、 前記第2のバイアス電圧発生手段は、前記第2のバイア
ス電圧を、活性状態において前記MOSトランジスタの
電流駆動能力を最大にする値に設定するための第2の設
定手段を含む、前記請求項2記載の半導体装置。 - 【請求項4】 前記第1および第2の設定手段の各々
は、 予め定められた周波数の信号を発生するための発振手段
と、 前記発振手段により発生された信号を前記第1および第
2のバイアス電位に変換するための変換手段とを含む、
前記請求項3記載の半導体装置。 - 【請求項5】 半導体基板と、 前記半導体基板上に設けられ、第1および第2の動作電
圧を受けて活性状態とスタンバイ状態とで選択的に動作
するMOSトランジスタと、 前記MOSトランジスタの動作を指定するための制御信
号に応答して、スタンバイ状態において前記半導体基板
にバックバイアス電圧を与え、活性状態において前記第
2の動作電圧を前記半導体基板に与えるための基板バイ
アス電圧発生手段と、 を含む半導体装置。 - 【請求項6】 前記基板バイアス電圧発生手段は、 スタンバイ状態において前記バックバイアス電圧を発生
するための第1のバイアス電圧発生手段と、 トランジスタの動作を指定するための制御信号に応答し
て前記第1のバイアス電圧発生手段により発生される前
記バックバイアス電圧と前記第2の動作電圧とのいずれ
か一方を選択するための選択手段とを含む、前記請求項
5記載の半導体装置。 - 【請求項7】 半導体基板と、前記半導体基板上に設け
られ、第1および第2の動作電圧を受けて活性状態とス
タンバイ状態とで選択的に動作するMOSトランジスタ
とを含む回路において、 前記MOSトランジスタの動作を指定するための制御信
号に応答して、スタンバイ状態において前記回路の消費
電力を最小にするように選ばれた大きさの基板バイアス
電圧を前記半導体基板に与え、活性状態において前記第
2の動作電圧を前記半導体基板に与える基板バイアス電
圧発生手段と、 を含む半導体装置。 - 【請求項8】 前記基板バイアス電圧発生手段は、 スタイバイ状態において前記回路の消費電力を最小にす
るように選ばれた大きさの第1のバイアス電圧を発生す
るための第1のバイアス電圧発生手段と、 前記MOSトランジスタの動作を指定するための制御信
号に応答して前記第1のバイアス電圧と前記第2の動作
電圧とのいずれか一方を選択するための選択手段を含
む、前記請求項7記載の半導体装置。 - 【請求項9】 半導体基板と、 前記半導体基板上に設けられ、第1および第2の動作電
圧を受けて活性状態とスタンバイ状態とで選択的に動作
するMOSトランジスタと、 前記MOSトランジスタの動作を指定するための制御信
号に応答して基板バイアス電圧が発生する基板バイアス
電圧発生手段とを含み、 前記基板バイアス電圧発生手段は、前記MOSトランジ
スタが活性状態またはスタンバイ状態のいずれの状態に
あるかにかかわらず、この基板バイアス電圧発生手段自
身の電力消費量と前記MOSトランジスタの漏れ電流の
結果としての電力消費量とに基づいて決定される電力消
費量を最小にするように選ばれた大きさの基板バイアス
電圧を前記半導体基板に与え、アクティブ状態において
前記第2の動作電圧を前記半導体基板に与えることを特
徴とする半導体装置。 - 【請求項10】 前記基板バイアス電圧発生手段は、 スタンバイ状態において電力消費量を最小にするための
基板バイアス電圧を発生するためのバイアス電圧発生手
段と、 トランジスタの動作を指定するための制御信号に応答し
て基板バイアス電圧と前記第2の動作電圧とのいずれか
一方を選択する選択手段とを含む、前記請求項9記載の
半導体装置。 - 【請求項11】 前記MOSトランジスタは、ある導電
形式の第1のMOSトランジスタと前記ある導電形式と
逆導電形式の第2のMOSトランジスタとを含み、 前記第1のMOSトランジスタと前記第2のMOSトラ
ンジスタとは、第1および第2の動作電圧を受けて相補
的にオン/オフする、前記請求項1、5、7または9記
載の半導体装置。 - 【請求項12】 前記第1の動作電圧は電源電圧であ
り、前記第2の動作電圧は接地電位である、前記請求項
12記載の半導体装置。 - 【請求項13】 前記第1のMOSトランジスタは、ス
タンバイ状態において漏れ電流を最小にするように選ば
れた大きさのバイアス電圧を受け、活性状態において前
記第2の動作電圧を受ける第1の基板端子を含み、 前記第2のMOSトランジスタは、スタンバイ状態にお
いて漏れ電流を最小にするように選ばれた大きさのバイ
アス電圧を受け、活性状態において前記第2の動作電圧
を受ける第2の基板端子を含む、前記請求項11記載の
半導体装置。 - 【請求項14】 前記MOSトランジスタは、絶縁層上
に半導体層を設けた構造のトランジスタを含む、前記請
求項1、5、7または9記載の半導体装置。 - 【請求項15】 前記絶縁層上に半導体層を設けた構造
のトランジスタは、前記絶縁層内であってゲート電極に
対応する位置に設けられ、スタンバイ状態においてトラ
ンジスタの漏れ電流を最小にする大きさに選ばれたバイ
アス電圧を受け、活性状態においてトランジスタの駆動
能力を最大にする大きさに選ばれたバイアス電圧を受け
るためのバックゲートを含む、前記請求項14記載の半
導体装置。
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