KR100327815B1 - 반도체집적회로장치 - Google Patents

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Abstract

본 발명은 구동 전원 및 접지 전원 이외의 전원을 추가함이 없이, 임계치 제어가 가능한 반도체 집적 회로 장치를 제공하는데 있다.
제어 신호에 기초하여 작동하며 작동시에는 반도체 기판으로부터 전하를 인출함으로써 기판 바이어스를 깊게 하고 비작동시에는 출력이 고임피던스가 되는 기판 전위 발생 회로(10)와, 제어 신호에 기초하여 작동하며 기판 전위 발생 회로의 비작동시에는 도통 상태가 되어 반도체 기판의 전위를 전원 전위로 하고 기판 전위 발생 회로의 작동시에는 비도통 상태가 되는 스위치 회로(30)를 구비하는 것을 특징으로 한다.

Description

반도체 집적 회로 장치{SEMICONDUCTOR INTEGRATED CIRCUIT}
본 발명은 반도체 집적 회로 장치에 관한 것으로, 특히 대기시의 전력 저감에 효과가 있는 임계치 제어에 사용되는 반도체 집적 회로 장치에 관한 것이다.
일반적으로 MOSFET를 포함하는 반도체 집적 회로 장치의 소비 전력, 특히 CMOS 집적 회로의 소비 전력을 저감하는 유효한 방법 중 하나는 전원 전압을 낮추는 것이다. 그러나, 전원 전압을 낮추면 CMOS 회로의 속도는 지연되어 버린다.
그래서, 전원 전압 뿐만 아니라 임계치도 낮추면, 회로의 속도를 손상하지 않고, 작동시의 전력을 저감할 수 있다. 그러나, 임계치를 낮추면, MOSFET의 서브임계치 전류는 증가하여 대기시의 전력을 증대시킨다. 이 때문에, 대기시에는 임계치를 높게 하고, 작동시에는 임계치를 낮게 하는 것이 바람직하다.
MOSFET의 임계치는 기판 전위에 의해서 변조된다(백게이트 효과). 기판 바이어스(NMOS 일때는 소스보다 낮은 전위, PMOS 일때는 소스보다 높은 전위)를 걸면, 임계치는 높아진다. 이 현상을 이용하여, 전술한 경우에 임계치를 제어하는 기술이 개발되고 있다. 이 기술은, 예컨대 참고 문헌 1[K.Seta, et al., "50% Active power Saving without Speed Degradation using Stand-by Power Reduction(SPR) Circuit", ISSCC Digest of Technical Papers, pp. 318-319, Feb.,1995]에 개시되어 있다.
이 참고 문헌 1에 개시되어 있는 임계치 제어 회로는 도 16에 나타낸 구성으로 되어 있으며, 대기시와 동작시의 임계치를 전환하는 것이다. 예컨대 대기시에는 P 웰 또는 P형 기판(이하, P형 반도체 기판이라 함)에 -2V 를, N 웰 또는 N형기판(이하, N형 반도체 기판이라 함)에 4V를 부여하며, 동작시에는 P형 반도체 기판에 0V를, N형 반도체 기판에 2V를 부여하는 것이다.
그러나, 상술한 도 16에 나타낸 회로는 구동 전원 VDD(-2V)와 접지 전원 GND(=0V) 이외에도 새롭게 2 개의 전원 VPBB(=-2V)와 VNBB(=4V)가 필요하게 된다.
또한, 상술한 도 16에 나타낸 회로에 있어서는 어떤 NMOSFET의 기판 단자는 GND에 접속되고, 다른 NMOSFET의 기판 단자는 VPBB에 접속되며, 어떤 PMOSFET의 기판 단자는 VDD에 접속되고, 다른 PMOSFET의 기판 단자는 VNBB에 접속되기 때문에, 3 중 웰 구조의 소자가 필요하게 되며, 제조 공정이 증가되는 문제가 있었다.
본 발명은 상기 사정을 고려하여 이루어진 것으로, 동작 전원 및 접지 전원 이외의 전원이 불필요하고, 임계치 제어를 행할 수 있는 반도체 집적 회로 장치를 제공하는 것을 목적으로 한다.
도 1은 본 발명에 따른 반도체 집적 회로 장치의 제1 실시예의 구성을 나타내는 블록도.
도 2는 본 발명의 반도체 집적 회로 장치에 인가되는 기판 전위 발생 회로의 구체적인 구성을 나타내는 회로도.
도 3은 본 발명의 반도체 집적 회로 장치에 인가되는 기판 전위 발생 회로의 다른 구체적인 구성을 나타내는 회로도.
도 4는 본 발명에 따른 반도체 집적 회로 장치의 제2 실시예의 구성을 나타내는 블록도.
도 5는 제2 실시예의 반도체 집적 회로 장치에 인가되는 기판 전위 검출 회로의 구체적인 일예의 구성도.
도 6은 제2 실시예의 반도체 집적 회로 장치에 인가되는 기판 전위 검출 회로의 구체적인 다른예의 구성도.
도 7은 본 발명에 따른 반도체 집적 회로 장치의 제3 실시예의 구성을 나타내는 블록도.
도 8은 제3 실시예의 반도체 집적 회로 장치에 인가되는 누설 전류 검출 회로의 구체적인 구성을 나타내는 회로도.
도 9는 본 발명에 따른 반도체 집적 회로 장치의 제4 실시예의 구성도.
도 10은 본 발명에 따른 반도체 집적 회로 장치의 제5 실시예의 구성도.
도 11은 본 발명에 따른 반도체 집적 회로 장치의 제6 실시예의 구성도.
도 12는 본 발명에 따른 반도체 집적 회로 장치의 제7 실시예의 구성도.
도 13은 본 발명에 따른 반도체 집적 회로 장치의 제8 실시예의 구성도.
도 14는 본 발명에 따른 반도체 집적 회로 장치의 제9 실시예의 구성도.
도 15는 정류 회로의 구체적인 구성도.
도 16은 종래의 임계치 제어 회로의 구성도.
도 17은 제2 실시예에 이용되는 제어 회로의 구체적인 구성을 나타내는 회로도.
도 18은 제3 실시예에 이용되는 제어 회로의 구체적인 구성을 나타내는 회로도.
도 19는 본 발명에 따른 반도체 집적 회로 장치의 제10 실시예의 구성을 나타내는 블록도.
도 20은 제10 실시예에 이용되는 제어 회로의 구체적인 구성을 나타내는 회로도.
도 21은 본 발명에 따른 반도체 집적 회로 장치의 제11 실시예의 구성을 나타내는 블록도.
도 22는 제11 실시예에 이용되는 제어 회로의 구체적인 구성을 나타내는 회로도.
〈도면의 주요 부분에 대한 부호의 설명〉
10 : 기판 전위 발생 회로
11 : 발진 회로
12 : 커패시터
14, 15, 19, 41i(i=1,…,n), 63, 67, 74, 78 : PMOS 트랜지스터
16, 17, 18, 64, 68, 73, 77 : NMOS 트랜지스터
20, 42, 70 : 반전 게이트
30 : 스위치 회로
35 : 제어 회로
40 : 기판 전위 검출 회로
43 : 플립 플롭 회로
43i(i = 1, 2) : NAND 게이트
50 : 누설 전류 검출 회로
61, 62, 71, 72 : 펌프 회로
65, 66, 75, 76 : 정류 회로
101, 105 : AND 게이트
102, 106 : 전위 비교기
본 발명에 따른 반도체 집적 회로 장치의 제1 특징은 제어 신호에 기초하여 작동하고 작동시에는 반도체 기판으로부터 전하를 인출함으로써 기판 바이어스를 깊게 하며 비작동시에는 출력이 고임피던스가 되는 기판 전위 발생 회로와, 상기 제어 신호에 기초하여 작동하고 상기 기판 전위 발생 회로의 비작동시에는 도통 상태가 되어 상기 반도체 기판의 전위를 전원 전위로 하며 상기 기판 전위 발생 회로의 작동시에는 비도통 상태가 되는 스위치 회로를 구비하는 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 집적 회로 장치의 제2 특징은 반도체 기판의 전위를 검출하는 기판 전위 검출 회로와, 작동시에는 상기 반도체 기판으로부터 전하를 인출함으로써 기판 바이어스를 깊게 하며 비작동시에는 출력이 고임피던스가 되는 기판 전위 발생 회로와, 상기 기판 전위 발생 회로의 비작동시에는 도통 상태가 되어 상기 반도체 기판과 전원을 접속하여 상기 기판 전위 발생 회로의 작동시에는 비도통 상태가 되는 스위치 회로와, 제어 신호 및 상기 기판 전위 검출 회로의 검출치 및 설정치에 기초하여 상기 기판 전위 발생 회로 및 스위치 회로를 구동하여 상기 반도체 기판의 전위를 상기 설정치 또는 상기 전원 전위가 되도록 제어하는 제어 회로를 구비하는 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 집적 회로 장치의 제3 특징은 반도체 기판에 형성된 트랜지스터의 누설 전류를 검출하는 누설 전류 검출 회로와, 작동시에는 상기 반도체 기판으로부터 전하를 인출함으로써 기판 바이어스를 깊게 하고 비작동시에는 출력이 고임피던스가 되는 기판 전위 발생 회로와, 상기 기판 전위 발생 회로의 비작동시에는 도통 상태가 되어 상기 반도체 기판과 전원을 접속하여 상기 기판 전위 발생 회로의 작동시에는 비도통 상태가 되는 스위치 회로와, 제어 신호 및 상기 누설 전류 검출 회로의 검출치 및 설정치에 기초하여 상기 기판 전위 발생 회로 및 스위치 회로를 구동하여 상기 반도체 기판의 전위를 상기 설정치 또는 상기 전원 전위가 되도록 제어하는 제어 회로를 구비하는 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 집적 회로 장치의 제4 특징은 출력 단자가 제1 도전형 반도체 기판에 접속되고 상기 제1 도전형 캐리어를 인출하는 제1 펌프 회로와, 소스 단자가 상기 제1 펌프 회로의 출력 단자에 접속되며 드레인 단자가 제1 전원에 접속된 상기 제1 도전형과 상이한 제2 도전형의 제1 MOSFET와, 출력 단자가 상기 제1 MOSFET의 게이트 단자에 접속되어 제1 도전형의 캐리어를 인출하는 제2 펌프 회로와, 소스 단자가 제2 전원에 접속되고 게이트 단자에 제어 신호가 인가되며 드레인 단자가 상기 제1 MOSFET의 게이트 단자에 접속되는 제1 도전형의 제2 MOSFET를 구비하는 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 집적 회로 장치의 제5 특징은 제4 특징의 반도체 집적 회로 장치에 있어서, 상기 제1 MOSFET의 게이트 단자와 소스 단자와의 사이에 정류의 극성이 서로 반대가 되도록 병렬 접속된 제1 및 제2 정류 회로를 추가로 구비한 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 집적 회로 장치의 제6 특징은 제4 또는 제5 특징의 반도체 집적 회로 장치에 있어서, 상기 반도체 기판은 P형 반도체 기판이고, 상기 제1 MOSFET는 N 채널 MOSFET이며, 상기 제2 MOSFET는 P 채널 MOSFET이고, 상기 제1 전원은 접지 전원이며, 상기 제2 전원은 구동 전원인 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 집적 회로 장치의 제7 특징은 제4 또는 제5 특징의 반도체 집적 회로 장치에 있어서, 상기 반도체 기판은 N형 반도체 기판이고, 상기 제1 MOSFET는 P 채널 MOSFET이며, 상기 제2 MOSFET는 N 채널 MOSFET이고, 상기 제1 전원은 접지 전원이며, 상기 제2 전원은 구동 전원인 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 집적 회로 장치의 제8 특징은 제5 특징의 반도체 집적 회로 장치에 있어서, 상기 제2 MOSFET의 드레인 단자와 상기 제1 MOSFET의게이트 단자와의 사이에 게이트 단자가 상기 제1 전원에 접속된 제1 도전형의 제3 MOSFET를 구비하는 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 집적 회로 장치의 제9 특징은 제8 특징의 반도체 집적 회로 장치에 있어서, 상기 반도체 기판은 P형 반도체 기판이고, 상기 제1 MOSFET는 N 채널이며, 상기 제2 및 제3 MOSFET는 P 채널 MOSFET이고, 상기 제1 전원은 접지 전원이며, 상기 제2 전원은 구동 전원인 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 집적 회로 장치의 제10 특징은 제9 특징의 반도체 집적 회로 장치에 있어서, 상기 제1 및 제2 정류 회로 중 상기 제1 MOSFET의 게이트 단자로부터 소스 단자 방향으로 전류를 흐르게 하는 정류 회로의 출력 단자와 상기 소스 단자와의 사이에 게이트 단자가 접지된 N 채널 MOSFET를 추가로 구비하는 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 집적 회로 장치의 제11 특징은 제8 특징의 반도체 집적 회로 장치에 있어서, 상기 반도체 기판은 N형 반도체 기판이고, 상기 제1 MOSFET는 P 채널 MOSFET이며, 상기 제2 및 제3 MOSFET는 N 채널 MOSFET이고, 상기 제1 전원은 구동 전원이며, 상기 제2 전원은 접지 전원인 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 집적 회로 장치의 제12 특징은 제11 특징의 반도체 집적 회로 장치에 있어서, 상기 제1 및 제2 정류 회로 중 상기 제1 MOSFET의 소스 단자로부터 게이트 단자로 전류를 흐르게 하는 정류 회로의 입력 단자와, 상기 소스 단자와의 사이에 게이트 단자가 구동 전원에 접속된 P 채널 MOSFET를 추가로 구비하는 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 집적 회로 장치의 제13 특징은 제5, 8, 9, 10, 11, 12 특징 중 어느 하나의 반도체 집적 회로 장치에 있어서, 상기 제1 및 제2 정류 회로는 하나의 다이오드 소자 또는 복수의 다이오드 소자를 직렬 접속한 직렬 회로로 구성되는 것을 특징으로 한다.
본 발명의 실시예를 도면을 참조하여 설명한다.
이하, 「반도체 기판」은 기판 또는 웰을 의미한다. 또한, 「기판 바이어스가 깊다」고 하는 것은 반도체 기판이 P형 기판 또는 P형 웰일 때는 반도체 기판의 전위가 낮은 것을 의미하고, 반도체 기판이 N형 기판 또는 N형 웰일 때는 반도체 기판의 전위가 높은 것을 의미한다. 「기판 바이어스가 얕다」고 하는 것은 「기판 바이어스가 깊다」의 경우와 전위가 반대(즉, 낮을 때 높고, 높을 때 낮다)의 경우를 의미한다.
본 발명에 따른 반도체 집적 회로 장치의 제1 실시예의 구성을 도 1에 나타낸다. 이 실시예의 반도체 집적 회로는 기판 전위 발생 회로(10)와, 스위치 회로(30)를 구비하고 있다.
기판 전위 발생 회로(10)는 제어 신호에 기초하여 작동하고, 작동시에 반도체 기판으로부터 전하를 인출함으로써 기판 바이어스를 깊게 하며, 비작동시에는 출력이 고임피던스가 된다. 또한, 스위치 회로(30)는 상기 제어 신호에 기초하여 ON, OFF 동작을 행하고, ON 상태일 때에는 상기 반도체 기판과 전원을 도통시켜며, OFF 상태일 때에는 비도통으로 한다. 그리고, 기판 전위 발생 회로(10)가 작동시에는 스위치 회로(30)는 OFF 상태가 되고, 기판 전위 발생 회로(10)가 비작동시에는 스위치 회로(30)는 ON 상태가 된다.
따라서, 상기 제어 신호에 따라서,
1) 기판 전위 발생 회로(10)의 출력이 고임피던스가 되는 동시에, 스위치 회로(30)가 도통하고, 상기 반도체 기판의 전위가 상기 전원 전위와 동일하게 되거나, 또는,
2) 기판 전위 발생 회로(10)가 그 출력에 전위를 발생하고, 또한 스위치 회로(30)가 비도통이 되어, 상기 반도체 기판의 전위가 기판 전위 발생 회로(10)의 출력 전위와 동일하게 된다.
이것에 의해, 임계치를 제어하고자 하는 MOSFET의 대기시에 기판 전위 발생 회로(10)를 작동시킴으로써, 외부 전원을 사용하지 않고 반도체 집적 회로의 내부에서 NMOSFET에는 GND 보다 낮은 전위를 부여하고, PMOSFET에는 VDD보다도 높은 전위를 부여하는 것이 가능하며, 임계치를 높게할 수 있다. 또한, 임계치를 제어하고자 하는 MOSFET의 동작시에는 기판 전위 발생 회로(10)를 정지시키고(출력은 고임피던스 상태), 전원에 연결되는 스위치 회로(30)를 도통시켜서 반도체 기판의 전위를 전원 전위와 동일하게 하는 것이 가능하며, 대기시에 비하여 임계치를 낮게 할 수 있다.
또한, 상기 실시예의 기판 전위 발생 회로(10)를 P형 반도체 기판, N형 반도체 기판에 적용한 경우의 구체적인 구성을 도 2의 (a), (b)에 나타낸다.
P형 반도체 기판에 적용되는 기판 전위 발생 회로(10)는 도 2의 (a)에 나타낸 바와 같이, 제어 신호에 기초하여 펄스 전압을 발생하는 발진 회로(11)와, 커패시터(12)와, PMOS 트랜지스터(14, 15)와, NMOS 트랜지스터(16)를 구비하고 있다. 지금, 제어 신호가 H가 되면, NMOS 트랜지스터(16)가 온하는 동시에 예컨대 링발진기로 구성되는 발진 회로(11)가 작동하고, 이 발진 회로(11)의 출력단에 접속된 커패시터(12)의 일단의 전위를 주기적으로 상하 반전시킨다. 그러면, 이것에 따라 커패시터(12)의 타단에 접속된 PMOS 트랜지스터(14, 15)의 접속 노드 N1의 전위도 상하 반전된다. 그리고, 이 노드 N1의 전위가 P형 반도체 기판의 전위와 PMOS 트랜지스터(14)의 임계치 전압과의 합보다도 낮아지면 PMOS 트랜지스터(14)가 온하고, P형 반도체 기판으로부터 노드 N1으로 전류가 흐른다. 이때 PMOS 트랜지스터(15)는 오프하고 있다. 그리고, 노드 N1의 전위가 발진 회로(11)에 의해서 상승되고 PMOS 트랜지스터(15)의 임계치 전압보다 높아지면 PMOS 트랜지스터(15)가 온하고, 노드 N1으로부터 NMOS 트랜지스터(16)를 통하여 접지 전원 GND에 전류가 흐른다. 이때 PMOS 트랜지스터(14)는 오프하고 있다. 이 동작을 반복함으로써 전자가 접지 전원 GND로부터 P형 반도체 기판으로 유입되며, P형 반도체 기판의 전위가 저하, 즉 기판 바이어스가 깊어진다. 한편, 제어 신호가 L 인 경우는 NMOS 트랜지스터(16)가 오프하는 동시에, 발진 회로(11)가 정지하고, 노드 N1의 전위가 P형 반도체 기판의 전위와 접지 전위 GND의 중간 전위가 되며, 이 결과 PMOS 트랜지스터(14, 15)가 동시에 오프하고, 기판 전위 발생 회로(10)의 출력은 고임피던스가 된다.
또한, N형 반도체 기판에 적용되는 기판 전위 발생 회로(10)는 도 2의 (b)에도시된 바와 같이, 발진 회로(11)와, 커패시터(12)와, NMOS 트랜지스터(17, 18)와, PMOS 트랜지스터(19)를 구비하고 있다. 이 도 2의 (b)에 도시된 기판 전위 발생 회로(10)는 제어 신호가 H 일때 전자가 N형 반도체 기판으로부터 구동 전원 VDD로 유입되도록 동작하고, N형 반도체 기판의 전위가 높고, 즉 기판 바이어스가 깊어진다. 제어 신호가 L인 경우는 NMOS 트랜지스터(17, 18) 및 PMOS 트랜지스터(19)가 오프하고, 출력은 고임피던스가 된다.
또한, 보다 깊은 기판 바이어스를 인가하는 경우에는, 도 3에 도시된 바와 같이, P형 반도체 기판인 경우는 PMOS 트랜지스터(141, 142, 143, 144)를 다단(도 3의 (a)에서는 4 단)으로 접속하고, N형 반도체 기판인 경우는 NMOS 트랜지스터(171, 172, 173, 174)를 다단(도 3의 (b)에서는 4 단)으로 접속한 기판 전위 발생 회로를 이용하면 좋다. 이 때 인접한 발진 회로의 출력 φ1, φ2는 180 도 위상이 서로 상이하도록 하고, 이것에 의해 하나 걸러 교대로 MOS 트랜지스터를 구동한다.
다음에, 본 발명에 따른 반도체 집적 회로 장치의 제2 실시예의 구성을 도 4에 도시한다. 이 실시예의 반도체 집적 회로 장치는 도 1에 도시한 제1 실시예의 반도체 집적 회로 장치에 있어서, 제어 회로(35)와, 기판 전위 검출 회로(40)를 새롭게 설치한 것이다.
기판 전위 검출 회로(40)는 반도체 기판의 전위(이하, 기판 바이어스라 함)를 검출하는 것이다. 제어 회로(35)는 제어 신호 및 기판 전위 검출 회로(40)의 검출치에 기초하여 기판 전위 발생 회로(10) 및 스위치 회로(30)를 구동하고, 반도체 기판의 전위를 설정치와 동일하게 되도록 한다.
다음에, 이 실시예의 동작을 설명한다. 먼저, 제어 신호가 L 레벨인 경우(임계치를 제어하고자 하는 MOSFET가 동작 상태인 경우)는, 제어 회로(35)에 의해서 기판 전위 발생 회로(10)가 정지되어 그 출력이 고임피던스 상태가 되도록 제어된다. 또한, 이때 스위치 회로(30)는 온 상태가 된다. 따라서, 반도체 기판의 전위는 전원 전위와 동일하게 되고, 상기 임계치를 제어하고자 하는 MOSFET의 임계치는 낮아진다.
한편, 제어 신호가 H 레벨(상기 임계치를 제어하고자 하는 MOSFET가 대기 상태)인 경우는 스위치 회로(30)가 오프 상태가 된다. 이때 기판 바이어스가 설정치보다도 얕은 경우는 반도체 기판의 바이어스가 깊어지도록 기판 전위 발생 회로(10)가 제어 회로(35)에 의해서 구동된다. 그리고, 기판 바이어스가 설정치보다도 깊어지면, 제어 회로(35)에 의해서 기판 전위 발생 회로(10)가 정지되어 그 출력이 고임피던스가 된다. 그 후, 반도체 기판상에 형성된 임계치를 조정하고자 하는 MOSFET의 소스, 드레인 누설 전류 등에서 서서히 기판 바이어스는 얕아지고, 기판 바이어스가 설정치보다 얕아지면 기판 전위 발생 회로(10)가 다시 구동된다. 이것에 의해 대기시의 MOSFET의 임계치는 소정치가 되도록 제어된다.
이상 전술한 바와 같이, 본 실시예의 반도체 집적 회로 장치에 의하면, 새로운 전원(VDD및 GND 이외의 전원)을 필요로 하지 않고 임계치의 제어를 행할 수 있다.
다음에, 전술한 실시예에 사용되는 기판 전위 검출 회로(40)의 구체적인 구성을 도 5 및 도 6을 참조하여 설명한다. 도 5는 기판 전위 검출 회로(40)의 제1 구체예의 구성도이다. 이 제1 구체예의 기판 전위 검출 회로(40)는 도 5에 도시한 바와 같이, 각각이 서브임계치 영역에서 동작하고, 직렬 접속된 n 개의 PMOS 트랜지스터(411, 412,‥, 41n)로 구성되며, 중간 접속 노드로부터 출력 Vout이 취출된다. 각 PMOS 트랜지스터41i(i = 1,‥, n)는 기판 단자가 소스 단자에 접속되며, 각 게이트단이 드레인 단자에 접속되어 있다. 그리고, 고려하고 있는 기판이 P형 반도체 기판인 경우에는 트랜지스터(411)의 소스 단자 VX는 구동 전원(VDD전원)에 접속되며, 트랜지스터(41n)의 드레인 단자 VY는 P형 반도체 기판에 접속된다. 또한, 고려하고 있는 기판이 N형 반도체 기판인 경우에는 단자 VX는 N형 반도체 기판에 접속되고, 단자 VY는 접지 전원에 접속된다.
또한, 도 6에 기판 전위 검출 회로(40)의 제2 구체예를 나타낸다. 이 제2 구체예의 기판 전위 검출 회로(40)는 도 6에 나타낸 바와 같이, 각각이 서브임계치 영역에서 동작하고, 직렬 접속된 n 개의 PMOS 트랜지스터(411, 412,‥, 41n)와, 반전 게이트(42)와, 교차 접속된 2 개의 NAND 게이트(431, 432)로 구성되는 RS 플립 플롭(43)으로 구성된다. 또한, 도 6에 도시한 접속 노드(A, B)는 트랜지스터열의 다른 접속 노드를 나타내고 있다. 이 제2 구체예와 같이 구성함으로써, 2 개의 접속 노드(A, B)간의 전위차에 상당하는 히스테리시스폭을 갖는 슈미트 게이트의 특성을 가지며, 노이즈의 영향을 받지 않게 된다.
또한, 상기 제1 및 제2 구체예에 있어서는 기판 전위 검출 회로(40)는 PMOS 트랜지스터를 이용하여 구성하였지만, NMOS 트랜지스터를 이용하여 구성할 수도 있다. 또한, 기판 전위 검출 회로(40)의 다른 구체적인 예에 관해서는 본 출원인에 의해서 출원된 일본 특원평 제8-11529호에 개시되어 있다.
다음에, 제2 실시예에 이용되는 제어 회로(35)의 구체적인 구성을 도 17에 나타낸다. 이 제어 회로(35)는 AND 게이트(101)로 구성된다. 이 AND 게이트(101)에는 제어 신호와 기판 전위 검출 회로(40)의 출력이 입력된다. 제어 신호가 L 레벨인 경우는 AND 게이트(101)의 출력은 L 레벨이 되고 기판 전위 발생 회로(10)를 정지시킨다.
한편, 제어 신호가 H 레벨인 경우를 생각할 수 있다. 기판 바이어스가 설정치보다 얕으면 기판 전위 검출 회로(40)의 출력은 H 레벨이 되기 때문에 AND 게이트(101), 즉 제어 회로(35)의 출력은 H 레벨이 된다. 따라서, 기판 전위 발생 회로(10)가 작동하여 기판 바이어스는 깊어진다. 기판 바이어스가 설정치보다도 깊어지면 기판 전위 검출 회로(40)의 출력은 L 레벨이 되기 때문에, AND 게이트(101), 즉 제어 회로(35)의 출력은 L 레벨이 되며, 이것에 의해 기판 전위 발생 회로(10)는 정지된다.
또한, 기판 전위 검출 회로(40)에 입력되는 설정치는 정확하게는 신호나 전위로서 입력되는 것은 아니다. 도 5 또는 도 6에 도시한 기판 전위 검출 회로에 있어서는, 출력 Vout을 취출하는 중간 접속 노드나, NAND 게이트(431)나 반전 게이트(42)에 접속되는 중간 접속 노드(A, B)를 결정할 때에, 기판 전위 VY가 상기 설정치와 동일하게 되었을 때에 신호 출력 Vout이 제어 회로(35)의 입력 임계치와 동일하게 되도록 설정된다.
다음에, 본 발명에 따른 반도체 집적 회로 장치의 제3 실시예의 구성을 도 7에 나타낸다. 이 실시예의 반도체 집적 회로 장치는 도 4에 나타낸 제2 실시예의 반도체 집적 회로 장치에 있어서, 기판 전위 검출 회로(40)를 누설 전류 검출 회로(50)로 치환한 것이다. 이 누설 전류 검출 회로(50)는 동일한 기판상에 형성된 MOSFET의 누설 전류를 검출하는 것으로서, 기판 바이어스가 얕아지면 MOSFET의 누설 전류는 커지게 되고, 기판 바이어스가 깊어지면 MOSFET의 누설 전류는 작아진다.
이 누설 전류 검출 회로의 구체적인 예는 본 출원인에 의해서 출원된 일본 특원평 제7-225576호에 개시되어 있으며, 그 구성을 도 8에 나타낸다. 이 도 8에 나타낸 누설 전류 검출 회로(50)는 LSI를 등가적으로 나타낸 N 채널 MOS 트랜지스터(MLSI)에 대하여 누설 전류 검출용 N 채널 MOS 트랜지스터(MLn)가 설치되어 있다. 이 N 채널 MOS 트랜지스터(MLn)에 대하여 게이트 전압 Vbn을 발생하기 위해서, 소스 접지된 N 채널 MOS 트랜지스터(M1n)와, 드레인에 전류원(Mgp)이 접속되고, 소스가 N 채널 MOS 트랜지스터(M1n)의 드레인에 접속된 N 채널 MOS 트랜지스터(M2n)가 설치되며, N 채널 MOS 트랜지스터(M1n)의 게이트 단자와 N 채널 MOS 트랜지스터(M2n)의 게이트 단자와 M2n의 드레인 단자와 Mgp의 드레인 단자가 접속되고, N 채널 MOS 트랜지스터(M1n)의 드레인 단자와 N 채널 MOS 트랜지스터(M2n)의 소스 단자와의 접속점은 N 채널 MOS 트랜지스터(MLn)의 게이트에 접속되어 있다.
여기서, N 채널 MOS 트랜지스터(M1n)와 N 채널 MOS 트랜지스터(M2n)는 서브임계치 영역에서 동작하도록 전류원의 전류값 Ibp와 N 채널 MOS 트랜지스터(M1n) 및 N 채널 MOS 트랜지스터(M2n)의 채널폭이 선택된다. 이와 같이 설정될 때, N 채널 MOS 트랜지스터(M1n)의 게이트 단자의 전위인 Vgn과 접지 전위 GND와의 전위차가 N 채널 MOS 트랜지스터(M1n) 및 N 채널 MOS 트랜지스터(M2n)의 임계치 전압에 비하여 거의 동일하거나 또는 작아진다.
또한, 이 제3 실시예에 사용되는 제어 회로(35)의 구체예를 도 18에 나타낸다. 이 제어 회로(35)는 AND 게이트(105)로 구성된다. 이 AND 게이트(105)에는 누설 전류 검출 회로(50)의 출력을 반전한 것과, 제어 신호가 입력된다.
다음에, 이 제3 실시예의 동작을 설명한다.
제어 신호가 L 레벨인 경우(임계치를 제어하고자 하는 MOSFET가 동작 상태인 경우)에는 제어 회로(35), 즉 AND 게이트(105)의 출력은 L 레벨이 되고, 기판 전위 발생 회로(10)는 정지한다. 또한, 스위치 회로(30)는 온 상태가 된다. 따라서, 반도체 기판의 전위는 전원 전위와 동일하게 되어, 상기 임계치를 제어하고자 하는 MOSFET의 임계치는 낮아진다.
한편, 제어 신호가 H 레벨인 경우(상기 임계치를 제어하고자 하는 MOSFET가 대기 상태인 경우)에는 스위치 회로(30)는 오프 상태가 된다. 이때, 기판 바이어스가 얕아서 누설 전류가 설정치보다 큰 경우는, 누설 전류 검출 회로(50)의 출력은 L 레벨이 되어 제어 회로(35)의 출력은 H 레벨이 된다. 이 때문에 기판 전위 발생 회로(10)가 작동하여 기판 바이어스는 보다 깊어진다. 기판 바이어스가 깊어지면 누설 전류는 감소한다. 누설 전류가 설정치보다도 적어지면, 누설 전류 검출 회로(50)의 출력은 H 레벨이 된다. 이 때문에 제어 회로(35)의 출력은 L 레벨이 되고 기판 전위 발생 회로(10)는 정지한다. 그 후, 상기 반도체 기판상에 형성된 MOSFET의 소스, 드레인간을 흐르는 누설 전류 등에서 서서히 기판 바이어스는 얕아지고, 누설 전류가 설정치보다 많아지면 기판 전위 발생 회로(10)가 다시 구동된다. 이것에 의해 상기 MOSFET의 대기시의 누설 전류는 소정치가 되도록 제어된다. 즉 상기 MOSFET의 대기시의 임계치는 소정치가 되도록 제어된다.
이상 기술한 바와 같이, 본 실시예의 반도체 집적 회로 장치에 의하면, 새로운 전원을 필요로 하지 않고 임계치의 제어를 행할 수 있다.
다음에, 본 발명에 따른 반도체 집적 회로 장치의 제4 실시예의 구성을 도 9에 나타낸다. 이 실시예의 반도체 집적 회로 장치는, P형 반도체 기판에 사용되는 것으로서, 펌프 회로(61, 62)와, PMOS 트랜지스터(63)와, NMOS 트랜지스터(64)를 구비하고 있다. 펌프 회로(61, 62)는 임계치를 제어하여야 하는 MOSFET가 대기 모드인 경우에는 각각 작동하여 전자를 출력단으로 송출하고, 상기 MOSFET가 동작 모드인 경우에는 각각 정지하여 그 출력이 고임피던스가 된다. PMOS 트랜지스터(63)는 소스가 전원 VDD에 접속되고, 게이트는 제어 신호가 인가되며, 드레인이 펌프 회로(62)의 출력단에 접속하고 있다. 또한, NMOS 트랜지스터(64)는 드레인이 전원 GND에 접속되고, 게이트가 펌프 회로(62)의 출력단에 접속되며, 소스가 펌프 회로(61)의 출력단과 P형 반도체 기판에 접속되어 있다. 여기서 NMOS 트랜지스터(64)는 임계치를 제어하고자 하는 MOSFET가 형성된 P형 반도체 기판에 형성해도 좋으며, 또는 다른 P형 반도체 기판에 형성하더라도 좋다. 상기 다른 P형 반도체 기판에 형성되어 있는 경우에는 이 다른 P형 반도체 기판은 상기 임계치를 제어하고자 하는 MOSFET가 형성된 P형 반도체 기판과 동일한 전위로 할 필요가 있다.
펌프 회로(61)가 도 1에 나타낸 제1 실시예에 있어서의 기판 전위 발생 회로(10)에 상당하고, 펌프 회로(62)와, PMOS 트랜지스터(63)와, NMOS 트랜지스터(64)가 스위치 회로(30)에 상당한다. 또한, 펌프 회로(62)의 출력 용량은 펌프 회로(61)의 용량에 비하여 통상 충분히 작아지도록 선택된다.
다음에, 본 실시예의 동작을 설명한다. 임계치를 제어하고자 하는 MOSFET가 대기 모드인 경우는 펌프 회로(61, 62)가 작동하여 각각의 출력단으로 전자를 송출한다. 이 때, 제어 신호는 H 레벨이기 때문에 PMOS 트랜지스터(63)가 오프하고 있으며, NMOS 트랜지스터(64)의 게이트와 소스의 전위는 하강한다. 그러나, 펌프 회로(62)의 출력 용량은 펌프 회로(61)의 출력 용량에 비하여 충분히 작기 때문에, NMOS 트랜지스터(64)는 완전히 오프 상태가 된다. 이 결과, P형 반도체 기판의 전위는 펌프 회로(61)의 출력 전위(GND 보다 낮다)와 동일하게 되어 임계치 전압을 높게할 수 있다.
이것에 대하여 임계치를 제어하고자 하는 MOSFET가 동작 모드인 경우에는 2 개의 펌프 회로(61, 62)가 정지하고 그 출력이 고임피던스가 된다. 또한, 이때 제어 신호는 L 레벨이기 때문에 PMOS 트랜지스터(63)가 온하고 있다. 이때문에, NMOS 트랜지스터(64)의 게이트 전위가 상승하고, NMOS 트랜지스터(64)가 온한다. 이 결과, 기판 전위는 접지 전위와 동일하게 되어 임계치 전압을 낮게할 수 있다.
이상 설명한 바와 같이, 본 실시예의 반도체 집적 회로 장치에 의하면, 새로운 전원(구동 전원 VDD및 접지 전원 GND)을 필요로 하지 않고 임계치의 제어를 행할 수 있다.
다음에, 본 발명에 따른 반도체 집적 회로 장치의 제5 실시예의 구성을 도 10에 나타낸다. 이 실시예의 반도체 집적 회로 장치는 N형 반도체 기판에 사용되는 것으로서, 펌프 회로(71, 72)와, NMOS 트랜지스터(73)와, PMOS 트랜지스터(74)를 구비하고 있다.
펌프 회로(71, 72)는 임계치를 제어하여야 하는 MOSFET가 대기 모드인 경우에는 각각 작동하여 출력단으로부터 전자를 인출하고, 상기 MOSFET가 동작 모드인 경우에는 각각 정지하여 그 출력이 고임피던스가 된다.
NMOS 트랜지스터(73)는 소스가 접지 전원 GND에 접속되고, 게이트에는 반전 게이트(70)를 통하여 제어 신호가 인가되며, 드레인이 펌프 회로(72)의 출력단에 접속되어 있다. PMOS 트랜지스터(74)는 드레인이 구동 전원 VDD에 접속되고, 게이트가 펌프 회로(72)의 출력단에 접속되며, 소스가 펌프 회로(71)의 출력단 및 N형 반도체 기판에 접속되어 있다. 여기서 PMOS 트랜지스터(74)는 임계치를 제어하고자 하는 MOSFET가 형성된 N형 반도체 기판에 형성해도 좋으며, 또는 다른 N형 반도체 기판에 형성하더라도 좋다. 상기 다른 N형 반도체 기판에 형성되어 있는 경우에는, 이 다른 N형 반도체 기판은 상기 임계치를 제어하고자 하는 MOSFET가 형성된 N형 반도체 기판과 동전위로 할 필요가 있다.
다음에, 이 제5 실시예의 동작을 설명한다. 임계치를 제어하고자 하는 MOSFET가 대기 모드인 경우는, 펌프 회로(71, 72)가 작동하여 각각의 출력단에서 전자를 인출한다. 이때 제어 신호는 H 레벨이기 때문에 NMOS 트랜지스터(73)가 오프하고 있으며, PMOS 트랜지스터(74)의 게이트와 소스의 전위가 상승한다. 그러나, 펌프 회로(72)의 출력 용량은 펌프 회로(71)의 출력 용량에 비하여 충분히 작기 때문에 PMOS 트랜지스터(74)는 완전히 오프 상태가 된다. 이 결과, N형 반도체 기판의 전위는 펌프 회로(71)의 출력 전위(VDD보다 높다)와 동일하게 되고, 임계치 전압을 높게할 수 있다.
이것에 대하여 임계치를 제어하고자 하는 MOSFET가 동작 모드인 경우에는, 2 개의 펌프 회로(71, 72)가 정지하여 그 출력이 고임피던스가 된다. 또한, 이때 제어 신호는 L 레벨이기 때문에 NMOS 트랜지스터(73)가 온하고 있다. 이 때문에, PMOS 트랜지스터(74)의 게이트 전위가 하강하여 접지 전위가 되며, PMOS 트랜지스터(74)가 온한다. 이 결과, 기판 전위는 구동 전원과 동일하게 되고 임계치 전압을 낮게할 수 있다.
이상 설명한 바와 같이, 본 실시예의 반도체 집적 회로 장치에 의하면, 새로운 전원을 필요로 하지 않고, 임계치 제어를 행할 수 있다.
다음에, 본 발명에 따른 반도체 집적 회로 장치의 제6 실시예의 구성을 도 11에 나타낸다. 이 제6 실시예의 반도체 집적 회로 장치는 도 9에 나타낸 제4 실시예의 반도체 집적 회로 장치에 있어서, 정류 회로(65, 66)를 새롭게 설치한 것이다.
정류 회로(65)는 입력 단자가 NMOS 트랜지스터(64)의 소스에 접속되고, 출력 단자가 NMOS 트랜지스터(64)의 게이트에 접속되어 있다. 또한, 정류 회로(66)는 정류 회로(65)와 정류의 극성이 반대가 되도록 정류 회로(65)와 역병렬로 접속되어 있다.
이 제6 실시예의 반도제 집적 회로 장치의 동작은 제4 실시예의 반도체 집적 회로 장치의 동작과 기본적으로 동일하지만, 상이한 점은 대기 모드시에 NMOS 트랜지스터(64)의 게이트 전위가 소스 전위보다, 정류 회로(65)의 순방향 전압(예컨대 0.8V) 이상으로 낮아지면, 정류 회로(65)가 도통하여 상기 게이트 전위는 상기 소스 전위보다 상기 순방향 전압 만큼 낮은 전압으로 고정되며, 펌프 회로(62)의 송출 전자는 정류 회로(65)를 경유하여 P형 기판 쪽으로 흐른다. 이 결과, 2 개의 펌프 회로(61, 62)가 함께 기판 전위를 발생함으로써, 제4 실시예에 비하여 기판 바이어스를 깊게하는 것을 효율적으로 행할 수 있다.
또한, 동작시에는 NMOS 트랜지스터(64)의 게이트 전위가 소스 전위보다 정류 회로(66)의 순방향 전압(예컨대 2.4V) 이상으로 높아지면, 정류 회로(66)가 도통하여 상기 게이트 전위는 상기 소스 전위보다 상기 순방향 전압(2.4V)만큼 높은 전압으로 고정된다. 이것에 의해 NMOS 트랜지스터(64)의 게이트 산화막에 과대한 전계가 걸리는 것을 방지하는 것이 가능해지며 트랜지스터의 신뢰성이 저하하는 것을 방지할 수 있다.
또한, 이 제6 실시예도 제4 실시예와 동일한 효과가 있는 것은 말할 필요도 없다.
다음에, 본 발명에 따른 반도체 집적 회로 장치의 제7 실시예의 구성을 도 12에 나타낸다. 이 실시예의 반도체 집적 회로 장치는 도 10에 나타낸 제5 실시예의 반도체 집적 회로 장치에 있어서, 정류 회로(75, 76)를 새롭게 설치한 것으로, 정류 회로(75)는 입력 단자가 PMOS 트랜지스터(74)의 게이트에 접속되고, 출력 단자가 PMOS 트랜지스터(74)의 소스에 접속되어 있다. 또한, 정류 회로(76)는 정류 회로(75)와 정류의 극성이 반대가 되도록 정류 회로(75)와 역병렬로 접속되어 있다.
이 제7 실시예의 반도체 집적 회로 장치의 동작은 제5 실시예의 반도체 집적 회로 장치의 동작과 기본적으로 동일하지만, 상이한 점은 대기 모드시에 PMOS 트랜지스터(74)의 게이트 전위가 소스 전위보다 정류 회로(75)의 순방향 전압(예컨대0.8V) 이상 높아지면, 정류 회로(75)가 도통하여 상기 게이트 전위는 상기 소스 전위보다 상기 순반향 전압(0.8V)만큼 높은 전압으로 고정되며, 펌프 회로(72)의 인출 전자는 N형 기판으로부터 정류 회로(75)를 경유하여 유입하게 된다. 이 결과, 2 개의 펌프 회로(71, 72)가 함께 기판 전위를 발생함으로써, 제5 실시예의 경우에 비하여 기판 바이어스를 깊게하는 것을 효율적으로 행할 수 있다.
또한, 동작시에는 PMOS 트랜지스터(74)의 게이트 전위가 소스 전위보다 정류 회로(76)의 순방향 전압(예컨대 2.4V) 이상 낮아지면 정류 회로가 도통하여 상기 게이트 전위는 상기 소스 전위보다 상기 순방향 전위(2.4V)만큼 낮은 전압으로 고정된다. 이것에 의해 PMOS 트랜지스터(74)의 게이트 산화막에 과대한 전계가 걸리는 것을 방지하는 것이 가능하게 되고, 트랜지스터의 신뢰성이 저하하는 것을 방지할 수 있다.
또, 이 제7 실시예도 제5 실시예와 동일한 효과가 있는 것은 말할 필요도 없다.
다음에, 본 발명에 따른 반도체 집적 회로 장치의 제8 실시예의 구성을 도 13에 나타낸다. 이 실시예의 반도체 집적 회로 장치는 도 11에 나타낸 제6 실시예의 반도체 집적 회로 장치에 있어서, PMOS 트랜지스터(67)와 NMOS 트랜지스터(68)를 새롭게 설치한 것이다.
PMOS 트랜지스터(67)는 PMOS 트랜지스터(63)의 드레인과 펌프 회로(62)의 출력단과의 사이에 설치되고, 게이트가 접지되어 있다. 또한, NMOS 트랜지스터(68)는 정류 회로(66)의 출력단과 펌프 회로(61)의 출력단과의 사이에 설치되고, 게이트가접지되어 있다. 여기서 NMOS 트랜지스터(68)는 임계치를 제어하고자 하는 MOSFET가 형성된 P형 반도체 기판에 형성해도 좋으며, 또는 다른 P형 반도체 기판에 형성하더라도 좋다. 상기 다른 P형 반도체 기판에 형성되어 있는 경우에는 이 다른 P형 반도체 기판은 상기 임계치를 제어하고자 하는 MOSFET가 형성된 P형 반도체 기판과 동전위로 할 필요가 있다.
이 제8 실시예의 동작은 도 11에 나타낸 제6 실시예와 기본적으로는 동일하지만, 상이한 점은 대기 모드시에 NMOS 트랜지스터(64)의 게이트 전위가 접지 전위보다 내려가도, PMOS 트랜지스터(67)에 의해서, PMOS 트랜지스터(63)의 드레인에는 접지 전위보다 낮은 전위가 인가되지 않는다. PMOS 트랜지스터(63)의 게이트에는 이때 VDD의 전위가 입력되고 있지만, PMOS 트랜지스터(63)의 드레인에는 상술한 바와 같이 접지 전위 이상의 전위는 걸리지 않기 때문에 PMOS 트랜지스터(63)의 게이트 산화막에 과대한 전계는 걸리지 않는다. PMOS 트랜지스터(67)의 드레인에는 접지 전위보다 낮은 전위가 걸리지만, PMOS 트래지스터(67)의 게이트에는 접지 전위의 전위가 입력되고 있기 때문에, 역시 PMOS 트랜지스터(63)의 게이트 산화막에 과대한 전계는 걸리지 않는다.
한편, 동작 모드시에는 기판 전위가 접지 전위보다 NMOS 트랜지스터(68)의 임계치 전압 이하로 내려간 전위까지 상승하면, 이 NMOS 트랜지스터(68)가 비도통이 되며, 정류 회로(66)에 순방향 전류가 흐르지 않게 된다. 따라서, 정류 회로(66)가 NMOS 트랜지스터(64)의 게이트 산화막을 보호할 필요가 없어지면, 자동적으로 정류 회로(66)를 비도통하여, 구동 전원 VDD로부터 기판에 여분의 직류 전류가 계속 흐르는 것을 회피한다.
다음에, 본 발명에 따른 반도체 집적 회로 장치의 제9 실시예의 구성을 도 14에 나타낸다. 이 실시예의 반도체 집적 회로 장치는 도 12에 나타낸 제7 실시예의 반도체 집적 회로 장치에 있어서, NMOS 트랜지스터(77)와 PMOS 트랜지스터(78)를 새롭게 설치한 것이다.
NMOS 트랜지스터(77)는 NMOS 트랜지스터(73)의 드레인과 펌프 회로(72)의 출력단과의 사이에 설치되고, 게이트에 구동 전위 VDD가 인가되어 있다. 또한, PMOS 트랜지스터(78)는 펌프 회로(71)의 출력단과 정류 회로(76)의 입력단과의 사이에 설치되며, 게이트에 구동 전위 VDD가 인가되어 있다. 여기서 PMOS 트랜지스터(78)는 임계치를 제어하고자 하는 MOSFET가 형성된 N형 반도체 기판에 형성해도 좋으며, 또는 다른 N형 반도체 기판에 형성하더라도 좋다. 상기 다른 N형 반도체 기판에 형성되어 있는 경우에는 이 다른 N형 반도체 기판은 상기 임계치를 제어하고자 하는 MOSFET가 형성된 N형 반도체 기판과 동전위로 할 필요가 있다.
이 제9 실시예의 반도체 집적 회로 장치의 동작은 도 12에 나타낸 제7 실시예와 기본적으로는 동일하지만, 다른 점은 대기 모드시에 PMOS 트랜지스터(74)의 게이트 전위가 구동 전위 VDD보다 내려가도 NMOS 트랜지스터(77)에 의해서 NMOS 트랜지스터(73)의 드레인에는 구동 전위 VDD보다도 높은 전위가 인가되지 않는다. 이때 NMOS 트랜지스터(73)의 게이트에는 접지 전위가 입력되어 있지만, NMOS 트랜지스터(73)의 드레인에는 상술한 바와 같이 구동 전위 VDD이상의 전위는 걸리지 않기 때문에, NMOS 트랜지스터(73)의 게이트 산화막에는 과대한 전계가 걸리지 않는다. NMOS 트랜지스터(77)의 드레인에는 구동 전위 VDD보다 높은 전위가 걸리지만 NMOS 트랜지스터(77)에는 구동 전위가 입력되고 있기 때문에, 역시 NMOS 트랜지스터(73)의 게이트 산화막에 과대한 전계가 걸리지 않는다.
한편, 동작 모드시에는 기판 전위가 구동 전위 VDD보다도 PMOS 트랜지스터(78)의 임계치 전압 이상으로 상승한 전위까지 하강하면, 이 PMOS 트랜지스터(78)가 비도통이 되어, 정류 회로(76)에 순방향 전류가 흐르지 않게 된다. 따라서, 정류 회로(76)가 PMOS 트랜지스터(74)의 게이트 산화막을 보호할 필요가 없어지면, 자동적으로 정류 회로(76)를 비도통 상태로 하여 접지 전원으로부터 여분의 직류 전류가 계속 흐르는 것을 회피한다.
상술한 제6 내지 제9 실시예의 반도체 집적 회로 장치에 있어서는, 정류 회로가 사용되고 있지만, 이 정류 회로는 도 15의 (a)에 도시한 바와 같이 1 개의 다이오드 소자(이 경우 순방향 전압은 0.8V), 또는 복수의 다이오드 소자(811,…,81n)를 직렬 접속한 것으로 구성하는 것이 가능하다. 예컨대 3 개의 다이오드를 직렬 접속한 것을 이용하면, 순방향 전압은 2.4V가 된다.
또한, 다이오드 소자는 도 15의 (b)에 도시한 바와 같이 N 웰(82) 내에n+층(83)과 P+층(84)을 설치하여 구성하여도 좋으며, 또한 도 15의 (c)에 도시한 바와 같이 P 웰(85) 내에 P+층(86)과 n+층(87)을 설치하여 구성하여도 좋다.
다음에, 본 발명에 따른 반도체 집적 회로 장치의 제10 실시예의 구성을 도 19에 나타낸다. 이 실시예의 반도체 집적 회로 장치는 도 4에 나타낸 제2 실시예의 제어 회로(35), 기판 전위 검출 회로(40)를 제어 회로(35A), 기판 전위 검출 회로(40A)로 각각 치환한 것이다. 이 제어 회로(35A)에는 설정치에 대응하는 전위가 입력된다. 또한, 기판 전위 검출 회로(40A)는 기판 전위를 레벨 시프트한 전위를 출력하는 것으로서, 그 구체적인 회로는 예컨대 도 5에 나타낸 바와 같이 각각이 서브임계치 영역에서 작동하고, 직렬 접속된 n 개의 PMOS 트랜지스터(411,‥‥,41n)로 구성된다.
또한, 제어 회로(35A)의 구체적인 회로는 도 20에 나타낸 바와 같이, 전위 비교기(102)와, AND 게이트(101)를 구비하고 있다. 기판 전위와 설정치의 비교는 전위 비교기(102)에서 실행된다. 이 전위 비교기(102)의 출력과 제어 신호가 AND 게이트(101)에 입력된다. 따라서 전위 비교기(102)의 출력이 제2 실시예의 기판 전위 검출 회로(40)의 출력에 상당하고, 동작은 제2 실시예의 경우와 동일하게 된다.
이 제10 실시예도 제2 실시예와 동일한 효과가 있는 것은 말할 필요도 없다.
다음에, 본 발명에 따른 반도체 집적 회로 장치의 제11 실시예의 구성을 도 21에 나타낸다. 이 실시예의 반도체 집적 회로 장치는 제3 실시예의 제어 회로(35), 누설 전류 검출 회로(50)를 제어 회로(35A), 누설 전류 검출 회로(50A)로 각각 치환한 것이다. 제어 회로(35A)에는 설정치에 대응하는 전위가 입력된다. 누설 전류 검출 회로(50A)는 누설 전류에 대응한 전위를 출력하는 것으로, 그 구체적인 구성은 제3 실시예의 경우와 동일하게 예컨대 도 8에 나타낸 회로가 된다.
또한, 제어 회로(35A)의 구체적인 회로는 도 22에 나타낸 바와 같이, 전위 비교기(106)와 AND 게이트(105)를 구비하고 있다. 누설 전류에 상당하는 전위와 설정치의 비교는 전위 비교기(106)에 의해서 실행된다. 이 전위 비교기(106)의 출력을 반전한 것과, 제어 신호가 AND 게이트(105)에 입력된다. 따라서, 전위 비교기(106)의 출력이 제3 실시예의 누설 전류 검출 회로(50)의 출력에 상당하게 되어 동작은 제3 실시예의 경우와 동일하게 된다.
이 제11 실시예도 제3 실시예와 동일한 효과가 있는 것을 말할 필요도 없다.
이상 상술한 바와 같이 본 발명에 의하면, 새로운 전원을 추가함이 없이, 임계치를 제어할 수 있다.

Claims (41)

  1. 반도체 기판의 전위를 검출하는 기판 전위 검출 회로와;
    작동시에는 반도체 기판의 기판 바이어스를 깊게하는 기판 전위 발생 회로와;
    진폭이 제1 전위와 상기 제1 전위보다 높은 제2 전위간의 전위차와 동일한 제어 신호에 기초하여 상기 기판 전위 발생 회로의 비작동시에는 도통 상태가 되어 상기 반도체 기판과 전원을 접속하는 스위치 회로와;
    상기 제어 신호 및 상기 기판 전위 검출 회로의 검출치에 기초하여 상기 기판 전위 발생 회로를 구동하여, 상기 반도체 기판의 전위를 상기 제1 전위보다 낮거나 상기 제2 전위보다 높게 되도록 제어하는 제어 회로를 구비하고,
    상기 기판 전위 발생 회로는 발진 회로를 포함하며, 상기 기판 전위 발생 회로의 비작동시에는 상기 발진 회로가 정지하는 것을 특징으로 하는 반도체 집적 회로 장치.
  2. 반도체 기판에 형성된 트랜지스터의 누설 전류를 검출하는 누설 전류 검출 회로와;
    작동시에는 반도체 기판의 기판 바이어스를 깊게하는 기판 전위 발생 회로와;
    진폭이 제1 전위와 상기 제1 전위보다 높은 제2 전위간의 전위차와 동일한제어 신호에 기초하여 상기 기판 전위 발생 회로의 비작동시에는 도통 상태가 되어 상기 반도체 기판과 전원을 접속하는 스위치 회로와;
    상기 제어 신호 및 상기 누설 전류 검출 회로의 검출치에 기초하여 상기 기판 전위 발생 회로를 구동하여, 상기 반도체 기판의 전위를 상기 제1 전위보다 낮거나 상기 제2 전위보다 높게 되도록 제어하는 제어 회로를 구비하고,
    상기 기판 전위 발생 회로는 발진 회로를 포함하며, 상기 기판 전위 발생 회로의 비작동시에는 상기 발진 회로가 정지하는 것을 특징으로 하는 반도체 집적 회로 장치.
  3. 출력 단자가 제1 도전형의 반도체 기판에 접속되고, 상기 제1 도전형의 캐리어를 인출하는 제1 펌프 회로와;
    소스 단자가 상기 제1 펌프 회로의 출력 단자에 접속되고, 드레인 단자가 제1 전원에 접속된 상기 제1 도전형과 상이한 제2 도전형의 제1 MOSFET와;
    출력 단자가 상기 제1 MOSFET의 게이트 단자에 접속되고, 제1 도전형의 캐리어를 인출하는 제2 펌프 회로와;
    소스 단자가 제2 전원에 접속되고, 게이트 단자에 제어 신호가 인가되며, 드레인 단자가 상기 제1 MOSFET의 게이트 단자에 접속되는 제1 도전형의 제2 MOSFET
    를 구비하는 것을 특징으로 하는 반도체 집적 회로 장치.
  4. 제3항에 있어서, 상기 제1 MOSFET의 게이트 단자와 소스 단자와의 사이에 정류의 극성이 서로 반대가 되도록 병렬 접속된 제1 및 제2 정류 회로를 더 포함하는 것을 특징으로 하는 반도체 집적 회로 장치.
  5. 제4항에 있어서, 상기 제2 MOSFET의 드레인 단자와 상기 제1 MOSFET의 게이트 단자와의 사이에, 게이트 단자가 상기 제1 전원에 접속되는 제1 도전형의 제3 MOSFET를 포함하는 것을 특징으로 하는 반도체 집적 회로 장치.
  6. 제4항에 있어서, 상기 제1 및 제2 정류 회로 중 상기 제1 MOSFET의 게이트 단자로부터 소스 단자 방향으로 전류를 흐르게 하는 정류 회로의 출력 단자와 상기 소스 단자와의 사이에 게이트 단자가 상기 제1 전원에 접속된 상기 반도체 기판과 반대인 도전형의 MOSFET를 더 포함하는 것을 특징으로 하는 반도체 집적 회로 장치.
  7. 진폭이 제1 전위와 상기 제1 전위보다 높은 제2 전위간의 전위차와 동일한 제어 신호에 기초하여 작동하고, 작동시에는 반도체 기판의 전위를 상기 제1 전위보다 낮거나 상기 제2 전위보다 높게하여 기판 바이어스를 깊게하는 기판 전위 발생 회로와;
    진폭이 제1 전위와 상기 제1 전위보다 높은 제2 전위간의 전위차와 동일한 제어 신호에 기초하여 상기 기판 전위 발생 회로의 비작동시에는 도통 상태가 되어 상기 반도체 기판과 전원을 접속하는 스위치 회로를 구비하고,
    상기 기판 전위 발생 회로는, 상기 제어 신호에 기초하여 작동하는 발진 회로를 포함하며, 상기 기판 전위 발생 회로의 비작동시에는 상기 발진 회로가 정지하는 것을 특징으로 하는 반도체 집적 회로 장치.
  8. 제어 신호에 기초하여 작동하고, 작동시에는 반도체 기판의 기판 바이어스를 깊게하는 기판 전위 발생 회로와;
    상기 제어 신호에 기초하여 작동하고, 비작동시에는 도통 상태가 되어 상기 반도체 기판의 전위를 전원 전위로 하는 스위치 회로를 구비하고,
    상기 스위치 회로는,
    드레인이 상기 전원에 접속되고 소스가 상기 반도체 기판에 접속되는 상기 반도체 기판과 반대인 도전형의 제1 MOSFET와,
    드레인이 상기 제1 MOSFET의 게이트에 접속되고 소스가 상기 전원과 상이한 제2 전원에 접속되며 게이트에 상기 제어 신호를 수신하는 상기 반도체 기판과 동일한 도전형의 제2 MOSEFT와,
    상기 제어 신호에 기초하여 작동하고 출력 단자가 상기 제1 MOSFET의 게이트에 접속되며 상기 반도체 기판과 동일한 도전형의 캐리어를 인출하는 펌프 회로를 포함하며,
    상기 스위치 회로의 도통 상태시에는 상기 제2 MOSFET를 도통 상태로 하여 상기 펌프 회로를 정지시키는 것을 특징으로 하는 반도체 집적 회로 장치.
  9. 제8항에 있어서, 상기 제2 MOSFET의 드레인 단자와 상기 제1 MOSFET의 게이트 단자와의 사이에, 게이트 단자가 상기 제1 전원에 접속되는 상기 반도체 기판과 동일한 도전형의 제3 MOSFET를 포함하는 것을 특징으로 하는 반도체 집적 회로 장치.
  10. 제8항에 있어서, 상기 제1 MOSFET의 게이트 단자와 소스 단자와의 사이에 정류의 극성이 서로 반대가 되도록 병렬 접속된 제1 및 제2 정류 회로를 더 포함하는 것을 특징으로 하는 반도체 집적 회로 장치.
  11. 제10항에 있어서, 상기 제2 MOSFET의 드레인 단자와 상기 제1 MOSFET의 게이트 단자와의 사이에, 게이트 단자가 상기 제1 전원에 접속되는 상기 반도체 기판과 동일한 도전형의 제3 MOSFET를 포함하는 것을 특징으로 하는 반도체 집적 회로 장치.
  12. 제10항에 있어서, 상기 제1 및 제2 정류 회로 중 상기 제1 MOSFET의 게이트 단자로부터 소스 단자 방향으로 전류를 흐르게 하는 정류 회로의 출력 단자와 상기 소스 단자와의 사이에 게이트 단자가 상기 제1 전원에 접속된 상기 반도체 기판과 반대인 도전형의 MOSFET를 더 포함하는 것을 특징으로 하는 반도체 집적 회로 장치.
  13. 제1항에 있어서, 상기 스위치 회로는,
    드레인이 상기 전원에 접속되고 소스가 상기 반도체 기판에 접속되는 상기 반도체 기판과 반대인 도전형의 제1 MOSFET와,
    드레인이 상기 제1 MOSFET의 게이트에 접속되고 소스가 상기 전원과 상이한 제2 전원에 접속되며 게이트에 상기 제어 신호를 수신하는 상기 반도체 기판과 동일한 도전형의 제2 MOSFET와,
    상기 제어 신호에 기초하여 작동하고 출력 단자가 상기 제1 MOSFET의 게이트에 접속되며 상기 반도체 기판과 동일한 도전형의 캐리어를 인출하는 펌프 회로를 포함하며,
    상기 스위치 회로의 비도통 상태시에는 상기 제2 MOSFET를 도통 상태로 하여 상기 펌프 회로를 동작시키는 것을 특징으로 하는 반도체 집적 회로 장치.
  14. 제13항에 있어서, 상기 제2 MOSFET의 드레인 단자와 상기 제1 MOSFET의 게이트 단자와의 사이에, 게이트 단자가 상기 제1 전원에 접속되는 상기 반도체 기판과 동일한 도전형의 제3 MOSFET를 포함하는 것을 특징으로 하는 반도체 집적 회로 장치.
  15. 제13항에 있어서, 상기 제1 MOSFET의 게이트 단자와 소스 단자와의 사이에 정류의 극성이 서로 반대가 되도록 병렬 접속된 제1 및 제2 정류 회로를 더 포함하는 것을 특징으로 하는 반도체 집적 회로 장치.
  16. 제15항에 있어서, 상기 제2 MOSFET의 드레인 단자와 상기 제1 MOSFET의 게이트 단자와의 사이에, 게이트 단자가 상기 제1 전원에 접속되는 상기 반도체 기판과 동일한 도전형의 제3 MOSFET를 포함하는 것을 특징으로 하는 반도체 집적 회로 장치.
  17. 제15항에 있어서, 상기 제1 및 제2 정류 회로 중 상기 제1 MOSFET의 게이트 단자로부터 소스 단자 방향으로 전류를 흐르게 하는 정류 회로의 출력 단자와 상기 소스 단자와의 사이에 게이트 단자가 상기 제1 전원에 접속된 상기 반도체 기판과 반대인 도전형의 MOSFET를 더 포함하는 것을 특징으로 하는 반도체 집적 회로 장치.
  18. 제2항에 있어서, 상기 스위치 회로는,
    드레인이 상기 전원에 접속되고 소스가 상기 반도체 기판에 접속되는 상기 반도체 기판과 반대인 도전형의 제1 MOSFET와,
    드레인이 상기 제1 MOSFET의 게이트에 접속되고 소스가 상기 전원과 상이한 제2 전원에 접속되며 게이트에 상기 제어 신호를 수신하는 상기 반도체 기판과 동일한 도전형의 제2 MOSFET와,
    상기 제어 신호에 기초하여 작동하고 출력 단자가 상기 제1 MOSFET의 게이트에 접속되며 상기 반도체 기판과 동일한 도전형의 캐리어를 인출하는 펌프 회로를포함하며,
    상기 스위치 회로의 비도통 상태시에는 상기 제2 MOSFET를 도통 상태로 하여 상기 펌프 회로를 동작시키는 것을 특징으로 하는 반도체 집적 회로 장치.
  19. 제18항에 있어서, 상기 제2 MOSFET의 드레인 단자와 상기 제1 MOSFET의 게이트 단자와의 사이에, 게이트 단자가 상기 제1 전원에 접속되는 상기 반도체 기판과 동일한 도전형의 제3 MOSFET를 포함하는 것을 특징으로 하는 반도체 집적 회로 장치.
  20. 제18항에 있어서, 상기 제1 MOSFET의 게이트 단자와 소스 단자와의 사이에 정류의 극성이 서로 반대가 되도록 병렬 접속된 제1 및 제2 정류 회로를 더 포함하는 것을 특징으로 하는 반도체 집적 회로 장치.
  21. 제20항에 있어서, 상기 제2 MOSFET의 드레인 단자와 상기 제1 MOSFET의 게이트 단자와의 사이에, 게이트 단자가 상기 제1 전원에 접속되는 상기 반도체 기판과 동일한 도전형의 제3 MOSFET를 포함하는 것을 특징으로 하는 반도체 집적 회로 장치.
  22. 제20항에 있어서, 상기 제1 및 제2 정류 회로 중 상기 제1 MOSFET의 게이트 단자로부터 소스 단자 방향으로 전류를 흐르게 하는 정류 회로의 출력 단자와 상기소스 단자와의 사이에 게이트 단자가 상기 제1 전원에 접속된 상기 반도체 기판과 반대인 도전형의 MOSFET를 더 포함하는 것을 특징으로 하는 반도체 집적 회로 장치.
  23. 제3항에 있어서, 상기 제2 MOSFET의 드레인 단자와 상기 제1 MOSFET의 게이트 단자와의 사이에, 게이트 단자가 상기 제1 전원에 접속되는 제1 도전형의 제3 MOSFET를 포함하는 것을 특징으로 하는 반도체 집적 회로 장치.
  24. 제10항에 있어서, 상기 펌프 회로는, 동작시에는 상기 반도체 기판과 동일한 도전형의 캐리어를 인출하고, 스위치 회로의 도통 상태시에는 정지하는 것을 특징으로 하는 반도체 집적 회로 장치.
  25. 제15항에 있어서, 상기 펌프 회로는, 동작시에는 상기 반도체 기판과 동일한 도전형의 캐리어를 인출하고, 스위치 회로의 도통 상태시에는 정지하는 것을 특징으로 하는 반도체 집적 회로 장치.
  26. 제20항에 있어서, 상기 펌프 회로는, 동작시에는 상기 반도체 기판과 동일한 도전형의 캐리어를 인출하고, 스위치 회로의 도통 상태시에는 정지하는 것을 특징으로 하는 반도체 집적 회로 장치.
  27. 진폭이 제1 전위와 상기 제1 전위보다 높은 제2 전위간의 전위차와 동일한 제어 신호에 기초하여 작동하고, 작동시에는 P형 반도체 기판의 기판 바이어스를 상기 제1 전위보다 낮게하는 기판 전위 발생 회로와;
    진폭이 제1 전위와 상기 제1 전위보다 높은 제2 전위간의 전위차와 동일한 제어 신호에 기초하여 작동하고, 상기 기판 전위 발생 회로의 비작동시에는 도통 상태가 되어, 상기 P형 반도체 기판의 전위를 소정의 값으로 설정하는 스위치 회로
    를 구비하는 것을 특징으로 하는 반도체 집적 회로 장치.
  28. 제어 신호에 기초하여 작동하고, 작동시에는 P형 반도체 기판의 기판 바이어스를 낮게 하는 기판 전위 발생 회로와;
    상기 제어 신호에 기초하여 작동하고, 상기 기판 전위 발생 회로의 비작동시에는 도통 상태가 되어, 상기 P형 반도체 기판의 전위를 소정의 값으로 설정하는 스위치 회로와;
    제1 전원이 인가되는 드레인 단자, 상기 P형 반도체 기판에 접속된 소스 단자 및 게이트 단자를 갖는 제1 NMOSFET와;
    상기 제어 신호에 기초하여 작동하고, 제2 전원이 인가되는 제1 단자 및 상기 제1 NMOSFET의 게이트 단자에 접속된 제2 단자를 갖는 스위칭 소자와;
    상기 제어 신호에 기초하여 작동하고, P형의 캐리어를 인출하며, 상기 제1 NMOSFET의 게이트 단자에 접속된 출력 단자를 갖는 펌프 회로
    를 구비하는 것을 특징으로 하는 반도체 집적 회로 장치.
  29. 진폭이 제1 전위와 상기 제1 전위보다 높은 제2 전위간의 전위차와 동일한 제어 신호에 기초하여 작동하고, 작동시에는 N형 반도체 기판의 기판 바이어스를 상기 제2 전위보다 높게하는 기판 전위 발생 회로와;
    진폭이 제1 전위와 상기 제1 전위보다 높은 제2 전위간의 전위차와 동일한 제어 신호에 기초하여 작동하고, 상기 기판 전위 발생 회로의 비작동시에는 도통 상태가 되어, 상기 N형 반도체 기판의 전위를 소정의 값으로 설정하는 스위치 회로
    를 구비하는 것을 특징으로 하는 반도체 집적 회로 장치.
  30. 제어 신호에 기초하여 작동하고, 작동시에는 N형 반도체 기판의 기판 바이어스를 높게하는 기판 전위 발생 회로와;
    상기 제어 신호에 기초하여 작동하고, 상기 기판 전위 발생 회로의 비작동시에는 도통 상태가 되어, 상기 N형 반도체 기판의 전위를 소정의 값으로 설정하는 스위치 회로와;
    제1 전원이 인가되는 드레인 단자, 상기 N형 반도체 기판에 접속된 소스 단자 및 게이트 단자를 갖는 제1 PMOSFET와;
    상기 제어 신호에 기초하여 작동하고, 제2 전원이 인가되는 제1 단자 및 상기 제1 PMOSFET의 게이트 단자에 접속된 제2 단자를 갖는 스위칭 소자와;
    상기 제어 신호에 기초하여 작동하고, N형의 캐리어를 인출하며, 상기 제1 PMOSFET의 게이트 단자에 접속된 출력 단자를 갖는 펌프 회로
    를 구비하는 것을 특징으로 하는 반도체 집적 회로 장치.
  31. 제1 도전형과 상이한 제2 도전형의 반도체 기판에 접속된 소스 단자, 제1 전원이 인가되는 드레인 단자 및 게이트 단자를 갖는 제1 도전형의 제1 MOSFET와;
    상기 제1 MOSFET의 게이트 단자에 접속된 출력 단자를 가지며, 제2 도전형의 캐리어를 인출하여, 상기 반도체 기판을 바이어싱하는 펌프 회로와;
    제어 신호에 기초하여 작동하고, 제2 전원이 인가되는 제1 단자 및 상기 제1 MOSFET의 게이트 단자에 접속된 제2 단자를 갖는 스위칭 소자와;
    상기 제1 MOSFET의 소스 단자에 접속된 제1 단자 및 상기 제1 MOSFET의 게이트 단자에 접속된 제2 단자를 갖는 정류 회로
    를 구비하는 것을 특징으로 하는 반도체 집적 회로 장치.
  32. 소스 단자가 제1 도전형의 반도체 기판에 접속되고, 드레인 단자가 제1 전원에 접속된 상기 제1 도전형과 상이한 제2 도전형의 제1 MOSFET와;
    출력 단자가 상기 제1 MOSFET의 게이트 단자에 접속되고, 제1 도전형의 캐리어를 인출하는 펌프 회로와;
    일단이 제2 전원에 접속되고, 타단이 상기 제1 MOSFET의 게이트 단자에 접속되며, 제어 신호에 기초하여 개폐하는 스위치 소자와;
    제1 단자가 상기 제1 MOSFET의 소스 단자에 접속되고, 제2 단자가 상기 제1 MOSFET의 게이트 단자에 접속된 정류 회로
    를 구비하는 것을 특징으로 하는 반도체 집적 회로 장치.
  33. 제32항에 있어서, 상기 스위치 소자는,
    소스 단자가 상기 제2 전원에 접속되고 게이트 단자에 제어 신호가 입력된 제1 도전형의 제2 MOSFET와,
    소스 단자가 상기 제2 MOSFET의 드레인 단자에 접속되고 게이트 단자에 제1 전원이 접속되며 드레인 단자가 상기 제1 MOSFET의 게이트 단자에 접속된 제1 도전형의 제3 MOSEFT를 포함하는 것을 특징으로 하는 반도체 집적 회로 장치.
  34. 제33항에 있어서, 상기 펌프 회로는, 동작시에는 제1 도전형의 캐리어를 인출하고, 스위치 회로의 도통 상태시에는 정지하는 것을 특징으로 하는 반도체 집적 회로 장치.
  35. 제32항에 있어서, 상기 정류 회로는, 상기 제1 단자로부터 상기 제2 단자 방향으로 제1 도전형의 캐리어를 흐르게 하는 것을 특징으로 하는 반도체 집적 회로 장치.
  36. 제35항에 있어서, 상기 펌프 회로는, 동작시에는 제1 도전형의 캐리어를 인출하고, 스위치 회로의 도통 상태시에는 정지하는 것을 특징으로 하는 반도체 집적 회로 장치.
  37. 제32항에 있어서, 상기 정류 회로는, 상기 제1 MOSFET의 게이트 단자와 소스 단자와의 사이에 정류의 극성이 서로 반대가 되도록 병렬 접속된 제1 및 제2 정류 회로인 것을 특징으로 하는 반도체 집적 회로 장치.
  38. 제37항에 있어서, 상기 제1 및 제2 정류 회로 중 상기 제2 단자로부터 상기 제1 단자 방향으로 제1 도전형의 캐리어를 흐르게 하는 정류 회로의 출력 단자와 상기 제1 MOSFET의 소스 단자와의 사이에 게이트 단자가 상기 제1 전원(VDD)에 접속된 제2 도전형의 제4 MOSFET 더 포함하는 것을 특징으로 하는 반도체 집적 회로 장치.
  39. 제38항에 있어서, 상기 펌프 회로는, 동작시에는 제1 도전형의 캐리어를 인출하고, 스위치 회로의 도통 상태시에는 정지하는 것을 특징으로 하는 반도체 집적 회로 장치.
  40. 제37항에 있어서, 상기 펌프 회로는, 동작시에는 제1 도전형의 캐리어를 인출하고, 스위치 회로의 도통 상태시에는 정지하는 것을 특징으로 하는 반도체 집적 회로 장치.
  41. 제32항에 있어서, 상기 펌프 회로는, 동작시에는 제1 도전형의 캐리어를 인출하고, 스위치 회로의 도통 상태시에는 정지하는 것을 특징으로 하는 반도체 집적 회로 장치.
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