JP2015220632A - 半導体装置及びｍｏｓトランジスタの制御方法 - Google Patents

半導体装置及びｍｏｓトランジスタの制御方法 Download PDF

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Abstract

【課題】ＭＯＳトランジスタのリーク電流を抑制することができる半導体装置及びＭＯＳトランジスタの制御方法を提供すること。
【解決手段】半導体装置は、ＭＯＳトランジスタと、前記ＭＯＳトランジスタがオフのときに、前記ＭＯＳトランジスタの閾値を浅い方向にコントロールするための電圧を、前記ＭＯＳトランジスタの基板に印加するための電圧印加部とを具備する。
【選択図】図１

Description

本技術は、ＭＯＳトランジスタを有する半導体装置及びＭＯＳトランジスタの制御方法に関する。
近年、トランジスタの微細化が進み、トランジスタにかかる応力によって、トランジスタの電気特性が大きく変わることがわかっている。
このため、トランジスタの特性を評価するに当たり、ゲート長、ゲート幅、ソース／ドレイン幅、素子領域スペース、Ｗｅｌｌ Ｐｒｏｘｉｍｉｔｙなど様々なレイアウトのトランジスタを用意し、測定する必要があるが、トランジスタを配置する領域の制約から、配置可能なトランジスタの数は大きく制約されるのが現状である。
これを改善するための技術にトランジスタをアレイ状に配置し、スイッチ回路で測定するトランジスタのスイッチを切り替えるトランジスタアレイＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）がある（特許文献１参照）。このようなトランジスタアレイＴＥＧは、ゲート／ソース／ドレインの各々とパッドとの間に、ＣＭＯＳスイッチ等のスイッチを挟み、スイッチのオンオフをセレクタ回路でコントロールするものが主流である。
特開２００８−２８８９０２号公報
トランジスタアレイＴＥＧでは、ＣＭＯＳスイッチからパッドに流れるオフリーク電流が選択していない別のトランジスタから当該ＣＭＯＳスイッチを介して流れ込むため、測定したいトランジスタのオフ電流に関してはモニタすることができないと考えられていた。
以上のような事情に鑑み、本技術の目的は、ＭＯＳトランジスタのリーク電流を抑制することができる半導体装置及びＭＯＳトランジスタの制御方法を提供することにある。
本技術に係る半導体装置は、ＭＯＳトランジスタと、前記ＭＯＳトランジスタがオフのときに、前記ＭＯＳトランジスタの閾値を浅い方向にコントロールするための電圧を、前記ＭＯＳトランジスタの基板に印加するための電圧印加部とを具備する。
本技術に係るＭＯＳトランジスタの制御方法は、ＭＯＳトランジスタをオン／オフし、前記ＭＯＳトランジスタがオフのときに、前記ＭＯＳトランジスタの閾値を浅い方向にコントロールするための電圧を、前記ＭＯＳトランジスタの基板に印加するものである。
ＭＯＳトランジスタとは、ＭＯＳＦＥＴと同義語である。
本技術では、ＭＯＳトランジスタがオフのときに、ＭＯＳトランジスタの閾値を浅い方向にコントロールするための電圧を、ＭＯＳトランジスタの基板に印加しているので、ＭＯＳトランジスタのリーク電流を抑制することができる。
以上のように、本技術によれば、ＭＯＳトランジスタのリーク電流を抑制することができる。
本技術の一実施形態に係る半導体装置としてのトランジスタアレイＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）の構成を示す回路図である。 図１に示すトランジスタアレイＴＥＧにおいて被測定トランジスタがＮＭＯＳの場合の被測定量によって切り替える印加電圧を示す表である。 比較例としてのトランジスタアレイＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）の構成を示す回路図である。 従来考えられていたＭＯＳトランジスタの電流リークモデルを説明するための図である。 回路シュミレーションを説明するためのＣＭＯＳスイッチの構成例である。 図５に示したＣＭＯＳスイッチ（被測定トランジスタがＮＭＯＳ）への印加電圧の例を示す表である。 本技術に係るＭＯＳトランジスタ（被測定トランジスタがＮＭＯＳ）の電流リークモデルを説明するための図である。 図５に示したＣＭＯＳスイッチ（被測定トランジスタがＰＭＯＳ）への印加電圧の例を示す表である。 本技術に係るＭＯＳトランジスタ（被測定トランジスタがＰＭＯＳ）の電流リークモデルを説明するための図である。 図１に示した回路について回路シミュレーションすることで得たドレイン側のオフ電流（図中ＴｙｐｅＣ４）と、このトランジスタアレイＴＥＧに組み込んでいない通常のトランジスタのドレイン側のオフ電流(図中Ｓｉｎｇｌｅ)とを比較したものである。 図１に示した回路について回路シミュレーションすることで得たソース側のオフ電流（図中ＴｙｐｅＣ４）と、このトランジスタアレイＴＥＧに組み込んでいない通常のトランジスタのソース側のオフ電流(図中Ｓｉｎｇｌｅ)とを比較したものである。 本技術の他の実施形態に係る半導体装置としてのトランジスタアレイＴＥＧの構成を示す回路図である。 図１２に示すトランジスタアレイＴＥＧにおいて被測定トランジスタがＰＭＯＳの場合の被測定量によって切り替える印加電圧を示す表である。 図１２に示した回路について回路シミュレーションすることで得たドレイン側のオフ電流（図中ＴｙｐｅＣ４）と、このトランジスタアレイＴＥＧに組み込んでいない通常のトランジスタのドレイン側のオフ電流(図中Ｓｉｎｇｌｅ)とを比較したものである。 図１２に示した回路について回路シミュレーションすることで得たソース側のオフ電流（図中ＴｙｐｅＣ４）と、このトランジスタアレイＴＥＧに組み込んでいない通常のトランジスタのソース側のオフ電流(図中Ｓｉｎｇｌｅ)とを比較したものである。 本技術の更に他の実施形態に係る回路内部の回路モジュールのオンオフをスイッチで切り替える、半導体装置としての回路の構成を示す図である。
以下、本技術に係る実施形態を、図面を参照しながら説明する。
（実施形態１）
図１は本技術の一実施形態に係る半導体装置としてのトランジスタアレイＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）の構成を示す回路図である。
同図に示すように、トランジスタアレイＴＥＧ１は、ＭＯＳトランジスタとしてのＣＭＯＳスイッチ２と、電圧印加部としてのパッドＶＣＭＯＳとを有する。
トランジスタアレイＴＥＧ１は、ＤＵＴ（Ｄｅｖｉｃｅ Ｕｎｄｅｒ Ｔｅｓｔ 被試験デバイス）である被測定トランジスタとしてのＮＭＯＳ４と、各ＮＭＯＳ４の端子からの出力を取り出すためのパッドＶｄｄと、測定対象のＮＭＯＳ４を選択するためのセレクタ回路６とを有する。ＣＭＯＳスイッチ２は、各ＮＭＯＳ４の端子とパッドパッドＶｄｄとの間にそれぞれ介挿されている。
より詳細には、ＣＭＯＳスイッチ２は、ＮＭＯＳ４のドレイン端子に接続され、パッドＶＣＭＯＳは、ＣＭＯＳスイッチ２を構成するＮＭＯＳの基板に電圧を印加するため、外部から電圧が印加されるパッドである。
ＮＭＯＳ４は、ＤＵＴとしてアレイ状に複数配置されている。
各ＮＭＯＳ４のドレイン端子４ｄは、ＣＭＯＳスイッチ２を介してパッドＶｄｄに接続され、またＣＭＯＳスイッチ２１を介してパッドＶｄ＿ｎｏｎｓｅｌｅｃｔに接続され、ＣＭＯＳスイッチ２２を介してパッドＶｄ ｓｅｎｓｅに接続されている。パッドＶｄｄは複数のＮＭＯＳ４のドレイン端子４ｄが共通に接続される１つのパッドである。ドレインセレクタからのオンオフ信号は、ＣＭＯＳスイッチ２のＮＭＯＳのゲート及びＣＭＯＳスイッチ２１のＰＭＯＳのゲートに入力され、インバータ３１を介してＣＭＯＳスイッチ２のＰＭＯＳのゲート及びＣＭＯＳスイッチ２１のＮＭＯＳのゲートに入力される。ドレインセレクタからのオンオフ信号は、各ＮＭＯＳ４毎にそれぞれ別個に入力される。
パッドＶｄｄは、被測定Tr.(選択Tr.の)のドレインに電圧印加や電流モニタするためのパッドである。パッドＶｄ＿ｎｏｎｓｅｌｅｃｔは、非測定Tr.(非選択Tr.の)ドレインに電圧印加するためのパッドである。パッドＶｄ ｓｅｎｓｅは、被測定Ｔｒ．のドレインに印加されている電圧をモニタするためのパッドである。各ＮＭＯＳ４のソース端子４ｓは、パッドＶｓｓに接続され、またＣＭＯＳスイッチ２３を介してパッドＶｓ ｓｅｎｓｅに接続されている。パッドＶｓは、被測定Tr.のソース端子に電圧印加したり、電流をモニタするためのパッドである。パッドＶｓ ｓｅｎｓｅは、被測定Ｔｒ．のソースに印加されている電圧をモニタするためのパッドである。
各ＮＭＯＳ４のゲート端子４ｇは、ＣＭＯＳスイッチ２４を介してパッドＶｇｇに接続されている。ゲートセレクタからのオンオフ信号は、ＣＭＯＳスイッチ２４のＮＭＯＳのゲートに入力され、インバータ３３を介してＣＭＯＳスイッチ２４のＰＭＯＳのゲートに入力される。ゲートセレクタからのオンオフ信号は、各ＮＭＯＳ４ごとにそれぞれ別個に入力される。また、インバータ３３を介したゲートセレクタからのオンオフ信号は、各ＮＭＯＳ４のゲート端子４ｇに接続された各ＭＯＳトランジスタ４１のゲート端子に入力される。選択されないＭＯＳトランジスタ４のゲート４ｇは、各ＭＯＳトランジスタ４１を介してパッドＶｇ＿ｎｏｎｓｅｌｅｃｔに接続されている。
パッドＶｇｇは、被測定Tr.(選択Tr.)のゲートに電圧を印加するためのパッドである。パッドＶｇ＿ｎｏｎｓｅｌｅｃｔは、非選択Tr.のゲートに電圧を印加するためのパッドである。
パッドＶＣＭＯＳは、ＣＭＯＳスイッチ２を構成するＮＭＯＳの基板に接続され、外部からの電圧がパッドＶＣＭＯＳを介してＣＭＯＳスイッチ２を構成するＮＭＯＳの基板に印加される。すなわち、電圧印加部としてのパッドＶＣＭＯＳは、ＣＭＯＳスイッチ２を構成するＮＭＯＳの基板に電圧を印加するためのものである。ここで、電圧の印加は、例えばＮＭＯＳのバックゲート端子を用いることができる。パッドＶＣＭＯＳは、同様にＣＭＯＳスイッチ２１、２２を構成するＮＭＯＳの基板に接続されている。また、ドレインセレクタからのオンオフ信号は、ＣＭＯＳスイッチ２３を構成するＰＭＯＳの基板に印加されるようになっている。
このように構成されたトランジスタアレイＴＥＧ１は、外部からのシリアル信号の入力によって複数ある出力信号線を選択し、非選択のものとは異なる論理の信号を出力するもの、もしくは、Ｎビットの入力用信号線から、Ｎビットの信号の組み合わせで、複数ある出力信号線を選択し、非選択のものとは異なる論理の信号を出力するものを用いて各ＣＭＯＳスイッチ２、２１〜２３のオンオフをコントロールする回路になっている。
この実施形態では、図１に示した左右２つのＮＭＯＳ４のうち、右側のＮＭＯＳ４のオフ電流を測定するときに、右側のＮＭＯＳ４に対応するＣＭＯＳスイッチ２をオンとし、左側のＮＭＯＳ４に対応するＣＭＯＳスイッチ２をオフとするが、その際に、図２に示すように、右側のＮＭＯＳ４のドレイン端子４ｄに接続されているＣＭＯＳスイッチ２、２１、２２の各ＮＭＯＳの基板の電位を０Ｖ（パッドＶｓｓの電位）、左側のＮＭＯＳ４のドレイン端子４ｄに接続されているＣＭＯＳスイッチ２、２１、２２の各ＮＭＯＳの基板にＭＯＳトランジスタの閾値を浅い方向にコントロールするための電圧を印加している。すなわちＣＭＯＳスイッチ２、２１、２２の各ＮＭＯＳの基板とソース（またはドレイン）間の電位差をなくすような電圧を印加している。ここでは、ＣＭＯＳスイッチ２、２１、２２の各ＮＭＯＳの基板に例えばドレイン端子に印加される電圧Ｖｄを印加している。この場合、例えば図示を省略した外部装置において、パッドＶｄｄの電圧をそのままパッドＶＣＭＯＳに印加してもよく、或いはパッドＶｄｄの電位を計測してそれと同電位の電圧を印加してもよい。
本実施形態では、このような電圧を印加することにより、ＤＵＴである被測定トランジスタとしてのＮＭＯＳ４のドレイン端子側のオフ電流を精度よく測定することできる。
本実施形態では、ＤＵＴ（Ｄｅｖｉｃｅ Ｕｎｄｅｒ Ｔｅｓｔ 被試験デバイス）である被測定トランジスタがＮＭＯＳトランジスタからなり、ＣＭＯＳスイッチ２が被測定トランジスタとしてのＮＭＯＳトランジスタのドレイン端子に接続され、ＣＭＯＳスイッチ２を構成するＮＭＯＳの基板にオフ時に所定の電圧（Ｖｄ）を印加していた。しかし、ＣＭＯＳスイッチ２が被測定トランジスタとしてのＮＭＯＳトランジスタのソース端子に接続されるように構成してもよく、その場合にはＣＭＯＳスイッチ２を構成するＰＭＯＳの基板に所定の電圧を印加すればよい。右側ＣＭＯＳスイッチ２３を構成するＰＭＯＳの基板電位をVDDに、左側ＣＭＯＳスイッチ２３を構成するＰＭＯＳの基板電位を０Ｖ に回路を構成することで、ソース端子に繋がるＣＭＯＳスイッチからのリークも抑制することができる。
ここで、比較例として図３に上記の電圧を印加するように構成されていないトランジスタアレイＴＥＧ１１の回路構成を示す。図３において図１に示した要素と同一の要素には同一の符号を付した。また、図４はＣＭＯＳスイッチ２を構成するＭＯＳトランジスタの概念的な断面図である。
図３に示すトランジスタアレイＴＥＧ１１において、ＣＭＯＳスイッチ２からパッドＶｄｄに流れ込むリーク電流は、図４に示すように、ＣＭＯＳスイッチ２を構成するＭＯＳトランジスタのゲートＧがオフ状態でのドレインＤ側の電位ＶｄとソースＳ側の電位Ｖｓの差に起因して流れるものと考えられていた（図４中矢印参照）。
このため、被測定トランジスタ４のオフリーク電流を０にしないと抑制できないものと考えられ、トランジスタアレイＴＥＧ１１において、選択的に被測定トランジスタ４のリーク電流を測定すること（例えば、図３中、右側の被測定トランジスタ４のみのオフ電流を測定すること）は放棄されており、非選択の被測定トランジスタ４を除いたＴＥＧ１１を用意してオフセットを見積もるしかなかった。
ところが、本発明者らが行った回路シミュレーションの結果、ＣＭＯＳスイッチ２を構成するＭＯＳトランジスタのドレインＤ側の電位（Ｄ（Ｖ））とソースＳ側の電位（Ｓ（Ｖ））との差は殆ど０で、リーク電流はＭＯＳトランジスタのドレイン（ソース）と基板Ｓｕｂの電位（Ｂ（Ｖ））の電位差によって、ドレインＤ（ソースＳ）と基板Ｓｕｂに流れる電流が支配的であることが判明した。すなわち、図５に示すＣＭＯＳスイッチ２において、図６のように各端子に電圧を印加し、図７に示すようなＮＭＯＳに着目しても、図８のように各端子に電圧を印加し、図９に示すようなＰＭＯＳに着目しても、ドレインＤ（ソースＳ）と基板Ｓｕｂに流れる電流が支配的であることが判明した。
このことから、非選択状態のＣＭＯＳスイッチ２を構成するＭＯＳトランジスタの基板電位をコントロールし、ドレインＤ（ソースＳ）と基板Ｓｕｂとの電位差を解消することで、リーク電流は抑制されることがわかる。
この際に、通常はトランジスタ等のリーク電流を抑制するために基板電圧をコントロールする場合、トランジスタの閾値を深くする方向に電位を与えている。これに対して、本技術では、閾値を浅くする方向に基板の電圧を印加するところが、本質的に異なる。
ここで、閾値を浅くする方向とは、基板がＰ型基板であるときは基板の電位が高い方向、基板がＮ型基板であるときは基板の電位が低い方向を意味する。
また、ＭＯＳトランジスタの閾値に関しては、特開平９−３２６６８８号に開示されており、この開示された公報に記載された内容をこの明細書において全て援用する。
図１０は本回路について回路シミュレーションすることで得たドレイン側のオフ電流と、このトランジスタアレイＴＥＧ１に組み込んでいない通常のトランジスタのドレイン側のオフ電流とを比較したものである。横軸は様々なゲートサイズのトランジスタ、縦軸はドレイン側のオフ電流の値である。また、図１１はソース側の同様なオフ電流を比較したものである。これらの図において、Ｗはゲート幅、Ｌはゲート長を示している。これらの図から分かるように、この実施形態に係るトランジスタアレイＴＥＧ１と通常の単独のトランジスタのオフ電流は一致しており、本技術を用いることで、高精度な測定が実現できることが確認できた。
なお、大電流が流れるオン電流の測定に関しては、そのままでは、ＣＭＯＳスイッチ２における電気抵抗により電圧ドロップを起こすが、図１に示したパッドＶｄ ｓｅｎｓｅの電圧をモニタし、この電圧値が所望のＶｄの値になるまで、パッドＶｄｄの電圧を調整すれば、ドレイン配線抵抗やＣＭＯＳスイッチ２の抵抗を排除した形で、オン電流の取得は可能である。同様に、Ｖｓ ｓｅｎｃｅの電圧をモニタし、この電圧が０Ｖになるまで、Ｖｓｓに印加する電圧を調整すれば、ソース側の配線抵抗の影響を排除した形でオン電流の取得が可能である。通常は、これをソースとドレインで同時に行うことで、配線抵抗の影響を排除してオン電流の測定を実現することができる。
また、図１に示したパッドＶｄ＿ｎｏｎｓｅｌｅｃｔ端子の様な端子を付加する場合には、ドレインオン電流をモニタするときに、パッドＶｄ＿ｎｏｎｓｅｌｅｃｔをＮＭＯＳ４のソース端子と同電位に、ドレインオフ電流をモニタするときに、パッドＶｄ＿ｎｏｎｓｅｌｅｃｔをＮＭＯＳ４のドレイン端子と同電位を印加するのが望ましい。
（実施形態２）
図１２は本技術の他の実施形態に係る半導体装置としてのトランジスタアレイＴＥＧの構成を示す回路図である。
同図に示すように、トランジスタアレイＴＥＧ１０１は、ＤＵＴである被測定トランジスタがＰＭＯＳ１０４である点が上記の実施形態と異なる。
このように構成されたトランジスタアレイＴＥＧ１０１は、外部からのシリアル信号の入力によって複数ある出力信号線を選択し、非選択のものとは異なる論理の信号を出力するものもしくは、Nビットの入力用信号線から、Nビットの信号の組み合わせで、複数ある出力信号線を選択し、非選択のものとは異なる論理の信号を出力するものを用いて各ＣＭＯＳスイッチ２、２１〜２３のオンオフをコントロールする回路になっている。そして、選択された出力線にはＶＳＳ（Ｌｏｗ側の信号電圧)が、非選択出力線にはＶＤＤ（Ｈｉｇｈ側の信号電圧)が出力されるようになっている。
この実施形態では、図１２に示した左右２つのＰＭＯＳ１０４のうち、右側のＮＭＯＳ１０４のオフ電流を測定するときに、右側のＰＭＯＳ１０４に対応するＣＭＯＳスイッチ２をオンとし、左側のＰＭＯＳ１０４に対応するＣＭＯＳスイッチ２をオフとするが、その際に、図１３に示すように、右側のＰＭＯＳ１０４のドレイン端子１０４ｄに接続されているＣＭＯＳスイッチ２、２１、２２の各ＰＭＯＳの基板の電位をＶＤＤ（パッドＶｓｓの電位）、左側のＰＭＯＳ１０４のドレイン端子１０４ｄに接続されているＣＭＯＳスイッチ２、２１、２２の各ＰＭＯＳの基板にＭＯＳトランジスタの閾値を浅い方向にコントロールするための電圧、例えばドレイン端子に印加される電圧Ｖｄを印加している。この場合、例えば図示を省略した外部装置において、パッドＶｄｄの電圧をそのままパッドＶＣＭＯに印加してもよく、或いはパッドＶｄｄの電位を計測してそれと同電位の電圧を印加してもよい。右側ＣＭＯＳスイッチ２３を構成するＮＭＯＳの基板電位をＶｄ V に、左側ＣＭＯＳスイッチ２３を構成するＮＭＯＳの基板電位をＶｓ V に回路を構成することで、ソース端子に繋がるＣＭＯＳスイッチからのリークも抑制することできる。
本実施形態では、このような電圧を印加することにより、ＤＵＴである被測定トランジスタとしてのＰＭＯＳ１０４のドレイン端子側のオフ電流を精度よく測定することできる。
本実施形態では、ＤＵＴである被測定トランジスタがＰＭＯＳトランジスタからなり、ＣＭＯＳスイッチ２が被測定トランジスタとしてのＰＭＯＳトランジスタのドレイン端子に接続され、ＣＭＯＳスイッチ２を構成するＰＭＯＳの基板にオフ時に所定の電圧（Ｖｄ）を印加していた。しかし、ＣＭＯＳスイッチ２が被測定トランジスタとしてのＰＭＯＳトランジスタのソース端子に接続されるように構成してもよく、その場合にはＣＭＯＳスイッチ２を構成するＮＭＯＳの基板にオフ時に所定の電圧を印加すればよい。
図１４は本回路について回路シミュレーションすることで得たドレイン側のオフ電流と、このトランジスタアレイＴＥＧ１０１に組み込んでいない通常のトランジスタのドレイン側のオフ電流とを比較したものである。横軸は様々なゲートサイズのトランジスタ、縦軸はドレイン側のオフ電流の値である。また、図１５はソース側の同様なオフ電流を比較したものである。これらの図において、Ｗはゲート幅、Ｌはゲート長を示している。これらの図から分かるように、この実施形態に係るトランジスタアレイＴＥＧ１０１と通常の単独のトランジスタのオフ電流は一致しており、本技術を用いることで、高精度な測定が実現できることが確認できた。
なお、最初に示した実施形態と同様に、大電流が流れるオン電流の測定に関しては、そのままでは、ＣＭＯＳスイッチ２における電気抵抗により電圧ドロップを起こすが、図１２に示したパッドＶｄ ｓｅｎｓｅの電圧をモニタし、この電圧値が所望のＶｄの値になるまで、パッドＶｄｄの電圧を調整すれば、配線抵抗やＣＭＯＳスイッチ２の抵抗を排除した形で、オン電流の取得は可能である。同様にＶｓ ｓｅｎｎｓｅの電圧をモニタし、この電圧が０Ｖになるまで、Ｖｓｓに印加する電圧を調整すれば、ソース側の配線抵抗の影響を排除した形でオン電流の取得が可能である。通常は、これをソースとドレインで同時に行うことで、配線抵抗の影響を排除してオン電流の測定を実現することができる。
また、図１２に示したパッドＶｄ＿ｎｏｎｓｅｌｅｃｔ端子の様な端子を付加する場合は、ドレインオン電流をモニタするときには、パッドＶｄ＿ｎｏｎｓｅｌｅｃｔをＰＭＯＳ１０４のソース端子と同電位に、ドレインオフ電流をモニタするときには、パッドＶｄ＿ｎｏｎｓｅｌｅｃｔをＰＭＯＳ１０４のドレイン端子と同電位を印加するのが望ましい。
（実施形態３）
近年、ＬＳＩ回路の電力を低消費電力化する技術として、スイッチトランジスタで回路内の回路モジュールのオンオフをコントロールする技術が広く用いられるようになっている。また、回路モジュールの動作状態に応じて、回路モジュールに印加する電圧の大きさをコントロールする技術も広く用いられている。この双方を両立させるためには、回路モジュールのオンオフをするスイッチトランジスタとしてＣＭＯＳスイッチを用いるのが望ましい。
しかし、通常、ＣＭＯＳスイッチとして、回路モジュールを動作させるのに十分な大電流が流れるものを用いる必要があり、このようなスイッチはオフ時のリーク電流が大きくなり、消費電力の抑制という点で問題になる。この実施形態では、このような消費電力を抑制する技術を開示する。
図１６は回路内部の回路モジュールのオンオフをスイッチで切り替える、半導体装置としての回路である。
同図に示すように、この回路２００では、回路モジュール２０１がＣＭＯＳスイッチ２０２を介して電源（図示を省略）に接続されている。回路モジュール２０１の例としては、ＭＰＥＧデコーダやＤ／Ａコンバータなどがある。
通常は、スイッチはＰＭＯＳ単体等で構成することが多いが、例えば、回路の使用状態に応じてクロック周波数を変える回路では、回路に印加する電源電圧を変えることがある。この場合に、電圧が低電圧のときには、回路モジュールのオンオフを切り替えるスイッチがＰＭＯＳであると電圧ドロップを生じるため、不具合が生じることがある。
これを回避するためには回路モジュールのオンオフを切り替えるスイッチをＣＭＯＳスイッチにすると、低電圧状態においても、スイッチにおける電圧降下を回避できる。
しかし、この際に、例えば図１６に示すＣＭＯＳスイッチ２０２を構成するＮＭＯＳにおいて、回路モジュール２０１に印加する電圧、すなわちＣＭＯＳスイッチ２０２に印加される電圧とＣＭＯＳスイッチ２０２の中のＮＭＯＳの基板電圧との電位差に起因したリーク電流が問題になる。
更に、回路モジュール２０１のオンオフを切り替えるトランジスタ（この場合にはＣＭＯＳスイッチ２０２）は回路モジュール２０１がフル動作した際に必要な電力が供給できるように、ゲート幅が大きく、駆動能力の高いトランジスタを用いるため、待機状態のリーク電流は相対的に大きなものになり、回路の低消費電力化する上で、障害となる。
これを回避するために、ＣＭＯＳスイッチ２０２を構成するＮＭＯＳの基板電圧を、ＣＭＯＳスイッチ２０２のオン状態ではＶＳＳとし、オフ状態ではＣＭＯＳスイッチ２０２の電源側に印加する電圧と同じ電圧を電圧印加部２０３より印加することで、ＣＭＯＳスイッチ２０２を構成するトランジスタの基板への電流を抑制し、低消費電力化を実現できる。
なお、図１６に示したＣＭＯＳスイッチ２０２において、ＰＭＯＳの基板電圧は電源と同電位、ＮＭＯＳのゲート電圧は選択時に電源と同電位、非選択時は０Ｖ、ＰＭＯＳのゲート電圧は選択時は０Ｖ、非選択時は電源と同電位とすればよい。
なお、回路モジュール内のトランジスタの基板にトランジスタの閾値が深くなるような電圧を印加する事で消費電力を抑制する技術があるが、本技術は、回路モジュールのオンオフを切り替えるスイッチに関するもので、かつ、リーク電流抑制のため、基板に印加する電圧はトランジスタの閾値を浅くする方向であるので、技術としては全く異なるものである。
（その他）
本技術は、上記の実施形態に限定されるものではない。
例えば、回路内の回路モジュールのオンオフをコントロールするスイッチトランジスタにも本技術を適用できる。すなわち、回路モジュールをオフにしているスイッチトランジスタのドレイン（ソース）と基板の間の電位差を解消することで、スイッチトランジスタのリーク電流は抑制され、回路の更なる低消費電力化を実現することが可能になる。
なお、本技術は以下のような構成もとることができる。
（１）ＭＯＳトランジスタと、
前記ＭＯＳトランジスタがオフのときに、前記ＭＯＳトランジスタの閾値を浅い方向にコントロールするための電圧を、前記ＭＯＳトランジスタの基板に印加するための電圧印加部と
を具備する半導体装置。
（２）（１）に記載の半導体装置であって、
複数の被測定トランジスタと、
各前記複数の被測定トランジスタの端子からの出力を取り出すための少なくとも１つのパッドと、
前記複数の被測定トランジスタのうち測定対象の被測定トランジスタを選択するためのセレクタ回路と
を有し、
前記ＭＯＳトランジスタが、各前記複数の被測定トランジスタの端子と前記パッドとの間にそれぞれ介挿されている
半導体装置。
（３）（２）に記載の半導体装置であって、
前記被測定トランジスタが、ＮＭＯＳトランジスタからなり、
前記ＭＯＳトランジスタが、ＣＭＯＳスイッチからなり、
前記ＣＭＯＳスイッチが、前記被測定トランジスタのドレイン端子に接続され、
前記電圧印加部が、前記ＣＭＯＳスイッチを構成するＮＭＯＳの基板に電圧を印加するためのものである
半導体装置。
（４）（２）に記載の半導体装置であって、
前記被測定トランジスタが、ＮＭＯＳトランジスタからなり、
前記ＭＯＳトランジスタスイッチが、ＣＭＯＳスイッチからなり、
前記ＣＭＯＳスイッチが、前記被測定トランジスタのソース端子に接続され、
前記電圧印加部が、前記ＣＭＯＳスイッチを構成するＰＭＯＳの基板に電圧を印加するためのものである
半導体装置。
（５）（２）に記載の半導体装置であって、
前記被測定トランジスタが、ＰＭＯＳトランジスタからなり、
前記ＭＯＳトランジスタスイッチが、ＣＭＯＳスイッチからなり、
前記ＣＭＯＳスイッチが、前記被測定トランジスタのドレイン端子に接続され、
前記電圧印加部が、前記ＣＭＯＳスイッチを構成するＰＭＯＳの基板に電圧を印加するためのものである
半導体装置。
（６）（２）に記載の半導体装置であって、
前記被測定トランジスタが、ＰＭＯＳトランジスタからなり、
前記ＭＯＳトランジスタスイッチが、ＣＭＯＳスイッチからなり、
前記ＣＭＯＳスイッチが、前記被測定トランジスタのソース端子に接続され、
前記電圧印加部が、前記ＣＭＯＳスイッチを構成するＮＭＯＳの基板に電圧を印加するためのものである
半導体装置。
（７）（１）に記載の半導体装置であって、
所定の回路と、
前記回路に電力を供給する電源と
を有し、
前記ＭＯＳトランジスタスイッチが、前記回路と前記電源との間に介挿されている
半導体装置。
（８）ＭＯＳトランジスタをオン／オフし、
前記ＭＯＳトランジスタがオフのときに、前記ＭＯＳトランジスタの閾値を浅い方向にコントロールするための電圧を、前記ＭＯＳトランジスタの基板に印加する
ＭＯＳトランジスタの制御方法。
（９）ＭＯＳスイッチと、
前記ＭＯＳスイッチがオフのときに、前記ＭＯＳスイッチを流れるリーク電流が抑制するように、前記ＭＯＳスイッチの基板に電圧を印加する電圧印加部と
を具備する半導体装置。
１、１０１ トランジスタアレイＴＥＧ
２ ＭＯＳトランジスタとしてのＣＭＯＳスイッチ
４ 被測定トランジスタとしてのＮＭＯＳ
１０４ 被測定トランジスタとしてのＰＭＯＳ
ＶＣＭＯＳ、２０３ 電圧印加部としてのパッド
２００ 所定の回路
２０１ 回路モジュール
２０２ ＣＭＯＳスイッチ

Claims (8)

  1. ＭＯＳトランジスタと、
    前記ＭＯＳトランジスタがオフのときに、前記ＭＯＳトランジスタの閾値を浅い方向にコントロールするための電圧を、前記ＭＯＳトランジスタの基板に印加するための電圧印加部と
    を具備する半導体装置。
  2. 請求項１に記載の半導体装置であって、
    複数の被測定トランジスタと、
    各前記複数の被測定トランジスタの端子からの出力を取り出すための少なくとも１つのパッドと、
    前記複数の被測定トランジスタのうち測定対象の被測定トランジスタを選択するためのセレクタ回路と
    を有し、
    前記ＭＯＳトランジスタが、各前記複数の被測定トランジスタの端子と前記パッドとの間にそれぞれ介挿されている
    半導体装置。
  3. 請求項２に記載の半導体装置であって、
    前記被測定トランジスタが、ＮＭＯＳトランジスタからなり、
    前記ＭＯＳトランジスタが、ＣＭＯＳスイッチからなり、
    前記ＣＭＯＳスイッチが、前記被測定トランジスタのドレイン端子に接続され、
    前記電圧印加部が、前記ＣＭＯＳスイッチを構成するＮＭＯＳの基板に電圧を印加するためのものである
    半導体装置。
  4. 請求項２に記載の半導体装置であって、
    前記被測定トランジスタが、ＮＭＯＳトランジスタからなり、
    前記ＭＯＳトランジスタスイッチが、ＣＭＯＳスイッチからなり、
    前記ＣＭＯＳスイッチが、前記被測定トランジスタのソース端子に接続され、
    前記電圧印加部が、前記ＣＭＯＳスイッチを構成するＰＭＯＳの基板に電圧を印加するためのものである
    半導体装置。
  5. 請求項２に記載の半導体装置であって、
    前記被測定トランジスタが、ＰＭＯＳトランジスタからなり、
    前記ＭＯＳトランジスタスイッチが、ＣＭＯＳスイッチからなり、
    前記ＣＭＯＳスイッチが、前記被測定トランジスタのドレイン端子に接続され、
    前記電圧印加部が、前記ＣＭＯＳスイッチを構成するＰＭＯＳの基板に電圧を印加するためのものである
    半導体装置。
  6. 請求項２に記載の半導体装置であって、
    前記被測定トランジスタが、ＰＭＯＳトランジスタからなり、
    前記ＭＯＳトランジスタスイッチが、ＣＭＯＳスイッチからなり、
    前記ＣＭＯＳスイッチが、前記被測定トランジスタのソース端子に接続され、
    前記電圧印加部が、前記ＣＭＯＳスイッチを構成するＮＭＯＳの基板に電圧を印加するためのものである
    半導体装置。
  7. 請求項１に記載の半導体装置であって、
    所定の回路と、
    前記回路に電力を供給する電源と
    を有し、
    前記ＭＯＳトランジスタスイッチが、前記回路と前記電源との間に介挿されている
    半導体装置。
  8. ＭＯＳトランジスタをオン／オフし、
    前記ＭＯＳトランジスタがオフのときに、前記ＭＯＳトランジスタの閾値を浅い方向にコントロールするための電圧を、前記ＭＯＳトランジスタの基板に印加する
    ＭＯＳトランジスタの制御方法。
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