KR20120121707A - 반도체 장치 및 이를 포함하는 반도체 시스템 - Google Patents

반도체 장치 및 이를 포함하는 반도체 시스템 Download PDF

Info

Publication number
KR20120121707A
KR20120121707A KR1020110039667A KR20110039667A KR20120121707A KR 20120121707 A KR20120121707 A KR 20120121707A KR 1020110039667 A KR1020110039667 A KR 1020110039667A KR 20110039667 A KR20110039667 A KR 20110039667A KR 20120121707 A KR20120121707 A KR 20120121707A
Authority
KR
South Korea
Prior art keywords
voltage
power
power supply
voltage level
test operation
Prior art date
Application number
KR1020110039667A
Other languages
English (en)
Inventor
장채규
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020110039667A priority Critical patent/KR20120121707A/ko
Priority to US13/286,524 priority patent/US8922250B2/en
Publication of KR20120121707A publication Critical patent/KR20120121707A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/1201—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising I/O circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31721—Power aspects, e.g. power supplies for test circuits, power saving during test
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/12005—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising voltage or current generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/48—Arrangements in static stores specially adapted for testing by means external to the store, e.g. using direct memory access [DMA] or using auxiliary access paths

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

반도체 장치 및 이를 포함하는 반도체 시스템의 테스트 동작에서 전원전압 공급회로에 관한 발명이며, 노말 동작 모드시 외부에서 제1 및 제2 전원전압이 인가되고, 테스트 동작 모드시 제1 전원전압이 인가되는 반도체 장치에 있어서,동작 모드에 따라 제1 전원전압단의 전압레벨과 접지전압단의 전압레벨 사이에서 전원연결노드의 전압레벨을 설정하기 위한 전압레벨 설정부 및 테스트 동작 모드시 제1 전원전압으로 제2 전원전압단을 구동 - 전원연결노드의 전압레벨에 따라 구동력이 조절됨 - 하는 전압구동부를 구비하는 반도체 장치를 제공한다.

Description

반도체 장치 및 이를 포함하는 반도체 시스템{SEMICONDUCTOR DEVICE AND SEMICONDUCTOR SYSTEM THEREOF}
본 발명은 반도체 설계 기술에 관한 것으로서, 구체적으로 반도체 장치 및 이를 포함하는 반도체 시스템의 테스트 동작에서 전원전압 공급회로에 관한 발명이다.
반도체 장치의 종류의 따라 두 가지 이상의 전원전압을 외부에서 인가받아 동작하는 경우가 있다.
예컨대, 불휘발성 메모리 장치에 데이터 입/출력 동작에 연관되어 사용되는 제1 전원전압(VCCE)과 데이터 입/출력 동작을 제외한 동작에 연관되어 사용되는 제2 전원전압(VCCQ)을 외부에서 각각 입력받는 방식을 사용함으로써, 불휘발성 메모리 장치의 동작속도를 증가시킬 수 있다.
이렇게, 두 개의 전원전압이 불휘발성 메모리 장치로 인가된다는 것은 불휘발성 메모리 장치에서 제1 전원전압(VCCE)과 제2 전원전압(VCCQ)을 입력받는 패드가 각각 분리되어 있고, 그에 따라 파워 라인(Power Line)도 각각 분리 되어 있다는 것을 의미한다.
이와 같은 상태에서, 불휘발성 메모리 장치의 노말 동작이 수행될 때에는 서로 다른 전압레벨을 갖는 두 개의 전원전압을 두 개의 전원전압 입력패드에 각각 인가하는 방식을 사용하지만, 도 1에서 도시된 것과 같이 불휘발성 메모리 장치의 테스트 동작이 수행될 때에는 한 개의 한 개의 전원전압 전달용 드라이버에서 생성된 전원전압을 두 개의 전원전압 입력패드에 동일하게 인가하거나 한 개의 전원전압 전달용 드라이버에서 생성된 전원전압과 한 개의 데이터 전달용 드라이버에서 생성된 전원전압을 두 개의 전원전압 입력패드에 각각 인가하는 방식을 사용하게 된다.
여기서, 불휘발성 메모리 장치의 테스트 동작이 수행될 때 두 개의 전원전압 전달용 드라이버를 통해 생성된 두 개의 전원전압이 하나의 반도체 장치에 직접적으로 인가되지 못하는 이유는 다음과 같다.
먼저, 테스트 동작에서는 다수의 불휘발성 메모리 장치를 하나의 테스트 장비에 연결시킨 후 진행하는 것이 일반적이다. 따라서, 테스트 장비에서 각각의 불휘발성 메모리 장치로 공급할 수 있는 전원전압의 개수가 한 개인지 아니면 두 개인지에 따라 테스트 동작에 필요한 시간 및 비용이 크게 달라질 수 있다.
즉, 하나의 테스트 장비에서 동시에 제공가능한 전원전압의 개수가 한계가 있으므로, 각각의 불휘발성 메모리 장치로 공급할 수 있는 전원전압의 개수가 한 개일 때에 비해 전원전압의 개수가 두 개일 때에 테스트 동작에 필요한 시간 및 비용이 크게 증가하는 문제가 있다.
따라서, 종래기술에서는 테스트 장비에서 각각의 불휘발성 메모리 장치로 공급해야하는 두 개의 전원전압 중 하나의 전원전압은 정상적으로 전원전압 전달용 드라이버를 통해 생성하여 불휘발성 메모리 장치로 전송하고, 나머지 하나의 전원전압은 데이터 전달용 드라이버를 통해 생성하여 불휘발성 메모리 장치로 전송하는 방식 - 데이터 신호가 계속 로직'하이'(High)를 유지하는 상태를 의미함 - 을 통해 상기의 문제를 해결할 수 있었다.
하지만, 일반적으로 테스트 장비의 데이터 전달용 드라이버는 전원전압 전달용 드라이버에 비해 그 사이즈가 작고 따라서 그 처리 가능한 전류량이 크지 않다는 단점이 존재하며, 때문에, 테스트 장비의 데이터 전달용 드라이버에서 생성되어 불휘발성 메모리 장치로 전송되는 전원전압은 그 레벨이 불안정하게 흔들리고, 그로 인해, 테스트 수행에 필요한 시간이 증가하는 문제점이 발생한다.
예컨대, 테스트 장비의 데이터 전달용 드라이버는 통상 40mA 정도의 전류량을 처리할 수 있을 뿐이며, 최대치에 도달한다고 해도 100mA를 넘지 않는 전류량을 처리할 수 있을 뿐이다. 하지만, 테스트 장비의 전원전압 전달용 드라이버는 패턴에 따라 100mA 이상의 전류량을 처리할 수 있도록 설계되어야 하기 때문에 테스트 장비의 데이터 전달용 드라이버를 통해 불휘발성 메모리 장치로 인가되는 전원전압의 레벨은 불안정하게 흔들릴 수밖에 없으며, 그로 인해, 테스트 수행에 필요한 시간이 증가하는 문제점이 발생한다.
그리고, 불휘발성 메모리 장치의 테스트 동작이 수행될 때 한 개의 전원전압을 두 개의 전원전압 입력패드에 동일하게 인가하는 방식을 사용하게 될 경우, 불휘발성 메모리 장치 내부에서 나머지 전원전압에 해당하는 내부전압을 생성해야 하는데, 이를 위해 종래기술에서는 전압 다운 컨버팅(voltage down converting) 방식을 사용하였다.
예컨대, 제1 전원전압(VCCE)이 3.3V의 전압레벨을 갖는 상태이고, 제2 전원전압(VCCQ)이 1.8V의 전압레벨을 갖는 상태라고 가정할 때, 제1 전원전압(VCCE)을 입력받아 전압 다운 컨버팅 방식을 사용하여 제2 전원전압(VCCQ)을 생성할 수 있었다.
하지만, 제1 전원전압(VCCE)에 전압 다운 컨버팅 방식을 사용하여 제2 전원전압(VCCQ)을 생성하는 방식은, 전압 다운 컨버팅 방식의 특성상 스텐바이(stand-by) 전류와 오프-리키지(off-leakage) 전류가 존재하는 상태가 되어, 낭비되는 전류량이 발생하는 문제점이 있다.
본 발명은 전술한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 두 개 이상의 외부 전원전압을 사용하는 반도체 장치에 있어서, 테스트 동작시 하나의 외부 전원전압을 입력받아 두 개 이상의 전원전압을 안정적으로 생성하는 반도체 장치 및 이를 포함하는 반도체 시스템을 제공하는데 그 목적이 있다.
상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 노말 동작 모드시 외부에서 제1 및 제2 전원전압이 인가되고, 테스트 동작 모드시 상기 제1 전원전압이 인가되는 반도체 장치에 있어서, 동작 모드에 따라 제1 전원전압단의 전압레벨과 접지전압단의 전압레벨 사이에서 전원연결노드의 전압레벨을 설정하기 위한 전압레벨 설정부; 및 상기 테스트 동작 모드시 상기 제1 전원전압으로 제2 전원전압단을 구동 - 전원연결노드의 전압레벨에 따라 구동력이 조절됨 - 하는 전압구동부를 구비하는 반도체 장치를 제공한다.
상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 다른 측면에 따르면, 노말 동작 모드에서 제1 및 제2 전원전압을 생성하고, 테스트 동작 모드에서 상기 제1 전원전압을 생성하는 반도체 제어장치; 상기 노말 동작 모드에서 상기 제1 및 제2 전원전압을 각각 입력받아 설정된 제1 및 제2 내부동작을 각각 수행하고, 상기 테스트 동작 모드에서 상기 제1 전원전압을 입력받아 상기 제1 내부동작을 수행하며, 상기 테스트 동작 모드에서 상기 제1 전원전압의 레벨을 기준으로 내부전원전압을 생성하여 상기 제2 내부동작을 수행하는 반도체 장치를 구비하는 반도체 시스템를 제공한다.
전술한 본 발명은 두 개 이상의 외부 전원전압을 사용하는 반도체 장치에 있어서, 테스트 동작시 하나의 외부 전원전압을 입력받아 나머지 하나의 전원전압을 생성함으로써, 두 개의 외부전원전압을 입력받는 것과 같은 테스트 동작을 수행할 수 있도록 하는 효과가 있다. 그로인해, 한 번에 테스트 동작 가능한 반도체 장치의 개수를 크게 늘릴 수 있으며, 그만큼 테스트 동작에 소요되는 비용을 크게 줄일 수 있는 효과가 있다.
또한, 내부에서 생성되는 나머지 하나의 전원전압은 외부에서 입력되는 전원전압의 레벨 변동에 따라 유기적으로 그 전압레벨이 변동하거나 외부에서 입력되는 전원전압의 레벨 변동과 상관없이 고정된 전압레벨을 갖도록 설계할 수 있으므로 다양한 분야의 반도체 장치에 적용가능하다는 효과가 있다.
도 1은 종래기술에 따라 테스트 동작에서 두 개의 전원전압이 반도체 장치에 제공되는 것을 설명하기 위해 도시한 블록 다이어그램이다.
도 2는 본 발명의 실시예에 따른 반도체 장치의 전원전압 생성회로를 도시한 회로도.
도 3은 도 2에 도시된 본 발명의 실시예에 따른 반도체 장치를 포함하는 반도체 시스템을 도시한 블록 다이어그램이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2는 본 발명의 실시예에 따른 반도체 장치의 전원전압 생성회로를 도시한 회로도.
도 2를 참조하면, 노말 동작 모드시 외부에서 제1 전원전압(VCCE) 및 제2 전원전압(VCCQ)이 인가되고, 테스트 동작 모드시 제1 전원전압(VCCE)이 인가되는 반도체 장치에 있어서, 동작 모드에 따라 제1 전원전압(VCCE)단의 전압레벨과 접지전압(VSS)단의 전압레벨 사이에서 전원연결노드(NODE A)의 전압레벨을 설정하기 위한 전압레벨 설정부(200), 및 테스트 동작 모드시 제1 전원전압(VCCE)으로 제2 전원전압(VCCQ)단을 구동 - 전원연결노드(NODE A)의 전압레벨에 따라 구동력이 조절됨 - 하는 전압구동부(220)를 구비한다. 또한, 제1 전원전압(VCCE)을 공급받아 설정된 제1 내부동작을 수행하는 제1 내부회로 - 도면에 직접적으로 도시되지 않음 - , 및 제2 전원전압(VCCQ)을 공급받아 설정된 제2 내부동작을 수행하는 제2 내부회로 - 도면에 직접적으로 도시되지 않음 - 를 더 구비한다.
여기서, 전압레벨 설정부(200)는, 테스트 동작 모드 중 전원전달 테스트 동작 모드에 대응하는 전원전달 테스트 동작진입신호(VCC_TEST_EN)에 응답하여 전원연결노드(NODE A)를 제1 전압레벨로 설정하기 위한 제1 전압레벨 설정부(202)와, 노말 동작진입신호(NORMAL_MODE_EN)에 응답하여 전원연결노드(NODE A)를 제2 전압레벨로 설정하기 위한 제2 전압레벨 설정부(204), 및 테스트 동작 모드 중 쇼트 테스트 동작 모드에 대응하는 쇼트 테스트 동작진입신호(SHORT_TEST_EN)에 응답하여 전원연결노드(NODE A)를 제3 전압레벨로 설정하기 위한 제3 전압레벨 설정부(206)를 구비한다.
또한, 제1 전압레벨 설정부(202)의 상세한 구성은 다음과 같이 세가지 구성 중 어느 하나의 구성을 선택하여 적용하는 것이 가능하다.
첫 번째 구성은, 제1 전원전압(VCCE)의 레벨을 설정된 비율로 분배하여 생성된 분배전압(VCCDIV)을 제1 전압레벨을 갖는 전압으로서 전원연결노드(NODE A)에 공급하되, 제1 전원전압(VCCE)단의 레벨변동에 따라 설정된 비율이 조절되도록 하여 분배전압(VCCDIV)의 레벨을 조절하며, 전원공급 테스트 동작진입신호(VCC_TEST_EN)에 응답하여 그 생성동작이 온/오프 제어되는 전압분배부(202A)를 구비하는 형태가 된다.
첫 번째 구성에서, 전압분배부(202A)는, 제1 전원전압(VCCE)단과 전원연결노드(NODE A) 사이에 직렬로 접속되는 제1 저항소자(2022) 및 제1 스위치 소자(PMOS B), 및 전원연결노드(NODE A)와 접지전압(VSS)단 사이에 직렬로 접속되는 제2 저항소자(2024) 및 제2 스위치 소자(NMOS A)를 구비하며, 제1 저항소자(2022)는 설정된 저항값을 갖고, 제2 저항소자(2024)는 제1 전원전압(VCCE)단의 레벨에 따라 그 저항값이 변동하며, 제1 스위치 소자(PMOS B) 및 제2 스위치 소자(NMOS A)는 테스트 동작진입신호(VCC_TEST_EN)에 응답하여 스위칭 동작이 온/오프 제어된다. 여기서, 제2 저항소자(2024)는, 게이트에 제1 전원전압(VCCE)단이 접속되고, 드레인에 전원연결노드(NODE A)가 접속되며, 소스에 접지전압(VSS)단이 연결되는 NMOS 트랜지스터(TR<1:N>)를 구비한다.
두 번째 구성은, PVT(Process, Voltage, Temperature) 변동과 상관없이 그 전압레벨이 변동하지 않는 레퍼런스 전압(VREF_PVT)을 생성하여 제1 전압레벨을 갖는 전압으로서 전원연결노드(NODE A)에 공급하되, 그 생성동작이 테스트 동작진입신호(VCC_TEST_EN)에 응답하여 온/오프 제어되는 위들러(widlar) 타입 또는 밴드갭(bandgap) 타입의 레퍼런스 전압 생성부(202B)를 구비하는 형태가 된다.
세 번째 구성은, PT(Process, Temperature) 변동과 상관없이 그 전압레벨이 변동하지 않고 제1 전원전압(VCCE)단의 레벨변동에 대응하여 그 전압레벨이 변동하는 레퍼런스 전압(VREF_PT)을 생성하여 제1 전압레벨을 갖는 전압으로서 전원연결노드(NODE A)에 공급하되, 그 생성동작이 테스트 동작진입신호(VCC_TEST_EN)에 응답하여 온/오프 제어되는 위들러(widlar) 타입 또는 밴드갭(bandgap) 타입의 레퍼런스 전압 생성부(202C)를 구비하는 형태가 된다.
그리고, 제2 전압레벨 설정부(204)는, 게이트로 인가되는 노말 동작진입신호(NORMAL_MODE_EN)에 응답하여 소스 접속된 제1 전원전압(VCCE)단과 드레인 접속된 전원연결노드(NODE A)가 연결되는 것을 제어하기 위한 PMOS 트랜지스터(PMOS A)를 구비한다.
그리고, 제3 전압레벨 설정부(206)는, 게이트로 인가되는 쇼트 테스트 동작진입신호(SHORT_TEST_EN)에 응답하여 드레인 접속된 전원연결노드(NODE A)와 소스 접속된 접지전압(VSS)단이 연결되는 것을 제어하기 위한 NMOS 트랜지스터(NMOS B)를 구비한다.
그리고, 전압구동부(220)는, 게이트와 연결되는 전원연결노드(NODE A)의 전압레벨에 응답하여 드레인 접속된 제1 전원전압(VCCE)단과 소스 접속된 제2 전원전압(VCCQ)단 사이에 흐르는 전류의 크기를 조절하는 PMOS 트랜지스터(DRP1, DRP2, 게3, DRP4)를 구비한다.
전술한 구성을 바탕으로 본 발명의 실시예에 따른 반도체 장치의 전원전압 생성회로의 동작을 설명하면 다음과 같다.
먼저, 전압레벨 설정부(200)의 동작을 살펴보면, 테스트 동작 모드 진입구간에서는 전원전달 테스트 동작진입신호(VCC_TEST_EN) 또는 쇼트 테스트 동작진입신호(SHORT_TEST_EN)가 활성화되고 노말 동작진입신호(NORMAL_MODE_EN)가 비활성화되어 전원연결노드(NODE A)를 제1 전압레벨 또는 제3 전압레벨로 설정하게 된다.
반대로, 노말 동작 모드 진입구간에서는 전원전달 테스트 동작진입신호(VCC_TEST_EN) 및 쇼트 테스트 동작진입신호(SHORT_TEST_EN)가 비활성화되고 노말 동작진입신호(NORMAL_MODE_EN)가 활성화되어 전원연결노드를 제2 전압레벨로 설정하게 된다.
이때, 노말 동작 모드 탈출 후 테스트 동작 모드 진입시 노말 동작진입신호(NORMAL_MODE_EN)가 먼저 비활성화되고 이후 전원전달 테스트 동작진입신호(VCC_TEST_EN) 또는 쇼트 테스트 동작진입신호(SHORT_TEST_EN)가 활성화되며, 테스트 동작 모드 탈출 후 노말 동작 모드 진입시 전원전달 테스트 동작진입신호(VCC_TEST_EN) 또는 쇼트 테스트 동작진입신호(SHORT_TEST_EN)가 먼저 비활성화되고 이후 노말 동작진입신호(NORMAL_MODE_EN)가 활성화된다. 이와 같은 이유는, 전원연결노드(NODE A)를 중심으로 커런트 패스(current path)가 발생하는 것을 방지하기 위함이다.
예컨대, 노말 동작 모드 탈출 후 테스트 동작 모드 진입시 노말 동작진입신호(NORMAL_MODE_EN)가 비활성화된 이후 '200ns'이상의 시간이 흐른 후에 전원전달 테스트 동작진입신호(VCC_TEST_EN) 또는 쇼트 테스트 동작진입신호(SHORT_TEST_EN)가 활성화되도록 동작시키고, 마찬가지로, 테스트 동작 모드 탈출 후 노말 동작 모드 진입시 전원전달 테스트 동작진입신호(VCC_TEST_EN) 또는 쇼트 테스트 동작진입신호(SHORT_TEST_EN)가 비활성화된 이후 200ns'이상의 시간이 흐른 후에 노말 동작진입신호(NORMAL_MODE_EN)가 활성화되도록 동작시키게 된다.
물론, 반도체 메모리 장치의 MRS(Memory Register Set)과 같은 반도체 장치의 동작을 제어하는 구성요소를 통해 설계자의 의도대로 노말 동작진입신호(NORMAL_MODE_EN)와 테스트 동작진입신호(VCC_TEST_EN) 및 쇼트 테스트 동작진입신호(SHORT_TEST_EN)의 활성화/비활성화여부를 제어하는 것이 가능하다.
이와 같이 전압레벨 설정부(200)에 의해 전원연결노드(NODE A)의 전압레벨이 결정되면 그에 따라 전압구동부(220)의 구동력이 조절되면서 제2 전원전압(VCCQ)단의 전압레벨이 결정될 수 있다.
구체적으로, 전압구동부(220)는 제1 전원전압(VCCE)단에서 제2 전원전압(VCCQ)단으로 흐르는 전류의 크기를 전원연결노드(NODE A)의 전압레벨에 따라 조절하는 구성요소이다.
따라서, 노말 동작 모드에 진입한 상태가 되어 전원연결노드(NODE A)가 제2 전압레벨이 되는 경우, 그에 응답하여 제1 전원전압(VCCE)단에서 제2 전원전압(VCCQ)단으로 전류가 흐르지 않도록 제어한다. 즉, 도 2의 상세한 회로를 통해 예를 든 것과 같이 전압구동부(220)가 PMOS 트랜지스터(DRP1, DRP2, DRP3, DRP4)를 구비하는 상태에서는 제2 전압레벨이 제1 전원전압(VCCE)이 되면서, 전압구동부(220)에 구비된 PMOS 트랜지스터(DRP1, DRP2, DRP3, DRP4)는 소스 접속된 제1 전원전압(VCCE)단에서 드레인 접속된 제2 전원전압(VCCQ)단으로 전류가 흐르지 않도록 제어하게 된다.
그리고, 전원전달 테스트 동작 모드에 진입한 상태가 되어 전원연결노드(NODE A)가 제1 전압레벨이 되는 경우, 그에 응답하여 제1 전류량의 전류가 흐르도록 제어한다. 즉, 도 2의 상세한 회로를 통해 예를 든 것과 같이 전압구동부(220)가 PMOS 트랜지스터(DRP1, DRP2, DRP3, DRP4)를 구비하는 상태에서는 제1 전압레벨이 제1 전원전압(VCCE)의 레벨보다는 작고 접지전압(VSS)의 레벨보다는 높은 상태에서 설계자에 의해 설정된 전압레벨이 되면서, 전압구동부(220)에 구비된 PMOS 트랜지스터(DRP1, DRP2, DRP3, DRP4)는 소스 접속된 제1 전원전압(VCCE)단에서 드레인 접속된 제2 전원전압(VCCQ)단으로 제1 전류량의 전류가 흐르도록 제어하게 된다.
여기서, 전압레벨 설정부(200)의 구성 중 첫 번째 및 세 번째 구성에서는 제1 전원전압(VCCE)의 레벨 변동에 따라 제1 전압레벨도 변동된다. 예컨대, 제1 전원전압(VCCE)의 레벨이 3.3V일 경우에서의 제1 전압레벨보다 2.7V일 경우에서의 제1 전압레벨이 더 낮은 상태가 되며, 그에 대한 결과인 제2 전원전압(VCCQ)의 레벨도 1.8V가 되었다가 1.6V가 되면서 더 낮은 상태가 된다. 물론, 전압레벨 설정부(200)의 구성 중 두 번째 구성에서는 제1 전원전압(VCCE)의 레벨이 변동한다고 하여도 제1 전압레벨은 변동하지 않는 상태가 된다.
그리고, 쇼트 테스트 동작 모드에 진입한 상태가 되어 전원연결노드(NODE A)가 제3 전압레벨이 되는 경우, 그에 응답하여 제1 전류량보다 큰 크기의 제2 전류량의 전류가 흐르도록 제어한다. 즉, 도 2의 상세한 회로를 통해 예를 든 것과 같이 전압구동부(220)가 PMOS 트랜지스터(DRP1, DRP2, DRP3, DRP4)를 구비하는 상태에서는 제3 전압레벨이 접지전압(VSS)의 레벨이 되면서, 전압구동부(220)에 구비된 PMOS 트랜지스터(DRP1, DRP2, DRP3, DRP4)는 소스 접속된 제1 전원전압(VCCE)단에서 드레인 접속된 제2 전원전압(VCCQ)단으로 제2 전류량의 전류가 흐르도록 제어하게 되며, 결국 제1 전원전압(VCCE)단과 제2 전원전압(VCCQ)단의 전압레벨이 같은 상태가 된다.
도 3은 도 2에 도시된 본 발명의 실시예에 따른 반도체 장치를 포함하는 반도체 시스템을 도시한 블록 다이어그램이다.
도 3을 참조하면, 본 발명의 실시예에 따른 반도체 장치를 포함하는 반도체 시스템은, 노말 동작 모드에서 제1 전원전압(VCCE) 및 제2 전원전압(VCCQ)을 생성하고, 테스트 동작 모드에서 제1 전원전압(VCCE)을 생성하는 반도체 제어장치(300)와, 노말 동작 모드에서 제1 전원전압(VCCE) 및 제2 전원전압(VCCQ)을 각각 입력받아 설정된 제1 내부동작 및 제2 내부동작을 각각 수행하고, 테스트 동작 모드에서 제1 전원전압(VCCE)을 입력받아 제1 내부동작을 수행하며, 테스트 동작 모드에서 제1 전원전압(VCCE)의 레벨을 기준으로 내부전원전압(VCCINT)을 생성하여 제2 내부동작을 수행하는 반도체 장치(320)를 구비한다.
여기서, 반도체 제어장치(300)는, 반도체 장치(320)의 노말 동작 모드 진입을 제어하기 위한 노말 동작진입신호(NORMAL_MODE_EN)와 테스트 동작 모드 중 전원전달 테스트 동작 모드 진입을 제어하기 위한 전원전달 테스트 동작진입신호(VCC_TEST_EN)와 테스트 동작 모드 중 쇼트 테스트 동작 모드 진입을 제어하기 위한 쇼트 테스트 동작진입신호(SHORT_TEST_EN)를 생성하여 반도체 장치(320)로 제공한다.
여기서, 반도체 장치(320)는, 동작 모드에 따라 제1 전원전압(VCCE)단의 전압레벨과 접지전압(VSS)단의 전압레벨 사이에서 전원연결노드(NODE A)의 전압레벨을 설정하기 위한 전압레벨 설정부(322), 및 테스트 동작 모드시 제1 전원전압(VCCE)으로 내부전원전압(VCCINT)단을 구동 - 전원연결노드(NODE A)의 전압레벨에 따라 구동력이 조절됨 - 하는 전압구동부(324)를 구비한다. 또한, 제1 전원전압(VCCE)을 공급받아 설정된 제1 내부동작을 수행하는 제1 내부회로 - 도면에 직접적으로 도시되지 않음 - , 및 제2 전원전압(VCCQ) 또는 내부전원전압(VCCINT)을 공급받아 설정된 제2 내부동작을 수행하는 제2 내부회로 - 도면에 직접적으로 도시되지 않음 - 를 더 구비한다.
여기서, 전압레벨 설정부(322)는, 테스트 동작 모드 중 전원전달 테스트 동작 모드에 대응하는 전원전달 테스트 동작진입신호(VCC_TEST_EN)에 응답하여 전원연결노드(NODE A)를 제1 전압레벨로 설정하기 위한 제1 전압레벨 설정부(3222)와, 노말 동작진입신호(NORMAL_MODE_EN)에 응답하여 전원연결노드(NODE A)를 제2 전압레벨로 설정하기 위한 제2 전압레벨 설정부(3224), 및 테스트 동작 모드 중 쇼트 테스트 동작 모드에 대응하는 쇼트 테스트 동작진입신호(SHORT_TEST_EN)에 응답하여 전원연결노드(NODE A)를 제3 전압레벨로 설정하기 위한 제3 전압레벨 설정부(3226)를 구비한다.
또한, 제1 전압레벨 설정부(3222)의 상세한 구성은 다음과 같이 세가지 구성 중 어느 하나의 구성을 선택하여 적용하는 것이 가능하다.
첫 번째 구성은, 제1 전원전압(VCCE)의 레벨을 설정된 비율로 분배하여 생성된 분배전압(VCCDIV)을 제1 전압레벨을 갖는 전압으로서 전원연결노드(NODE A)에 공급하되, 제1 전원전압(VCCE)단의 레벨변동에 따라 설정된 비율이 조절되도록 하여 분배전압(VCCDIV)의 레벨을 조절하며, 전원공급 테스트 동작진입신호(VCC_TEST_EN)에 응답하여 그 생성동작이 온/오프 제어되는 전압분배부(3222A)를 구비하는 형태가 된다.
첫 번째 구성에서, 전압분배부(3222A)는, 제1 전원전압(VCCE)단과 전원연결노드(NODE A) 사이에 직렬로 접속되는 제1 저항소자(32222) 및 제1 스위치 소자(PMOS B), 및 전원연결노드(NODE A)와 접지전압(VSS)단 사이에 직렬로 접속되는 제2 저항소자(32224) 및 제2 스위치 소자(NMOS A)를 구비하며, 제1 저항소자(32222)는 설정된 저항값을 갖고, 제2 저항소자(32224)는 제1 전원전압(VCCE)단의 레벨에 따라 그 저항값이 변동하며, 제1 스위치 소자(PMOS B) 및 제2 스위치 소자(NMOS A)는 테스트 동작진입신호(VCC_TEST_EN)에 응답하여 스위칭 동작이 온/오프 제어된다. 여기서, 제2 저항소자(32224)는, 게이트에 제1 전원전압(VCCE)단이 접속되고, 드레인에 전원연결노드(NODE A)가 접속되며, 소스에 접지전압(VSS)단이 연결되는 NMOS 트랜지스터(TR<1:N>)를 구비한다.
두 번째 구성은, PVT(Process, Voltage, Temperature) 변동과 상관없이 그 전압레벨이 변동하지 않는 레퍼런스 전압(VREF_PVT)을 생성하여 제1 전압레벨을 갖는 전압으로서 전원연결노드(NODE A)에 공급하되, 그 생성동작이 테스트 동작진입신호(VCC_TEST_EN)에 응답하여 온/오프 제어되는 위들러(widlar) 타입 또는 밴드갭(bandgap) 타입의 레퍼런스 전압 생성부(3222B)를 구비하는 형태가 된다.
세 번째 구성은, PT(Process, Temperature) 변동과 상관없이 그 전압레벨이 변동하지 않고 제1 전원전압(VCCE)단의 레벨변동에 대응하여 그 전압레벨이 변동하는 레퍼런스 전압(VREF_PT)을 생성하여 제1 전압레벨을 갖는 전압으로서 전원연결노드(NODE A)에 공급하되, 그 생성동작이 테스트 동작진입신호(VCC_TEST_EN)에 응답하여 온/오프 제어되는 위들러(widlar) 타입 또는 밴드갭(bandgap) 타입의 레퍼런스 전압 생성부(3222C)를 구비하는 형태가 된다.
그리고, 제2 전압레벨 설정부(3224)는, 게이트로 인가되는 노말 동작진입신호(NORMAL_MODE_EN)에 응답하여 소스 접속된 제1 전원전압(VCCE)단과 드레인 접속된 전원연결노드(NODE A)가 연결되는 것을 제어하기 위한 PMOS 트랜지스터(PMOS A)를 구비한다.
그리고, 제3 전압레벨 설정부(3226)는, 게이트로 인가되는 쇼트 테스트 동작진입신호(SHORT_TEST_EN)에 응답하여 드레인 접속된 전원연결노드(NODE A)와 소스 접속된 접지전압(VSS)단이 연결되는 것을 제어하기 위한 NMOS 트랜지스터(NMOS B)를 구비한다.
그리고, 전압구동부(324)는, 게이트와 연결되는 전원연결노드(NODE A)의 전압레벨에 응답하여 드레인 접속된 제1 전원전압(VCCE)단과 소스 접속된 내부전원전압(VCCINT)단 사이에 흐르는 전류의 크기를 조절하는 PMOS 트랜지스터(DRP1, DRP2, 게3, DRP4)를 구비한다.
전술한 반도체 시스템의 동작을 간단하게 요약해보면, 반도체 시스템에서 노말 동작진입신호(NORMAL_MODE_EN)를 활성화시키고 전원전달 테스트 동작진입신호(VCC_TEST_EN) 및 쇼트 테스트 동작진입신호(SHORT_TEST_EN)는 비활성화시켜 제1 전원전압(VCCE) 및 제2 전원전압(VCCQ)과 함께 반도체 장치(320)에 전달하면, 반도체 장치(320)에서는 제1 전원전압(VCCE)에 대응하여 설정된 제1 내부동작을 수행하고 제2 전원전압(VCCQ)에 대응하여 설정된 제2 내부동작을 수행하게 된다. 여기서, 설정된 제1 내부동작은 예를 들어 데이터 입/출력 버퍼의 버퍼링 동작이 될 수 있고, 설정된 제2 내부동작은 예를 들어 셀 어레이의 소스 분리 동작이 될 수 있다.
그리고, 반도체 시스템에서 노말 동작진입신호(NORMAL_MODE_EN)를 비활성화시키고 전원전달 테스트 동작진입신호(VCC_TEST_EN) 또는 쇼트 테스트 동작진입신호(SHORT_TEST_EN)를 활성화시켜 제1 전원전압(VCCE)과 함께 반도체 장치(320)에 전달하면, 반도체 장치(320)에서는 제1 전원전압(VCCE)을 기준으로 내부전원전압(VCCINT)을 생성한 뒤, 제1 전원전압(VCCE)에 대응하여 설정된 제1 내부동작을 수행하고, 내부전원전압(VCCINT)에 대응하여 설정된 제2 내부동작을 수행하게 된다. 여기서, 설정된 제1 내부동작 및 설정된 제2 내부동작은 노말 동작 모드에서와 동일한 동작이 된다.
전술한 반도체 시스템에 포함된 반도체 장치(320) 동작은 반도체 시스템에 포함된 구성이라는 점 이외에 도 2에서 도시된 반도체 장치와 그 동작이 동일하므로 여기에서는 자세히 설명하지 않도록 하겠다.
이상에서 살펴본 바와 같이 본 발명의 실시예를 적용하면, 두 개 이상의 외부 전원전압을 사용하는 반도체 장치에 있어서, 테스트 동작시 하나의 외부 전원전압을 입력받아 나머지 하나의 전원전압을 생성함으로써, 두 개의 외부전원전압을 입력받는 것과 같은 테스트 동작을 수행하도록 한다. 그로인해, 한 번에 테스트 동작 가능한 반도체 장치의 개수를 크게 늘릴 수 있으며, 그만큼 테스트 동작에 소요되는 비용을 크게 줄일 수 있다.
또한, 내부에서 생성되는 나머지 하나의 전원전압은 외부에서 입력되는 전원전압의 레벨 변동에 따라 유기적으로 그 전압레벨이 변동하거나 외부에서 입력되는 전원전압의 레벨 변동과 상관없이 고정된 전압레벨을 갖도록 설계할 수 있으므로 다양한 분야의 반도체 장치에 적용가능하다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
300 : 반도체 제어장치 320 : 반도체 장치
200, 322 : 전압레벨 설정부 220, 324 : 전압구동부
202, 3222 : 제1 전압레벨 설정부 204, 3224 : 제2 전압레벨 설정부
206, 3226 : 제3 전압레벨 설정부

Claims (30)

  1. 노말 동작 모드시 외부에서 제1 및 제2 전원전압이 인가되고, 테스트 동작 모드시 상기 제1 전원전압이 인가되는 반도체 장치에 있어서,
    동작 모드에 따라 제1 전원전압단의 전압레벨과 접지전압단의 전압레벨 사이에서 전원연결노드의 전압레벨을 설정하기 위한 전압레벨 설정부; 및
    상기 테스트 동작 모드시 상기 제1 전원전압으로 제2 전원전압단을 구동 - 전원연결노드의 전압레벨에 따라 구동력이 조절됨 - 하는 전압구동부
    를 구비하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 전원전압을 공급받아 설정된 제1 내부동작을 수행하는 제1 내부회로; 및
    상기 제2 전원전압을 공급받아 설정된 제2 내부동작을 수행하는 제2 내부회로를 더 구비하는 반도체 장치.
  3. 제1항에 있어서,
    상기 전압레벨 설정부는,
    상기 테스트 동작 모드 중 전원전달 테스트 동작 모드에 대응하는 전원전달 테스트 동작진입신호에 응답하여 상기 전원연결노드를 제1 전압레벨로 설정하기 위한 제1 전압레벨 설정부;
    노말 동작진입신호에 응답하여 상기 전원연결노드를 제2 전압레벨로 설정하기 위한 제2 전압레벨 설정부; 및
    상기 테스트 동작 모드 중 쇼트 테스트 동작 모드에 대응하는 쇼트 테스트 동작진입신호에 응답하여 상기 전원연결노드를 제3 전압레벨로 설정하기 위한 제3 전압레벨 설정부를 구비하는 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서,
    상기 제1 전압레벨 설정부는,
    PVT(Process, Voltage, Temperature) 변동과 상관없이 그 전압레벨이 변동하지 않는 레퍼런스 전압을 생성하여 상기 제1 전압레벨을 갖는 전압으로서 상기 전원연결노드에 공급하되, 그 생성동작이 상기 테스트 동작진입신호에 응답하여 온/오프 제어되는 위들러(widlar) 타입 또는 밴드갭(bandgap) 타입의 레퍼런스 전압 생성부를 구비하는 것을 특징으로 하는 반도체 장치.
  5. 제3항에 있어서,
    상기 제1 전압레벨 설정부는,
    PT(Process, Temperature) 변동과 상관없이 그 전압레벨이 변동하지 않고 상기 제1 전원전압의 레벨변동에 대응하여 그 전압레벨이 변동하는 레퍼런스 전압을 생성하여 상기 제1 전압레벨을 갖는 전압으로서 상기 전원연결노드에 공급하되, 그 생성동작이 상기 테스트 동작진입신호에 응답하여 온/오프 제어되는 위들러(widlar) 타입 또는 밴드갭(bandgap) 타입의 레퍼런스 전압 생성부를 구비하는 것을 특징으로 하는 반도체 장치.
  6. 제3항에 있어서,
    상기 제1 전압레벨 설정부는,
    상기 제1 전원전압의 레벨을 설정된 비율로 분배하여 생성된 분배전압을 상기 제1 전압레벨을 갖는 전압으로서 상기 전원연결노드에 공급하되, 상기 제1 전원전압단의 레벨변동에 따라 상기 설정된 비율이 조절되도록 하여 상기 분배전압의 레벨을 조절하며, 상기 전원공급 테스트 동작진입신호에 응답하여 그 생성동작이 온/오프 제어되는 전압분배부를 구비하는 것을 특징으로 하는 반도체 장치.
  7. 제6항에 있어서,
    상기 전압분배부는,
    상기 제1 전원전압단과 상기 전원연결노드 사이에 직렬로 접속되는 제1 저항소자 및 제1 스위치 소자; 및
    상기 전원연결노드와 접지전압단 사이에 직렬로 접속되는 제2 저항소자 및 제2 스위치 소자를 구비하며,
    상기 제1 저항소자는 설정된 저항값을 갖고, 상기 제2 저항소자는 상기 제1 전원전압단의 레벨에 따라 그 저항값이 변동하며,
    상기 제1 및 제2 스위치 소자는 테스트 동작진입신호에 응답하여 스위칭 동작이 온/오프 제어되는 것을 특징으로 하는 반도체 장치.
  8. 제7항에 있어서,
    상기 제2 저항소자는,
    게이트에 상기 제1 전원전압단이 접속되고, 드레인에 상기 전원연결노드가 접속되며, 소스에 접지전압단이 연결되는 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 장치.
  9. 제4항 내지 제6항 중 어느 하나의 항에 있어서,
    상기 전압구동부는,
    상기 제1 전원전압단에서 상기 제2 전원전압단으로 흐르는 전류의 크기를 상기 전원연결노드의 전압레벨에 따라 조절하는 것을 특징으로 하는 반도체 장치.
  10. 제9항에 있어서,
    상기 전압구동부는,
    상기 전원연결노드가 상기 제2 전압레벨이 되는 것에 응답하여 상기 제1 전원전압단에서 상기 제2 전원전압단으로 전류가 흐르지 않도록 제어하고,
    상기 전원연결노드가 상기 제1 전압레벨이 되는 것에 응답하여 상기 제1 전원전압단에서 상기 제2 전원전압단으로 제1 전류량의 전류가 흐르도록 제어하며,
    상기 전원연결노드가 상기 제3 전압레벨이 되는 것에 응답하여 상기 제1 전원전압단에서 상기 제2 전원전압단으로 제2 전류량 - 상기 제1 전류량보다 큼 - 의 전류가 흐르도록 제어하는 것을 특징으로 하는 반도체 장치.
  11. 제10항에 있어서,
    상기 전압구동부는,
    게이트와 연결되는 상기 전원연결노드의 전압레벨에 응답하여 드레인 접속된 상기 제1 전원전압단과 소스 접속된 상기 제2 전원전압단 사이에 흐르는 전류의 크기를 조절하는 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 장치.
  12. 제11항에 있어서,
    상기 설정된 제2 전압레벨은 상기 제1 전원전압단의 전압레벨이고,
    상기 설정된 제3 전압레벨은 접지전압단의 전압레벨인 것을 특징으로 하는 반도체 장치.
  13. 제3항에 있어서,
    상기 전압레벨 설정부는,
    상기 테스트 동작 모드 진입구간에서 상기 전원전달 테스트 동작진입신호 또는 상기 쇼트 테스트 동작진입신호가 활성화되고 상기 노말 동작진입신호가 비활성화되어 상기 전원연결노드를 상기 제1 또는 제3 전압레벨로 설정하고,
    상기 노말 동작 모드 진입구간에서 상기 전원전달 테스트 동작진입신호 및 상기 쇼트 테스트 동작진입신호가 비활성화되고 상기 노말 동작진입신호가 활성화되어 상기 전원연결노드를 상기 제2 전압레벨로 설정하는 것을 특징으로 하는 반도체 장치.
  14. 제13항에 있어서,
    상기 노말 동작 모드 탈출 후 상기 테스트 동작 모드 진입시 상기 노말 동작진입신호가 먼저 비활성화되고 이후 상기 전원전달 테스트 동작진입신호 또는 상기 쇼트 테스트 동작진입신호가 활성화되며,
    상기 테스트 동작 모드 탈출 후 상기 노말 동작 모드 진입시 상기 전원전달 테스트 동작진입신호 또는 상기 쇼트 테스트 동작진입신호가 먼저 비활성화되고 이후 상기 노말 동작진입신호가 활성화되는 것을 특징으로 하는 반도체 장치.
  15. 노말 동작 모드에서 제1 및 제2 전원전압을 생성하고, 테스트 동작 모드에서 상기 제1 전원전압을 생성하는 반도체 제어장치;
    상기 노말 동작 모드에서 상기 제1 및 제2 전원전압을 각각 입력받아 설정된 제1 및 제2 내부동작을 각각 수행하고, 상기 테스트 동작 모드에서 상기 제1 전원전압을 입력받아 상기 제1 내부동작을 수행하며, 상기 테스트 동작 모드에서 상기 제1 전원전압의 레벨을 기준으로 내부전원전압을 생성하여 상기 제2 내부동작을 수행하는 반도체 장치
    를 구비하는 반도체 시스템.
  16. 제15항에 있어서,
    상기 반도체 장치는,
    동작 모드에 따라 제1 전원전압단의 전압레벨과 접지전압단의 전압레벨 사이에서 전원연결노드의 전압레벨을 설정하기 위한 전압레벨 설정부; 및
    상기 테스트 동작 모드에서 상기 제1 전원전압으로 내부전원전압단을 구동 - 전원연결노드의 전압레벨에 따라 구동력이 조절됨 - 하는 전압구동부을 구비하는 것을 특징으로 하는 반도체 시스템.
  17. 제16항에 있어서,
    상기 반도체 장치는,
    상기 제1 전원전압을 공급받아 상기 제1 내부동작을 수행하는 제1 내부회로; 및
    상기 제2 전원전압 또는 상기 내부전원전압을 공급받아 상기 제2 내부동작을 수행하는 제2 내부회로를 더 구비하는 반도체 시스템.
  18. 제16항에 있어서,
    상기 전압레벨 설정부는,
    상기 테스트 동작 모드 중 전원전달 테스트 동작 모드에 대응하는 전원전달 테스트 동작진입신호 응답하여 상기 전원연결노드를 제1 전압레벨로 설정하기 위한 제1 전압레벨 설정부;
    노말 동작진입신호에 응답하여 상기 전원연결노드를 제2 전압레벨로 설정하기 위한 제2 전압레벨 설정부; 및
    상기 테스트 동작 모드 중 쇼트 테스트 동작 모드에 대응하는 쇼트 테스트 동작진입신호에 응답하여 상기 전원연결노드를 제3 전압레벨로 설정하기 위한 제3 전압레벨 설정부를 구비하는 것을 특징으로 하는 반도체 시스템.
  19. 제18항에 있어서,
    상기 제1 전압레벨 설정부는,
    PVT(Process, Voltage, Temperature) 변동과 상관없이 그 전압레벨이 변동하지 않는 레퍼런스 전압을 생성하여 상기 제1 전압레벨을 갖는 전압으로서 상기 전원연결노드에 공급하되, 그 생성동작이 상기 테스트 동작진입신호에 응답하여 온/오프 제어되는 위들러(widlar) 타입 또는 밴드갭(bandgap) 타입의 레퍼런스 전압 생성부를 구비하는 것을 특징으로 하는 반도체 시스템.
  20. 제19항에 있어서,
    상기 제1 전압레벨 설정부는,
    PT(Process, Temperature) 변동과 상관없이 그 전압레벨이 변동하지 않고 상기 제1 전원전압의 레벨변동에 대응하여 그 전압레벨이 변동하는 레퍼런스 전압을 생성하여 상기 제1 전압레벨을 갖는 전압으로서 상기 전원연결노드에 공급하되, 그 생성동작이 상기 테스트 동작진입신호에 응답하여 온/오프 제어되는 위들러(widlar) 타입 또는 밴드갭(bandgap) 타입의 레퍼런스 전압 생성부를 구비하는 것을 특징으로 하는 반도체 시스템.
  21. 제18항에 있어서,
    상기 제1 전압레벨 설정부는,
    상기 제1 전원전압의 레벨을 설정된 비율로 분배하여 생성된 분배전압을 상기 제1 전압레벨을 갖는 전압으로서 상기 전원연결노드에 공급하되, 상기 제1 전원전압단의 레벨변동에 따라 상기 설정된 비율이 조절되도록 하여 상기 분배전압의 레벨을 조절하며, 상기 전원공급 테스트 동작진입신호에 응답하여 그 생성동작이 온/오프 제어되는 전압분배부를 구비하는 것을 특징으로 하는 반도체 시스템.
  22. 제21항에 있어서,
    상기 전압분배부는,
    상기 제1 전원전압단과 상기 전원연결노드 사이에 직렬로 접속되는 제1 저항소자 및 제1 스위치 소자; 및
    상기 전원연결노드와 접지전압단 사이에 직렬로 접속되는 제2 저항소자 및 제2 스위치 소자를 구비하며,
    상기 제1 저항소자는 설정된 저항값을 갖고, 상기 제2 저항소자는 상기 제1 전원전압단의 레벨에 따라 그 저항값이 변동하며,
    상기 제1 및 제2 스위치 소자는 테스트 동작진입신호에 응답하여 스위칭 동작이 온/오프 제어되는 것을 특징으로 하는 반도체 시스템.
  23. 제22항에 있어서,
    상기 제2 저항소자는,
    게이트에 상기 제1 전원전압단이 접속되고, 드레인에 상기 전원연결노드가 접속되며, 소스에 접지전압단이 연결되는 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 시스템.
  24. 제19항 내지 제21항 중 어느 하나의 항에 있어서,
    상기 전압구동부는,
    상기 제1 전원전압단에서 상기 내부전원전압단으로 흐르는 전류의 크기를 상기 전원연결노드의 전압레벨에 따라 조절하는 것을 특징으로 하는 반도체 시스템.
  25. 제24항에 있어서,
    상기 전압구동부는,
    상기 전원연결노드가 상기 제2 전압레벨이 되는 것에 응답하여 상기 제1 전원전압단에서 상기 내부전원전압단으로 전류가 흐르지 않도록 제어하고,
    상기 전원연결노드가 상기 제1 전압레벨이 되는 것에 응답하여 상기 제1 전원전압단에서 상기 내부전원전압단으로 제1 전류량의 전류가 흐르도록 제어하며,
    상기 전원연결노드가 상기 제3 전압레벨이 되는 것에 응답하여 상기 제1 전원전압단에서 상기 내부전원전압단으로 제2 전류량 - 상기 제1 전류량보다 큼 - 의 전류가 흐르도록 제어하는 것을 특징으로 하는 반도체 시스템.
  26. 제25항에 있어서,
    상기 전압구동부는,
    게이트와 연결되는 상기 전원연결노드의 전압레벨에 응답하여 드레인 접속된 상기 제1 전원전압단과 소스 접속된 상기 내부전원전압단 사이에 흐르는 전류의 크기를 조절하는 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 시스템.
  27. 제26항에 있어서,
    상기 설정된 제2 전압레벨은 상기 제1 전원전압단의 전압레벨이고,
    상기 설정된 제3 전압레벨은 접지전압단의 전압레벨인 것을 특징으로 하는 반도체 시스템.
  28. 제18항에 있어서,
    상기 전압레벨 설정부는,
    상기 테스트 동작 모드 진입구간에서 상기 전원전달 테스트 동작진입신호 또는 상기 쇼트 테스트 동작진입신호가 활성화되고 상기 노말 동작진입신호가 비활성화되어 상기 전원연결노드를 상기 제1 또는 제3 전압레벨로 설정하고,
    상기 노말 동작 모드 진입구간에서 상기 전원전달 테스트 동작진입신호 및 상기 쇼트 테스트 동작진입신호가 비활성화되고 상기 노말 동작진입신호가 활성화되어 상기 전원연결노드를 상기 제2 전압레벨로 설정하는 것을 특징으로 하는 반도체 시스템.
  29. 제28항에 있어서,
    상기 노말 동작 모드 탈출 후 상기 테스트 동작 모드 진입시 상기 노말 동작진입신호가 먼저 비활성화되고 이후 상기 전원전달 테스트 동작진입신호 또는 상기 쇼트 테스트 동작진입신호가 활성화되며,
    상기 테스트 동작 모드 탈출 후 상기 노말 동작 모드 진입시 상기 전원전달 테스트 동작진입신호 또는 상기 쇼트 테스트 동작진입신호가 먼저 비활성화되고 이후 상기 노말 동작진입신호가 활성화되는 것을 특징으로 하는 반도체 시스템.
  30. 제18항에 있어서,
    상기 반도체 제어장치는,
    상기 노말 동작진입신호와 상기 전원전달 테스트 동작진입신호 및 쇼트 테스트 동작진입신호를 생성하여 상기 반도체 장치로 제공하는 것을 특징으로 하는 반도체 시스템.
KR1020110039667A 2011-04-27 2011-04-27 반도체 장치 및 이를 포함하는 반도체 시스템 KR20120121707A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020110039667A KR20120121707A (ko) 2011-04-27 2011-04-27 반도체 장치 및 이를 포함하는 반도체 시스템
US13/286,524 US8922250B2 (en) 2011-04-27 2011-11-01 Semiconductor device and semiconductor system including the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110039667A KR20120121707A (ko) 2011-04-27 2011-04-27 반도체 장치 및 이를 포함하는 반도체 시스템

Publications (1)

Publication Number Publication Date
KR20120121707A true KR20120121707A (ko) 2012-11-06

Family

ID=47067439

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110039667A KR20120121707A (ko) 2011-04-27 2011-04-27 반도체 장치 및 이를 포함하는 반도체 시스템

Country Status (2)

Country Link
US (1) US8922250B2 (ko)
KR (1) KR20120121707A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101527519B1 (ko) * 2013-09-26 2015-06-10 (주)피델릭스 동작 모드에 대응하여 구동 능력이 조절되는 내부전압 발생회로

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120121707A (ko) * 2011-04-27 2012-11-06 에스케이하이닉스 주식회사 반도체 장치 및 이를 포함하는 반도체 시스템
EP4060290B1 (en) * 2014-07-18 2023-09-13 Apator Miitors ApS A method and a system for test and calibration of wireless consumption meters
KR20170071828A (ko) * 2015-12-16 2017-06-26 에스케이하이닉스 주식회사 반도체 장치 및 이를 포함하는 테스트 시스템

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6344814B1 (en) * 1999-12-10 2002-02-05 Winbond Electronics Corporation Driving circuit
JP2002116237A (ja) * 2000-10-10 2002-04-19 Texas Instr Japan Ltd 半導体集積回路
KR100454118B1 (ko) * 2001-10-23 2004-10-26 삼성전자주식회사 반도체 메모리 장치 및 그것의 테스트 방법
US6807109B2 (en) * 2001-12-05 2004-10-19 Renesas Technology Corp. Semiconductor device suitable for system in package
DE10355116B4 (de) * 2003-11-24 2016-07-14 Infineon Technologies Ag Ein- und Ausgangsschaltung eines integrierten Schaltkreises, Verfahren zum Testen eines integrierten Schaltkreises sowie integrierter Schaltkreis mit einer solchen Ein- und Ausgangsschaltung
KR100804148B1 (ko) 2005-09-29 2008-02-19 주식회사 하이닉스반도체 반도체 소자
KR100847762B1 (ko) 2005-09-29 2008-07-23 주식회사 하이닉스반도체 내부 전압 생성회로
US7453283B2 (en) * 2005-11-04 2008-11-18 Texas Instruments Incorporated LVDS input circuit with connection to input of output driver
KR20080043500A (ko) 2006-11-14 2008-05-19 주식회사 하이닉스반도체 내부전압 검출기 및 이를 이용한 내부전압 발생장치
TW200910373A (en) * 2007-06-08 2009-03-01 Mosaid Technologies Inc Dynamic impedance control for input/output buffers
KR100911865B1 (ko) 2007-06-27 2009-08-11 주식회사 하이닉스반도체 입력장치를 구비하는 반도체메모리소자
US7782080B2 (en) * 2008-09-09 2010-08-24 Promos Technologies Pte.Ltd. High capacitive load and noise tolerant system and method for controlling the drive strength of output drivers in integrated circuit devices
US7808286B1 (en) * 2009-04-24 2010-10-05 Freescale Semiconductor, Inc. Circuitry in a driver circuit
US8222925B2 (en) * 2009-09-29 2012-07-17 Ralink Technology Corp. Multimode Ethernet line driver
KR101095742B1 (ko) * 2010-04-28 2011-12-21 주식회사 하이닉스반도체 반도체 메모리 장치
KR20120121707A (ko) * 2011-04-27 2012-11-06 에스케이하이닉스 주식회사 반도체 장치 및 이를 포함하는 반도체 시스템
KR20130049659A (ko) * 2011-11-04 2013-05-14 에스케이하이닉스 주식회사 데이터출력회로를 포함하는 반도체시스템
KR101977145B1 (ko) * 2011-12-27 2019-05-13 에스케이하이닉스 주식회사 멀티 칩 패키지
JP2013235636A (ja) * 2012-05-09 2013-11-21 Ps4 Luxco S A R L 半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101527519B1 (ko) * 2013-09-26 2015-06-10 (주)피델릭스 동작 모드에 대응하여 구동 능력이 조절되는 내부전압 발생회로

Also Published As

Publication number Publication date
US8922250B2 (en) 2014-12-30
US20120274396A1 (en) 2012-11-01

Similar Documents

Publication Publication Date Title
KR100668498B1 (ko) 반도체 메모리의 데이터 출력장치 및 방법
US10340004B2 (en) Write voltage generating circuit comprising a current mirror
KR100915814B1 (ko) 반도체 메모리 장치의 데이터 출력 드라이버 제어회로
US10274981B2 (en) Voltage dropping apparatus, voltage switching apparatus, and internal voltage supply apparatus using the same
US7868667B2 (en) Output driving device
KR20120121707A (ko) 반도체 장치 및 이를 포함하는 반도체 시스템
US7831845B2 (en) Power-up circuit and semiconductor memory apparatus with the same
JP5806972B2 (ja) 出力ドライバ回路
KR100570076B1 (ko) 전압 조절 회로 및 그 조절 방법
KR20090102623A (ko) 출력 드라이빙장치
KR100685644B1 (ko) 차지 펌프 회로
US7969212B2 (en) Circuit for generating power-up signal of semiconductor memory apparatus
JP2008092530A (ja) 信号伝送回路
KR100566301B1 (ko) 내부전원 발생장치
WO2015177982A1 (ja) 半導体装置及びｍｏｓトランジスタの制御方法
KR101153793B1 (ko) 내부 전압 발생 장치
KR100753080B1 (ko) 내부전원 생성장치
KR101003128B1 (ko) 반도체 메모리 장치의 내부 전압 발생 회로
US9223330B2 (en) Internal voltage generation circuit
KR100554840B1 (ko) 파워 업 신호 발생 회로
KR100449558B1 (ko) 차지 펌프 회로
KR100885488B1 (ko) 반도체 소자
KR20150018093A (ko) 반도체 장치의 드라이버 회로
JPH0737385A (ja) 内部電源用降圧回路
KR100925395B1 (ko) 반도체 메모리 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
NORF Unpaid initial registration fee