KR100685644B1 - 차지 펌프 회로 - Google Patents

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Abstract

본 발명은 차지 펌프 회로에 관한 것으로, 프로그램할 셀의 수에 따른 프로그램 비트 정보를 이용하여 비트 카운터가 비트 신호를 생성하고, 이 비트 신호를 이용하여 스위칭 회로를 제어함으로써 레귤레이션 회로가 서로 다른 레벨의 펌핑 전압을 레귤레이션하여 셀에 인가함으로써 셀의 특성에 관계없이 셀에 인가되는 전압 레벨을 일정하게 유지할 수 있어 셀 전압의 상승에 의한 셀의 특성 저하를 방지할 수 있는 차지 펌프 회로가 제시된다.
차지 펌프 회로, 비트 카운터, 비트 신호, 레귤레이션 회로

Description

차지 펌프 회로{Charge pump circuit}
도 1은 일반적인 플래쉬 메모리 셀의 프로그램을 위한 회로의 개략도.
도 2는 종래의 플래쉬 메모리 셀의 프로그램을 위해 드레인 단자에 고전압을 인가하기 위한 차지 펌프 회로의 구성도.
도 3은 도 2의 레귤레이션 회로도.
도 4는 본 발명에 따른 차지 펌프 회로의 구성도.
도 5는 본 발명에 따른 차지 펌프 회로에 적용되는 레귤레이션 회로도.
도 6은 도 5의 레귤레이션 회로를 구성하는 제 1 센스 증폭기의 회로도.
도 7은 도 5의 레귤레이션 회로를 구성하는 제 2 센스 증폭기의 회로도.
도 8은 도 5의 레귤레이션 회로를 구성하는 스위칭 수단의 구성도.
도 9는 도 8의 스위칭 수단을 구성하는 고전압 래치의 회로도.
<도면의 주요 부분에 대한 부호의 설명>
41 : 펌핑 회로 42 : 레귤레이션 회로
43 : 기준 전압 발생 회로 44 : 비트 카운터
본 발명은 차지 펌프 회로에 관한 것으로, 프로그램할 셀의 수에 따른 프로그램 비트 정보를 이용하여 비트 카운터가 비트 신호를 생성하고, 이 비트 신호를 이용하여 레귤레이션 회로가 서로 다른 레벨의 펌핑 전압을 레귤레이션하여 셀에 인가함으로써 셀의 특성에 관계없이 셀에 인가되는 전압 레벨을 일정하게 유지할 수 있어 셀 전압의 상승에 의한 셀의 특성 저하를 방지할 수 있는 차지 펌프 회로에 관한 것이다.
일반적인 플래쉬 메모리 셀은 비휘발성 특성과 전기적인 소거 및 프로그램 특성을 동시에 확보할 수 있는데, 이러한 장점을 이용하여 여러가지 반도체 메모리 소자에 응용하고 있다. 이러한 플래쉬 메모리 셀에 데이터를 저장하는 프로그램을 실시하기 위해서는 셀의 게이트 단자 및 드레인 단자에 각각 포지티브 고전압을 인가해야 하는데, 이를 위한 구성의 예를 도 1에 도시하였다.
도 1은 플래쉬 메모리 셀을 프로그램하기 위해 두개의 차지 펌프 회로를 이용하여 셀의 게이트 단자에 9V, 드레인 단자에 5V의 전압을 인가하는 회로의 개략적인 구성도이다. 게이트 펌프 회로인 제 1 차지 펌프 회로(11)는 인에이블 신호(EN)에 따라 구동되어 셀의 게이트 단자에 인가하기 위한 고전압을 생성하는 제 1 펌핑 회로와 제 1 펌핑 회로의 출력을 분배하고 분배된 전압을 기준 전압과 비교하여 제 1 펌핑 회로의 출력을 일정 레벨로 레귤레이션하는 제 1 레귤레이션 회로로 구성된다. 드레인 펌프 회로인 제 2 차지 펌프 회로(12)는 인에이블 신호(EN)에 따라 구동되어 셀의 드레인 단자에 인가하기 위한 고전압을 생성하는 제 2 펌핑 회로와 제 2 펌핑 회로의 출력을 분배하고 분배된 전압을 기준 전압과 비교하여 제 2 펌핑 회로의 출력을 일정 레벨로 레귤레이션하는 제 2 레귤레이션 회로로 구성된다. 한편, 기준 전압 발생 회로(13)는 인에이블 신호(EN)에 따라 구동되어 제 1 및 제 2 레귤레이션 회로가 제 1 및 제 2 펌핑 회로의 출력을 레귤레이션 할 때 기준이 되는 기준 전압을 발생시킨다.
도 2는 일반적인 차지 펌프 회로, 특히 드레인 펌핑 회로의 구성도이다. 펌핑 회로(21)는 인에이블 신호(EN)에 의해 구동되어 제 1 및 제 2 클럭 신호(CLK1 및 CLK2)에 따라 고전압을 생성한다. 기준 전압 발생 회로(23)는 인에이블 신호(EN)에 따라 구동되어 소정의 기준 전압(VREF)을 생성한다. 레귤레이션 회로(22)는 인에이블 신호(EN)에 따라 구동되어 펌핑 회로(21)의 출력을 기준 전압(VREF)에 따라 레귤레이션한다.
도 3은 일반적인 차지 펌프 회로에 적용되는 레귤레이션 회로도로서, 그 구성을 설명하면 다음과 같다.
인에이블 신호(EN)에 따라 구동되는 제 1 센스 증폭기(31)는 기준 전압(Vref)과 입력 전압(VIN)을 비교하여 그 결과를 출력한다. 제 1 센스 증폭기(31)와 접지 단자(Vss) 사이에 전압 분배 수단으로 작용하는 제 1 내지 제 3 저항(R31 내지 R33)이 접속되는데, 제 1 내지 제 3 저항(R31 내지 R33)과 제 1 저항(R31)에 의해 분배된 전압이 피드백되어 제 1 센스 증폭기(31)의 입력 전압(VIN)이 된다. 또한, 제 1 내지 제 3 저항(R31 내지 R33)과 제 1 및 제 2 저항(R31 및 R32)에 의해 분배된 전압이 조절 기준 전압(REG_REF)이 된다. 제 2 센스 증폭기(32)는 인에이블 신호(EN)에 따라 구동되며, 조절 기준 전압(REG_REF)과 다이오드 체인에 의해 조절된 레벨 전압(REGLEVEL)을 비교하여 그 결과에 따라 펌핑 회로의 출력 전압(PUMP_OUT)을 출력한다. PMOS 트랜지스터(P30)는 제 2 센스 증폭기(32)의 출력에 따라 구동되어 펌핑 회로의 출력 전압(PUMP_OUT)을 출력 단자(VPPD)로 출력한다. 출력 단자(VPPD)와 접지 단자(Vss) 사이에는 다수의 PMOS 트랜지스터(P31 내지 P34)가 다이오드 접속된 다이오드 체인과 인에이블 신호(EN)에 따라 구동되는 NMOS 트랜지스터(N50)가 직렬 접속되는데, 다이오드 체인에 의해 조절된 전압이 조절 레벨 전압(REGLEVEL)으로 제 2 센스 증폭기(52)의 입력 단자로 입력된다.
상기와 같이 구성되는 회로를 이용하여 플래쉬 메모리 셀을 프로그램하기 위해서는 셀의 드레인 단자에 인가되는 전압은 5V를 유지해야 한다. 그런데, 프로그램을 실시할 때 드레인 단자에서 소오스 단자로 전류가 흐르게 되어 셀의 드레인 전압은 저하된다. 이러한 현상을 방지하기 위해 펌핑 회로는 전압 강하를 보상해주면서 드레인 전압을 유지할 수 있도록 큰 전압을 생성한다. 그러나, 펌핑 회로의 큰 전압을 드레인 단자로 인가하기 위해 제 2 센스 증폭기의 출력에 따라 구동되는 PMOS 트랜지스터(P30)는 되도록 크게 만들어야 한다.
한편, 플래쉬 메모리 소자는 워드 또는 바이트 단위로 프로그램을 실시하는데, 각각의 경우 16개 또는 8개의 셀을 동시에 프로그램한다. 그런데, 셀의 특성상 셀마다 프로그램 특성에 차이가 있어서 어떤 셀은 빠르게 프로그램되고, 어떤 셀은 느리게 프로그램된다. 예를들어, 16개의 셀을 동시에 프로그램할 때 15개의 셀이 먼저 프로그램되고, 나머지 한개의 셀이 프로그램되지 않으면 차지 펌프 회로를 이용하여 한번더 프로그램하게 된다. 이때, 과도한 전류가 레귤레이션 회로의 PMOS 트랜지스터(P30)을 통해 흐르게 되므로 실제 셀 드레인에 인가되는 전압이 원하는 전압보다 높아지게 된다. 이러한 현상은 셀의 특성을 저하시키고, 이에 따라 셀의 드레인 접합을 파괴시키게 된다.
본 발명의 목적은 과도한 전압에 의해 셀의 특성이 저하되는 것을 방지할 수 있는 차지 펌프 회로를 제공하는데 있다.
본 발명의 다른 목적은 펌핑 전압을 프로그램할 셀의 수에 따라 레귤레이션하여 과도한 전압이 셀에 인가되어 셀의 특성이 저하되는 것을 방지할 수 있는 차지 펌프 회로를 제공하는데 있다.
본 발명의 또다른 목적은 프로그램할 셀의 수에 따른 프로그램 비트 정보를 이용하여 비트 카운터가 비트 신호를 생성하고, 이 비트 신호를 이용하여 레귤레이 션 회로가 서로 다른 레벨의 펌핑 전압을 레귤레이션하여 셀에 인가함으로써 셀에 인가되는 전압을 일정하게 유지할 수 있어 셀 전압의 상승에 의한 셀의 특성 저하를 방지할 수 있는 차지 펌프 회로를 제공하는데 있다.
본 발명에 따른 차지 펌프 회로는 적어도 하나 이상의 클럭 신호에 따라 전원 전압을 펌핑하기 위한 펌핑 회로와, 기준 전압을 발생시키기 위한 기준 전압 발생 회로와, 프로그램 비트 정보에 따라 다수의 비트 신호를 생성하기 위한 비트 카운터와, 상기 기준 전압과 펌핑회로 전압을 이용하여 조절기준전압을 생성하고, 생성된 조절기준전압과 조절레벨 전압을 비교한 후, 상기 비교결과와 상기 비트 카운터 신호에 따라 상기 펌핑전압을 조절하여 셀에 공급하기 위한 다수의 스위칭 회로를 포함하는 레귤레이션 회로를 포함하여 이루어진 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써 본 발명을 상세히 설명한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며, 이 기술 분야에서 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 또한, 도면상에서 동일 부호는 동일 요소를 지칭한다.
도 4는 본 발명에 따른 차지 펌프 회로의 개략적인 구성을 나타낸 블럭도로서, 그 구성을 설명하면 다음과 같다.
펌핑 회로(41)는 인에이블 신호(EN)에 의해 구동되어 제 1 및 제 2 클럭 신호(CLK1 및 CLK2)에 따라 펌핑 전압(PUMP_OUT)을 생성하여 출력한다. 기준 전압 발생 회로(43)는 인에이블 신호(EN)에 따라 구동되어 소정의 기준 전압(VREF)을 생성한다. 레귤레이션 회로(42)는 인에이블 신호(EN)에 따라 구동되어 펌핑 회로(41)의 펌핑 전압(PUMP_OUT)을 기준 전압(VREF)과 비트 신호(BIT4, BIT8, BIT12 및 BIT16)에 따라 레귤레이션한다. 비트 신호(BIT4, BIT8, BIT12 및 BIT16)는 프로그램 비트 정보를 이용하여 비트 카운터 회로(44)로부터 발생되는 것으로, 프로그램을 실시할 비트, 즉 프로그램할 셀의 수에 따라 다른 신호로 발생된다. 비트 신호(BIT4, BIT8, BIT12 및 BIT16) 각각은 예를들어 4개, 8개, 12개 및 16개의 셀을 프로그램하기 위한 신호이다.
상기와 같이 구성되는 본 발명에 따른 차지 펌프 회로는 섹터 정보 발생 회로(44)로부터의 비트 신호(BIT4, BIT8, BIT12 및 BIT16)에 따라 레귤레이션 회로(42)에서의 레귤레이션 레벨을 조절한다. 예를들어 프로그램을 실시할 비트 수가 많을수록 더 많은 전류가 셀에 인가되도록 펌핑 회로(41)의 출력을 레귤레이션한다. 이렇게 함으로써 드레인 전압을 일정하게 유지할 수 있어 드레인 전압의 상승에 따른 셀의 드레인 접합 파괴를 방지할 수 있다.
도 5는 본 발명의에 따른 차지 펌프 회로에 적용되는 레귤레이션 회로도로서, 그 구성을 설명하면 다음과 같다.
인에이블 신호(EN)에 따라 구동되는 제 1 센스 증폭기(51)는 기준 전압(Vref)과 입력 전압(VIN)을 비교하여 그 결과를 출력한다. 제 1 센스 증폭기(51)와 접지 단자(Vss) 사이에 전압 분배 수단으로 작용하는 제 1 내지 제 3 저항(R51 내지 R53)이 접속되는데, 제 1 내지 제 3 저항(R51 내지 R53)과 제 1 저항(R51)에 의해 분배된 전압이 피드백되어 제 1 센스 증폭기(51)의 입력 전압(VIN)이 된다. 또한, 제 1 내지 제 3 저항(R51 내지 R53)과 제 1 및 제 2 저항(R51 및 R52)에 의해 분배된 전압이 조절 기준 전압(REG_REF)이 된다. 제 2 센스 증폭기(52)는 인에이블 신호(EN)에 따라 구동되며, 조절 기준 전압(REG_REF)과 다이오드 체인에 의해 조절된 레벨 전압(REGLEVEL)을 비교하여 그 결과에 따라 펌핑 전압(PUMP_OUT)을 출력한다. 펌핑 회로의 출력 단자(PUMP_OUT)와 출력 단자(VPPD) 사이에는 인에이블 신호(EN)와 각각의 비트 신호(BIT4, BIT8, BIT12 및 BIT16)에 따라 펌핑 전압(PUMP_OUT)을 출력하는 다수의 스위칭 회로(61, 62, 63 및 64)가 접속된다. 다수의 스위칭 회로(61, 62, 63 및 64) 각각은 인에이블 신호(EN)와 각각의 비트 신호(BIT4, BIT8, BIT12 및 BIT16)에 따라 제 2 센스 증폭기(52)의 출력 신호를 출력하는 다수의 스위칭 수단(71, 72, 73 및 74)과 각각의 스위칭 수단(71, 72, 73 및 74)의 출력 신호에 따라 구동되어 펌핑 전압(PUMP_OUT)을 출력 단자(VPPD)로 출력하기 위한 다수의 PMOS 트랜지스터(P501, P502, P503 및 P504)로 구성된다. 여기서, 다수의 PMOS 트랜지스터(P501, P502, P503 및 P504) 각각은 서로 다른 사이즈를 갖는데, 제 1 PMOS 트랜지스터(P501)보다 제 2 PMOS 트랜지스터(P502)의 사이즈가 크고, 제 2 PMOS 트랜지스터(P502)보다 제 3 PMOS 트랜지스터(P503)의 사이즈가 크며, 제 3 PMOS 트랜지스터(P503)보다 제 4 PMOS 트랜 지스터(P504)의 사이즈가 크게 구성된다. 한편, 출력 단자(VPPD)와 접지 단자(Vss) 사이에는 다수의 PMOS 트랜지스터(P51 내지 P54)가 다이오드 접속된 다이오드 체인과 인에이블 신호(EN)에 따라 구동되는 NMOS 트랜지스터(N50)가 직렬 접속되는데, 다이오드 체인에 의해 조절된 전압이 조절 레벨 전압(REGLEVEL)으로 제 2 센스 증폭기(52)의 입력 단자로 입력된다.
상기한 바와 같이 본 발명에 따른 차지 펌프 회로에 적용되는 레귤레이션 회로는 펌핑 회로의 출력 단자(PUMP_OUT)와 출력 단자(VPPD) 사이에 인에이블 신호(EN)와 각각의 비트 신호(BIT4, BIT8, BIT12 및 BIT16)에 따라 구동되는 다수의 스위칭 회로(61, 52, 63 및 64)에 의해 각기 다른 펌핑 전압(PUMP_OUT)을 출력 단자(VPPD), 즉 셀의 드레인 단자로 출력한다. 이는 각각의 스위칭 회로(61, 62, 63 및 64)가 프로그램할 셀의 수에 따라 서로 다른 양의 전류가 흐를 수 있도록 서로 다른 사이즈의 PMOS 트랜지스터(P501, P502, P503 및 P504)를 포함하기 때문이다.
한편, 상기에서는 각각 다른 사이즈의 PMOS 트랜지스터(P501, P502, P503 및 P504)를 예로 하였으나, 동일한 사이즈의 PMOS 트랜지스터를 서로 다른 갯수로 접속시켜 펌핑 전압을 조절할 수 있다. 예를들어 제 1 스위칭 회로는 동일한 사이즈의 PMOS 트랜지스터 4개를 직렬 접속하여 구성하고, 제 2 스위칭 회로는 동일한 사이즈의 PMOS 트랜지스터 3개를 직렬 접속하여 구성하며, 제 3 스위칭 회로는 동일한 사이즈의 PMOS 트랜지스터 2개를 직렬 접속하여 구성하고, 제 4 스위칭 회로는 동일한 사이즈의 PMOS 트랜지스터 1개를 직렬 접속하여 구성한다.
도 6은 도 5의 제 1 센스 증폭기의 상세 회로도로서, 그 구성을 설명하면 다음과 같다.
전원 단자(VDD)와 제 1 노드(Q61) 사이에 인에이블 신호(EN)가 제 1 인버터(I61)에 의해 반전된 신호에 의해 구동되는 제 1 PMOS 트랜지스터(P61)가 접속된다. 제 1 노드(Q61)와 제 2 노드(Q61) 사이에 제 2 노드(Q62)의 전위에 따라 구동되는 제 2 PMOS 트랜지스터(P62)가 접속되며, 제 2 노드(Q62)와 접지 단자(Vss) 사이에 제 2 노드(Q62)의 전위에 따라 구동되는 제 1 NMOS 트랜지스터(N61)가 접속된다. 제 1 노드(Q61)와 제 3 노드(Q63) 사이에 제 3 노드(Q63)의 전위에 따라 구동되는 제 3 PMOS 트랜지스터(P63)가 접속되며, 제 3 노드(Q63)와 제 4 노드(Q64) 사이에 제 1 전압(V1), 즉 입력 전압(VIN)에 따라 구동되는 제 2 NMOS 트랜지스터(N62)가 접속된다. 제 1 노드(Q61)와 제 5 노드(Q65) 사이에 제 3 노드(Q63)의 전위에 따라 구동되는 제 4 PMOS 트랜지스터(P64)가 접속되며, 제 5 노드(Q65)와 제 4 노드(Q64) 사이에 제 2 전압(V2), 즉 기준 전압(VREF)에 따라 구동되는 제 3 NMOS 트랜지스터(N63)가 접속된다. 제 4 노드(Q64)와 접지 단자(Vss) 사이에 제 2 노드(Q62)의 전위에 따라 구동되는 제 4 NMOS 트랜지스터(N64)가 접속된다. 제 1 노드(Q61)와 출력 단자(OUT) 사이에 제 5 노드(Q65)의 전위에 따라 구동되는 제 5 PMOS 트랜지스터(P65)가 접속된다. 또한, 출력 단자(OUT)와 접지 단자(Vss) 사이에 제 2 노드(Q62)의 전위에 따라 구동되는 제 5 NMOS 트랜지스터(N65) 및 제 1 인버터(I61)에 의해 반전된 인에이블 신호(EN)에 따라 구동되는 제 6 NMOS 트랜지스터(N66)가 병렬 접속된다.
상기와 같이 구성되는 제 1 센스 증폭기의 구동 방법을 설명하면 다음과 같다.
인에이블 신호(EN)가 하이 상태로 인가되면 제 1 인버터(I61)에 의해 로우 상태로 반전되어 제 6 NMOS 트랜지스터(N66)를 턴오프시키고, 제 1 PMOS 트랜지스터(P61)를 턴온시킨다. 턴온된 제 1 PMOS 트랜지스터(P61)를 통해 전원 전압(VDD)이 제 1 노드(Q61)로 공급된다. 제 2 노드(Q62)의 전위에 따라 구동되는 제 2 PMOS 트랜지스터(P62) 및 제 1 NMOS 트랜지스터(N61)는 제 2 노드(Q62)의 전위가 소정 전압을 유지하도록 한다. 이렇게 소정 전압을 유지하는 제 2 노드(Q62)의 전위에 의해 제 4 NMOS 트랜지스터(N64)가 턴온된다. 제 1 전압(V1)과 제 2 전압(V2)의 크기에 의해 제 3 노드(Q63) 및 제 5 노드(Q65)의 전위가 결정되고, 출력 단자(OUT)의 전위가 결정된다. 즉, 제 1 전압(V1)이 제 2 전압(V2)보다 클 경우 제 3 PMOS 트랜지스터(P63) 및 제 2 NMOS 트랜지스터(N62)를 통해 접지 단자(Vss)로 흐르는 전류의 양이 제 4 PMOS 트랜지스터(P64) 및 제 3 NMOS 트랜지스터(N63)를 통해 접지 단자(Vss)로 흐르는 전류의 양보다 많게 된다. 따라서, 제 3 노드(Q63)는 로우 상태를 유지하게 되고, 제 5 노드(Q65)는 하이 상태를 유지하게 된다. 하이 상태를 유지하는 제 5 노드(Q65)의 전위에 의해 제 5 PMOS 트랜지스터(P65)는 턴오프되고, 이에 따라 전원 전압(VDD)이 출력 단자(OUT)로 출력되지 않기 때문에 출력 단자(OUT)는 로우 상태로 된다. 반대로, 제 1 전압(V1)이 제 2 전압(V2)보다 작을 경우 제 3 노드(Q63)는 하이 상태로 되고, 제 5 노드(Q65)는 로우 상태로 된다. 로우 상태를 유지하는 제 5 노드(Q65)의 전위에 의해 제 5 PMOS 트랜지스터(P65)는 턴온되고, 이에 따라 전원 전압(VDD)이 출력 단자(OUT)로 출력되어 출력 단자(OUT)는 하이 상태로 된다.
상기한 바와 같이 제 1 센스 증폭기는 제 1 전압(V1)이 제 2 전압(V2)보다 클 경우 로우 상태의 신호를 출력하고, 작을 경우 하이 상태의 신호를 출력한다.
도 7은 도 5의 제 2 센스 증폭기의 상세 회로도로서, 그 구성을 설명하면 다음과 같다.
펌핑 회로의 출력 전압이 입력되는 입력 단자(VSO)와 제 1 노드(Q71) 사이에 인에이블 신호(EN)가 제 1 인버터(I71)에 의해 반전된 신호(ENb)에 의해 구동되는 제 1 PMOS 트랜지스터(P71)가 접속된다. 전원 단자(VDD)와 제 2 노드(Q72) 사이에 제 1 인버터(I71)의 출력에 따라 구동되는 제 2 PMOS 트랜지스터(P72)와 제 2 노드(Q72)의 전위에 따라 구동되는 제 3 PMOS 트랜지스터(P73)가 직렬 접속되며, 제 2 노드(Q72)와 접지 단자(Vss) 사이에 제 2 노드(Q72)의 전위에 따라 구동되는 제 1 NMOS 트랜지스터(N71)가 접속된다. 제 1 노드(Q71)와 제 3 노드(Q73) 사이에 제 3 노드(Q73)의 전위에 따라 구동되는 제 4 PMOS 트랜지스터(P74)가 접속되며, 제 3 노드(Q73)와 제 4 노드(Q74) 사이에 제 1 전압(V1), 즉 다이오드 체인에 의해 조절된 레벨 전압(REGLEVEL)에 따라 구동되는 제 2 NMOS 트랜지스터(N72)가 접속된 다. 제 1 노드(Q71)와 출력 단자(OUT) 사이에 제 3 노드(Q73)의 전위에 따라 구동되는 제 5 PMOS 트랜지스터(P75)가 접속되며, 출력 단자(OUT)와 제 4 노드(Q74) 사이에 제 2 전압(V2), 즉 조절된 기준 전압(REG_REF)에 따라 구동되는 제 3 NMOS 트랜지스터(N73)가 접속된다. 제 4 노드(Q74)와 접지 단자(Vss) 사이에 제 2 노드(Q72)의 전위에 따라 구동되는 제 4 NMOS 트랜지스터(N74)가 접속된다. 전원 단자(VDD)와 출력 단자(OUT) 사이에 인에이블 신호(EN)가 반전된 인에이블 바 신호(ENb)에 따라 구동되는 제 5 NMOS 트랜지스터(N75)가 접속된다.
상기와 같이 구성되는 제 2 센스 증폭기의 구동 방법을 설명하면 다음과 같다.
인에이블 신호(EN)가 하이 상태로 인가되면 제 1 인버터(I71)에 의해 로우 상태로 반전되어 제 1 및 제 2 PMOS 트랜지스터(P71 및 P72)를 턴온시킨다. 턴온된 제 2 PMOS 트랜지스터(P72)를 통해 전원 전압(VDD)이 공급되는데, 제 2 노드(Q72)의 전위에 따라 구동되는 제 3 PMOS 트랜지스터(P73) 및 제 1 NMOS 트랜지스터 (N71)는 제 2 노드(Q72)의 전위가 소정 전압을 유지하도록 한다. 이렇게 소정 전압을 유지하는 제 2 노드(Q72)의 전위에 의해 제 4 NMOS 트랜지스터(N74)가 턴온된다. 제 1 PMOS 트랜지스터(P71)를 통해 펌핑 전압(VSO)이 제 1 노드(Q71)로 공급되면, 제 1 전압(V1)과 제 2 전압(V2)의 크기에 의해 제 3 노드(Q73) 및 출력 단자(OUT)의 전위가 결정된다. 즉, 제 1 전압(V1)이 제 2 전압(V2)보다 클 경우 제 4 PMOS 트랜지스터(P74) 및 제 2 NMOS 트랜지스터(N72)를 통해 접지 단자(Vss)로 흐르는 전류의 양이 제 5 PMOS 트랜지스터(P75) 및 제 3 NMOS 트랜지스터(N73)를 통해 접지 단자(Vss)로 흐르는 전류의 양보다 많게 된다. 따라서, 제 3 노드(Q73)는 로우 상태로 되고, 출력 단자(OUT)로 펌핑 전압(VSO)이 출력된다. 반대로, 제 1 전압(V1)이 제 2 전압(V2)보다 작을 경우 제 3 노드(Q73)는 하이 상태로 되고, 출력 단자(OUT)는 로우 상태로 된다. 한편, 전원 단자(VDD)와 출력 단자(OUT) 사이에 접속된 제 5 NMOS 트랜지스터(N75)는 인에이블 신호(EN)가 로우 상태로 인가될 때 턴온되어 출력 단자(OUT)가 하이 상태의 초기화 상태를 갖도록 한다.
상기한 바와 같이 제 2 센스 증폭기는 제 1 전압(V1)이 제 2 전압(V2)보다 클 경우 펌핑 전압을 출력하고, 작을 경우 로우 상태의 신호를 출력한다.
도 8은 도 5의 레귤레이션 회로의 스위칭 회로에 적용되는 스위칭 수단(71, 72, 73 및 74)의 구성도로서, 스위칭 수단은 제 1 신호(V1) 및 제 2 신호(V2)를 논리 조합하는 NAND 게이트(81)와 NAND 게이트(81)의 출력 신호에 따라 제 2 센스 증폭기의 출력 신호를 출력하는 고전압 래치(82)로 구성된다. 여기서, 제 1 신호(V1)은 각각의 비트 신호(BIT4, BIT8, BIT12 및 BIT16)이며, 제 2 신호(V2)는 인에이블 신호(EN)이다. 즉, NAND 게이트(81)는 각각의 비트 신호(BIT4, BIT8, BIT12 및 BIT16)와 인에이블 신호(EN)를 논리 조합한다.
도 9는 도 8의 고전압 래치의 회로도로서, 그 구성을 설명하면 다음과 같다.
전원 입력 단자(VPPIN), 즉 제 2 센스 증폭기의 출력 단자와 제 1 노드(Q91) 사이에 제 2 노드(Q92)의 전위에 따라 구동되는 제 1 PMOS 트랜지스터(P91)가 접속되고, 제 1 노드(Q91)와 접지 단자(Vss) 사이에 입력 신호(VIN), 즉 NAND 게이트(81)의 출력 신호에 따라 구동되는 제 1 NMOS 트랜지스터(N91)가 접속된다. 한편, 전원 입력 단자(VPPIN)와 제 2 노드(Q92), 즉 출력 단자(OUTB) 사이에 제 1 노드(Q91)의 전위에 따라 구동되는 제 2 PMOS 트랜지스터(P92)가 접속되며, 제 2 노드(Q92)와 접지 단자(Vss) 사이에 입력 신호(VIN)를 반전시키는 인버터(I91)의 출력 신호에 따라 구동되는 제 2 NMOS 트랜지스터(N92)가 접속된다.
상기와 같이 구성되는 스위칭 수단의 구동 방법을 설명하면 다음과 같다.
제 1 신호(V1) 및 제 2 신호(V2), 즉 비트 신호(BIT4, BIT8, BIT12 및 BIT16) 및 인에이블 신호(EN)가 하이 상태로 인가되면, NAND 게이트(81)는 이들을 논리 조합하여 로우 상태의 신호를 출력 한다. 고전압 래치(82)가 로우 상태로 출력되는 NAND 게이트(81)의 출력 신호를 입력 신호(VIN)로 입력하면, 제 1 NMOS 트랜지스터(N91)가 턴오프되고, 인버터(I91)에 의해 하이 상태로 반전되어 제 2 NMOS 트랜지스터(N92)가 턴온된다. 제 2 NMOS 트랜지스터(N92)가 턴온되어 제 2 노드(Q92)는 로우 상태를 유지하게 되어 출력 단자(OUTB)는 로우 상태의 신호를 출력한다. 제 2 노드(Q92)가 로우 상태를 유지하므로 제 1 PMOS 트랜지스터(P91)가 턴온되어 입력 전원(VPPIN)을 제 1 노드(Q91)로 공급하여 제 1 노드(Q91)가 하이 상태를 유지하게 되며, 이에 의해 제 2 PMOS 트랜지스터(P92)가 턴오프되어 제 2 노드(Q92), 즉 출력 단자(OUTB)는 로우 상태를 유지하게 된다.
한편, 제 1 신호(V1), 즉 비트 신호(BIT4, BIT8, BIT12 및 BIT16)가 로우 상태로 인가되고, 제 2 신호(V2), 즉 인에이블 신호(EN)가 하이 상태로 인가되면, NAND 게이트(81)는 이들을 논리 조합하여 하이 상태의 신호를 출력 한다. 고전압 래치(82)가 하이 상태로 출력되는 NAND 게이트(81)의 출력 신호를 입력 신호(VIN)로 입력하면, 제 1 NMOS 트랜지스터(N91)가 턴온되고, 인버터(I91)에 의해 로우 상태로 반전되어 제 2 NMOS 트랜지스터(N92)가 턴오프된다. 제 1 NMOS 트랜지스터 (N91)가 턴온되어 제 1 노드(Q91)는 로우 상태를 유지하게 되고, 이에 의해 제 2 PMOS 트랜지스터(P92)가 턴온된다. 제 2 PMOS 트랜지스터(P92)를 통해 입력 전원(VPPIN)이 제 2 노드(Q92)로 공급되어 출력 단자(OUTB)는 하이 상태를 유지하게 된다. 하이 상태를 유지하는 제 2 노드(Q92)의 전위에 의해 제 1 PMOS 트랜지스터(P91)는 턴오프되어 제 1 노드(Q91)는 로우 상태를 유지하게 된다.
상술한 바와 같이 본 발명에 따른 차지 펌프 회로에 적용되는 레귤레이션 회로는 인에이블 신호(EN)와 다수의 비트 신호(BIT4, BIT8, BIT12 및 BIT16)중 하이 상태로 인가되는 하나의 비트 신호에 의해 NAND 게이트(81)는 하이 상태의 신호를 출력하고, 하이 상태로 출력되는 NAND 게이트(81)의 출력 신호에 의해 고전압 래치(82)는 로우 상태의 신호를 출력한다. 고전압 래치(82)가 로우 상태의 신호를 출력하면 다수의 PMOS 트랜지스터(P501, P502, P503 및 P504)중 어느 하나를 턴온시켜 펌핑 전압(PUMP_OUT)을 PMOS 트랜지스터(P501, P502, P503 및 P504)의 사이즈에 따라 조절하여 셀의 드레인 단자(VPPD)로 입력시킨다.
상술한 바와 같이 본 발명에 의하면 프로그램할 셀의 수에 따른 프로그램 비트 정보를 이용하여 비트 카운터가 비트 신호를 생성하고, 이 비트 신호를 이용하여 레귤레이션 회로가 서로 다른 레벨의 펌핑 전압을 셀에 인가함으로써 셀의 특성에 관계없이 셀에 인가되는 전압 레벨을 일정하게 유지할 수 있어 셀 전압의 상승에 의한 셀의 특성 저하를 방지할 수 있다.

Claims (7)

  1. 적어도 하나 이상의 클럭 신호에 따라 전원 전압을 펌핑하기 위한 펌핑 회로;
    기준 전압을 발생시키기 위한 기준 전압 발생 회로;
    프로그램 비트 정보에 따라 다수의 비트 신호를 생성하기 위한 비트 카운터; 및
    상기 기준 전압과 펌핑회로 전압을 이용하여 조절기준전압을 생성하고, 생성된 조절기준전압과 조절레벨 전압을 비교한 후, 상기 비교결과와 상기 비트 카운터 신호에 따라 상기 펌핑전압을 조절하여 셀에 공급하기 위한 다수의 스위칭 회로를 포함하는 레귤레이션 회로를 포함하여 이루어진 것을 특징으로 하는 차지 펌프 회로.
  2. 제 1 항에 있어서, 상기 레귤레이션 회로는 자신의 출력을 재입력하고 상기 기준 전압과 비교하여 출력을 결정하는 제 1 비교 회로;
    상기 제 1 비교 회로의 출력을 분배하여 조절 기준 전압을 생성하기 위한 분배 수단;
    상기 조절 기준 전압과 조절 레벨 전압을 비교하기 위한 제 2 비교 회로;
    상기 비트 카운터로부터의 상기 다수의 비트 신호와 상기 제 2 비교 회로의 출력에 따라 상기 펌핑 전압을 조절하여 셀에 공급하기 위한 다수의 스위칭 회로; 및
    상기 스위칭 회로를 통해 출력되는 상기 펌핑 접압을 강하시켜 상기 조절 레벨 전압을 생성하기 위한 전압 강하 수단을 포함하여 이루어진 것을 특징으로 하는 차지 펌프 회로.
  3. 제 2 항에 있어서, 상기 스위칭 회로는 인에이블 신호와 상기 비트 신호 각각에 따라 상기 제 2 비교 회로의 출력 신호 또는 로우 레벨 신호를 선택적으로 출력하기 위한 제 1 스위칭 수단; 및
    상기 제 1 스위칭 수단의 출력 신호에 따라 상기 펌핑 전압을 조절하여 상기 셀에 공급하기 위한 제 2 스위칭 수단을 포함하여 이루어진 것을 특징으로 하는 차지 펌프 회로.
  4. 제 3 항에 있어서, 상기 제 1 스위칭 수단은 상기 인에이블 신호 및 상기 비트 신호를 논리 조합하기 위한 논리 수단; 및
    상기 논리 수단의 출력 신호에 따라 상기 제 2 비교 회로의 출력 신호 또는 로우 레벨 신호를 선택적으로 출력하는 고전압 래치를 포함하여 이루어진 것을 특징으로 하는 차지 펌프 회로.
  5. 제 4 항에 있어서, 상기 논리 수단은 NAND 게이트를 포함하는 것을 특징으로 하는 차지 펌프 회로.
  6. 제 3 항에 있어서, 상기 제 2 스위칭 수단은 사이즈가 각각 다른 PMOS 트랜지스터인 것을 특징으로 하는 차지 펌프 회로.
  7. 제 3 항에 있어서, 상기 제 2 스위칭 수단은 동일한 사이즈의 PMOS 트랜지스터가 각각 다른 수로 접속된 것을 특징으로 하는 차지 펌프 회로.
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