JP3877674B2 - フラッシュメモリ装置用電圧生成器 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、フラッシュメモリ装置用電圧生成器に係り、特に過消去されたフラッシュメモリセルのセル電流と弱くプログラムされた多数のフラッシュメモリセルのセル電流とを多数の比較器でそれぞれ比較し、その結果に応じて低電圧検出器及び多数のチャージポンプ回路を駆動することにより、温度、電源電圧及び工程の変化によって影響を受けない回路を実現し得るだけでなく、フラッシュメモリセルのしきい値電圧を調節して低電圧検出点(low voltage detection point)またはレギュレーション点(regulation point)を自由に調節することが可能なフラッシュメモリ装置用電圧生成器に関する。
【０００２】
【従来の技術】
フラッシュメモリ素子では、セルをプログラム又は消去するために、セルの各端子に所定の高電圧を印加しなければならない。このようにセルの各端子に印加するための高電圧を発生させるために、ポンピング回路とレギュレーション回路からなる多数のチャージポンプ回路が必要であり、低い電圧では正しいプログラム又は消去動作が行われ難いので、低電圧を検出する低電圧検出器が必要である。また、低電圧検出器及び多数のチャージポンプ回路が動作するためには、基準電圧と所定の電圧とを比較する多数の比較器が必要であり、基準電圧を発生させる基準電圧発生回路が必要である。
【０００３】
このように低電圧検出器、多数の比較器及びチャージポンプ回路を含む一般的なフラッシュメモリ装置用電圧生成器を図１に示したが、その構成及び動作を説明すると、次の通りである。
【０００４】
第１及び第２抵抗Ｒ１１及びＲ１２によって電源電圧Ｖccが分配されると、第１比較器１０５は分配された電圧と基準電圧発生回路１０１からの基準電圧Ｖrefとを比較して低電圧検出信号ＬＶＣＣを出力する。第１チャージポンプ回路１０２はセルの第１端子に印加するためのポジティブ高電圧ＶＰＰＤを生成し、第２チャージポンプ回路１０３はセルの第２端子に印加するためのポジティブ高電圧ＶＰＰＩを生成し、第３チャージポンプ回路１０４はセルの第３端子に印加するためのネガティブ高電圧ＶＥＥＩを生成する。このような第１、第２及び第３チャージポンプ回路１０２、１０３及び１０４それぞれは、高電圧をポンプするためのポンピング回路と、ポンピング回路のポンピング電圧を所望のレベルにレギュレーションするためのレギュレーション回路とからなる。第１チャージポンプ回路１０２の出力電圧ＶＰＰＤは、多数のＰＯＭＯＳトランジスタがダイオード接続された第１電圧デバイダ１０９によって分配され、第２比較器１０６は、第１電圧デバイダ１０９の分配電圧Ｖ１と基準電圧Ｖrefとを比較し、その結果に応じて第１チャージポンプ回路１０２の動作を制御する。第２チャージポンプ回路１０３の出力電圧ＶＰＰＩは多数のＰＭＯＳトランジスタがダイオード接続された第２電圧デバイダ１１０によって分配される。第３比較器１０７は、第２電圧デバイダ１１０の分配電圧Ｖ２と基準電圧Ｖrefとを比較し、その結果に応じて第２チャージポンプ回路１０３の動作を制御する。また、第３チャージポンプ回路１０４の出力電圧ＶＥＥ１は、多数のＮＭＯＳトランジスタがダイオード接続された第３電圧デバイダ１１１の分配電圧Ｖ３と基準電圧Ｖrefとを比較し、その結果に応じて第３チャージポンプ回路１０４の動作を制御する。
【０００５】
このように構成されるフラッシュメモリ装置用電圧生成器は、基準電圧発生回路からの基準電圧とそれぞれの比較電圧とを比較して動作する。ところで、基準電圧発生回路は、温度または工程だけでなく電源電圧の変化にも大きく影響を受けるため、フラッシュメモリ装置用電圧生成器の正確な低電圧検出またはレギュレーションのためにはこれらの変化にも影響を受けない基準電圧発生回路を必要とする。ところが、このような特性を全て有する基準電圧発生回路は構成し難いだけでなく、実際回路とシミュレーション結果との間に差が発生する場合、回路をさらに修正しなければならないという問題点がある。
【０００６】
【発明が解決しようとする課題】
本発明の目的は、温度、工程または電源電圧の変化にも影響を受けなく正確に低電圧検出及びレギュレーションすることが可能なフラッシュメモリ装置用電圧生成器を提供することにある。
【０００７】
本発明の他の目的は、過消去されたフラッシュメモリセルのセル電流と弱くプログラムされたフラッシュメモリセルのセル電流とを比較して温度、工程または電源電圧の変化にも影響を受けず正確に低電圧検出及びレギュレーションすることが可能なフラッシュメモリ装置用電圧生成器を提供することにある。
【０００８】
本発明のさらに他の目的は、過消去されたフラッシュメモリセル及び弱くプログラムされたフラッシュメモリセルのしきい値電圧を調節してセル電流を調節することにより、低電圧検出点またはレギュレーション点を自由に調節することが可能なフラッシュメモリ装置用電圧生成器を提供することにある。
【０００９】
【課題を解決するための手段】
上記目的を達成するために、本発明に係るフラッシュメモリ装置用電圧生成器は、過消去されたフラッシュメモリセルと、少なくとも一つ以上のプログラムされたフラッシュメモリセルと、前記過消去されたフラッシュメモリセルのセル電流と前記プログラムされたフラッシュメモリセルのセル電流とをそれぞれ比較するための少なくとも一つ以上の比較器とを含んでなり、前記比較器の出力によって低電圧が検出され、少なくとも一つ以上のチャージポンプ回路の動作が制御されることを特徴とする。
【００１０】
本発明に係るフラッシュメモリ装置用電圧生成器は、互いに異なる状態の２つのフラッシュメモリセルのセル電流を比較して電源電圧の変化を検出するための低電圧検出器と、互いに異なる状態の少なくとも２つ以上のフラッシュメモリセルのセル電流を比較し、その結果に応じて少なくとも一つ以上の所定の高電圧を生成するための高電圧発生手段とを含んでなることを特徴とする。
【００１１】
前記高電圧発生手段は、電源電圧を所定の高電圧にポンプし、所定のレベルにレギュレーションするための少なくとも一つ以上のチャージポンプ回路と、前記チャージポンプ回路の出力をそれぞれ分配するための少なくとも一つ以上の電圧デバイダと、過消去されたフラッシュメモリセルと、少なくとも一つ以上のプログラムされたフラッシュメモリセルと、前記過消去されたフラッシュメモリセルのセル電流を基準として前記プログラムされたフラッシュメモリセルのセル電流をそれぞれ比較し、その結果に応じて前記チャージポンプ回路を制御するための少なくとも一つ以上の比較器とを含んでなることを特徴とする。
【００１２】
本発明に係るフラッシュメモリ装置用電圧生成器は、電源電圧を供給するための少なくとも一つ以上の負荷手段と、前記電源電圧を所定の高電圧にポンプし、所定のレベルにレギュレーションするための少なくとも一つ以上のチャージポンプ回路と、前記チャージポンプ回路の出力をそれぞれ分配するための少なくとも一つ以上の電圧デバイダと、過消去されたフラッシュメモリセルと、プログラムされた少なくとも一つ以上のフラッシュメモリセルと、前記過消去されたフラッシュメモリセルと前記プログラムされた少なくとも一つ以上のフラッシュメモリセルのドレイン電位をそれぞれ調節するための少なくとも２つ以上のドレインバイアス回路と、前記ドレインバイアス回路によって駆動され、前記電源端子と前記フラッシュメモリセルの電流経路を設定するための少なくとも２つ以上のスイッチング手段と、前記過消去されたフラッシュメモリセルのセル電流を基準として前記プログラムされたフラッシュメモリセルのセル電流それぞれを比較して前記電源電圧の低下を検出し、或いは前記チャージポンプ回路を制御するための少なくとも２つ以上の比較器とを含んでなることを特徴とする。
【００１３】
【発明の実施の形態】
以下、添付図に基づいて本発明の好適な実施例を詳細に説明する。ところが、本発明は、下記の実施例に限定されるものではなく、様々に変形実現することができる。これらの実施例は本発明の開示を完全にし、当技術分野で通常の知識を有する者に本発明の範疇を完全に知らせるために提供されるものである。一方、添付図において、同一の符号は同一の要素を指す。
【００１４】
図２は本発明に係る低電圧検出器、多数の比較器及びチャージポンプ回路を含むフラッシュメモリ装置用電圧生成器の構成図であって、その構成を説明すると、次の通りである。
【００１５】
電源端子Ｖccと第1〜第５ノードＱ２１〜Ｑ２５との間に第１〜第５負荷手段２０１〜２０５がそれぞれ接続される。第１ノードＱ２１と接地端子Ｖssとの間に、第１ＮＭＯＳトランジスタＮ２１及び第１フラッシュメモリセルＭ２１がそれぞれ直列接続される。第２ノードＱ２２と接地端子Ｖssとの間に、第２ＮＭＯＳトランジスタＮ２２及び第２フラッシュメモリセルＭ２２がそれぞれ直列接続される。第３ノードＱ２３と接地端子Ｖssとの間に、第３ＮＭＯＳトランジスタＮ２３及び第３フラッシュメモリセルＭ２３がそれぞれ直列接続される。第４ノードＱ２４と接地端子Ｖssとの間に、第４ＮＭＯＳトランジスタＮ２４及び第４フラッシュメモリセルＭ２４がそれぞれ直列接続される。第５ノードＱ２５と接地端子Ｖssとの間に、第５ＮＭＯＳトランジスタＮ２５及び第５フラッシュメモリセルＭ２５がそれぞれ直列接続される。第１〜第５ＮＭＯＳトランジスタＮ２１〜Ｎ２５は第１〜第５ドレインバイアス回路２０６〜２１０によって駆動されるが、第1〜第５ドレインバイアス回路２０６〜２１０は第１〜第５フラッシュメモリセルＭ２１〜Ｍ２５のドレイン電位を調節するための回路である。一方、第１フラッシュメモリセルＭ２１はゲート端子が接地端子Ｖssに接続され、第２フラッシュメモリセルＭ２２はゲート端子が電源端子Ｖccに接続される。そして、第３〜第５フラッシュメモリセルＭ２３〜Ｍ２５はゲート端子に第１〜第３電圧デバイダ２１８〜２２０による分配電圧が印加される。
【００１６】
低電圧検出器を構成する第１比較器２１４は第１ノードＱ２１の電位と第２ノードＱ２２の電位とを比較し、その結果に応じて低電圧を検出して低電圧検出信号ＬＶＣＣを出力する。そして、高電圧発生手段を構成する第２〜第４比較器２１５〜２１７は、第１ノードＱ２１の電位と第３〜第５ノードＱ２３〜Ｑ２５の電位とをそれぞれ比較し、その結果に応じて第１〜第３チャージポンプ回路２１１〜２１３の動作を制御する。
【００１７】
第１チャージポンプ回路２１１はメインメモリセル(図示しない)のソース端子に印加するためのポジティブ高電圧ＶＰＰＤ（ポンピング電圧）を生成し、第２チャージポンプ回路２１２はメインメモリセルのゲート端子に印加するためのポジティブ高電圧ＶＰＰＩ（ポンピング電圧）を生成し、第３チャージポンプ回路２１３はメインメモリセルのソース端子に印加するためのネガティブ高電圧ＶＥＥＩ（ポンピング電圧）を生成する。このような第１、第２及び第３チャージポンプ回路２１１、２１２及び２１３それぞれは、高電圧をポンプするためのポンピング回路と、ポンピング回路のポンピング電圧を所望のレベルにレギュレーションするためのレギュレーション回路とから構成される。
【００１８】
第１電圧デバイダ２１８は、第１チャージポンプ回路２１１の出力電圧ＶＰＰＤを分配し、この分配電圧は第３フラッシュメモリセルＭ２３のゲート端子に印加される。第２電圧デバイダ２１９は第２チャージポンプ回路２１２の出力電圧ＶＰＰＩを分配し、この分配電圧は第４フラッシュメモリセルＭ２４のゲート端子に印加される。また、第３電圧デバイダ２２０は第３チャージポンプ回路２１３の出力電圧ＶＥＥＩを分配し、この分配電圧は第５フラッシュメモリセルＭ２５のゲート端子に印加される。
【００１９】
ここで、第１フラッシュメモリセルＭ２１は過消去された状態を維持し、第２〜第５フラッシュメモリセルＭ２２〜Ｍ２５はそれぞれ弱くプログラムされた状態を維持する。従って、第１フラッシュメモリセルＭ２１は電源電圧Ｖccの変化に関係なく一定のセル電流が流れ、第２〜第５フラッシュメモリセルＭ２２〜Ｍ２５は電源電圧Ｖccが変化すると、セル電流が変化する。一方、第１〜第５フラッシュメモリセルＭ２１〜Ｍ２５それぞれのしきい値電圧を調節すると、これらそれぞれのセル電流を調節することができる。これにより、所望の低電圧検出点またはレギュレーション点を調節することができる。
【００２０】
次に、このように構成される本発明に係るフラッシュメモリ装置用電圧生成器の駆動方法を概略的に説明する。
【００２１】
第１〜第５負荷手段２０１〜２０５を介して第１〜第５ノードＱ２１〜Ｑ２５に電源電圧Ｖccが印加されると、第１〜第５ドレインバイアス回路２０６〜２１０によって第１〜第５ＮＭＯＳトランジスタＮ２１〜Ｎ２５が制御され、電源端子Ｖccと接地端子Ｖssとの間に電流経路が設定される。従って、第１〜第５フラッシュメモリセルＭ２１〜Ｍ２５それぞれを介して接地端子Ｖssに流れる電流量に応じて第１〜第５ノードＱ２１〜Ｑ２５の電位が決定され、第１ノードＱ２１の電位を基準として第２〜第５ノードＱ２２〜Ｑ２５の電位を第１〜第４比較器２１４〜２１７がそれぞれ比較し、その結果に応じて低電圧検出信号ＬＶＣＣを出力し、或いは第１〜第３チャージポンプ回路２１１〜２１３の動作を制御する。一方、第１〜第３ポンプ回路２１１〜２１３の出力は第１〜第３電圧デバイダ２１８〜２２０によって分配され、これらの分配電圧は第３〜第５フラッシュメモリセルＭ２３〜Ｍ２５のゲート端子に印加されてこれらの電流量が調節され、これにより第３〜第５のノードＱ２３〜Ｑ２５の電位が調節される。
【００２２】
次に、本発明に係るフラッシュメモリ装置用電圧生成器の駆動方法を詳細に説明する。
【００２３】
電源電圧Ｖccが印加されて電源端子Ｖccと接地端子Ｖssとの間に電流経路が設定されると、ゲート端子が接地端子Ｖssに接続された第１フラッシュメモリセルＭ２１のセル電流は一定に維持され、これにより第１のノードＱ２１は一定の電位を維持することになる。一方、電源電圧Ｖccが変化するにつれて、ゲート端子に電源電圧Ｖccが印加される第２フラッシュメモリセルＭ２２のセル電流も変化するが、これにより第２ノードＱ２２の電位も変化する。このような第１フラッシュメモリセルＭ２１のセル電流を基準とした第２フラッシュメモリセルＭ２２のセル電流の変化、すなわち第１ノードＱ２１の電位を基準とした第２ノードＱ２２の電位を第１比較器２１４が比較し、低電圧を検出する低電圧検出信号ＬＶＣＣを出力する。
【００２４】
第１チャージポンプ回路２１１は、第２比較器２１５の出力に応じて、メインメモリセルのドレイン端子に印加するためのポジティブ高電圧ＶＰＰＤを生成するが、第１チャージポンプ回路２１１で生成されたポジティブ高電圧ＶＰＰＤはメインメモリセルのドレイン端子に印加されると同時に第１電圧デバイダ２１８によって分配され、第１電圧デバイダ２１８による分配電圧は第３フラッシュメモリセルＭ２３のゲート端子に印加されて第３フラッシュメモリセルＭ２３のセル電流を調節する。これにより、第３ノードＱ２３の電位が調節され、第３ノードＱ２３の電位は第１ノードＱ２１の電位と共に第２比較器２１５によって比較される。第２比較器２１５の比較結果に応じて第１チャージポンプ回路２１１の動作が制御される。
【００２５】
第２チャージポンプ回路２１２は、第３比較器２１６の出力に応じて、メインメモリセルのゲート端子に印加するためのポジティブ高電圧ＶＰＰＩを生成するが、第２チャージポンプ回路２１２からのポジティブ高電圧ＶＰＰＩはメインメモリセルのゲート端子に印加されると同時に第２電圧デバイダ２１９によって分配され、第２電圧デバイダ２１９による分配電圧は第４フラッシュメモリセルＭ２４のゲート端子に印加されて第４フラッシュメモリセルＭ２４のセル電流を調節する。これにより、第４ノードＱ２４の電位が調節され、第４ノードＱ２４の電位は第１ノードＱ２１の電位と共に第３比較器２１６によって比較される。第３比較器２１６の比較結果に応じて第２チャージポンプ回路２１２の動作が制御される。
【００２６】
第３チャージポンプ回路２１３は、第４比較器２１７の出力に応じてメインメモリセルのソース端子に印加するためのネガティブ高電圧ＶＥＥＩを生成するが、第３チャージポンプ回路２１３からのネガティブ高電圧ＶＥＥＩはメインメモリセルのソース端子に印加されると同時に第３電圧デバイダ２２０によって分配され、第３電圧デバイダ２２０による分配電圧は第５フラッシュメモリセルＭ２５のゲート端子に印加されて第５フラッシュメモリセルＭ２５のセル電流を調節する。これにより、第５ノードＱ２５の電位が調節され、第５ノードＱ２５の電位は第１ノードＱ２１の電位と共に第４比較器２１７によって比較される。第４比較器２１７の比較結果に応じて第３チャージポンプ回路２１３の動作が制御される。
【００２７】
図３は図２の詳細な回路図である。図３に示すように、負荷手段はゲート端子が電源端子Ｖccに接続されたＮＭＯＳトランジスタＮ３１〜Ｎ３５から構成し、ドレインバイアス回路はフラッシュメモリセルのドレイン端子の（ドレイン）電位を反転させるインバート手段となるインバータＩ３１〜Ｉ３５から構成した。また、ドレインバイアス回路によって駆動され、電源端子ＶccとフラッシュメモリセルＭ３１〜Ｍ３５の電流経路を設定するためのスイッチング手段となるＮＭＯＳトランジスタＮ３６〜Ｎ４０が設けられている。また、第１及び第２電圧デバイダは多数のＮＭＯＳトランジスタをダイオード連結して構成し、第３電圧デバイダは多数のＮＭＯＳトランジスタをダイオード連結して構成した。ここで、負荷手段はゲート端子が電源端子Ｖccに接続されたＮＭＯＳトランジスタ、ゲート端子が接地端子Ｖssに接続されたＰＭＯＳトランジスタ、ダイオードまたは抵抗などに様々な変形が可能である。
【００２８】
図４は本発明に係るフラッシュメモリ装置用電圧生成器を用いて低電圧を検出する場合の電流及び電圧変化グラフであって、第１フラッシュメモリセルのセル電流Ａと第２フラッシュメモリセルのセル電流Ｂとが交差する点で第１比較器に入力される第１ノードＱ２１の電位と第２ノードＱ２２の電位も交差し、この点が低電圧検出点になる。すなわち、電源電圧Ｖccが低くなるにつれて、第２フラッシュメモリセルのセル電流Ｂが第１フラッシュメモリセルのセル電流Ａより低くなる点が発生し、この点で第２ノードＱ２２の電位が第１のノードＱ２１の電位より低くなるが、この点が低電圧検出点になる。
【００２９】
図５は本発明に係るフラッシュメモリ装置用電圧生成器を用いてレギュレーションする場合の電流及び電圧変化グラフであって、第１フラッシュメモリセルのセル電流Ｃと第３フラッシュメモリセルのセル電流Ｄとが交差する点で、第２比較器に入力される第１ノードＱ２１の電位と第３ノードＱ２３の電位が交差し、この点がレギュレーション点になる。すなわち、第１チャージポンプ回路のポンピング電圧ＶＰＰＤが増加するにつれて、第１電圧デバイダにおける分配電圧も増加し、これにより第３フラッシュメモリセルのゲートに印加される電圧も増加する。従って、第３フラッシュメモリセルを介して流れる電流量が増加し、これにより第３のノードの電位は低くなるが、この点がレギュレーション点になる。
【００３０】
【発明の効果】
上述したように、本発明によれば、過消去されたフラッシュメモリセルのセル電流と弱くプログラムされた多数のフラッシュメモリセルのセル電流とを多数の比較器を用いてそれぞれ比較し、それにより低電圧検出器及び多数のチャージポンプ回路を駆動することにより、基準電圧発生回路を必要としないため、温度、電源電圧及び工程の変化によって回路の動作が影響を受けないので、回路の誤動作を防止することができるうえ、フラッシュメモリセルのしきい値電圧を調節して低電圧検出点またはレギュレーション点を調節することができ、回路を修正しなくてもよい。
【図面の簡単な説明】
【図１】一般的な低電圧検出器、多数の比較器及びチャージポンプ回路を含むフラッシュメモリ装置用電圧生成器の構成図である。
【図２】本発明に係る低電圧検出器、多数の比較器及びチャージポンプ回路を含むフラッシュメモリ装置用電圧生成器の構成図である。
【図３】図２の詳細な回路図である。
【図４】本発明に係るフラッシュメモリ装置用電圧生成器を用いて低電圧を検出する場合の電流及び電圧変化グラフである。
【図５】本発明に係るフラッシュメモリ装置用電圧生成器を用いてレギュレーションする場合の電流及び電圧変化グラフである。
【符号の説明】
２０１乃至２０５ 第1乃至第５負荷手段
２０６乃至２１０ 第１乃至第５ドレインバイアス回路
２１１乃至２１３ 第１乃至第３チャージポンプ回路
２１４乃至２１７ 第1乃至第４比較器
２１９乃至２２０ 第１乃至第３電圧デバイダ
Ｍ２１乃至Ｍ２５ 第１乃至第５フラッシュメモリセル
Ｎ２１乃至Ｎ２５ 第１乃至第５ＮＭＯＳトランジスタ
Ｑ２１乃至Ｑ２５ 第１乃至第５ノード
【発明の属する技術分野】
本発明は、フラッシュメモリ装置用電圧生成器に係り、特に過消去されたフラッシュメモリセルのセル電流と弱くプログラムされた多数のフラッシュメモリセルのセル電流とを多数の比較器でそれぞれ比較し、その結果に応じて低電圧検出器及び多数のチャージポンプ回路を駆動することにより、温度、電源電圧及び工程の変化によって影響を受けない回路を実現し得るだけでなく、フラッシュメモリセルのしきい値電圧を調節して低電圧検出点(low voltage detection point)またはレギュレーション点(regulation point)を自由に調節することが可能なフラッシュメモリ装置用電圧生成器に関する。
【０００２】
【従来の技術】
フラッシュメモリ素子では、セルをプログラム又は消去するために、セルの各端子に所定の高電圧を印加しなければならない。このようにセルの各端子に印加するための高電圧を発生させるために、ポンピング回路とレギュレーション回路からなる多数のチャージポンプ回路が必要であり、低い電圧では正しいプログラム又は消去動作が行われ難いので、低電圧を検出する低電圧検出器が必要である。また、低電圧検出器及び多数のチャージポンプ回路が動作するためには、基準電圧と所定の電圧とを比較する多数の比較器が必要であり、基準電圧を発生させる基準電圧発生回路が必要である。
【０００３】
このように低電圧検出器、多数の比較器及びチャージポンプ回路を含む一般的なフラッシュメモリ装置用電圧生成器を図１に示したが、その構成及び動作を説明すると、次の通りである。
【０００４】
第１及び第２抵抗Ｒ１１及びＲ１２によって電源電圧Ｖccが分配されると、第１比較器１０５は分配された電圧と基準電圧発生回路１０１からの基準電圧Ｖrefとを比較して低電圧検出信号ＬＶＣＣを出力する。第１チャージポンプ回路１０２はセルの第１端子に印加するためのポジティブ高電圧ＶＰＰＤを生成し、第２チャージポンプ回路１０３はセルの第２端子に印加するためのポジティブ高電圧ＶＰＰＩを生成し、第３チャージポンプ回路１０４はセルの第３端子に印加するためのネガティブ高電圧ＶＥＥＩを生成する。このような第１、第２及び第３チャージポンプ回路１０２、１０３及び１０４それぞれは、高電圧をポンプするためのポンピング回路と、ポンピング回路のポンピング電圧を所望のレベルにレギュレーションするためのレギュレーション回路とからなる。第１チャージポンプ回路１０２の出力電圧ＶＰＰＤは、多数のＰＯＭＯＳトランジスタがダイオード接続された第１電圧デバイダ１０９によって分配され、第２比較器１０６は、第１電圧デバイダ１０９の分配電圧Ｖ１と基準電圧Ｖrefとを比較し、その結果に応じて第１チャージポンプ回路１０２の動作を制御する。第２チャージポンプ回路１０３の出力電圧ＶＰＰＩは多数のＰＭＯＳトランジスタがダイオード接続された第２電圧デバイダ１１０によって分配される。第３比較器１０７は、第２電圧デバイダ１１０の分配電圧Ｖ２と基準電圧Ｖrefとを比較し、その結果に応じて第２チャージポンプ回路１０３の動作を制御する。また、第３チャージポンプ回路１０４の出力電圧ＶＥＥ１は、多数のＮＭＯＳトランジスタがダイオード接続された第３電圧デバイダ１１１の分配電圧Ｖ３と基準電圧Ｖrefとを比較し、その結果に応じて第３チャージポンプ回路１０４の動作を制御する。
【０００５】
このように構成されるフラッシュメモリ装置用電圧生成器は、基準電圧発生回路からの基準電圧とそれぞれの比較電圧とを比較して動作する。ところで、基準電圧発生回路は、温度または工程だけでなく電源電圧の変化にも大きく影響を受けるため、フラッシュメモリ装置用電圧生成器の正確な低電圧検出またはレギュレーションのためにはこれらの変化にも影響を受けない基準電圧発生回路を必要とする。ところが、このような特性を全て有する基準電圧発生回路は構成し難いだけでなく、実際回路とシミュレーション結果との間に差が発生する場合、回路をさらに修正しなければならないという問題点がある。
【０００６】
【発明が解決しようとする課題】
本発明の目的は、温度、工程または電源電圧の変化にも影響を受けなく正確に低電圧検出及びレギュレーションすることが可能なフラッシュメモリ装置用電圧生成器を提供することにある。
【０００７】
本発明の他の目的は、過消去されたフラッシュメモリセルのセル電流と弱くプログラムされたフラッシュメモリセルのセル電流とを比較して温度、工程または電源電圧の変化にも影響を受けず正確に低電圧検出及びレギュレーションすることが可能なフラッシュメモリ装置用電圧生成器を提供することにある。
【０００８】
本発明のさらに他の目的は、過消去されたフラッシュメモリセル及び弱くプログラムされたフラッシュメモリセルのしきい値電圧を調節してセル電流を調節することにより、低電圧検出点またはレギュレーション点を自由に調節することが可能なフラッシュメモリ装置用電圧生成器を提供することにある。
【０００９】
【課題を解決するための手段】
上記目的を達成するために、本発明に係るフラッシュメモリ装置用電圧生成器は、過消去されたフラッシュメモリセルと、少なくとも一つ以上のプログラムされたフラッシュメモリセルと、前記過消去されたフラッシュメモリセルのセル電流と前記プログラムされたフラッシュメモリセルのセル電流とをそれぞれ比較するための少なくとも一つ以上の比較器とを含んでなり、前記比較器の出力によって低電圧が検出され、少なくとも一つ以上のチャージポンプ回路の動作が制御されることを特徴とする。
【００１０】
本発明に係るフラッシュメモリ装置用電圧生成器は、互いに異なる状態の２つのフラッシュメモリセルのセル電流を比較して電源電圧の変化を検出するための低電圧検出器と、互いに異なる状態の少なくとも２つ以上のフラッシュメモリセルのセル電流を比較し、その結果に応じて少なくとも一つ以上の所定の高電圧を生成するための高電圧発生手段とを含んでなることを特徴とする。
【００１１】
前記高電圧発生手段は、電源電圧を所定の高電圧にポンプし、所定のレベルにレギュレーションするための少なくとも一つ以上のチャージポンプ回路と、前記チャージポンプ回路の出力をそれぞれ分配するための少なくとも一つ以上の電圧デバイダと、過消去されたフラッシュメモリセルと、少なくとも一つ以上のプログラムされたフラッシュメモリセルと、前記過消去されたフラッシュメモリセルのセル電流を基準として前記プログラムされたフラッシュメモリセルのセル電流をそれぞれ比較し、その結果に応じて前記チャージポンプ回路を制御するための少なくとも一つ以上の比較器とを含んでなることを特徴とする。
【００１２】
本発明に係るフラッシュメモリ装置用電圧生成器は、電源電圧を供給するための少なくとも一つ以上の負荷手段と、前記電源電圧を所定の高電圧にポンプし、所定のレベルにレギュレーションするための少なくとも一つ以上のチャージポンプ回路と、前記チャージポンプ回路の出力をそれぞれ分配するための少なくとも一つ以上の電圧デバイダと、過消去されたフラッシュメモリセルと、プログラムされた少なくとも一つ以上のフラッシュメモリセルと、前記過消去されたフラッシュメモリセルと前記プログラムされた少なくとも一つ以上のフラッシュメモリセルのドレイン電位をそれぞれ調節するための少なくとも２つ以上のドレインバイアス回路と、前記ドレインバイアス回路によって駆動され、前記電源端子と前記フラッシュメモリセルの電流経路を設定するための少なくとも２つ以上のスイッチング手段と、前記過消去されたフラッシュメモリセルのセル電流を基準として前記プログラムされたフラッシュメモリセルのセル電流それぞれを比較して前記電源電圧の低下を検出し、或いは前記チャージポンプ回路を制御するための少なくとも２つ以上の比較器とを含んでなることを特徴とする。
【００１３】
【発明の実施の形態】
以下、添付図に基づいて本発明の好適な実施例を詳細に説明する。ところが、本発明は、下記の実施例に限定されるものではなく、様々に変形実現することができる。これらの実施例は本発明の開示を完全にし、当技術分野で通常の知識を有する者に本発明の範疇を完全に知らせるために提供されるものである。一方、添付図において、同一の符号は同一の要素を指す。
【００１４】
図２は本発明に係る低電圧検出器、多数の比較器及びチャージポンプ回路を含むフラッシュメモリ装置用電圧生成器の構成図であって、その構成を説明すると、次の通りである。
【００１５】
電源端子Ｖccと第1〜第５ノードＱ２１〜Ｑ２５との間に第１〜第５負荷手段２０１〜２０５がそれぞれ接続される。第１ノードＱ２１と接地端子Ｖssとの間に、第１ＮＭＯＳトランジスタＮ２１及び第１フラッシュメモリセルＭ２１がそれぞれ直列接続される。第２ノードＱ２２と接地端子Ｖssとの間に、第２ＮＭＯＳトランジスタＮ２２及び第２フラッシュメモリセルＭ２２がそれぞれ直列接続される。第３ノードＱ２３と接地端子Ｖssとの間に、第３ＮＭＯＳトランジスタＮ２３及び第３フラッシュメモリセルＭ２３がそれぞれ直列接続される。第４ノードＱ２４と接地端子Ｖssとの間に、第４ＮＭＯＳトランジスタＮ２４及び第４フラッシュメモリセルＭ２４がそれぞれ直列接続される。第５ノードＱ２５と接地端子Ｖssとの間に、第５ＮＭＯＳトランジスタＮ２５及び第５フラッシュメモリセルＭ２５がそれぞれ直列接続される。第１〜第５ＮＭＯＳトランジスタＮ２１〜Ｎ２５は第１〜第５ドレインバイアス回路２０６〜２１０によって駆動されるが、第1〜第５ドレインバイアス回路２０６〜２１０は第１〜第５フラッシュメモリセルＭ２１〜Ｍ２５のドレイン電位を調節するための回路である。一方、第１フラッシュメモリセルＭ２１はゲート端子が接地端子Ｖssに接続され、第２フラッシュメモリセルＭ２２はゲート端子が電源端子Ｖccに接続される。そして、第３〜第５フラッシュメモリセルＭ２３〜Ｍ２５はゲート端子に第１〜第３電圧デバイダ２１８〜２２０による分配電圧が印加される。
【００１６】
低電圧検出器を構成する第１比較器２１４は第１ノードＱ２１の電位と第２ノードＱ２２の電位とを比較し、その結果に応じて低電圧を検出して低電圧検出信号ＬＶＣＣを出力する。そして、高電圧発生手段を構成する第２〜第４比較器２１５〜２１７は、第１ノードＱ２１の電位と第３〜第５ノードＱ２３〜Ｑ２５の電位とをそれぞれ比較し、その結果に応じて第１〜第３チャージポンプ回路２１１〜２１３の動作を制御する。
【００１７】
第１チャージポンプ回路２１１はメインメモリセル(図示しない)のソース端子に印加するためのポジティブ高電圧ＶＰＰＤ（ポンピング電圧）を生成し、第２チャージポンプ回路２１２はメインメモリセルのゲート端子に印加するためのポジティブ高電圧ＶＰＰＩ（ポンピング電圧）を生成し、第３チャージポンプ回路２１３はメインメモリセルのソース端子に印加するためのネガティブ高電圧ＶＥＥＩ（ポンピング電圧）を生成する。このような第１、第２及び第３チャージポンプ回路２１１、２１２及び２１３それぞれは、高電圧をポンプするためのポンピング回路と、ポンピング回路のポンピング電圧を所望のレベルにレギュレーションするためのレギュレーション回路とから構成される。
【００１８】
第１電圧デバイダ２１８は、第１チャージポンプ回路２１１の出力電圧ＶＰＰＤを分配し、この分配電圧は第３フラッシュメモリセルＭ２３のゲート端子に印加される。第２電圧デバイダ２１９は第２チャージポンプ回路２１２の出力電圧ＶＰＰＩを分配し、この分配電圧は第４フラッシュメモリセルＭ２４のゲート端子に印加される。また、第３電圧デバイダ２２０は第３チャージポンプ回路２１３の出力電圧ＶＥＥＩを分配し、この分配電圧は第５フラッシュメモリセルＭ２５のゲート端子に印加される。
【００１９】
ここで、第１フラッシュメモリセルＭ２１は過消去された状態を維持し、第２〜第５フラッシュメモリセルＭ２２〜Ｍ２５はそれぞれ弱くプログラムされた状態を維持する。従って、第１フラッシュメモリセルＭ２１は電源電圧Ｖccの変化に関係なく一定のセル電流が流れ、第２〜第５フラッシュメモリセルＭ２２〜Ｍ２５は電源電圧Ｖccが変化すると、セル電流が変化する。一方、第１〜第５フラッシュメモリセルＭ２１〜Ｍ２５それぞれのしきい値電圧を調節すると、これらそれぞれのセル電流を調節することができる。これにより、所望の低電圧検出点またはレギュレーション点を調節することができる。
【００２０】
次に、このように構成される本発明に係るフラッシュメモリ装置用電圧生成器の駆動方法を概略的に説明する。
【００２１】
第１〜第５負荷手段２０１〜２０５を介して第１〜第５ノードＱ２１〜Ｑ２５に電源電圧Ｖccが印加されると、第１〜第５ドレインバイアス回路２０６〜２１０によって第１〜第５ＮＭＯＳトランジスタＮ２１〜Ｎ２５が制御され、電源端子Ｖccと接地端子Ｖssとの間に電流経路が設定される。従って、第１〜第５フラッシュメモリセルＭ２１〜Ｍ２５それぞれを介して接地端子Ｖssに流れる電流量に応じて第１〜第５ノードＱ２１〜Ｑ２５の電位が決定され、第１ノードＱ２１の電位を基準として第２〜第５ノードＱ２２〜Ｑ２５の電位を第１〜第４比較器２１４〜２１７がそれぞれ比較し、その結果に応じて低電圧検出信号ＬＶＣＣを出力し、或いは第１〜第３チャージポンプ回路２１１〜２１３の動作を制御する。一方、第１〜第３ポンプ回路２１１〜２１３の出力は第１〜第３電圧デバイダ２１８〜２２０によって分配され、これらの分配電圧は第３〜第５フラッシュメモリセルＭ２３〜Ｍ２５のゲート端子に印加されてこれらの電流量が調節され、これにより第３〜第５のノードＱ２３〜Ｑ２５の電位が調節される。
【００２２】
次に、本発明に係るフラッシュメモリ装置用電圧生成器の駆動方法を詳細に説明する。
【００２３】
電源電圧Ｖccが印加されて電源端子Ｖccと接地端子Ｖssとの間に電流経路が設定されると、ゲート端子が接地端子Ｖssに接続された第１フラッシュメモリセルＭ２１のセル電流は一定に維持され、これにより第１のノードＱ２１は一定の電位を維持することになる。一方、電源電圧Ｖccが変化するにつれて、ゲート端子に電源電圧Ｖccが印加される第２フラッシュメモリセルＭ２２のセル電流も変化するが、これにより第２ノードＱ２２の電位も変化する。このような第１フラッシュメモリセルＭ２１のセル電流を基準とした第２フラッシュメモリセルＭ２２のセル電流の変化、すなわち第１ノードＱ２１の電位を基準とした第２ノードＱ２２の電位を第１比較器２１４が比較し、低電圧を検出する低電圧検出信号ＬＶＣＣを出力する。
【００２４】
第１チャージポンプ回路２１１は、第２比較器２１５の出力に応じて、メインメモリセルのドレイン端子に印加するためのポジティブ高電圧ＶＰＰＤを生成するが、第１チャージポンプ回路２１１で生成されたポジティブ高電圧ＶＰＰＤはメインメモリセルのドレイン端子に印加されると同時に第１電圧デバイダ２１８によって分配され、第１電圧デバイダ２１８による分配電圧は第３フラッシュメモリセルＭ２３のゲート端子に印加されて第３フラッシュメモリセルＭ２３のセル電流を調節する。これにより、第３ノードＱ２３の電位が調節され、第３ノードＱ２３の電位は第１ノードＱ２１の電位と共に第２比較器２１５によって比較される。第２比較器２１５の比較結果に応じて第１チャージポンプ回路２１１の動作が制御される。
【００２５】
第２チャージポンプ回路２１２は、第３比較器２１６の出力に応じて、メインメモリセルのゲート端子に印加するためのポジティブ高電圧ＶＰＰＩを生成するが、第２チャージポンプ回路２１２からのポジティブ高電圧ＶＰＰＩはメインメモリセルのゲート端子に印加されると同時に第２電圧デバイダ２１９によって分配され、第２電圧デバイダ２１９による分配電圧は第４フラッシュメモリセルＭ２４のゲート端子に印加されて第４フラッシュメモリセルＭ２４のセル電流を調節する。これにより、第４ノードＱ２４の電位が調節され、第４ノードＱ２４の電位は第１ノードＱ２１の電位と共に第３比較器２１６によって比較される。第３比較器２１６の比較結果に応じて第２チャージポンプ回路２１２の動作が制御される。
【００２６】
第３チャージポンプ回路２１３は、第４比較器２１７の出力に応じてメインメモリセルのソース端子に印加するためのネガティブ高電圧ＶＥＥＩを生成するが、第３チャージポンプ回路２１３からのネガティブ高電圧ＶＥＥＩはメインメモリセルのソース端子に印加されると同時に第３電圧デバイダ２２０によって分配され、第３電圧デバイダ２２０による分配電圧は第５フラッシュメモリセルＭ２５のゲート端子に印加されて第５フラッシュメモリセルＭ２５のセル電流を調節する。これにより、第５ノードＱ２５の電位が調節され、第５ノードＱ２５の電位は第１ノードＱ２１の電位と共に第４比較器２１７によって比較される。第４比較器２１７の比較結果に応じて第３チャージポンプ回路２１３の動作が制御される。
【００２７】
図３は図２の詳細な回路図である。図３に示すように、負荷手段はゲート端子が電源端子Ｖccに接続されたＮＭＯＳトランジスタＮ３１〜Ｎ３５から構成し、ドレインバイアス回路はフラッシュメモリセルのドレイン端子の（ドレイン）電位を反転させるインバート手段となるインバータＩ３１〜Ｉ３５から構成した。また、ドレインバイアス回路によって駆動され、電源端子ＶccとフラッシュメモリセルＭ３１〜Ｍ３５の電流経路を設定するためのスイッチング手段となるＮＭＯＳトランジスタＮ３６〜Ｎ４０が設けられている。また、第１及び第２電圧デバイダは多数のＮＭＯＳトランジスタをダイオード連結して構成し、第３電圧デバイダは多数のＮＭＯＳトランジスタをダイオード連結して構成した。ここで、負荷手段はゲート端子が電源端子Ｖccに接続されたＮＭＯＳトランジスタ、ゲート端子が接地端子Ｖssに接続されたＰＭＯＳトランジスタ、ダイオードまたは抵抗などに様々な変形が可能である。
【００２８】
図４は本発明に係るフラッシュメモリ装置用電圧生成器を用いて低電圧を検出する場合の電流及び電圧変化グラフであって、第１フラッシュメモリセルのセル電流Ａと第２フラッシュメモリセルのセル電流Ｂとが交差する点で第１比較器に入力される第１ノードＱ２１の電位と第２ノードＱ２２の電位も交差し、この点が低電圧検出点になる。すなわち、電源電圧Ｖccが低くなるにつれて、第２フラッシュメモリセルのセル電流Ｂが第１フラッシュメモリセルのセル電流Ａより低くなる点が発生し、この点で第２ノードＱ２２の電位が第１のノードＱ２１の電位より低くなるが、この点が低電圧検出点になる。
【００２９】
図５は本発明に係るフラッシュメモリ装置用電圧生成器を用いてレギュレーションする場合の電流及び電圧変化グラフであって、第１フラッシュメモリセルのセル電流Ｃと第３フラッシュメモリセルのセル電流Ｄとが交差する点で、第２比較器に入力される第１ノードＱ２１の電位と第３ノードＱ２３の電位が交差し、この点がレギュレーション点になる。すなわち、第１チャージポンプ回路のポンピング電圧ＶＰＰＤが増加するにつれて、第１電圧デバイダにおける分配電圧も増加し、これにより第３フラッシュメモリセルのゲートに印加される電圧も増加する。従って、第３フラッシュメモリセルを介して流れる電流量が増加し、これにより第３のノードの電位は低くなるが、この点がレギュレーション点になる。
【００３０】
【発明の効果】
上述したように、本発明によれば、過消去されたフラッシュメモリセルのセル電流と弱くプログラムされた多数のフラッシュメモリセルのセル電流とを多数の比較器を用いてそれぞれ比較し、それにより低電圧検出器及び多数のチャージポンプ回路を駆動することにより、基準電圧発生回路を必要としないため、温度、電源電圧及び工程の変化によって回路の動作が影響を受けないので、回路の誤動作を防止することができるうえ、フラッシュメモリセルのしきい値電圧を調節して低電圧検出点またはレギュレーション点を調節することができ、回路を修正しなくてもよい。
【図面の簡単な説明】
【図１】一般的な低電圧検出器、多数の比較器及びチャージポンプ回路を含むフラッシュメモリ装置用電圧生成器の構成図である。
【図２】本発明に係る低電圧検出器、多数の比較器及びチャージポンプ回路を含むフラッシュメモリ装置用電圧生成器の構成図である。
【図３】図２の詳細な回路図である。
【図４】本発明に係るフラッシュメモリ装置用電圧生成器を用いて低電圧を検出する場合の電流及び電圧変化グラフである。
【図５】本発明に係るフラッシュメモリ装置用電圧生成器を用いてレギュレーションする場合の電流及び電圧変化グラフである。
【符号の説明】
２０１乃至２０５ 第1乃至第５負荷手段
２０６乃至２１０ 第１乃至第５ドレインバイアス回路
２１１乃至２１３ 第１乃至第３チャージポンプ回路
２１４乃至２１７ 第1乃至第４比較器
２１９乃至２２０ 第１乃至第３電圧デバイダ
Ｍ２１乃至Ｍ２５ 第１乃至第５フラッシュメモリセル
Ｎ２１乃至Ｎ２５ 第１乃至第５ＮＭＯＳトランジスタ
Ｑ２１乃至Ｑ２５ 第１乃至第５ノード
Claims (16)
- 過消去されたフラッシュメモリセルと、
少なくとも一つ以上のプログラムされたフラッシュメモリセルと、
前記過消去されたフラッシュメモリセルのセル電流と前記プログラムされたフラッシュメモリセルのセル電流とをそれぞれ比較するための少なくとも一つ以上の比較器とを含んでなり、前記比較器の出力によって低電圧が検出され、少なくとも一つ以上のチャージポンプ回路の動作が制御されることを特徴とするフラッシュメモリ装置用電圧生成器。 - 前記過消去されたフラッシュメモリセルは、ゲート端子が接地端子と接続されたことを特徴とする請求項１記載のフラッシュメモリ装置用電圧生成器。
- 前記プログラムされたフラッシュメモリセルのいずれか一つは、ゲート端子に電源電圧が印加され、残りはゲート端子に前記チャージポンプ回路のポンピング電圧がそれぞれ印加されることを特徴とする請求項１記載のフラッシュメモリ装置用電圧生成器。
- 互いに異なる状態の過消去されたフラッシュメモリセル状態とプログラムされたフラッシュメモリセル状態のセル電流を比較して電源電圧の変化を検出するための低電圧検出器と、
少なくとも２つ以上の過消去されたフラッシュメモリセルおよびプログラムされたフラッシュメモリセルのセル電流を比較し、その結果に応じて少なくとも一つ以上の所定の高電圧を生成するための高電圧発生手段とを含んでなることを特徴とするフラッシュメモリ装備用電圧生成器。 - 前記低電圧検出器は、
過消去されたフラッシュメモリセルと、
プログラムされたフラッシュメモリセルと、
前記過消去されたフラッシュメモリセルのセル電流と前記プログラムされたフラッシュメモリセルのセル電流とを比較するための比較器とを含んでなることを特徴とする請求項４記載のフラッシュメモリ装置用電圧生成器。 - 前記過消去されたフラッシュメモリセルは、ゲート端子が接地端子に接続されたことを特徴とする請求項５記載のフラッシュメモリ装置用電圧生成器。
- 前記プログラムされたフラッシュメモリセルは、ゲート端子に電源電圧が印加されることを特徴とする請求項５記載のフラッシュメモリ装置用電圧生成器。
- 前記高電圧発生手段は、
電源電圧を所定の高電圧にポンプし、所定のレベルにレギュレーションするための少なくとも一つ以上のチャージポンプ回路と、
前記チャージポンプ回路の出力をそれぞれ分配するための少なくとも一つ以上の電圧デバイダと、
過消去されたフラッシュメモリセルと、
少なくとも一つ以上のプログラムされたフラッシュメモリセルと、
前記過消去されたフラッシュメモリセルのセル電流を基準として前記プログラムされたフラッシュメモリセルのセル電流をそれぞれ比較し、その結果に応じて前記チャージポンプ回路を制御するための少なくとも一つ以上の比較器とを含んでなることを特徴とする請求項４記載のフラッシュメモリ装置用電圧生成器。 - 前記過消去されたフラッシュメモリセルは、ゲート端子が接地端子と接続されたことを特徴とする請求項８記載のフラッシュメモリ装置用電圧生成器。
- 前記プログラムされたフラッシュメモリセルは、ゲート端子に前記それぞれの電圧デバイダによる分配電圧がそれぞれ印加されることを特徴とする請求項８記載のフラッシュメモリ装置用電圧生成器。
- 電源電圧を供給するための少なくとも一つ以上の負荷手段と、
前記電源電圧を所定の高電圧にポンプし、所定のレベルにレギュレーションするための少なくとも一つ以上のチャージポンプ回路と、
前記チャージポンプ回路の出力をそれぞれ分配するための少なくとも一つ以上の電圧デバイダと、
過消去されたフラッシュメモリセルと、
プログラムされた少なくとも一つ以上のフラッシュメモリセルと、
前記過消去されたフラッシュメモリセルと前記プログラムされた少なくとも一つ以上のフラッシュメモリセルのドレイン電位をそれぞれ調節するための少なくとも２つ以上のドレインバイアス回路と、
前記ドレインバイアス回路によって駆動され、前記電源端子と前記フラッシュメモリセルの電流経路を設定するための少なくとも２つ以上のスイッチング手段と、
前記過消去されたフラッシュメモリセルのセル電流を基準として前記プログラムされたフラッシュメモリセルのセル電流それぞれを比較して、前記電源電圧の低下を検出し或いは前記チャージポンプ回路を制御するための少なくとも２つ以上の比較器とを含んでなることを特徴とするフラッシュメモリ装置用電圧生成器。 - 前記負荷手段は、ゲート端子が接地端子に接続されたＰＭＯＳトランジスタ、ゲート端子が電源端子に接続されたＮＭＯＳトランジスタ及び抵抗のいずれか一つからなることを特徴とする請求項１１記載のフラッシュメモリ装置用電圧生成器。
- 前記過消去されたセルは、ゲート端子が接地端子に接続されたことを特徴とする請求項１１記載のフラッシュメモリ装置用電圧生成器。
- 前記プログラムされたセルのいずれか一つは、ゲート端子に電源電圧が印加され、残りは前記電圧デバイダによる分配電圧がそれぞれ印加されることを特徴とする請求項１１記載のフラッシュメモリ装置用電圧生成器。
- 前記ドレインバイアス回路は、前記フラッシュメモリセルのドレイン電位を反転させるインバート手段とを含むことを特徴とする請求項１１記載のフラッシュメモリ装置用電圧生成器。
- 前記スイッチング手段は、ＮＭＯＳトランジスタを含むことを特徴とする請求項１１記載のフラッシュメモリ装置用電圧生成器。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0042174A KR100525923B1 (ko) | 2002-07-18 | 2002-07-18 | 플래쉬 메모리 장치용 전압 생성기 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004055106A JP2004055106A (ja) | 2004-02-19 |
| JP3877674B2 true JP3877674B2 (ja) | 2007-02-07 |
Family
ID=30439346
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002357594A Expired - Fee Related JP3877674B2 (ja) | 2002-07-18 | 2002-12-10 | フラッシュメモリ装置用電圧生成器 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6836436B2 (ja) |
| JP (1) | JP3877674B2 (ja) |
| KR (1) | KR100525923B1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6717851B2 (en) * | 2000-10-31 | 2004-04-06 | Sandisk Corporation | Method of reducing disturbs in non-volatile memory |
| US20050149786A1 (en) * | 2003-12-19 | 2005-07-07 | Hassan Mohamed A. | Apparatus and method for determining threshold voltages in a flash memory unit |
| US8339102B2 (en) * | 2004-02-10 | 2012-12-25 | Spansion Israel Ltd | System and method for regulating loading on an integrated circuit power supply |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5597274A (en) * | 1995-08-17 | 1997-01-28 | Behner; Ray E. | Hole cutter |
| US5822252A (en) * | 1996-03-29 | 1998-10-13 | Aplus Integrated Circuits, Inc. | Flash memory wordline decoder with overerase repair |
| JP2001014869A (ja) * | 1999-06-28 | 2001-01-19 | Toshiba Corp | フラッシュメモリ及びこのフラッシュメモリを備えたマイクロコンピュータ |
| KR100455442B1 (ko) * | 2001-12-29 | 2004-11-06 | 주식회사 하이닉스반도체 | 저전압 검출기 |
| KR100455848B1 (ko) * | 2001-12-29 | 2004-11-06 | 주식회사 하이닉스반도체 | 전압 레귤레이션 회로 |
-
2002
- 2002-07-18 KR KR10-2002-0042174A patent/KR100525923B1/ko not_active IP Right Cessation
- 2002-12-10 JP JP2002357594A patent/JP3877674B2/ja not_active Expired - Fee Related
- 2002-12-27 US US10/329,697 patent/US6836436B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR100525923B1 (ko) | 2005-11-02 |
| JP2004055106A (ja) | 2004-02-19 |
| US20040012990A1 (en) | 2004-01-22 |
| US6836436B2 (en) | 2004-12-28 |
| KR20040008535A (ko) | 2004-01-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040512 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060413 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060509 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060808 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20061003 |
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