JP2001014869A - フラッシュメモリ及びこのフラッシュメモリを備えたマイクロコンピュータ - Google Patents

Abstract

(57)【要約】 【課題】 この発明は、高温時の動作マージンを確保
し、かつ消去後のしきい値分布幅を縮小したフラッシュ
メモリ、及びこのフラッシュメモリを備えてフラッシュ
メモリの自己収束動作を制御するマイクロコンピュータ
を提供することを課題とする。 【解決手段】この発明は、過消去判定電圧発生回路４に
より発生された低温−高温間のしきい値変動差分以上の
高い判定電圧にしたがって過消去検出回路９で過消去判
定を行い、過消去判定されたメモリセルにのみ選択的に
弱い書き込みを行うように構成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、メモリセルの消
去後のしきい値分布幅を縮小したフラッシュメモリ及び
このフラッシュメモリを備えたマイクロコンピュータに
関する。

【０００２】

【従来の技術】ＮＯＲ型フラッシュメモリを搭載した従
来のフラッシュ搭載マイコンでは、メモリセルの消去後
のしきい値（Vth ）の分布幅が広く、ＯＴＰ（ワンタイ
ムＰＲＯＭ）メモリを混載したマイコンのように、低電
圧、低消費電流で動作させることが困難であった。これ
は、フラッシュメモリのメモリセルにおける消去後のし
きい値分布が紫外線によりメモリセルの消去を行うＯＴ
Ｐよりも広くなり、ＯＴＰが読み出し動作で使用してい
るプリチャージ又はディスチャージ方式を採用できない
ことによる。

【０００３】フラッシュメモリは、メモリセルの消去を
電気的にメモリセル一括又はブロック単位で行った後、
過消去を防ぐために自己収束というメモリセルのしきい
値を上げる動作を行っていたが、この自己収束はビット
ライン等のブロック単位で行われていた。このため、過
消去の必要のないメモリセルに対してもしきい値が持ち
上げられ、自己収束後のしきい値の分布をある一定以上
縮小することが難しかった。

【０００４】また、メモリセルの過消去の判定を行う場
合には、図３の書き込み／消去セルのしきい値分布に示
すように、メモリセルのゲート端子に印加されるゲート
電圧を０Ｖとしてしきい値が負の値のメモリセルを過消
去と判定していた。このため、常温や低温時にぎりぎり
で過消去判定をパスしたメモリセルにおいては、高温時
にはメモリセルのしきい値が低下するため、メモリセル
が過消去状態となり、高温の動作環境での読み出しにお
いて誤動作が発生し易くなっていた。

【０００５】

【発明が解決しようとする課題】以上説明したように、
従来のフラッシュメモリにおいては、メモリセルの自己
収束動作において、必要のないメモリセルに対してもし
きい値の持ち上げが行われていたため、消去後のしきい
値の分布幅を狭めることが困難であるとう不具合を招い
ていた。このため、低電圧、低消費電力で動作させるこ
とが難しかった。

【０００６】また、高温動作環境時にメモリセルのしき
い値が低下することを考慮した過消去判定が行われてい
なかったので、従来の過消去判定をパスしたメモリセル
において高温時の読み出しで誤動作が生じるといった不
具合を招いていた。

【０００７】そこで、この発明は、上記に鑑みてなされ
たものであり、その目的とするところは、高温時の動作
マージンを確保し、かつ消去後のしきい値分布幅を縮小
したフラッシュメモリ、及びこのフラッシュメモリを備
えてフラッシュメモリの自己収束動作を制御するマイク
ロコンピュータを提供することにある。

【０００８】

【課題を解決するための手段】上記目的を達成するため
に、課題を解決する第１の手段は、メモリセルの消去を
判定する消去判定電圧を発生する消去判定電圧発生回路
と、前記消去判定電圧発生回路により発生された消去判
定電圧に基づいて、メモリセルの消去を判定する消去ベ
リファイ回路と、前記消去ベリファイ回路により消去が
判定されるまで行われるメモリセルの消去を制御する消
去制御回路と、メモリセルを非選択とする電圧よりもメ
モリセルの低温と高温の動作環境時のしきい値変動差分
以上の高い過消去判定電圧を発生する過消去判定電圧発
生回路と、非選択状態のワード線に前記過消去判定電圧
発生回路により発生された過消去判定電圧を選択的に印
加し、メモリセルのゲート端子に過消去判定電圧を与え
るデコーダと、前記デコーダにより過消去判定電圧が与
えられたメモリセルから発生する微少電流を検出し、メ
モリセルの過消去を判定する過消去検出回路と、前記過
消去検出回路により過消去と判定されたメモリセルにの
み選択的に通常よりも弱く行われる書き込み動作を制御
する書き込み制御回路とを有することを特徴とする。

【０００９】第２の手段は、前記第１の手段のフラッシ
ュメモリと、前記フラッシュメモリの消去動作、過消去
判定動作、ならびに過消去と判定されたメモリセルにの
み選択的に弱い書き込みを行う動作を、プログラムにし
たがって実行制御するＣＰＵとを有することを特徴とす
る。

【００１０】

【発明の実施の形態】以下、図面を用いてこの発明の実
施形態を説明する。

【００１１】図１はこの発明の一実施形態に係るフラッ
シュメモリを備えたマイコンの構成を示す図である。

【００１２】図１において、フラッシュメモリを備えた
マイコン１は、フラッシュメモリ２、消去判定電圧発生
回路３、過消去判定電圧発生回路４、ＣＰＵ５ならびに
ＲＡＭ６を備えて構成され、フラッシュメモリ２は、Ｎ
ＯＲ型のメモリセルがマトリックス状に配置されてなる
メモリセル群７、消去ベリファイ回路８、過消去検出回
路９、ローデコーダ１０、書き込み／消去制御回路１１
を備えて構成されている。

【００１３】消去判定電圧発生回路３は、メモリセルが
消去状態にあると判定する消去判定レベルのしきい値電
圧（ＥＶ（Erase Verify）、ゲート電圧）を発生する。
発生された消去判定電圧はワード線を介してそれぞれの
メモリセルのゲート端子に与えられる。

【００１４】過消去判定電圧発生回路４は、メモリセル
が過消去状態にあるか否かを判定するレベルの過消去判
定電圧（ゲート電圧）を発生する回路であり、メモリセ
ルが非選択状態となるゲート電圧レベルの０Ｖよりもメ
モリセルの低温−高温間のしきい値の変動差分以上の高
い電圧、この実施形態では１Ｖ程度のゲート電圧を発生
する。発生された過消去判定電圧は、非選択のワード線
を介してそれぞれのメモリセルのゲート端子に供給され
る。

【００１５】消去ベリファイ回路８は、消去判定電圧発
生回路３により発生された消去判定電圧に基づいて消去
が行われたメモリセルの消去を判定する回路である。過
消去検出回路は９、過消去判定電圧発生回路４により発
生された過消去判定電圧がメモリセルのゲート端子に印
加された時に、メモリセルから微少電流が流れるか否か
を検出し、微少電流が検出されたメモリセルを過消去状
態にあると判定する。

【００１６】ローデコーダ１０は、メモリセル群７のロ
ウ側のメモリセルにそれぞれ対応して設けられたワード
線を介してロウ側のメモリセルのそれぞれのゲート端子
に所定の電圧を供給する。また、ローデコーダ１０は、
過消去判定時に過消去判定電圧を非選択状態のワード線
に供給する。書き込み／消去制御回路１１は、メモリセ
ルの通常の書き込み、ならびに消去ベリファイ回路８に
より所望のメモリセルが消去されるまで行われるメモリ
セルの消去動作を制御する回路であり、また過消去検出
回路９により過消去と判定されたメモリセルに対して行
われる弱い書き込み動作を制御する。

【００１７】ＣＰＵ５は、アドレスバス１２、データバ
ス１３を介してフラッシュメモリ２ならびにＲＡＭ６と
接続され、フラッシュメモリ２にアドレス、データ及び
制御信号を供給することにより、予め作成されたプログ
ラムにしたがってフラッシュメモリ２のアクセス動作、
消去に係わる動作ならびに過消去に係わる動作を制御す
る。

【００１８】このような構成において、フラッシュメモ
リ２におけるメモリセルの消去時には、消去判定電圧発
生回路３により発生された消去判定電圧に基づいて消去
ベリファイ回路９によりメモリセルの消去が判定され、
消去と判定されるまで書き込み／消去制御回路１１の制
御の下にメモリセルの消去が行われる。

【００１９】消去動作が完了した後、過消去判定電圧発
生回路４によって発生された１Ｖ程度の過消去判定電圧
がローデコーダ１０により非選択のワード線を介してそ
れぞれのメモリセルのゲート端子に印加され、メモリセ
ルから微少電流が流れるか否かが過消去検出回路９によ
り検出され、微少電流が検出されたメモリセルが過消去
状態にあると判定される。すなわち、メモリセルのしき
い値が１Ｖ程度以下であるメモリセルが過消去状態であ
ると判定される。これにより、従来の過消去判定電圧の
０Ｖよりも高い判定電圧でメモリセルの過消去の判定が
行われ、図２の書き込み／消去セルのしきい値分布に示
すように、同図中の破線で示す収束前分布のしきい値が
１Ｖ程度以下のメモリセルが全て過消去状態であると判
定される。

【００２０】過消去と判定されたメモリセルは、書き込
み／消去制御回路１１の制御の下にそれぞれ個別に書き
込み時のメモリセルのゲート電圧が通常の書き込みに比
べて低く設定制御されて弱い書き込みが行われる。これ
により、過消去と判定されたメモリセルのしきい値だけ
が１Ｖ程度以上となり、図２の実線で示すように、弱い
書き込みを行って過消去レベルと消去レベルの間に収束
された収束後のメモリセルのしきい値の分布幅は、収束
前のメモリセルのしきい値の分布幅に比べて狭められる
ことになる。これらのフラッシュメモリ２の動作は、予
め用意されたプログラムにしたがってＣＰＵ５の制御の
下に行われる。

【００２１】このように、上記実施形態においては、低
温−高温間のしきい値変動差分以上の高い電圧をメモリ
セルのゲート端子に印加して過消去判定を行っているの
で、高温での動作環境時の動作マージンを確保すること
ができ、高温読み出し時の誤動作を防止することができ
る。また、過消去判定されたメモリセルにのみ選択的に
弱い書き込みを行ってしきい値を高めるようにしている
ので、過消去と判定されなかったメモリセルのしきい値
が高められることは回避される。これにより、過消去レ
ベルと消去レベルの間に収束されたしきい値の分布幅を
従来に比べて縮小することができる。

【００２２】

【発明の効果】以上説明したように、この発明によれ
ば、低温−高温間のしきい値変動差分以上の高い判定電
圧にしたがって過消去判定を行っているので、高温読み
出し時の誤動作を防止することができる。

【００２３】また、過消去判定されたメモリセルにのみ
選択的に弱い書き込みを行うようにしているので、過消
去と判定されなかったメモリセルのしきい値が高められ
ることは回避され、収束後のしきい値の分布幅を従来に
比べて縮小することができる。

【図面の簡単な説明】

【図１】この発明の一実施形態に係るフラッシュメモリ
を備えたマイコンの構成を示す図である。

【図２】書き込み／消去セルのしきい値分布の様子を示
す図である。

【図３】従来の書き込み／消去セルのしきい値分布の様
子を示す図である。

【符号の説明】

１ フラッシュメモリを備えたマイコン ２ フラッシュメモリ ３ 消去判定電圧発生回路 ４ 過消去判定電圧発生回路 ５ ＣＰＵ ６ ＲＡＭ ７ メモリセル群 ８ 消去ベリファイ回路 ９ 過消去検出回路 １０ ローデコーダ １１ 書き込み／消去制御回路 １２ アドレスバス １３ データバス

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B025 AA03 AB01 AC01 AD04 AD05 AD08 AE08

Claims (2)

【特許請求の範囲】
1. 【請求項１】 メモリセルの消去を判定する消去判定電
   圧を発生する消去判定電圧発生回路と、 前記消去判定電圧発生回路により発生された消去判定電
   圧に基づいて、メモリセルの消去を判定する消去ベリフ
   ァイ回路と、 前記消去ベリファイ回路により消去が判定されるまで行
   われるメモリセルの消去を制御する消去制御回路と、 メモリセルを非選択とする電圧よりもメモリセルの低温
   と高温の動作環境時のしきい値変動差分以上の高い過消
   去判定電圧を発生する過消去判定電圧発生回路と、 非選択状態のワード線に前記過消去判定電圧発生回路に
   より発生された過消去判定電圧を選択的に印加し、メモ
   リセルのゲート端子に過消去判定電圧を与えるデコーダ
   と、 前記デコーダにより過消去判定電圧が与えられたメモリ
   セルから発生する微少電流を検出し、メモリセルの過消
   去を判定する過消去検出回路と、 前記過消去検出回路により過消去と判定されたメモリセ
   ルにのみ選択的に通常よりも弱く行われる書き込み動作
   を制御する書き込み制御回路とを有することを特徴とす
   るフラッシュメモリ。
2. 【請求項２】 前記請求項１記載のフラッシュメモリ
   と、 前記フラッシュメモリの消去動作、過消去判定動作、な
   らびに過消去と判定されたメモリセルにのみ選択的に弱
   い書き込みを行う動作を、プログラムにしたがって実行
   制御するＣＰＵとを有することを特徴とするフラッシュ
   メモリを備えたマイクロコンピュータ。