JPH1055691A - 不揮発性半導体メモリ - Google Patents
不揮発性半導体メモリInfo
- Publication number
- JPH1055691A JPH1055691A JP20968796A JP20968796A JPH1055691A JP H1055691 A JPH1055691 A JP H1055691A JP 20968796 A JP20968796 A JP 20968796A JP 20968796 A JP20968796 A JP 20968796A JP H1055691 A JPH1055691 A JP H1055691A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- verify
- data
- writing
- memory cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Read Only Memory (AREA)
Abstract
(57)【要約】
【課題】 高速にデータの書き込みまたは消去を行う不
揮発性半導体メモリを提供する。 【解決手段】 書き込み／消去電圧またはベリファイ電
圧を調整する制御信号を出力するシークエンス制御回路
３３と、ベリファイ電圧を発生するベリファイ電圧発生
回路３７と、書き込み／消去電圧を発生するプログラム
／消去電圧発生回路３９と、シークエンス制御回路３３
からの制御信号によりベリファイ電圧発生回路３７の発
生電圧を制御するベリファイ電圧制御回路３５と、複数
のベリファイ電圧によりベリファイを行うデータコンパ
レータ３１とからなり、ベリファイの結果が「不良」の
時に、データ書き込み／消去の深さを判定し、判定結果
に基づいて書き込み／消去電圧を好適な電圧に制御す
る。
揮発性半導体メモリを提供する。 【解決手段】 書き込み／消去電圧またはベリファイ電
圧を調整する制御信号を出力するシークエンス制御回路
３３と、ベリファイ電圧を発生するベリファイ電圧発生
回路３７と、書き込み／消去電圧を発生するプログラム
／消去電圧発生回路３９と、シークエンス制御回路３３
からの制御信号によりベリファイ電圧発生回路３７の発
生電圧を制御するベリファイ電圧制御回路３５と、複数
のベリファイ電圧によりベリファイを行うデータコンパ
レータ３１とからなり、ベリファイの結果が「不良」の
時に、データ書き込み／消去の深さを判定し、判定結果
に基づいて書き込み／消去電圧を好適な電圧に制御す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、ＥＰＲＯＭ、ＥＥ
ＰＥＯＭ等のデータの書き込みおよび消去が可能な不揮
発性半導体メモリに関する。
ＰＥＯＭ等のデータの書き込みおよび消去が可能な不揮
発性半導体メモリに関する。
【０００２】
【従来の技術】データの書き込みおよび消去を電気的に
行うことができる不揮発性の半導体メモリでは、メモリ
セルに対するデータの書き込みは、メモリセルに対し所
定の電圧のパルスを印加し、メモリセルのしきい値電圧
Ｖthをシフトさせることにより行う。図１０に、メモリ
セルのしきい値電圧Ｖthの分布を示す。Ｖ0はメモリセ
ルにデータ「０」が書き込まれている時の分布であり、
Ｖ1は、データ「１」が書き込まれている時の分布であ
る。以下、分布Ｖ0、分布Ｖ1のしきい値電圧をもそれぞ
れＶ0、Ｖ1で表す。以降、説明の簡単化のために、「デ
ータ書き込み」は、しきい値電圧をＶ1からＶ0へシフト
させることを意味し、「データ消去」は、しきい値電圧
をＶ0からＶ1へシフトさせることを意味するものとす
る。
行うことができる不揮発性の半導体メモリでは、メモリ
セルに対するデータの書き込みは、メモリセルに対し所
定の電圧のパルスを印加し、メモリセルのしきい値電圧
Ｖthをシフトさせることにより行う。図１０に、メモリ
セルのしきい値電圧Ｖthの分布を示す。Ｖ0はメモリセ
ルにデータ「０」が書き込まれている時の分布であり、
Ｖ1は、データ「１」が書き込まれている時の分布であ
る。以下、分布Ｖ0、分布Ｖ1のしきい値電圧をもそれぞ
れＶ0、Ｖ1で表す。以降、説明の簡単化のために、「デ
ータ書き込み」は、しきい値電圧をＶ1からＶ0へシフト
させることを意味し、「データ消去」は、しきい値電圧
をＶ0からＶ1へシフトさせることを意味するものとす
る。
【０００３】通常、メモリセルに対してデータの書き込
み／消去が行われると、そのメモリセルに対してベリフ
ァイが行われ、データの書き込み／消去が正常に行われ
たか否かが検証される。このベリファイは、ワード線電
圧に所定のベリファイ電圧を印加することによりメモリ
セルのデータを読み出し、この読み出したデータと書き
込まれるべきデータ（または消去により設定される値）
とを比較することにより行われる。
み／消去が行われると、そのメモリセルに対してベリフ
ァイが行われ、データの書き込み／消去が正常に行われ
たか否かが検証される。このベリファイは、ワード線電
圧に所定のベリファイ電圧を印加することによりメモリ
セルのデータを読み出し、この読み出したデータと書き
込まれるべきデータ（または消去により設定される値）
とを比較することにより行われる。
【０００４】従って、データ書き込み時のベリファイに
おいて、ベリファイ電圧よりも右側（高電圧側）にしき
い値電圧がシフトしていれば、ベリファイ電圧で読み出
された値が書き込んだ値と同一になるため、ベリファイ
結果が「良」となり、ベリファイ電圧よりも左側（低電
圧側）であれば、ベリファイ電圧で読み出された値が書
き込んだ値と一致しないため、ベリファイ結果が「不
良」となり、書き込みが不十分であると判断される。同
様にして、データ消去時は、しきい値電圧がＶ0からＶ1
にシフトされるため、消去後のベリファイにおいて、し
きい値電圧がベリファイ電圧よりも左側（低電圧側）に
シフトしていればベリファイ結果が「良」となり、右側
（高電圧側）にあれば、ベリファイ結果が「不良」とな
り、消去が不十分であると判断される。
おいて、ベリファイ電圧よりも右側（高電圧側）にしき
い値電圧がシフトしていれば、ベリファイ電圧で読み出
された値が書き込んだ値と同一になるため、ベリファイ
結果が「良」となり、ベリファイ電圧よりも左側（低電
圧側）であれば、ベリファイ電圧で読み出された値が書
き込んだ値と一致しないため、ベリファイ結果が「不
良」となり、書き込みが不十分であると判断される。同
様にして、データ消去時は、しきい値電圧がＶ0からＶ1
にシフトされるため、消去後のベリファイにおいて、し
きい値電圧がベリファイ電圧よりも左側（低電圧側）に
シフトしていればベリファイ結果が「良」となり、右側
（高電圧側）にあれば、ベリファイ結果が「不良」とな
り、消去が不十分であると判断される。
【０００５】図１１に従来のメモリにおけるデータ書き
込みの手順を示す。まず、メモリセルに対し、一定時間
書き込みパルス電圧を印加することによりデータの書き
込みを行う（Ｓ３０１）。次に、データの書き込みが行
われたセルに対し、読み出し時のワード線電圧よりもや
や高い電圧でベリファイを行う（Ｓ３０２）。ベリファ
イ結果が「良」であれば処理を終了する。ベリファイ結
果が「不良」であればステップＳ３０１に戻り、ベリフ
ァイ結果が「良」となるまでデータの書き込みおよびベ
リファイを繰り返す。データ消去に関しても、同様にし
てベリファイ結果が「良」となるまでデータの消去とベ
リファイを繰り返す。この方法では、データの書き込み
が繰り返される場合、同じ電圧の書き込みパルスが、同
じ時間だけ印加される。
込みの手順を示す。まず、メモリセルに対し、一定時間
書き込みパルス電圧を印加することによりデータの書き
込みを行う（Ｓ３０１）。次に、データの書き込みが行
われたセルに対し、読み出し時のワード線電圧よりもや
や高い電圧でベリファイを行う（Ｓ３０２）。ベリファ
イ結果が「良」であれば処理を終了する。ベリファイ結
果が「不良」であればステップＳ３０１に戻り、ベリフ
ァイ結果が「良」となるまでデータの書き込みおよびベ
リファイを繰り返す。データ消去に関しても、同様にし
てベリファイ結果が「良」となるまでデータの消去とベ
リファイを繰り返す。この方法では、データの書き込み
が繰り返される場合、同じ電圧の書き込みパルスが、同
じ時間だけ印加される。
【０００６】近年、ＥＰＲＯＭ（データの書き込みと消
去が可能な読み出し専用メモリ）、ＥＥＰＲＯＭ（ＥＰ
ＲＯＭであって電気的にデータの消去が可能な読み出し
専用メモリ）等の不揮発性メモリの大容量化に伴い、デ
ータの書き込み時間および消去時間が増加している。
去が可能な読み出し専用メモリ）、ＥＥＰＲＯＭ（ＥＰ
ＲＯＭであって電気的にデータの消去が可能な読み出し
専用メモリ）等の不揮発性メモリの大容量化に伴い、デ
ータの書き込み時間および消去時間が増加している。
【０００７】データの書き込み速度を改善する方法とし
て、データ書き込み時において、高い電圧の書き込みパ
ルスを印加することにより、高速に書き込みを行う方法
がある。しかし、高い電圧パルスによる書き込みにおい
ては、メモリセルのしきい値電圧の分布が広くなる。一
方、あまり高くない電圧の書き込みパルスを印加する
と、しきい値電圧分布は狭くなるが、書き込み速度が遅
くなる。この問題に対し、「A 3.3V 32Mb NAND Flash M
emory with Incremental Step Pulse Programming Sche
me（段階的増加パルスによる３．３Ｖ、３２Ｍｂ、ＮＡ
ＮＤフラッシュメモリへの書き込み方法）」（ISSCC' 9
5 PAPER TA7.5 pp.128-129）に示された方法では、書き
込みとベリファイの繰り返しサイクル毎に徐々に高い電
圧を印加することにより、メモリセルのしきい値電圧分
布を狭く保ちつつ、高速な書き込みを実現している。
て、データ書き込み時において、高い電圧の書き込みパ
ルスを印加することにより、高速に書き込みを行う方法
がある。しかし、高い電圧パルスによる書き込みにおい
ては、メモリセルのしきい値電圧の分布が広くなる。一
方、あまり高くない電圧の書き込みパルスを印加する
と、しきい値電圧分布は狭くなるが、書き込み速度が遅
くなる。この問題に対し、「A 3.3V 32Mb NAND Flash M
emory with Incremental Step Pulse Programming Sche
me（段階的増加パルスによる３．３Ｖ、３２Ｍｂ、ＮＡ
ＮＤフラッシュメモリへの書き込み方法）」（ISSCC' 9
5 PAPER TA7.5 pp.128-129）に示された方法では、書き
込みとベリファイの繰り返しサイクル毎に徐々に高い電
圧を印加することにより、メモリセルのしきい値電圧分
布を狭く保ちつつ、高速な書き込みを実現している。
【０００８】また、データ書き込み時において、書き込
みとベリファイの繰り返し回数が増えるにしたがってパ
ルス電圧印加時間を長くすることにより、高速に書き込
みを行う方法がある。「High-Reliability Programming
Method Suitable for FlashMemories of More than 25
6Mb（２５６Ｍｂ以上のフラッシュメモリに適した高信
頼性書き込み方法）」（International Conference on
Solid State Devicesand Materials '95 pp.67-69）に
示された方法では、書き込み初期に低い電圧のパルスを
印加し、書き込みとベリファイの繰り返し回数が増える
にしたがってパルス電圧を上昇させていき、パルス電圧
がデバイスの耐圧まで高くなった後は、パルス印加時間
を長くすることにより、高速な書き込みを実現してい
る。
みとベリファイの繰り返し回数が増えるにしたがってパ
ルス電圧印加時間を長くすることにより、高速に書き込
みを行う方法がある。「High-Reliability Programming
Method Suitable for FlashMemories of More than 25
6Mb（２５６Ｍｂ以上のフラッシュメモリに適した高信
頼性書き込み方法）」（International Conference on
Solid State Devicesand Materials '95 pp.67-69）に
示された方法では、書き込み初期に低い電圧のパルスを
印加し、書き込みとベリファイの繰り返し回数が増える
にしたがってパルス電圧を上昇させていき、パルス電圧
がデバイスの耐圧まで高くなった後は、パルス印加時間
を長くすることにより、高速な書き込みを実現してい
る。
【０００９】
【発明が解決しようとする課題】しかし、前述の書き込
み／消去方法においては、メモリセルの書き込み／消去
状態を考慮していないため、しきい値電圧がシフトし易
いメモリセルに対しても、しきい値電圧がシフトし難い
メモリセルに対しても、同様の条件で書き込み／消去と
ベリファイを行っている。このため、大容量化に伴いシ
フトし易いメモリセルとシフトし難いメモリセルとの差
が大きくなると、シフトし難いメモリセルに対して、書
き込み／消去とベリファイの繰り返し回数が増加し、デ
ータ書き込み／消去時間が増加する。
み／消去方法においては、メモリセルの書き込み／消去
状態を考慮していないため、しきい値電圧がシフトし易
いメモリセルに対しても、しきい値電圧がシフトし難い
メモリセルに対しても、同様の条件で書き込み／消去と
ベリファイを行っている。このため、大容量化に伴いシ
フトし易いメモリセルとシフトし難いメモリセルとの差
が大きくなると、シフトし難いメモリセルに対して、書
き込み／消去とベリファイの繰り返し回数が増加し、デ
ータ書き込み／消去時間が増加する。
【００１０】本発明は、このような問題を解決すべくな
されたものであり、その目的とするところは、対象とな
るメモリセルの書き込み／消去状態を考慮し、しきい値
電圧分布の広がりを抑さえつつ高速にデータの書き込み
または消去を行う不揮発性半導体メモリを提供すること
にある。
されたものであり、その目的とするところは、対象とな
るメモリセルの書き込み／消去状態を考慮し、しきい値
電圧分布の広がりを抑さえつつ高速にデータの書き込み
または消去を行う不揮発性半導体メモリを提供すること
にある。
【００１１】
【課題を解決するための手段】本発明に係る第１不揮発
性半導体メモリは、データ書き込み時に、メモリセルの
しきい値電圧をシフトさせるためにメモリセルに対して
印加する所定の書き込み電圧を発生させる書き込み電圧
発生手段と、ベリファイ時に、データを読み出すために
メモリセルに印加するベリファイ電圧を発生させるベリ
ファイ電圧発生手段と、メモリセルから前記ベリファイ
電圧で読み出したデータとメモリセルに書き込まれるべ
きデータとを比較することによりベリファイを行いベリ
ファイ結果を出力する比較手段とを備えた不揮発性半導
体メモリであって、前記ベリファイ電圧発生手段を制御
して、前記しきい値電圧のシフト量を検出するために前
記ベリファイ電圧を複数種類発生させるベリファイ電圧
制御手段と、前記比較手段から出力されるベリファイ結
果に基づき、前記しきい値電圧のシフト量を検出し、該
シフト量に応じて、再度のデータ書き込みのために発生
させる書き込み電圧を調整する書き込み電圧調整手段と
を有する。
性半導体メモリは、データ書き込み時に、メモリセルの
しきい値電圧をシフトさせるためにメモリセルに対して
印加する所定の書き込み電圧を発生させる書き込み電圧
発生手段と、ベリファイ時に、データを読み出すために
メモリセルに印加するベリファイ電圧を発生させるベリ
ファイ電圧発生手段と、メモリセルから前記ベリファイ
電圧で読み出したデータとメモリセルに書き込まれるべ
きデータとを比較することによりベリファイを行いベリ
ファイ結果を出力する比較手段とを備えた不揮発性半導
体メモリであって、前記ベリファイ電圧発生手段を制御
して、前記しきい値電圧のシフト量を検出するために前
記ベリファイ電圧を複数種類発生させるベリファイ電圧
制御手段と、前記比較手段から出力されるベリファイ結
果に基づき、前記しきい値電圧のシフト量を検出し、該
シフト量に応じて、再度のデータ書き込みのために発生
させる書き込み電圧を調整する書き込み電圧調整手段と
を有する。
【００１２】前記ベリファイ電圧制御手段は、前記ベリ
ファイ電圧発生手段を制御して、複数種類のベリファイ
電圧を発生させる。前記比較手段は、複数種類のベリフ
ァイ電圧でベリファイを行う。前記書き込み電圧調整手
段は、前記ベリファイの結果から前記しきい値電圧のシ
フト量を検出し、検出されたシフト量が十分でない時
は、書き込みによりシフト量が大きくなるように、シフ
ト量の不足分に応じて書き込み電圧を調整する。調整さ
れた書き込み電圧でメモリセルに対してデータの書き込
みが再度行われる。
ファイ電圧発生手段を制御して、複数種類のベリファイ
電圧を発生させる。前記比較手段は、複数種類のベリフ
ァイ電圧でベリファイを行う。前記書き込み電圧調整手
段は、前記ベリファイの結果から前記しきい値電圧のシ
フト量を検出し、検出されたシフト量が十分でない時
は、書き込みによりシフト量が大きくなるように、シフ
ト量の不足分に応じて書き込み電圧を調整する。調整さ
れた書き込み電圧でメモリセルに対してデータの書き込
みが再度行われる。
【００１３】好ましくは、前記第１不揮発性半導体メモ
リにおいて、前記書き込み電圧調整手段は、書き込みに
よりメモリセルのしきい値電圧を高くする場合は、前記
ベリファイ電圧発生手段により発生させられた複数のベ
リファイ電圧でベリファイを行い、複数のベリファイ電
圧のうちベリファイが「不良」となる最低のベリファイ
電圧により、しきい値電圧のシフト量を検出する。また
書き込みによりメモリセルのしきい値電圧を低くする場
合は、前記ベリファイ電圧発生手段により発生させられ
た複数のベリファイ電圧でベリファイを行い、前記複数
のベリファイ電圧のうちベリファイが「不良」となる最
高のベリファイ電圧により、しきい値電圧のシフト量を
検出する。
リにおいて、前記書き込み電圧調整手段は、書き込みに
よりメモリセルのしきい値電圧を高くする場合は、前記
ベリファイ電圧発生手段により発生させられた複数のベ
リファイ電圧でベリファイを行い、複数のベリファイ電
圧のうちベリファイが「不良」となる最低のベリファイ
電圧により、しきい値電圧のシフト量を検出する。また
書き込みによりメモリセルのしきい値電圧を低くする場
合は、前記ベリファイ電圧発生手段により発生させられ
た複数のベリファイ電圧でベリファイを行い、前記複数
のベリファイ電圧のうちベリファイが「不良」となる最
高のベリファイ電圧により、しきい値電圧のシフト量を
検出する。
【００１４】本発明に係る第２不揮発性半導体メモリ
は、データ消去時に、メモリセルのしきい値電圧をシフ
トさせるためにメモリセルに対して印加する所定の消去
電圧を発生させる消去電圧発生手段と、ベリファイ時
に、データを読み出すためにメモリセルに印加するベリ
ファイ電圧を発生させるベリファイ電圧発生手段と、メ
モリセルから前記ベリファイ電圧で読み出したデータと
所定データとを比較することによりベリファイを行いベ
リファイ結果を出力する比較手段とを備えた不揮発性半
導体メモリであって、前記ベリファイ電圧発生手段を制
御して、前記しきい値電圧のシフト量を検出するために
前記ベリファイ電圧を複数種類発生させるベリファイ電
圧制御手段と、前記比較手段から出力されるベリファイ
結果に基づき、前記しきい値電圧のシフト量を検出し、
該シフト量に応じて、再度のデータ消去のために発生さ
せる消去電圧を調整する消去電圧調整手段とを有する。
は、データ消去時に、メモリセルのしきい値電圧をシフ
トさせるためにメモリセルに対して印加する所定の消去
電圧を発生させる消去電圧発生手段と、ベリファイ時
に、データを読み出すためにメモリセルに印加するベリ
ファイ電圧を発生させるベリファイ電圧発生手段と、メ
モリセルから前記ベリファイ電圧で読み出したデータと
所定データとを比較することによりベリファイを行いベ
リファイ結果を出力する比較手段とを備えた不揮発性半
導体メモリであって、前記ベリファイ電圧発生手段を制
御して、前記しきい値電圧のシフト量を検出するために
前記ベリファイ電圧を複数種類発生させるベリファイ電
圧制御手段と、前記比較手段から出力されるベリファイ
結果に基づき、前記しきい値電圧のシフト量を検出し、
該シフト量に応じて、再度のデータ消去のために発生さ
せる消去電圧を調整する消去電圧調整手段とを有する。
【００１５】前記ベリファイ電圧制御手段は、前記ベリ
ファイ電圧発生手段を制御して、複数種類のベリファイ
電圧を発生させる。前記比較手段は、複数種類のベリフ
ァイ電圧でベリファイを行う。前記消去電圧調整手段
は、前記ベリファイの結果から前記しきい値電圧のシフ
ト量を検出し、検出されたシフト量が十分でない時は、
消去によりシフト量が大きくなるように、シフト量の不
足分に応じて消去電圧を調整する。調整された消去電圧
でメモリセルに対してデータの消去が再度行われる。
ファイ電圧発生手段を制御して、複数種類のベリファイ
電圧を発生させる。前記比較手段は、複数種類のベリフ
ァイ電圧でベリファイを行う。前記消去電圧調整手段
は、前記ベリファイの結果から前記しきい値電圧のシフ
ト量を検出し、検出されたシフト量が十分でない時は、
消去によりシフト量が大きくなるように、シフト量の不
足分に応じて消去電圧を調整する。調整された消去電圧
でメモリセルに対してデータの消去が再度行われる。
【００１６】好ましくは、前記第２不揮発性半導体メモ
リにおいて、前記消去電圧調整手段は、消去によりメモ
リセルのしきい値電圧を高くする場合は、前記ベリファ
イ電圧発生手段により発生させられた複数のベリファイ
電圧でベリファイを行い、前記複数のベリファイ電圧の
うちベリファイが「不良」となる最低のベリファイ電圧
により、しきい値電圧のシフト量を検出する。また消去
によりメモリセルのしきい値電圧を低くする場合は、前
記ベリファイ電圧発生手段により発生させられた複数の
ベリファイ電圧でベリファイを行い、前記複数のベリフ
ァイ電圧のうちベリファイが「不良」となる最高のベリ
ファイ電圧により、しきい値電圧のシフト量を検出す
る。
リにおいて、前記消去電圧調整手段は、消去によりメモ
リセルのしきい値電圧を高くする場合は、前記ベリファ
イ電圧発生手段により発生させられた複数のベリファイ
電圧でベリファイを行い、前記複数のベリファイ電圧の
うちベリファイが「不良」となる最低のベリファイ電圧
により、しきい値電圧のシフト量を検出する。また消去
によりメモリセルのしきい値電圧を低くする場合は、前
記ベリファイ電圧発生手段により発生させられた複数の
ベリファイ電圧でベリファイを行い、前記複数のベリフ
ァイ電圧のうちベリファイが「不良」となる最高のベリ
ファイ電圧により、しきい値電圧のシフト量を検出す
る。
【００１７】
【発明の実施の形態】以下、添付の図面を用いて本発明
の実施の形態を説明する。図１に、本実施形態の半導体
メモリのブロック構成図を示す。半導体メモリは、クロ
ック信号を発生するクロック発生回路１１と、コマンド
を格納するコマンドレジスタ１３と、半導体メモリと外
部回路との間でデータのやりとりを行う入出力バッファ
１５と、データを保持する複数のメモリセルからなるメ
モリセルアレイ１７と、データのアドレスを格納するア
ドレスレジスタ１９と、メモリセルアレイ１７のビット
ラインを指定するためにアドレスレジスタ１９に格納さ
れたアドレスをデコードするＹデコーダ２１と、メモリ
セルアレイ１７のワードラインを指定するためにアドレ
スレジスタ１９に格納されたアドレスをデコードするＸ
デコーダ２３と、ビットラインを選択するＹゲート２５
と、メモリセルアレイ１７に保持されたデータを読みだ
すセンスアンプ２７と、書き込みデータを格納するデー
タレジスタ２９と、センスアンプ２７の値とデータレジ
スタ２９の値とを比較することによりベリファイを行
い、ベリファイ結果を出力するデータコンパレータ３１
と、データコンパレータ３１からのベリファイ結果に基
づき、書き込み電圧、消去電圧およびベリファイ電圧を
調整するための制御信号を出力するシークエンス制御回
路３３と、シークエンス制御回路３３からの制御信号に
基づきベリファイ電圧を制御するベリファイ電圧制御回
路３５と、ベリファイ電圧制御回路３５の制御に基づき
ベリファイ電圧を発生するベリファイ電圧発生回路３７
と、シークエンス制御回路３３からの制御信号に基づい
て書き込み／消去時の電圧を発生するプログラム／消去
電圧発生回路３９とから構成される。
の実施の形態を説明する。図１に、本実施形態の半導体
メモリのブロック構成図を示す。半導体メモリは、クロ
ック信号を発生するクロック発生回路１１と、コマンド
を格納するコマンドレジスタ１３と、半導体メモリと外
部回路との間でデータのやりとりを行う入出力バッファ
１５と、データを保持する複数のメモリセルからなるメ
モリセルアレイ１７と、データのアドレスを格納するア
ドレスレジスタ１９と、メモリセルアレイ１７のビット
ラインを指定するためにアドレスレジスタ１９に格納さ
れたアドレスをデコードするＹデコーダ２１と、メモリ
セルアレイ１７のワードラインを指定するためにアドレ
スレジスタ１９に格納されたアドレスをデコードするＸ
デコーダ２３と、ビットラインを選択するＹゲート２５
と、メモリセルアレイ１７に保持されたデータを読みだ
すセンスアンプ２７と、書き込みデータを格納するデー
タレジスタ２９と、センスアンプ２７の値とデータレジ
スタ２９の値とを比較することによりベリファイを行
い、ベリファイ結果を出力するデータコンパレータ３１
と、データコンパレータ３１からのベリファイ結果に基
づき、書き込み電圧、消去電圧およびベリファイ電圧を
調整するための制御信号を出力するシークエンス制御回
路３３と、シークエンス制御回路３３からの制御信号に
基づきベリファイ電圧を制御するベリファイ電圧制御回
路３５と、ベリファイ電圧制御回路３５の制御に基づき
ベリファイ電圧を発生するベリファイ電圧発生回路３７
と、シークエンス制御回路３３からの制御信号に基づい
て書き込み／消去時の電圧を発生するプログラム／消去
電圧発生回路３９とから構成される。
【００１８】以下、図２のフローチャートを用いて、本
実施形態における半導体メモリのデータ書き込み時の動
作を説明する。
実施形態における半導体メモリのデータ書き込み時の動
作を説明する。
【００１９】データ書き込み時においては、アドレスデ
ータがアドレスレジスタ１９に格納され、データが入出
力バッファ１５を介してデータレジスタ２９に転送され
る。アドレスレジスタ１９に格納されたアドレスデータ
がＸデコーダ２３およびＹデコーダ２１によりデコード
されることにより、メモリセルアレイ１７内のメモリセ
ルが指定され、指定されたメモリセルにデータレジスタ
２９のデータが書き込まれる（Ｓ１０１）。
ータがアドレスレジスタ１９に格納され、データが入出
力バッファ１５を介してデータレジスタ２９に転送され
る。アドレスレジスタ１９に格納されたアドレスデータ
がＸデコーダ２３およびＹデコーダ２１によりデコード
されることにより、メモリセルアレイ１７内のメモリセ
ルが指定され、指定されたメモリセルにデータレジスタ
２９のデータが書き込まれる（Ｓ１０１）。
【００２０】データ書き込み後、シークエンス制御回路
３３からベリファイ電圧制御回路３５に対しベリファイ
電圧の制御信号が出力される。ベリファイ電圧制御回路
３５は、この制御信号に基づきベリファイ電圧発生回路
３７の出力電圧を制御し、通常のベリファイ時より低い
電圧を発生する。このベリファイ電圧でセンスアンプ２
７にデータが読み出される。この時、シークエンス制御
回路３３からデータコンパレータ３１に対し最初のベリ
ファイである第１ベリファイを可能とするイネーブル信
号ＥＮ１が出力され、これによりデータコンパレータ３
１は、センスアンプ２７の値とデータレジスタ２９の値
とを比較することにより第１ベリファイを行なう（Ｓ１
０２）。データコンパレータ３１は、第１ベリファイの
結果をシークエンス制御回路３３に出力する。
３３からベリファイ電圧制御回路３５に対しベリファイ
電圧の制御信号が出力される。ベリファイ電圧制御回路
３５は、この制御信号に基づきベリファイ電圧発生回路
３７の出力電圧を制御し、通常のベリファイ時より低い
電圧を発生する。このベリファイ電圧でセンスアンプ２
７にデータが読み出される。この時、シークエンス制御
回路３３からデータコンパレータ３１に対し最初のベリ
ファイである第１ベリファイを可能とするイネーブル信
号ＥＮ１が出力され、これによりデータコンパレータ３
１は、センスアンプ２７の値とデータレジスタ２９の値
とを比較することにより第１ベリファイを行なう（Ｓ１
０２）。データコンパレータ３１は、第１ベリファイの
結果をシークエンス制御回路３３に出力する。
【００２１】第１ベリファイは、通常のベリファイの時
よりも低いワード線電圧で行なわれる。データ書き込み
時においては、しきい値電圧が低い方から高い方へシフ
トするため、通常のベリファイの時よりも低い電圧でベ
リファイすることにより、充分にシフトされてない場合
のしきい値電圧のシフト状態を検出できる。
よりも低いワード線電圧で行なわれる。データ書き込み
時においては、しきい値電圧が低い方から高い方へシフ
トするため、通常のベリファイの時よりも低い電圧でベ
リファイすることにより、充分にシフトされてない場合
のしきい値電圧のシフト状態を検出できる。
【００２２】次に、シークエンス制御回路３３にて、第
１ベリファイの結果を判断する（Ｓ１０３）。ベリファ
イ結果が「良」の場合は、ステップＳ１０５に進む。結
果が「不良」の場合は、プログラム／消去電圧発生回路
３９に対し、先の書き込み時の電圧よりも高い電圧（ま
たは長い時間）の書き込み電圧を発生するように制御信
号を出力する。プログラム／消去電圧発生回路３９で
は、その制御信号に基づき、先の書き込み時の電圧より
も高い電圧（または長い時間）の印加パルスを発生し、
この印加パルスによりデータの書き込みを行う第１プロ
グラムが行われる（Ｓ１０４）。その後、第１ベリファ
イの結果が「良」となるまで、第１ベリファイおよび第
１プログラムが繰り返される。第１ベリファイの結果が
「良」になれば、通常のベリファイ電圧でベリファイを
行う第２ベリファイが行われる（Ｓ１０５）。
１ベリファイの結果を判断する（Ｓ１０３）。ベリファ
イ結果が「良」の場合は、ステップＳ１０５に進む。結
果が「不良」の場合は、プログラム／消去電圧発生回路
３９に対し、先の書き込み時の電圧よりも高い電圧（ま
たは長い時間）の書き込み電圧を発生するように制御信
号を出力する。プログラム／消去電圧発生回路３９で
は、その制御信号に基づき、先の書き込み時の電圧より
も高い電圧（または長い時間）の印加パルスを発生し、
この印加パルスによりデータの書き込みを行う第１プロ
グラムが行われる（Ｓ１０４）。その後、第１ベリファ
イの結果が「良」となるまで、第１ベリファイおよび第
１プログラムが繰り返される。第１ベリファイの結果が
「良」になれば、通常のベリファイ電圧でベリファイを
行う第２ベリファイが行われる（Ｓ１０５）。
【００２３】第２ベリファイにおいては、シークエンス
制御回路３３がベリファイ電圧制御回路３５に対し通常
のベリファイ電圧を発生するようにベリファイ電圧の制
御信号を出力する。ベリファイ電圧発生回路３７は、ベ
リファイ電圧制御回路３５の制御に基づき、通常のベリ
ファイ時と同じ電圧を出力する。センスアンプ２７に、
このベリファイ電圧でメモリセルからデータが読み出さ
れる。この時シークエンス制御回路３３は、データコン
パレータ３１に対し第２ベリファイを行うためのイネー
ブル信号を出力し、データコンパレータ３１はセンスア
ンプ２７の値とデータレジスタ２９の値とを比較するこ
とにより第２ベリファイを行い（Ｓ１０５）、第２ベリ
ファイの結果をシークエンス制御回路３３に出力する。
制御回路３３がベリファイ電圧制御回路３５に対し通常
のベリファイ電圧を発生するようにベリファイ電圧の制
御信号を出力する。ベリファイ電圧発生回路３７は、ベ
リファイ電圧制御回路３５の制御に基づき、通常のベリ
ファイ時と同じ電圧を出力する。センスアンプ２７に、
このベリファイ電圧でメモリセルからデータが読み出さ
れる。この時シークエンス制御回路３３は、データコン
パレータ３１に対し第２ベリファイを行うためのイネー
ブル信号を出力し、データコンパレータ３１はセンスア
ンプ２７の値とデータレジスタ２９の値とを比較するこ
とにより第２ベリファイを行い（Ｓ１０５）、第２ベリ
ファイの結果をシークエンス制御回路３３に出力する。
【００２４】シークエンス制御回路３３は、第２ベリフ
ァイの結果を判断し（Ｓ１０６）、第２ベリファイの結
果が「不良」の時は、プログラム／消去電圧発生回路３
９に対し、第１プログラム時よりも低い電圧（または短
い時間の電圧）を発生するように制御信号を出力する。
プログラム／消去電圧発生回路３９は、この制御信号に
基づき第１プログラム時よりも低い電圧（または短い時
間の電圧）の印加パルスを発生し、この印加パルスによ
り書き込みを行う第２プログラムが行われる（Ｓ１０
７）。以降、第２ベリファイの結果が「良」になるま
で、第２プログラムおよび第２ベリファイが繰り返され
る。第２ベリファイの結果が「良」になれば処理を終了
する。
ァイの結果を判断し（Ｓ１０６）、第２ベリファイの結
果が「不良」の時は、プログラム／消去電圧発生回路３
９に対し、第１プログラム時よりも低い電圧（または短
い時間の電圧）を発生するように制御信号を出力する。
プログラム／消去電圧発生回路３９は、この制御信号に
基づき第１プログラム時よりも低い電圧（または短い時
間の電圧）の印加パルスを発生し、この印加パルスによ
り書き込みを行う第２プログラムが行われる（Ｓ１０
７）。以降、第２ベリファイの結果が「良」になるま
で、第２プログラムおよび第２ベリファイが繰り返され
る。第２ベリファイの結果が「良」になれば処理を終了
する。
【００２５】このようにして本実施形態では、データ書
き込み時において、通常のベリファイすなわち第２ベリ
ファイの前に、第１ベリファイを行いメモリセルのしき
い値電圧のシフト状態（書き込みの深さ）を検出し、そ
の検出結果に基づいて次の書き込み電圧を制御するた
め、メモリセルの状態に応じた書き込みが行える。これ
により、書き込み−ベリファイの繰り返し回数が低減さ
れ、結果としてデータ書き込み時間が短縮される。
き込み時において、通常のベリファイすなわち第２ベリ
ファイの前に、第１ベリファイを行いメモリセルのしき
い値電圧のシフト状態（書き込みの深さ）を検出し、そ
の検出結果に基づいて次の書き込み電圧を制御するた
め、メモリセルの状態に応じた書き込みが行える。これ
により、書き込み−ベリファイの繰り返し回数が低減さ
れ、結果としてデータ書き込み時間が短縮される。
【００２６】図３に、上述のデータ書き込み時における
印加パルスの時間変化を示す。図３（ａ）は従来技術に
よる印加パルスを表し、同じ電圧、同じ印加時間で印加
パルスが印加されている状態を示す。図３（ｂ）は、第
１および第２プログラムにおいて印加時間を変化させた
時の印加パルスを表している。図３（ｃ）は第１および
第２プログラムにおける印加パルスの電圧の大きさを変
化させた時の様子を示している。
印加パルスの時間変化を示す。図３（ａ）は従来技術に
よる印加パルスを表し、同じ電圧、同じ印加時間で印加
パルスが印加されている状態を示す。図３（ｂ）は、第
１および第２プログラムにおいて印加時間を変化させた
時の印加パルスを表している。図３（ｃ）は第１および
第２プログラムにおける印加パルスの電圧の大きさを変
化させた時の様子を示している。
【００２７】データ消去時においても、データ書き込み
時と同様に、第１ベリファイと第２ベリファイが行れる
が、通常、データ消去時においてはビット毎ではなく、
指定されたアドレス領域あるいはメモリセル全体におい
て一括消去が行われることが多いため、データ書き込み
時とは異なり、消去領域全体に対して第１ベリファイが
終了した後、第２ベリファイが行われる。また、データ
消去時においては、しきい値電圧のシフト方向が書き込
み時とは逆になる。このため、消去時の印加パルスの極
性は書き込み時とは逆になる。また、第１ベリファイの
電圧と第２ベリファイの電圧の大小関係も書き込み時と
は逆になる。データ書き込み時および消去時のメモリセ
ルのしきい値電圧とベリファイ電圧との関係を図５に示
す。
時と同様に、第１ベリファイと第２ベリファイが行れる
が、通常、データ消去時においてはビット毎ではなく、
指定されたアドレス領域あるいはメモリセル全体におい
て一括消去が行われることが多いため、データ書き込み
時とは異なり、消去領域全体に対して第１ベリファイが
終了した後、第２ベリファイが行われる。また、データ
消去時においては、しきい値電圧のシフト方向が書き込
み時とは逆になる。このため、消去時の印加パルスの極
性は書き込み時とは逆になる。また、第１ベリファイの
電圧と第２ベリファイの電圧の大小関係も書き込み時と
は逆になる。データ書き込み時および消去時のメモリセ
ルのしきい値電圧とベリファイ電圧との関係を図５に示
す。
【００２８】以下に図４のフローチャートを用いて消去
時の動作を説明する。アドレスレジスタ１９に格納され
たアドレスデータがデコードされ、メモリセルアレイ１
７内のセルが指定されデータが消去される（Ｓ２０１）
と、シークエンス制御回路３３がベリファイ電圧制御回
路３５に対し、通常のベリファイ時より高いベリファイ
電圧を発生させるための制御信号を出力する。ベリファ
イ電圧制御回路３５は、この制御信号に基づきベリファ
イ電圧発生回路３７の出力電圧を制御し、通常のベリフ
ァイ時より高い電圧を発生する。
時の動作を説明する。アドレスレジスタ１９に格納され
たアドレスデータがデコードされ、メモリセルアレイ１
７内のセルが指定されデータが消去される（Ｓ２０１）
と、シークエンス制御回路３３がベリファイ電圧制御回
路３５に対し、通常のベリファイ時より高いベリファイ
電圧を発生させるための制御信号を出力する。ベリファ
イ電圧制御回路３５は、この制御信号に基づきベリファ
イ電圧発生回路３７の出力電圧を制御し、通常のベリフ
ァイ時より高い電圧を発生する。
【００２９】データ消去時においては、前述のようにデ
ータ書き込み時とはしきい値電圧のシフト方向が逆であ
るため、従来より高い電圧で最初のベリファイである第
１ベリファイが行われる。このベリファイ電圧でセンス
アンプ２７にデータが読み出される。この時、シークエ
ンス制御回路３３からデータコンパレータ３１に対し第
１ベリファイを可能とするイネーブル信号が出力され、
これによりデータコンパレータ３１は、センスアンプ２
７の値とデータレジスタ２９の値とを比較することによ
り第１ベリファイを行ない（Ｓ２０２）、その第１ベリ
ファイの結果をシークエンス制御回路３３に出力する。
ここで、消去時においては、データコンパレータ３１に
おいて比較されるデータは確定しているため、データレ
ジスタ２９には、固定値（本実施形態においては
「１」）が格納されているとする。
ータ書き込み時とはしきい値電圧のシフト方向が逆であ
るため、従来より高い電圧で最初のベリファイである第
１ベリファイが行われる。このベリファイ電圧でセンス
アンプ２７にデータが読み出される。この時、シークエ
ンス制御回路３３からデータコンパレータ３１に対し第
１ベリファイを可能とするイネーブル信号が出力され、
これによりデータコンパレータ３１は、センスアンプ２
７の値とデータレジスタ２９の値とを比較することによ
り第１ベリファイを行ない（Ｓ２０２）、その第１ベリ
ファイの結果をシークエンス制御回路３３に出力する。
ここで、消去時においては、データコンパレータ３１に
おいて比較されるデータは確定しているため、データレ
ジスタ２９には、固定値（本実施形態においては
「１」）が格納されているとする。
【００３０】シークエンス制御回路３３は第１ベリファ
イの結果を判断し（Ｓ２０３）、第１ベリファイ結果が
「良」であれば、ステップＳ２０５に進む。一方、第１
ベリファイの結果が「不良」であれば、プログラム／消
去電圧発生回路３９に対し、先の消去時の電圧よりも高
い電圧（または長い時間の電圧）の消去電圧を発生させ
るように制御信号を出力する。プログラム／消去電圧発
生回路３９では、消去電圧の制御信号に基づき、先の消
去時の電圧よりも高い電圧（または長い時間の電圧）の
印加パルスを発生し、その印加パルスによりデータを消
去する第１消去が行われる（Ｓ２０４）。その後、第１
ベリファイの結果が「良」となるまで、第１ベリファイ
および第１消去が繰り返される。第１ベリファイの結果
が「良」となれば、消去データ領域における最終アドレ
スか否かが判断され（Ｓ２０５）、最終アドレスであれ
ば、ステップＳ２０７に進む。最終アドレスでない場合
は、次のアドレスに進み（Ｓ２０６）、第１ベリファイ
が行われる。消去データ領域全てのデータに対して第１
ベリファイの結果が「良」となると、次に通常のベリフ
ァイ電圧で第２ベリファイが行われる（Ｓ２０７）。
イの結果を判断し（Ｓ２０３）、第１ベリファイ結果が
「良」であれば、ステップＳ２０５に進む。一方、第１
ベリファイの結果が「不良」であれば、プログラム／消
去電圧発生回路３９に対し、先の消去時の電圧よりも高
い電圧（または長い時間の電圧）の消去電圧を発生させ
るように制御信号を出力する。プログラム／消去電圧発
生回路３９では、消去電圧の制御信号に基づき、先の消
去時の電圧よりも高い電圧（または長い時間の電圧）の
印加パルスを発生し、その印加パルスによりデータを消
去する第１消去が行われる（Ｓ２０４）。その後、第１
ベリファイの結果が「良」となるまで、第１ベリファイ
および第１消去が繰り返される。第１ベリファイの結果
が「良」となれば、消去データ領域における最終アドレ
スか否かが判断され（Ｓ２０５）、最終アドレスであれ
ば、ステップＳ２０７に進む。最終アドレスでない場合
は、次のアドレスに進み（Ｓ２０６）、第１ベリファイ
が行われる。消去データ領域全てのデータに対して第１
ベリファイの結果が「良」となると、次に通常のベリフ
ァイ電圧で第２ベリファイが行われる（Ｓ２０７）。
【００３１】第２ベリファイ時においては、シークエン
ス制御回路３３からベリファイ電圧制御回路３５に対し
通常のベリファイ電圧を発生するようにベリファイ電圧
の制御信号を出力する。ベリファイ電圧発生回路３７
は、ベリファイ電圧制御回路３５の制御に基づき、通常
のベリファイと同じ電圧を発生する。センスアンプ２７
は、このベリファイ電圧でメモリセルからデータを読み
だす。この時シークエンス制御回路３３は、データコン
パレータ３１に対し第２ベリファイを可能とするイネー
ブル信号を出力し、データコンパレータ３１はセンスア
ンプ２７の値とデータレジスタ２９の値（固定値）とを
比較することにより第２ベリファイを行い、第２ベリフ
ァイの結果をシークエンス制御回路３３に出力する。
ス制御回路３３からベリファイ電圧制御回路３５に対し
通常のベリファイ電圧を発生するようにベリファイ電圧
の制御信号を出力する。ベリファイ電圧発生回路３７
は、ベリファイ電圧制御回路３５の制御に基づき、通常
のベリファイと同じ電圧を発生する。センスアンプ２７
は、このベリファイ電圧でメモリセルからデータを読み
だす。この時シークエンス制御回路３３は、データコン
パレータ３１に対し第２ベリファイを可能とするイネー
ブル信号を出力し、データコンパレータ３１はセンスア
ンプ２７の値とデータレジスタ２９の値（固定値）とを
比較することにより第２ベリファイを行い、第２ベリフ
ァイの結果をシークエンス制御回路３３に出力する。
【００３２】シークエンス制御回路３３にてベリファイ
結果が判断され（Ｓ２０８）、第２ベリファイの結果が
「不良」の時は、プログラム／消去電圧発生回路３９に
対し、第１消去時よりも低い電圧（または短い時間の電
圧）を発生するように制御信号を出力する。プログラム
／消去電圧発生回路３９は、この制御信号に基づいた電
圧の印加パルスを発生し、この印加パルスにより消去
（第２消去）が行われる（Ｓ２０９）。
結果が判断され（Ｓ２０８）、第２ベリファイの結果が
「不良」の時は、プログラム／消去電圧発生回路３９に
対し、第１消去時よりも低い電圧（または短い時間の電
圧）を発生するように制御信号を出力する。プログラム
／消去電圧発生回路３９は、この制御信号に基づいた電
圧の印加パルスを発生し、この印加パルスにより消去
（第２消去）が行われる（Ｓ２０９）。
【００３３】以降、第１ベリファイ時と同様にして、最
終アドレスまで全てのデータに対して第２ベリファイの
結果が「良」となるまで、第２消去および第２ベリファ
イが繰り返される。最終アドレスまで全てのデータにつ
いて第２ベリファイの結果が「良」となれば処理を終了
する。
終アドレスまで全てのデータに対して第２ベリファイの
結果が「良」となるまで、第２消去および第２ベリファ
イが繰り返される。最終アドレスまで全てのデータにつ
いて第２ベリファイの結果が「良」となれば処理を終了
する。
【００３４】このようにして、データ消去時において
は、最初に通常よりも高い電圧でベリファイを行い、デ
ータの消去状態（消去の深さ）を検出し、その検出結果
に基づいて次の消去電圧を制御するために、メモリセル
の消去状態に応じた消去が行える。これにより、消去／
ベリファイの繰り返し回数が低減され、結果としてデー
タ消去時間が短縮される。
は、最初に通常よりも高い電圧でベリファイを行い、デ
ータの消去状態（消去の深さ）を検出し、その検出結果
に基づいて次の消去電圧を制御するために、メモリセル
の消去状態に応じた消去が行える。これにより、消去／
ベリファイの繰り返し回数が低減され、結果としてデー
タ消去時間が短縮される。
【００３５】図６に本実施形態の半導体メモリにおける
データコンパレータ３１の回路の一例を示す。データコ
ンパレータ３１は、データレジスタ２９とセンスアンプ
２７からの出力を入力とするＥＮＯＲ（対等）ゲート５
１と、第１ベリファイおよび第２ベリファイのイネーブ
ル信号ＥＮ１、ＥＮ２を入力とするＯＲゲート５３と、
ＥＮＯＲゲート５１とＯＲゲート５３の出力を入力とす
るＡＮＤゲート５５と、ＡＮＤゲート５５の出力を入力
とし第１ベリファイのイネーブル信号ＥＮ１を入力とす
るＡＮＤゲート５７と、ＡＮＤゲート５５の出力を入力
とし第２ベリファイのイネーブル信号ＥＮ２を入力とす
るＡＮＤゲート５９とからなる。
データコンパレータ３１の回路の一例を示す。データコ
ンパレータ３１は、データレジスタ２９とセンスアンプ
２７からの出力を入力とするＥＮＯＲ（対等）ゲート５
１と、第１ベリファイおよび第２ベリファイのイネーブ
ル信号ＥＮ１、ＥＮ２を入力とするＯＲゲート５３と、
ＥＮＯＲゲート５１とＯＲゲート５３の出力を入力とす
るＡＮＤゲート５５と、ＡＮＤゲート５５の出力を入力
とし第１ベリファイのイネーブル信号ＥＮ１を入力とす
るＡＮＤゲート５７と、ＡＮＤゲート５５の出力を入力
とし第２ベリファイのイネーブル信号ＥＮ２を入力とす
るＡＮＤゲート５９とからなる。
【００３６】ＥＮＯＲゲート５１は、データレジスタ２
９とセンスアンプ２７のそれぞれの格納値を比較し、両
格納値が等しい時に「Ｈｉｇｈ（以下、「Ｈ」と称
す）」を出力する。ＯＲゲート５３は、第１ベリファイ
および第２ベリファイのイネーブル信号ＥＮ１、ＥＮ２
の論理和を計算することにより、どちらかのベリファイ
が行われている時に「Ｈ」を出力する。ＡＮＤゲート５
５では、ＥＮＯＲゲート５１の出力とＯＲゲート５３の
出力との論理積を計算することにより、ベリファイ結果
を出力する。第１ベリファイが行われている時はＡＮＤ
ゲート５７からベリファイ結果としてＰＡＳＳ１信号が
シークエンス制御回路３３に出力され、第２ベリファイ
が行われている時はＡＮＤゲート５９からベリファイ結
果としてＰＡＳＳ２信号がシークエンス制御回路３３に
出力される。シークエンス制御回路３３において、ＰＡ
ＳＳ１信号が「Ｈ」の時、第１ベリファイを終了し、次
に第２ベリファイを実行する。ＰＡＳＳ２信号が「Ｈ」
の時、第２ベリファイを終了し、データ書き込みまたは
消去を終了する。
９とセンスアンプ２７のそれぞれの格納値を比較し、両
格納値が等しい時に「Ｈｉｇｈ（以下、「Ｈ」と称
す）」を出力する。ＯＲゲート５３は、第１ベリファイ
および第２ベリファイのイネーブル信号ＥＮ１、ＥＮ２
の論理和を計算することにより、どちらかのベリファイ
が行われている時に「Ｈ」を出力する。ＡＮＤゲート５
５では、ＥＮＯＲゲート５１の出力とＯＲゲート５３の
出力との論理積を計算することにより、ベリファイ結果
を出力する。第１ベリファイが行われている時はＡＮＤ
ゲート５７からベリファイ結果としてＰＡＳＳ１信号が
シークエンス制御回路３３に出力され、第２ベリファイ
が行われている時はＡＮＤゲート５９からベリファイ結
果としてＰＡＳＳ２信号がシークエンス制御回路３３に
出力される。シークエンス制御回路３３において、ＰＡ
ＳＳ１信号が「Ｈ」の時、第１ベリファイを終了し、次
に第２ベリファイを実行する。ＰＡＳＳ２信号が「Ｈ」
の時、第２ベリファイを終了し、データ書き込みまたは
消去を終了する。
【００３７】図７は、データコンパレータ３１の別の構
成例を示す回路図である。図７に示されるデータコンパ
レータは、図６に示されるデータコンパレータのＡＮＤ
ゲート５７の出力にベリファイのイネーブル信号ＥＮ１
によりオン／オフ制御されるスイッチ６１とインバータ
６３、６４からなるラッチ回路７０とが接続され、ＡＮ
Ｄゲート５９の出力にベリファイのイネーブル信号ＥＮ
２によりオン／オフ制御されるスイッチ６２とインバー
タ６５、６６からなるラッチ回路７１とが接続され、Ａ
ＮＤゲート５７、５９のそれぞれの入力の一方に遅延回
路７３、７５を介してベリファイのイネーブル信号ＥＮ
１、ＥＮ２を入力するようにしたものである。
成例を示す回路図である。図７に示されるデータコンパ
レータは、図６に示されるデータコンパレータのＡＮＤ
ゲート５７の出力にベリファイのイネーブル信号ＥＮ１
によりオン／オフ制御されるスイッチ６１とインバータ
６３、６４からなるラッチ回路７０とが接続され、ＡＮ
Ｄゲート５９の出力にベリファイのイネーブル信号ＥＮ
２によりオン／オフ制御されるスイッチ６２とインバー
タ６５、６６からなるラッチ回路７１とが接続され、Ａ
ＮＤゲート５７、５９のそれぞれの入力の一方に遅延回
路７３、７５を介してベリファイのイネーブル信号ＥＮ
１、ＥＮ２を入力するようにしたものである。
【００３８】本データコンパレータにおいては、ラッチ
回路７０、７１によりＡＮＤゲート５７、５９からの出
力が保持される。図８に、図６および図７に示されるデ
ータコンパレータの入出力信号の波形を示す。図８
（ａ）は図６に示されるデータコンパレータに対する入
出力信号の波形を示し、図８（ｂ）は図７に示されるデ
ータコンパレータに対する入出力信号の波形を示す。図
中、ＣＭＰはＥＮＯＲゲート５１の出力を、ＥＮ１は第
１ベリファイのイネーブル信号を、ＥＮ２は第２ベリフ
ァイのイネーブル信号を、ＰＡＳＳ１は第１ベリファイ
結果の出力信号を、ＰＡＳＳ２は第２ベリファイ結果の
出力信号をそれぞれ示す。図８（ｂ）に示されるよう
に、ベリファイ結果の出力信号ＰＡＳＳ１とＰＡＳＳ２
が「Ｈ」で保持されるため、シークエンス制御回路にお
いて、図６に示されるデータコンパレータと比較して回
路設計がより容易になるという利点がある。
回路７０、７１によりＡＮＤゲート５７、５９からの出
力が保持される。図８に、図６および図７に示されるデ
ータコンパレータの入出力信号の波形を示す。図８
（ａ）は図６に示されるデータコンパレータに対する入
出力信号の波形を示し、図８（ｂ）は図７に示されるデ
ータコンパレータに対する入出力信号の波形を示す。図
中、ＣＭＰはＥＮＯＲゲート５１の出力を、ＥＮ１は第
１ベリファイのイネーブル信号を、ＥＮ２は第２ベリフ
ァイのイネーブル信号を、ＰＡＳＳ１は第１ベリファイ
結果の出力信号を、ＰＡＳＳ２は第２ベリファイ結果の
出力信号をそれぞれ示す。図８（ｂ）に示されるよう
に、ベリファイ結果の出力信号ＰＡＳＳ１とＰＡＳＳ２
が「Ｈ」で保持されるため、シークエンス制御回路にお
いて、図６に示されるデータコンパレータと比較して回
路設計がより容易になるという利点がある。
【００３９】尚、図６および図７に示されたデータコン
パレータは、１ビットづつを比較する構成になっている
が、ＡＮＤゲート５５入力に対してＥＮＯＲゲート５１
を並列に複数設けることにより、同時に複数ビットのデ
ータに対する比較が可能となる。
パレータは、１ビットづつを比較する構成になっている
が、ＡＮＤゲート５５入力に対してＥＮＯＲゲート５１
を並列に複数設けることにより、同時に複数ビットのデ
ータに対する比較が可能となる。
【００４０】上記説明においては、２つのレベルのベリ
ファイ電圧を設定し、書き込み／消去時のメモリセルの
しきい値電圧のシフト状態を検出したが、さらに多くの
ベリファイ電圧を設定し、しきい値電圧の変化を検出
し、書き込み／消去時の電圧を制御してもよい。図９
に、書き込み／消去に対するｎ個のベリファイ電圧を設
定した時のメモリセルのしきい値電圧とベリファイ電圧
との関係を示す。
ファイ電圧を設定し、書き込み／消去時のメモリセルの
しきい値電圧のシフト状態を検出したが、さらに多くの
ベリファイ電圧を設定し、しきい値電圧の変化を検出
し、書き込み／消去時の電圧を制御してもよい。図９
に、書き込み／消去に対するｎ個のベリファイ電圧を設
定した時のメモリセルのしきい値電圧とベリファイ電圧
との関係を示す。
【００４１】図９において、データ書き込み後に、第１
ベリファイ電圧から順にベリファイを行い、第２ベリフ
ァイまでのベリファイ結果が「良」となり、第３ベリフ
ァイが「不良」となったとすると、この時のしきい値電
圧のシフト量は、第３ベリファイのベリファイ電圧から
検出できる。このように、書き込み時において、メモリ
セルのしきい値が低い方から高い方へシフトするとき
は、設定された複数のベリファイ電圧の中のベリファイ
が「不良」となる最低のベリファイ電圧により、そのメ
モリセルの書き込みによるしきい値のシフト量すなわち
書き込みの深さを判定できる。同様にして、消去の場合
においては、消去によりしきい値電圧が高い方から低い
方へシフトするため、設定された複数のベリファイ電圧
の中のベリファイが「不良」となる最高のベリファイ電
圧により、消去によるそのメモリセルのしきい値のシフ
ト量すなわち消去の深さを判定できる。
ベリファイ電圧から順にベリファイを行い、第２ベリフ
ァイまでのベリファイ結果が「良」となり、第３ベリフ
ァイが「不良」となったとすると、この時のしきい値電
圧のシフト量は、第３ベリファイのベリファイ電圧から
検出できる。このように、書き込み時において、メモリ
セルのしきい値が低い方から高い方へシフトするとき
は、設定された複数のベリファイ電圧の中のベリファイ
が「不良」となる最低のベリファイ電圧により、そのメ
モリセルの書き込みによるしきい値のシフト量すなわち
書き込みの深さを判定できる。同様にして、消去の場合
においては、消去によりしきい値電圧が高い方から低い
方へシフトするため、設定された複数のベリファイ電圧
の中のベリファイが「不良」となる最高のベリファイ電
圧により、消去によるそのメモリセルのしきい値のシフ
ト量すなわち消去の深さを判定できる。
【００４２】以上説明したように、本実施形態の半導体
メモリは、複数レベルのベリファイ電圧を設定し、それ
らのベリファイ電圧により、データの書き込み／消去の
深さを検出し、検出結果に基づいて書き込み／消去時の
印加パルスの電圧を変化させる。これにより、メモリセ
ルの書き込み／消去状態に応じたデータの書き込み／消
去が可能となり、メモリ全体として、書き込み／消去−
ベリファイの繰り返しの回数が低減され、書き込みまた
は消去時間が短縮される。
メモリは、複数レベルのベリファイ電圧を設定し、それ
らのベリファイ電圧により、データの書き込み／消去の
深さを検出し、検出結果に基づいて書き込み／消去時の
印加パルスの電圧を変化させる。これにより、メモリセ
ルの書き込み／消去状態に応じたデータの書き込み／消
去が可能となり、メモリ全体として、書き込み／消去−
ベリファイの繰り返しの回数が低減され、書き込みまた
は消去時間が短縮される。
【００４３】
【発明の効果】本発明の第１不揮発性半導体メモリによ
れば、データ書き込み時において、ベリファイ電圧を複
数設定し、書き込みによりメモリセルのしきい値電圧を
高くする場合は、前記ベリファイが「不良」となる最低
のワード線電圧によりデータ書き込みの深さを判定し、
一方書き込みによりメモリセルのしきい値電圧を低くす
る場合は、ベリファイが「不良」となる最高のワード線
電圧により、データ書き込みの深さを判定し、その判定
結果に基づいて書き込み時の印加電圧の高さあるいは印
加時間を制御する。これにより、データ書き込み−ベリ
ファイの繰り返しの回数が減少するため、書き込み時間
を短縮できる。
れば、データ書き込み時において、ベリファイ電圧を複
数設定し、書き込みによりメモリセルのしきい値電圧を
高くする場合は、前記ベリファイが「不良」となる最低
のワード線電圧によりデータ書き込みの深さを判定し、
一方書き込みによりメモリセルのしきい値電圧を低くす
る場合は、ベリファイが「不良」となる最高のワード線
電圧により、データ書き込みの深さを判定し、その判定
結果に基づいて書き込み時の印加電圧の高さあるいは印
加時間を制御する。これにより、データ書き込み−ベリ
ファイの繰り返しの回数が減少するため、書き込み時間
を短縮できる。
【００４４】本発明の第２不揮発性半導体メモリによれ
ば、データ消去時において、ベリファイ電圧を複数設定
し、書き込みによりメモリセルのしきい値電圧を高くす
る場合は、前記ベリファイが「不良」となる最低のワー
ド線電圧によりデータ書き込みの深さを判定し、一方書
き込みによりメモリセルのしきい値電圧を低くする場合
は、ベリファイが「不良」となる最高のワード線電圧に
より、データ書き込みの深さを判定し、その判定結果に
基づいて消去時の印加電圧の高さあるいは印加時間を制
御する。これにより、データ消去−ベリファイの繰り返
しの回数が減少するため、消去時間を短縮できる。
ば、データ消去時において、ベリファイ電圧を複数設定
し、書き込みによりメモリセルのしきい値電圧を高くす
る場合は、前記ベリファイが「不良」となる最低のワー
ド線電圧によりデータ書き込みの深さを判定し、一方書
き込みによりメモリセルのしきい値電圧を低くする場合
は、ベリファイが「不良」となる最高のワード線電圧に
より、データ書き込みの深さを判定し、その判定結果に
基づいて消去時の印加電圧の高さあるいは印加時間を制
御する。これにより、データ消去−ベリファイの繰り返
しの回数が減少するため、消去時間を短縮できる。
【図１】 本発明の実施の形態の半導体メモリの構成を
示すブロック図。
示すブロック図。
【図２】 本発明の実施の形態の半導体メモリのデータ
書き込み時の動作を示すフローチャート。
書き込み時の動作を示すフローチャート。
【図３】 本発明の実施の形態の半導体メモリの書き込
みパルスの波形を示す図。
みパルスの波形を示す図。
【図４】 本発明の実施の形態の半導体メモリのデータ
消去時の動作を示すフローチャート。
消去時の動作を示すフローチャート。
【図５】 メモリセルのしきい値電圧とベリファイ電圧
の関係を示す図。
の関係を示す図。
【図６】 実施の形態におけるデータコンパレータの一
例を示す回路図。
例を示す回路図。
【図７】 実施の形態におけるデータコンパレータの一
例を示す回路図。
例を示す回路図。
【図８】 実施の形態におけるデータコンパレータに対
する入出力信号の波形を示す図。
する入出力信号の波形を示す図。
【図９】 メモリセルのしきい値電圧と複数のベリファ
イ電圧の関係を示す図。
イ電圧の関係を示す図。
【図１０】 メモリセルのしきい値電圧分布を示す図。
【図１１】 従来の半導体メモリの書き込み時の動作を
示すフローチャート。
示すフローチャート。
１１ クロック発生回路、１３ コマンドレジスタ、１
５ 入出力バッファ、１７ メモリセルアレイ、１９
アドレスレジスタ、２１ Ｙデコーダ、２３ Ｘデコー
ダ、２５ Ｙゲート、２７ センスアンプ、２９ デー
タレジスタ、３１データコンパレータ、３３ シークエ
ンス制御回路、３５ ベリファイ電圧制御回路、３７
ベリファイ電圧発生回路、３９ プログラム／消去電圧
発生回路、５１ ＥＮＯＲゲート、５３ ＯＲゲート、
５５，５７，５９ ＡＮＤゲート、６１，６２ スイッ
チ、６３〜６６ インバータ、７０，７１ ラッチ回
路、７３，７５ 遅延回路。
５ 入出力バッファ、１７ メモリセルアレイ、１９
アドレスレジスタ、２１ Ｙデコーダ、２３ Ｘデコー
ダ、２５ Ｙゲート、２７ センスアンプ、２９ デー
タレジスタ、３１データコンパレータ、３３ シークエ
ンス制御回路、３５ ベリファイ電圧制御回路、３７
ベリファイ電圧発生回路、３９ プログラム／消去電圧
発生回路、５１ ＥＮＯＲゲート、５３ ＯＲゲート、
５５，５７，５９ ＡＮＤゲート、６１，６２ スイッ
チ、６３〜６６ インバータ、７０，７１ ラッチ回
路、７３，７５ 遅延回路。
Claims (4)
- 【請求項１】 データ書き込み時に、メモリセルのしき
い値電圧をシフトさせるためにメモリセルに対して印加
する所定の書き込み電圧を発生させる書き込み電圧発生
手段と、ベリファイ時に、データを読み出すためにメモ
リセルに印加するベリファイ電圧を発生させるベリファ
イ電圧発生手段と、メモリセルから前記ベリファイ電圧
で読み出したデータとメモリセルに書き込まれるべきデ
ータとを比較することによりベリファイを行いベリファ
イ結果を出力する比較手段とを備えた不揮発性半導体メ
モリであって、 前記ベリファイ電圧発生手段を制御して、前記しきい値
電圧のシフト量を検出するために前記ベリファイ電圧を
複数種類発生させるベリファイ電圧制御手段と、 前記比較手段から出力されるベリファイ結果に基づき、
前記しきい値電圧のシフト量を検出し、該シフト量に応
じて、再度のデータ書き込みのために発生させる書き込
み電圧を調整する書き込み電圧調整手段とを有すること
を特徴とする不揮発性半導体メモリ。 - 【請求項２】 請求項１に記載の不揮発性半導体メモリ
において、前記書き込み電圧調整手段は、書き込みによ
りメモリセルのしきい値電圧を高くする場合は、前記ベ
リファイ電圧発生手段により発生させられた複数のベリ
ファイ電圧のうち前記ベリファイが「不良」となる最低
のベリファイ電圧により、しきい値電圧のシフト量を検
出し、書き込みによりメモリセルのしきい値電圧を低く
する場合は、前記ベリファイ電圧発生手段により発生さ
せられた複数のベリファイ電圧のうち前記ベリファイが
「不良」となる最高のベリファイ電圧により、しきい値
電圧のシフト量を検出することを特徴とする不揮発性半
導体メモリ。 - 【請求項３】 データ消去時に、メモリセルのしきい値
電圧をシフトさせるためにメモリセルに対して印加する
所定の消去電圧を発生させる消去電圧発生手段と、ベリ
ファイ時に、データを読み出すためにメモリセルに印加
するベリファイ電圧を発生させるベリファイ電圧発生手
段と、メモリセルから前記ベリファイ電圧で読み出した
データと所定データとを比較することによりベリファイ
を行いベリファイ結果を出力する比較手段とを備えた不
揮発性半導体メモリであって、 前記ベリファイ電圧発生手段を制御して、前記しきい値
電圧のシフト量を検出するために前記ベリファイ電圧を
複数種類発生させるベリファイ電圧制御手段と、 前記比較手段から出力されるベリファイ結果に基づき、
前記しきい値電圧のシフト量を検出し、該シフト量に応
じて、再度のデータ消去のために発生させる消去電圧を
調整する消去電圧調整手段とを有することを特徴とする
不揮発性半導体メモリ。 - 【請求項４】 請求項３に記載の不揮発性半導体メモリ
において、前記消去電圧調整手段は、消去によりメモリ
セルのしきい値電圧を高くする場合は、前記ベリファイ
電圧発生手段により発生させられた複数のベリファイ電
圧のうち前記ベリファイが「不良」となる最低のベリフ
ァイ電圧により、しきい値電圧のシフト量を検出し、消
去によりメモリセルのしきい値電圧を低くする場合は、
前記ベリファイ電圧発生手段により発生させられた複数
のベリファイ電圧のうち前記ベリファイが「不良」とな
る最高のベリファイ電圧により、しきい値電圧のシフト
量を検出することを特徴とする不揮発性半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20968796A JPH1055691A (ja) | 1996-08-08 | 1996-08-08 | 不揮発性半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20968796A JPH1055691A (ja) | 1996-08-08 | 1996-08-08 | 不揮発性半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1055691A true JPH1055691A (ja) | 1998-02-24 |
Family
ID=16576970
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20968796A Pending JPH1055691A (ja) | 1996-08-08 | 1996-08-08 | 不揮発性半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1055691A (ja) |
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001057090A (ja) * | 1999-07-28 | 2001-02-27 | Samsung Electronics Co Ltd | フラッシュメモリ装置及びそれの消去方法 |
| KR100496866B1 (ko) * | 2002-12-05 | 2005-06-22 | 삼성전자주식회사 | 미프로그램된 셀들 및 과프로그램된 셀들 없이 균일한문턱 전압 분포를 갖는 플레쉬 메모리 장치 및 그프로그램 검증 방법 |
| US6914827B2 (en) * | 1999-07-28 | 2005-07-05 | Samsung Electronics Co., Ltd. | Flash memory device capable of preventing an over-erase of flash memory cells and erase method thereof |
| KR100521364B1 (ko) * | 2002-11-18 | 2005-10-12 | 삼성전자주식회사 | 플레쉬 메모리 셀들의 프로그램 오판을 방지하고 균일한문턱 전압 산포를 가질 수 있는 플레쉬 메모리 장치 및 그프로그램 검증 방법 |
| KR100572302B1 (ko) * | 1998-06-25 | 2006-07-12 | 삼성전자주식회사 | 플래시 메모리 장치와 그의 프로그램 방법 |
| US7366020B2 (en) | 1999-07-28 | 2008-04-29 | Samsung Electronics Co., Ltd. | Flash memory device capable of preventing an overerase of flash memory cells and erase method thereof |
| KR100830580B1 (ko) | 2006-10-20 | 2008-05-21 | 삼성전자주식회사 | 플래시 메모리 장치를 포함한 메모리 시스템의 데이터 복원방법 |
| JP2009163782A (ja) * | 2007-12-13 | 2009-07-23 | Toshiba Corp | 半導体記憶装置 |
| KR20120102018A (ko) * | 2011-03-07 | 2012-09-17 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 반도체 장치의 구동 방법 |
| JP2012523646A (ja) * | 2009-04-09 | 2012-10-04 | サンディスク テクノロジーズ インコーポレイテッド | 不揮発性記憶装置のためのツーパス消去 |
| US8335114B2 (en) | 2007-12-13 | 2012-12-18 | Kabushiki Kaisha Toshiba | Semiconductor memory device capable of shortening erase time |
| JP2014053056A (ja) * | 2012-09-06 | 2014-03-20 | Toshiba Corp | 半導体記憶装置 |
| JP2015167062A (ja) * | 2010-08-06 | 2015-09-24 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| CN108766497A (zh) * | 2018-05-31 | 2018-11-06 | 郑州云海信息技术有限公司 | 数据的读取方法及相关设备 |
| US10978165B2 (en) | 2018-07-05 | 2021-04-13 | Toshiba Memory Corporation | Memory system and non-volatile semiconductor memory |
-
1996
- 1996-08-08 JP JP20968796A patent/JPH1055691A/ja active Pending
Cited By (38)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100572302B1 (ko) * | 1998-06-25 | 2006-07-12 | 삼성전자주식회사 | 플래시 메모리 장치와 그의 프로그램 방법 |
| JP2001057090A (ja) * | 1999-07-28 | 2001-02-27 | Samsung Electronics Co Ltd | フラッシュメモリ装置及びそれの消去方法 |
| US6914827B2 (en) * | 1999-07-28 | 2005-07-05 | Samsung Electronics Co., Ltd. | Flash memory device capable of preventing an over-erase of flash memory cells and erase method thereof |
| US7190624B2 (en) | 1999-07-28 | 2007-03-13 | Samsung Electronics Co., Ltd. | Flash memory device capable of preventing an over-erase of flash memory cells and erase method thereof |
| US7366020B2 (en) | 1999-07-28 | 2008-04-29 | Samsung Electronics Co., Ltd. | Flash memory device capable of preventing an overerase of flash memory cells and erase method thereof |
| KR100521364B1 (ko) * | 2002-11-18 | 2005-10-12 | 삼성전자주식회사 | 플레쉬 메모리 셀들의 프로그램 오판을 방지하고 균일한문턱 전압 산포를 가질 수 있는 플레쉬 메모리 장치 및 그프로그램 검증 방법 |
| KR100496866B1 (ko) * | 2002-12-05 | 2005-06-22 | 삼성전자주식회사 | 미프로그램된 셀들 및 과프로그램된 셀들 없이 균일한문턱 전압 분포를 갖는 플레쉬 메모리 장치 및 그프로그램 검증 방법 |
| KR100830580B1 (ko) | 2006-10-20 | 2008-05-21 | 삼성전자주식회사 | 플래시 메모리 장치를 포함한 메모리 시스템의 데이터 복원방법 |
| US7542350B2 (en) | 2006-10-20 | 2009-06-02 | Samsung Electronics Co., Ltd. | Methods of restoring data in flash memory devices and related flash memory device memory systems |
| US11056202B2 (en) | 2007-12-13 | 2021-07-06 | Toshiba Memory Corporation | Semiconductor memory device capable of shortening erase time |
| US8335114B2 (en) | 2007-12-13 | 2012-12-18 | Kabushiki Kaisha Toshiba | Semiconductor memory device capable of shortening erase time |
| US11830559B2 (en) | 2007-12-13 | 2023-11-28 | Kioxia Corporation | Semiconductor memory device capable of shortening erase time |
| US10037812B2 (en) | 2007-12-13 | 2018-07-31 | Toshiba Memory Corporation | Semiconductor memory device capable of shortening erase time |
| US8971130B2 (en) | 2007-12-13 | 2015-03-03 | Kabushiki Kaisha Toshiba | Semiconductor memory device capable of shortening erase time |
| JP2009163782A (ja) * | 2007-12-13 | 2009-07-23 | Toshiba Corp | 半導体記憶装置 |
| US10446247B2 (en) | 2007-12-13 | 2019-10-15 | Toshiba Memory Corporation | Semiconductor memory device capable of shortening erase time |
| US9595344B2 (en) | 2007-12-13 | 2017-03-14 | Kabushiki Kaisha Toshiba | Semiconductor memory device capable of shortening erase time |
| JP2012523646A (ja) * | 2009-04-09 | 2012-10-04 | サンディスク テクノロジーズ インコーポレイテッド | 不揮発性記憶装置のためのツーパス消去 |
| JP2015167062A (ja) * | 2010-08-06 | 2015-09-24 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| KR20120102018A (ko) * | 2011-03-07 | 2012-09-17 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 반도체 장치의 구동 방법 |
| JP2012198977A (ja) * | 2011-03-07 | 2012-10-18 | Semiconductor Energy Lab Co Ltd | 半導体装置および半導体装置の駆動方法 |
| US9147494B2 (en) | 2012-09-06 | 2015-09-29 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| US10672482B2 (en) | 2012-09-06 | 2020-06-02 | Toshiba Memory Corporation | Semiconductor memory device |
| US9928916B2 (en) | 2012-09-06 | 2018-03-27 | Toshiba Memory Corporation | Semiconductor memory device |
| US9627080B2 (en) | 2012-09-06 | 2017-04-18 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| JP2014053056A (ja) * | 2012-09-06 | 2014-03-20 | Toshiba Corp | 半導体記憶装置 |
| US10186319B2 (en) | 2012-09-06 | 2019-01-22 | Toshiba Memory Corporation | Semiconductor memory device |
| US10403370B2 (en) | 2012-09-06 | 2019-09-03 | Toshiba Memory Corporation | Semiconductor memory device |
| US9412458B2 (en) | 2012-09-06 | 2016-08-09 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| US10553287B2 (en) | 2012-09-06 | 2020-02-04 | Toshiba Memory Corporation | Semiconductor memory device |
| US9818487B2 (en) | 2012-09-06 | 2017-11-14 | Toshiba Memory Corporation | Semiconductor memory device |
| US10811100B2 (en) | 2012-09-06 | 2020-10-20 | Toshiba Memory Corporation | Semiconductor memory device |
| US11756627B2 (en) | 2012-09-06 | 2023-09-12 | Kioxia Corporation | Semiconductor memory device |
| CN103680627A (zh) * | 2012-09-06 | 2014-03-26 | 株式会社东芝 | 半导体存储装置 |
| US11094380B2 (en) | 2012-09-06 | 2021-08-17 | Kioxia Corporation | Semiconductor memory device |
| US11594282B2 (en) | 2012-09-06 | 2023-02-28 | Kioxia Corporation | Semiconductor memory device |
| CN108766497A (zh) * | 2018-05-31 | 2018-11-06 | 郑州云海信息技术有限公司 | 数据的读取方法及相关设备 |
| US10978165B2 (en) | 2018-07-05 | 2021-04-13 | Toshiba Memory Corporation | Memory system and non-volatile semiconductor memory |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3798810B2 (ja) | セル当たり単一ビットからセル当たり複数ビットへのダイナミック・メモリ | |
| US8717823B2 (en) | Multiple level program verify in a memory device | |
| US6515908B2 (en) | Nonvolatile semiconductor memory device having reduced erase time and method of erasing data of the same | |
| US8027200B2 (en) | Reduction of quick charge loss effect in a memory device | |
| KR100873539B1 (ko) | 비휘발성 반도체 메모리 장치의 임계값 판독 방법 및비휘발성 반도체 메모리 장치 | |
| JP2000228094A (ja) | 不揮発性半導体記憶装置 | |
| JPH1055691A (ja) | 不揮発性半導体メモリ | |
| JP4249352B2 (ja) | 不揮発性半導体記憶装置 | |
| JP5741427B2 (ja) | 半導体記憶装置の試験方法及び半導体記憶装置 | |
| US5428580A (en) | Nonvolatile semiconductor memory having an address-transition-detection circuit | |
| US6501682B2 (en) | Nonvolatile semiconductor memory device | |
| US6937522B2 (en) | Nonvolatile semiconductor memory device | |
| US7158417B2 (en) | Semiconductor device and method for writing data into the semiconductor device | |
| JP2003141900A (ja) | 不揮発性半導体記憶装置 | |
| US7796441B2 (en) | Method of reading configuration data in flash memory device | |
| JP2008262623A (ja) | 不揮発性半導体記憶装置 | |
| JP3143161B2 (ja) | 不揮発性半導体メモリ | |
| JP4907896B2 (ja) | 不揮発性半導体記憶装置 | |
| JP2002109892A (ja) | 不揮発性半導体記憶装置 | |
| JPH09320289A (ja) | 半導体不揮発性メモリ | |
| US7145800B2 (en) | Preconditioning of defective and redundant columns in a memory device | |
| US6430090B1 (en) | Read device and read method for semiconductor memory | |
| KR20030096093A (ko) | 반도체 기억장치 및 데이터 기록방법 | |
| JPH1145588A (ja) | 不揮発性半導体記憶装置 | |
| JPH0426996A (ja) | 不揮発性半導体記憶装置 |