JP2001057090A - フラッシュメモリ装置及びそれの消去方法 - Google Patents
フラッシュメモリ装置及びそれの消去方法Info
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- JP2001057090A JP2001057090A JP2000217657A JP2000217657A JP2001057090A JP 2001057090 A JP2001057090 A JP 2001057090A JP 2000217657 A JP2000217657 A JP 2000217657A JP 2000217657 A JP2000217657 A JP 2000217657A JP 2001057090 A JP2001057090 A JP 2001057090A
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- G11C16/02—Erasable programmable read-only memories electrically programmable
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- G11C16/02—Erasable programmable read-only memories electrically programmable
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- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3436—Arrangements for verifying correct programming or erasure
- G11C16/3468—Prevention of overerasure or overprogramming, e.g. by verifying whilst erasing or writing
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Abstract
(57)【要約】
【課題】 消去動作の間に過消去されるフラッシュメモ
リセルの数を減らし、その結果として総消去時間を短縮
させること。 【解決手段】 消去後、各セルのスレッショルド電圧
が、オン状態に対応する目標スレッショルド電圧の最大
値より大きい所定のプリ検証電圧と同一あるいはそれよ
り低いかの可否を検証し、スレッショルド電圧がプリ検
証電圧より高い時バルク電圧を所定電圧だけ増加させて
消去段階及び検証段階を反復的に実行し、その後、スレ
ッショルド電圧が前記プリ検証電圧と同一あるいはそれ
より低くなったら、各セルのフローティングゲート両端
に掛かる電界が一定に維持されるように前記バルク電圧
の増加なしに目標スレッショルド電圧まで消去段階及び
検証段階を反復的に実行する。
リセルの数を減らし、その結果として総消去時間を短縮
させること。 【解決手段】 消去後、各セルのスレッショルド電圧
が、オン状態に対応する目標スレッショルド電圧の最大
値より大きい所定のプリ検証電圧と同一あるいはそれよ
り低いかの可否を検証し、スレッショルド電圧がプリ検
証電圧より高い時バルク電圧を所定電圧だけ増加させて
消去段階及び検証段階を反復的に実行し、その後、スレ
ッショルド電圧が前記プリ検証電圧と同一あるいはそれ
より低くなったら、各セルのフローティングゲート両端
に掛かる電界が一定に維持されるように前記バルク電圧
の増加なしに目標スレッショルド電圧まで消去段階及び
検証段階を反復的に実行する。
Description
【０００１】
【発明の属する技術分野】本発明は不揮発性メモリ装置
に関するもので、具体的にはフラッシュメモリ装置及び
それの消去方法に関する。
に関するもので、具体的にはフラッシュメモリ装置及び
それの消去方法に関する。
【０００２】
【従来の技術】不揮発性メモリ装置特に、フラッシュメ
モリ装置は次第に一般化されて来た。図１は一般的なフ
ラッシュメモリセルを示す。電気的に消去及びプログラ
ム可能なＮＯＲ型フラッシュメモリ装置のフラッシュメ
モリセルは、図１を参照すると、Ｐ型半導体基板１（又
はバルク）に形成されたソース及びドレイン領域２及び
３、約１００Åの厚さを有する薄い絶縁膜４を隔ててソ
ース及びドレイン領域２及び３の間のチャネル領域５上
に形成されたフローティングゲート６、そして他の絶縁
膜７を隔ててフローティングゲート６上に形成された制
御ゲート８を有する。制御ゲート８はワードラインに連
結される。
モリ装置は次第に一般化されて来た。図１は一般的なフ
ラッシュメモリセルを示す。電気的に消去及びプログラ
ム可能なＮＯＲ型フラッシュメモリ装置のフラッシュメ
モリセルは、図１を参照すると、Ｐ型半導体基板１（又
はバルク）に形成されたソース及びドレイン領域２及び
３、約１００Åの厚さを有する薄い絶縁膜４を隔ててソ
ース及びドレイン領域２及び３の間のチャネル領域５上
に形成されたフローティングゲート６、そして他の絶縁
膜７を隔ててフローティングゲート６上に形成された制
御ゲート８を有する。制御ゲート８はワードラインに連
結される。
【０００３】次に図示された表１は一般的なフラッシュ
メモリセルのプログラム、読み、消去及び消去復旧動作
に従うソース、ドレイン、制御ゲート及びバルク電圧を
示す。
メモリセルのプログラム、読み、消去及び消去復旧動作
に従うソース、ドレイン、制御ゲート及びバルク電圧を
示す。
【表１】
【０００４】フラッシュメモリセルはソース領域２と半
導体基板１に０Ｖの接地電圧を印加し、制御ゲート８に
約＋１０Ｖの高電圧を印加し、ドレイン領域３にホット
エレクトロンを発生させることに適当な５Ｖの電圧を印
加することでプログラムされる。このようなプログラム
動作によると、フローティングゲート６には十分な量の
負の電荷が蓄積され、その結果フローティングゲート６
はマイナス電位を有する。これは読み動作が実行される
時フラッシュメモリセルのスレッショルド電圧が高まる
ようにする。
導体基板１に０Ｖの接地電圧を印加し、制御ゲート８に
約＋１０Ｖの高電圧を印加し、ドレイン領域３にホット
エレクトロンを発生させることに適当な５Ｖの電圧を印
加することでプログラムされる。このようなプログラム
動作によると、フローティングゲート６には十分な量の
負の電荷が蓄積され、その結果フローティングゲート６
はマイナス電位を有する。これは読み動作が実行される
時フラッシュメモリセルのスレッショルド電圧が高まる
ようにする。
【０００５】制御ゲート８に約５Ｖの電圧を印加し、ソ
ース領域２に接地電圧を印加する読み動作の間に、スレ
ッショルド電圧が高まった、即ち、プログラムされたメ
モリセルのチャネル領域５は導通されない。即ち、メモ
リセルのチャネル領域５を通じたドレイン領域３とソー
ス領域２間の電流は遮断される。この時、メモリセルは
“オフ”状態を有し、それのスレッショルド電圧は、図
２に図示されたように、約７Ｖ〜９Ｖの範囲内に分布さ
れる。
ース領域２に接地電圧を印加する読み動作の間に、スレ
ッショルド電圧が高まった、即ち、プログラムされたメ
モリセルのチャネル領域５は導通されない。即ち、メモ
リセルのチャネル領域５を通じたドレイン領域３とソー
ス領域２間の電流は遮断される。この時、メモリセルは
“オフ”状態を有し、それのスレッショルド電圧は、図
２に図示されたように、約７Ｖ〜９Ｖの範囲内に分布さ
れる。
【０００６】任意のセクタに存在するフラッシュメモリ
セルはＦ−Ｎトンネリングスキーム（Ｆｏｗｌｅｒ−Ｎ
ｏｒｄｈｅｉｍ ｔｕｎｎｅｌｉｎｇ ｓｃｈｅｍｅ）
によって同時に消去される。Ｆ−Ｎトンネリングスキー
ムに従うと、約−１０Ｖの負の高電圧が制御ゲート８に
印加され、Ｆ−Ｎトンネリングを発生させることに適当
な６Ｖ〜９Ｖの正の電圧が半導体基板１に印加される。
この時、表１で分かるように、ソース及びドレイン領域
２及び３はフローティング状態に維持される。このよう
なバイアス条件による消去スキームを以下ＮＧＢＥ（Ｎ
ｅｇａｔｉｖｅＧａｔｅ ａｎｄ Ｂｕｌｋ Ｅｒａｓ
ｅ）動作という。このようなバイアス条件下で、制御ゲ
ート８と半導体基板１の間に約６〜７ＭＶ／ｃｍの強い
電界が形成され、その結果Ｆ−Ｎトンネリングが発生す
る。即ち、フローティングゲート６に蓄積されたマイナ
スの電荷は約１００Åの薄い絶縁膜４を通じてソース領
域２に放出される。これは読み動作が実行される時フラ
ッシュメモリセルのスレッショルド電圧が低くなるよう
にする。
セルはＦ−Ｎトンネリングスキーム（Ｆｏｗｌｅｒ−Ｎ
ｏｒｄｈｅｉｍ ｔｕｎｎｅｌｉｎｇ ｓｃｈｅｍｅ）
によって同時に消去される。Ｆ−Ｎトンネリングスキー
ムに従うと、約−１０Ｖの負の高電圧が制御ゲート８に
印加され、Ｆ−Ｎトンネリングを発生させることに適当
な６Ｖ〜９Ｖの正の電圧が半導体基板１に印加される。
この時、表１で分かるように、ソース及びドレイン領域
２及び３はフローティング状態に維持される。このよう
なバイアス条件による消去スキームを以下ＮＧＢＥ（Ｎ
ｅｇａｔｉｖｅＧａｔｅ ａｎｄ Ｂｕｌｋ Ｅｒａｓ
ｅ）動作という。このようなバイアス条件下で、制御ゲ
ート８と半導体基板１の間に約６〜７ＭＶ／ｃｍの強い
電界が形成され、その結果Ｆ−Ｎトンネリングが発生す
る。即ち、フローティングゲート６に蓄積されたマイナ
スの電荷は約１００Åの薄い絶縁膜４を通じてソース領
域２に放出される。これは読み動作が実行される時フラ
ッシュメモリセルのスレッショルド電圧が低くなるよう
にする。
【０００７】フラッシュメモリ装置に関連した多様な消
去方法がＵ．Ｓ． Ｐａｔ． Ｎｏ．５７８１４７７に
“ＦＬＡＳＨ ＭＥＭＯＲＹ ＳＹＳＴＥＭ ＨＡＶＩ
ＮＧＦＡＳＴ ＥＲＡＳＥ ＯＰＥＲＡＴＩＯＮ”とい
うタイトルで、Ｕ．Ｓ．Ｐａｔ． Ｎｏ．５１３２９３
５に“ＥＲＡＳＵＲＥ ＯＦ ＥＥＰＲＯＭ ＭＥＭＯ
ＲＹ ＡＲＲＡＹＳ ＴＯ ＰＲＥＶＥＮＴ ＯＶＥＲ
−ＥＲＡＳＥＤＣＥＬＬＳ”というタイトルで、Ｕ．
Ｓ． Ｐａｔ． Ｎｏ．５２２０５３３に“ＭＥＴＨＯ
Ｄ ＡＮＤ ＡＰＰＡＲＡＴＵＳ ＦＯＲ ＰＲＥＶＥ
ＮＴＩＮＧＯＶＥＲＥＲＡＳＵＲＥ ＩＮ Ａ ＦＬＡ
ＳＨ ＣＥＬＬ”というタイトルで、Ｕ．Ｓ． Ｐａ
ｔ． Ｎｏ．５５１３１９３に“ＮＯＮ−ＶＯＬＡＴＩ
ＴＥＳＥＭＩＣＯＮＤＵＴＯＲ ＭＥＭＯＲＹ ＤＥＶ
ＩＣＥ ＣＡＰＡＢＬＥＯＦ ＣＨＥＣＫＩＮＧ ＴＨ
Ｅ ＴＨＲＥＳＨＯＬＤ ＶＡＬＵＥ ＯＦ ＭＥＭＯ
ＲＹ ＣＥＬＬＳ”というタイトルで、そして Ｕ．
Ｓ． Ｐａｔ． Ｎｏ．５８０５５０１に“ＦＬＡＳＨ
ＭＥＭＯＲＹ ＤＥＶＩＣＥ ＷＩＴＨ ＭＵＬＴＩ
ＰＬＥ ＣＨＥＣＫＰＯＩＮＴ ＥＲＡＳＥ ＳＵＳＰ
ＥＮＤ ＬＯＧＩＣ”というタイトルで掲載されてい
る。
去方法がＵ．Ｓ． Ｐａｔ． Ｎｏ．５７８１４７７に
“ＦＬＡＳＨ ＭＥＭＯＲＹ ＳＹＳＴＥＭ ＨＡＶＩ
ＮＧＦＡＳＴ ＥＲＡＳＥ ＯＰＥＲＡＴＩＯＮ”とい
うタイトルで、Ｕ．Ｓ．Ｐａｔ． Ｎｏ．５１３２９３
５に“ＥＲＡＳＵＲＥ ＯＦ ＥＥＰＲＯＭ ＭＥＭＯ
ＲＹ ＡＲＲＡＹＳ ＴＯ ＰＲＥＶＥＮＴ ＯＶＥＲ
−ＥＲＡＳＥＤＣＥＬＬＳ”というタイトルで、Ｕ．
Ｓ． Ｐａｔ． Ｎｏ．５２２０５３３に“ＭＥＴＨＯ
Ｄ ＡＮＤ ＡＰＰＡＲＡＴＵＳ ＦＯＲ ＰＲＥＶＥ
ＮＴＩＮＧＯＶＥＲＥＲＡＳＵＲＥ ＩＮ Ａ ＦＬＡ
ＳＨ ＣＥＬＬ”というタイトルで、Ｕ．Ｓ． Ｐａ
ｔ． Ｎｏ．５５１３１９３に“ＮＯＮ−ＶＯＬＡＴＩ
ＴＥＳＥＭＩＣＯＮＤＵＴＯＲ ＭＥＭＯＲＹ ＤＥＶ
ＩＣＥ ＣＡＰＡＢＬＥＯＦ ＣＨＥＣＫＩＮＧ ＴＨ
Ｅ ＴＨＲＥＳＨＯＬＤ ＶＡＬＵＥ ＯＦ ＭＥＭＯ
ＲＹ ＣＥＬＬＳ”というタイトルで、そして Ｕ．
Ｓ． Ｐａｔ． Ｎｏ．５８０５５０１に“ＦＬＡＳＨ
ＭＥＭＯＲＹ ＤＥＶＩＣＥ ＷＩＴＨ ＭＵＬＴＩ
ＰＬＥ ＣＨＥＣＫＰＯＩＮＴ ＥＲＡＳＥ ＳＵＳＰ
ＥＮＤ ＬＯＧＩＣ”というタイトルで掲載されてい
る。
【０００８】消去検証動作は前で説明されたＮＧＢＥ動
作が実行された後セクタ内の全てのフラッシュメモリセ
ルがオン状態に対応する目標スレッショルド電圧範囲
（例えば１Ｖ〜３Ｖ）内に存在するかの可否を点検する
ためのものであり、制御ゲート８に約３Ｖの電圧（消去
検証電圧）を印加し、ドレイン領域３に約５Ｖの電圧を
印加し、ソース領域２及び半導体基板１を接地させるこ
とで実行される。
作が実行された後セクタ内の全てのフラッシュメモリセ
ルがオン状態に対応する目標スレッショルド電圧範囲
（例えば１Ｖ〜３Ｖ）内に存在するかの可否を点検する
ためのものであり、制御ゲート８に約３Ｖの電圧（消去
検証電圧）を印加し、ドレイン領域３に約５Ｖの電圧を
印加し、ソース領域２及び半導体基板１を接地させるこ
とで実行される。
【０００９】消去されたフラッシュメモリセルのスレッ
ショルド電圧は、通常、１Ｖ〜３Ｖの範囲内に分布され
る。でも、セクタの全てのメモリセルが同時に消去され
る時、特定なフラッシュメモリセルのスレッショルド電
圧が１Ｖ以下に低くなる現象が生じる。１Ｖ以下のスレ
ッショルド電圧を有するフラッシュメモリセルは、通
常、過消去されたフラッシュメモリセルと言われる。そ
のような過消去されたフラッシュメモリセルは、スレッ
ショルド電圧をオン状態に対応する目標スレッショルド
電圧範囲（１Ｖ〜３Ｖ）内に移動させるための消去復旧
動作によって治癒させることができる。
ショルド電圧は、通常、１Ｖ〜３Ｖの範囲内に分布され
る。でも、セクタの全てのメモリセルが同時に消去され
る時、特定なフラッシュメモリセルのスレッショルド電
圧が１Ｖ以下に低くなる現象が生じる。１Ｖ以下のスレ
ッショルド電圧を有するフラッシュメモリセルは、通
常、過消去されたフラッシュメモリセルと言われる。そ
のような過消去されたフラッシュメモリセルは、スレッ
ショルド電圧をオン状態に対応する目標スレッショルド
電圧範囲（１Ｖ〜３Ｖ）内に移動させるための消去復旧
動作によって治癒させることができる。
【００１０】消去復旧動作は、表１で示したように、過
消去されたフラッシュメモリセルのソース領域２と半導
体基板１を接地させ、制御ゲート８に約３Ｖの電圧を印
加し、ドレイン領域３に約５Ｖの電圧を印加することで
実行される。このようなバイアス条件下で、プログラム
動作より少ない量の電荷がフローティングゲート６に蓄
積される。だから、消去復旧動作を実行することで、図
２に図示されたように、過消去されたフラッシュメモリ
セルのスレッショルド電圧は目標スレッショルド電圧範
囲（１Ｖ〜３Ｖ）内に移動する。
消去されたフラッシュメモリセルのソース領域２と半導
体基板１を接地させ、制御ゲート８に約３Ｖの電圧を印
加し、ドレイン領域３に約５Ｖの電圧を印加することで
実行される。このようなバイアス条件下で、プログラム
動作より少ない量の電荷がフローティングゲート６に蓄
積される。だから、消去復旧動作を実行することで、図
２に図示されたように、過消去されたフラッシュメモリ
セルのスレッショルド電圧は目標スレッショルド電圧範
囲（１Ｖ〜３Ｖ）内に移動する。
【００１１】
【発明が解決しようとする課題】前で説明されたような
消去方法の一番大きい問題点は、ＮＧＢＥ動作後生じる
過消去されたフラッシュメモリセルを消去復旧動作させ
るために相当な時間が必要なことである。これは全般的
な消去動作に必要な時間の増加原因になる。このような
問題は、当業者に周知のように、フラッシュメモリセル
のフローティングゲート両端に渦度な電界が印加される
時発生する。
消去方法の一番大きい問題点は、ＮＧＢＥ動作後生じる
過消去されたフラッシュメモリセルを消去復旧動作させ
るために相当な時間が必要なことである。これは全般的
な消去動作に必要な時間の増加原因になる。このような
問題は、当業者に周知のように、フラッシュメモリセル
のフローティングゲート両端に渦度な電界が印加される
時発生する。
【００１２】電界の大きさ（強さ）を要求される電界よ
り低くしてＮＧＢＥ動作を実行すると、フラッシュメモ
リセルが過消去されることを抑制することができるの
で、消去復旧動作に必要な時間を短縮させることができ
る。しかし、このような消去方法によると、ＮＧＢＥ動
作に必要な時間が増加するから、総消去時間は減らな
い。
り低くしてＮＧＢＥ動作を実行すると、フラッシュメモ
リセルが過消去されることを抑制することができるの
で、消去復旧動作に必要な時間を短縮させることができ
る。しかし、このような消去方法によると、ＮＧＢＥ動
作に必要な時間が増加するから、総消去時間は減らな
い。
【００１３】本発明は上記の点に鑑みなされたもので、
総消去時間を減らすことができるフラッシュメモリ装置
及びそれの消去方法を提供することを目的とする。
総消去時間を減らすことができるフラッシュメモリ装置
及びそれの消去方法を提供することを目的とする。
【００１４】さらに、本発明は消去動作の間にフラッシ
ュメモリセルが過消去されることを最小化することがで
きるフラッシュメモリ装置及びそれの消去方法を提供す
ることを他の目的とする。
ュメモリセルが過消去されることを最小化することがで
きるフラッシュメモリ装置及びそれの消去方法を提供す
ることを他の目的とする。
【００１５】
【課題を解決するための手段】（構成）本発明の特徴に
よると、フラッシュメモリセルの過消去を防止すること
ができるフラッシュメモリ装置の消去方法が提供され
る。フラッシュメモリ装置には、各々がオン及びオフ状
態のうち一つの状態を有し、ソース、ドレインそして制
御ゲートを含むフラッシュメモリセルのアレイが設けら
れ、フラッシュメモリセルは単一の半導体基板又はバル
クに形成される。本発明の消去方法によると、各セルの
スレッショルド電圧が所定のプリ（ｐｒｅ）検証電圧よ
り大きい第１区間の間に各セルの制御ゲートと半導体基
板の間に第１電界を印加する。第１電界は第１区間の間
に段階的に増加され、プリ検証電圧はオン状態に対応す
る目標スレッショルド電圧範囲の最大値より大きく設定
される。その次に、各セルのスレッショルド電圧がプリ
検証電圧と同一あるいはそれより低い第２区間の間に各
セルの制御ゲートと半導体基板の間に第２電界を印加す
る。第２電界の強さは第２区間の間に一定に維持され
る。
よると、フラッシュメモリセルの過消去を防止すること
ができるフラッシュメモリ装置の消去方法が提供され
る。フラッシュメモリ装置には、各々がオン及びオフ状
態のうち一つの状態を有し、ソース、ドレインそして制
御ゲートを含むフラッシュメモリセルのアレイが設けら
れ、フラッシュメモリセルは単一の半導体基板又はバル
クに形成される。本発明の消去方法によると、各セルの
スレッショルド電圧が所定のプリ（ｐｒｅ）検証電圧よ
り大きい第１区間の間に各セルの制御ゲートと半導体基
板の間に第１電界を印加する。第１電界は第１区間の間
に段階的に増加され、プリ検証電圧はオン状態に対応す
る目標スレッショルド電圧範囲の最大値より大きく設定
される。その次に、各セルのスレッショルド電圧がプリ
検証電圧と同一あるいはそれより低い第２区間の間に各
セルの制御ゲートと半導体基板の間に第２電界を印加す
る。第２電界の強さは第２区間の間に一定に維持され
る。
【００１６】第１電界は各セルの制御ゲートに約−１０
Ｖの電圧を印加し、バルクに約６Ｖの電圧を印加するこ
とで形成され、バルクに印加される電圧は、前で説明さ
れたように、各セルのスレッショルド電圧がプリ（ｐｒ
ｅ）検証電圧に到達する時まで段階的に増加される。各
セルのスレッショルド電圧がプリ（ｐｒｅ）検証電圧に
到達した後各セルのフローティングゲートに印加される
第２電界は各セルの制御ゲートに約−１０Ｖの電圧を印
加し、以前段階で最後にバルクに印加される電圧（段階
的に増加された最終電圧）をバルクに印加することで形
成される。バルク電圧ステッピング（ｓｔｅｐｐｉｎ
ｇ）スキームに代わって、ワードライン電圧ステッピン
グ（ｓｔｅｐｐｉｎｇ）スキームを本発明の消去方法に
適用することもできる。
Ｖの電圧を印加し、バルクに約６Ｖの電圧を印加するこ
とで形成され、バルクに印加される電圧は、前で説明さ
れたように、各セルのスレッショルド電圧がプリ（ｐｒ
ｅ）検証電圧に到達する時まで段階的に増加される。各
セルのスレッショルド電圧がプリ（ｐｒｅ）検証電圧に
到達した後各セルのフローティングゲートに印加される
第２電界は各セルの制御ゲートに約−１０Ｖの電圧を印
加し、以前段階で最後にバルクに印加される電圧（段階
的に増加された最終電圧）をバルクに印加することで形
成される。バルク電圧ステッピング（ｓｔｅｐｐｉｎ
ｇ）スキームに代わって、ワードライン電圧ステッピン
グ（ｓｔｅｐｐｉｎｇ）スキームを本発明の消去方法に
適用することもできる。
【００１７】本発明の他の特徴によると、フラッシュメ
モリ装置は行と列に配列されたメモリセルのアレイと、
行アドレスに応答して行のうち少なくとも一つを選択す
る行選択回路と、列アドレスに応答して列のうち一部を
選択する列選択回路と、選択された行及び選択された列
の交差領域に配列されたメモリセルのデータビットを感
知増幅する感知増幅器回路と、消去動作の間に、セルが
形成されたバルクに印加される正のバルク電圧を発生す
る高電圧発生回路と、感知増幅器回路からのデータビッ
トを受け入れてセルを消去する動作を制御する消去制御
回路とを含む。消去制御回路は入力されたデータビット
に対応するメモリセルのスレッショルド電圧が消去され
た状態に相応する目標スレッショルド電圧範囲の最大値
より高い所定のプリ検証電圧に到達したかの可否を検証
し、メモリセルのうち少なくとも一つのスレッショルド
電圧がプリ検証電圧より高ければバルク電圧が所定電圧
ほど段階的に増加されるように高電圧発生回路を制御
し、メモリセルのスレッショルド電圧がプリ検証電圧に
到達したら、バルク電圧が一定に維持されるように高電
圧発生回路を制御する。
モリ装置は行と列に配列されたメモリセルのアレイと、
行アドレスに応答して行のうち少なくとも一つを選択す
る行選択回路と、列アドレスに応答して列のうち一部を
選択する列選択回路と、選択された行及び選択された列
の交差領域に配列されたメモリセルのデータビットを感
知増幅する感知増幅器回路と、消去動作の間に、セルが
形成されたバルクに印加される正のバルク電圧を発生す
る高電圧発生回路と、感知増幅器回路からのデータビッ
トを受け入れてセルを消去する動作を制御する消去制御
回路とを含む。消去制御回路は入力されたデータビット
に対応するメモリセルのスレッショルド電圧が消去され
た状態に相応する目標スレッショルド電圧範囲の最大値
より高い所定のプリ検証電圧に到達したかの可否を検証
し、メモリセルのうち少なくとも一つのスレッショルド
電圧がプリ検証電圧より高ければバルク電圧が所定電圧
ほど段階的に増加されるように高電圧発生回路を制御
し、メモリセルのスレッショルド電圧がプリ検証電圧に
到達したら、バルク電圧が一定に維持されるように高電
圧発生回路を制御する。
【００１８】（作用）このような方法及び装置による
と、消去動作の間に過消去されるフラッシュメモリセル
の数を減らすことで総消去時間を短縮することができ
る。
と、消去動作の間に過消去されるフラッシュメモリセル
の数を減らすことで総消去時間を短縮することができ
る。
【００１９】
【発明の実施の形態】本発明の実施の形態を説明する前
に関連技術について説明する。 （関連技術）図３は、関連技術によるフラッシュメモリ
装置を示すブロック図である。フラッシュメモリ装置１
００は図１に図示されたような構造を有するフラッシュ
メモリセルアレイ１１０を含み、フラッシュメモリセル
は行及び列の交差領域に各々配列される。図面には図示
されなかったが、行に沿って伸長する複数のワードライ
ンと列に沿って伸長する複数のビットラインがアレイ１
１０に設けられることは自明である。アレイ１１０に設
けられるフラッシュメモリセルは同時に消去される。こ
れはアレイ１１０のフラッシュメモリセルが単一のバル
ク或いは半導体基板に形成されていることを意味する。
に関連技術について説明する。 （関連技術）図３は、関連技術によるフラッシュメモリ
装置を示すブロック図である。フラッシュメモリ装置１
００は図１に図示されたような構造を有するフラッシュ
メモリセルアレイ１１０を含み、フラッシュメモリセル
は行及び列の交差領域に各々配列される。図面には図示
されなかったが、行に沿って伸長する複数のワードライ
ンと列に沿って伸長する複数のビットラインがアレイ１
１０に設けられることは自明である。アレイ１１０に設
けられるフラッシュメモリセルは同時に消去される。こ
れはアレイ１１０のフラッシュメモリセルが単一のバル
ク或いは半導体基板に形成されていることを意味する。
【００２０】図３のアレイはセクタ又はブロックに対応
し、ブロック又はセクタ構造のアレイを有するＮＯＲ型
フラッシュメモリ装置が、１９９６年２月８日、ＩＥＥ
ＥＩｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ Ｓｔａｔ
ｅ Ｃｉｒｃｕｉｔｓのｐ．ｐ４２〜４３に“Ａ ３．
３Ｖ−ｏｎｌｙ １６Ｍｂ Ｆｌａｓｈ Ｍｅｍｏｒｙ
ｗｉｔｈ Ｒｏｗ−Ｄｅｃｏｄｉｎｇ Ｓｃｈｅｍ
ｅ”というタイトルで掲載されている。
し、ブロック又はセクタ構造のアレイを有するＮＯＲ型
フラッシュメモリ装置が、１９９６年２月８日、ＩＥＥ
ＥＩｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ Ｓｔａｔ
ｅ Ｃｉｒｃｕｉｔｓのｐ．ｐ４２〜４３に“Ａ ３．
３Ｖ−ｏｎｌｙ １６Ｍｂ Ｆｌａｓｈ Ｍｅｍｏｒｙ
ｗｉｔｈ Ｒｏｗ−Ｄｅｃｏｄｉｎｇ Ｓｃｈｅｍ
ｅ”というタイトルで掲載されている。
【００２１】論文に掲載されたＮＯＲ型フラッシュメモ
リ装置は複数個のセクタ或いはブロックに分離されたア
レイを含む。各セクタのバルク領域は電気的に互いに分
離され、各セクタに集積されるフラッシュメモリセルは
前で説明された消去動作の間に同時に消去される。各セ
クタは消去単位を構成し、各セクタのワードライン及び
ビットラインは他のセクタと個別的に選択される。この
ような構造は妨害なしのプログラム／消去動作が可能と
なるようにし、結果的に高い信頼性を有する。
リ装置は複数個のセクタ或いはブロックに分離されたア
レイを含む。各セクタのバルク領域は電気的に互いに分
離され、各セクタに集積されるフラッシュメモリセルは
前で説明された消去動作の間に同時に消去される。各セ
クタは消去単位を構成し、各セクタのワードライン及び
ビットラインは他のセクタと個別的に選択される。この
ような構造は妨害なしのプログラム／消去動作が可能と
なるようにし、結果的に高い信頼性を有する。
【００２２】続けて、図３を参照すると、フラッシュメ
モリ装置１００には、行選択回路１２０、列選択回路１
３０、Ｘカウンタ１４０、Ｙカウンタ１５０、そして感
知増幅器回路１６０が設けられる。行選択回路１２０は
Ｘカウンタ１４０から行アドレスＲＡに応答してワード
ラインのうち一つを選択し、任意の動作、例えばプログ
ラム動作、消去動作、読み動作、消去検証動作、消去復
旧動作、等等に必要なワードライン電圧を選択されたワ
ードラインに供給する。
モリ装置１００には、行選択回路１２０、列選択回路１
３０、Ｘカウンタ１４０、Ｙカウンタ１５０、そして感
知増幅器回路１６０が設けられる。行選択回路１２０は
Ｘカウンタ１４０から行アドレスＲＡに応答してワード
ラインのうち一つを選択し、任意の動作、例えばプログ
ラム動作、消去動作、読み動作、消去検証動作、消去復
旧動作、等等に必要なワードライン電圧を選択されたワ
ードラインに供給する。
【００２３】列選択回路１３０はＹカウンタ１５０から
の列アドレスＣＡに応答してビットラインのうちワード
又はバイト単位のビットラインを選択する。そして、列
選択回路１３０は任意の動作に必要な電圧（例えばドレ
イン電圧）及び電流を選択されたビットラインに供給す
る。感知増幅器回路１６０は行及び列選択回路１２０及
び１３０によって選択されたフラッシュメモリセルの状
態（例えばオン状態またはオフ状態）を感知増幅する。
の列アドレスＣＡに応答してビットラインのうちワード
又はバイト単位のビットラインを選択する。そして、列
選択回路１３０は任意の動作に必要な電圧（例えばドレ
イン電圧）及び電流を選択されたビットラインに供給す
る。感知増幅器回路１６０は行及び列選択回路１２０及
び１３０によって選択されたフラッシュメモリセルの状
態（例えばオン状態またはオフ状態）を感知増幅する。
【００２４】続けて図３を参照すると、フラッシュメモ
リ装置１００には、アレイ１１０に配列されたフラッシ
ュメモリセルの消去動作を制御するための消去制御回路
２００が設けられる。この消去制御回路２００は、ルー
プカウンタ１７０、バルクステップカウンタ１８０そし
てパス／フェール（Ｐａｓｓ／Ｆａｉｌ）点検及び制御
ロジック１９０で構成される。これに対する動作は以後
詳細に説明される。そして、消去動作の間に、消去制御
回路２００の制御によってバルク（又は半導体基板）に
供給されるバルク電圧Ｖｂを発生する高電圧発生器２１
０がフラッシュメモリ装置１００に設けられる。
リ装置１００には、アレイ１１０に配列されたフラッシ
ュメモリセルの消去動作を制御するための消去制御回路
２００が設けられる。この消去制御回路２００は、ルー
プカウンタ１７０、バルクステップカウンタ１８０そし
てパス／フェール（Ｐａｓｓ／Ｆａｉｌ）点検及び制御
ロジック１９０で構成される。これに対する動作は以後
詳細に説明される。そして、消去動作の間に、消去制御
回路２００の制御によってバルク（又は半導体基板）に
供給されるバルク電圧Ｖｂを発生する高電圧発生器２１
０がフラッシュメモリ装置１００に設けられる。
【００２５】図４は図３に図示されたフラッシュメモリ
装置に対した消去手順を説明するための流れ図であり、
図５は図４の消去手順によるバルク電圧Ｖｂの変化を示
す図面である。以後、関連技術による消去動作が参照図
面図３ないし図５に依拠して詳細に説明される。前で説
明されたように、一連のＮＧＢＥ動作、消去検証動作、
そして消去復旧動作を通じてフラッシュメモリセルが同
時に消去される。図４で分かるように、消去復旧動作に
対した手順はこの関連技術では説明されないが、前で説
明された方法と同一の方法で実行される。
装置に対した消去手順を説明するための流れ図であり、
図５は図４の消去手順によるバルク電圧Ｖｂの変化を示
す図面である。以後、関連技術による消去動作が参照図
面図３ないし図５に依拠して詳細に説明される。前で説
明されたように、一連のＮＧＢＥ動作、消去検証動作、
そして消去復旧動作を通じてフラッシュメモリセルが同
時に消去される。図４で分かるように、消去復旧動作に
対した手順はこの関連技術では説明されないが、前で説
明された方法と同一の方法で実行される。
【００２６】まず、消去動作が開始されると、段階Ｓ１
０では、Ｘカウンタ１４０、Ｙカウンタ１５０、ループ
カウンタ１７０そしてバルクステップカウンタ１８０の
値Ｘ，Ｙ，ＰＣそしてＢＳが‘０’に初期化される。次
段階Ｓ１２では、ＮＧＢＥ動作が前で説明されたような
バイアス条件下で実行される。即ち、フラッシュメモリ
セルの制御ゲート即ち、アレイ１１０に配列された全て
のワードラインに−１０Ｖの電圧Ｖｇが印加され、半導
体基板に６Ｖの電圧Ｖｂが印加されることで各セルのフ
ローティングゲート両端に所定の電界が印加（形成）さ
れる。その次に、ループカウンタ１７０の値ＰＣがパス
／フェール点検及び制御ロジック１９０からの制御信号
ＣＮＴ１によって‘１’カウントアップされる（Ｓ１
４）。
０では、Ｘカウンタ１４０、Ｙカウンタ１５０、ループ
カウンタ１７０そしてバルクステップカウンタ１８０の
値Ｘ，Ｙ，ＰＣそしてＢＳが‘０’に初期化される。次
段階Ｓ１２では、ＮＧＢＥ動作が前で説明されたような
バイアス条件下で実行される。即ち、フラッシュメモリ
セルの制御ゲート即ち、アレイ１１０に配列された全て
のワードラインに−１０Ｖの電圧Ｖｇが印加され、半導
体基板に６Ｖの電圧Ｖｂが印加されることで各セルのフ
ローティングゲート両端に所定の電界が印加（形成）さ
れる。その次に、ループカウンタ１７０の値ＰＣがパス
／フェール点検及び制御ロジック１９０からの制御信号
ＣＮＴ１によって‘１’カウントアップされる（Ｓ１
４）。
【００２７】そのようなバイアス条件（Ｖｇ＝−１０
Ｖ、Ｖｂ＝６Ｖ）下で所定時間が経過した後、初期に設
定された行及び列アドレスに対応するフラッシュメモリ
セルがオン状態に対応する目標スレッショルド電圧範囲
（１Ｖ〜３Ｖ）内に存在するかの可否を判別するための
消去検証動作が前で説明されたバイアス条件（Ｖｇ＝３
Ｖ、Ｖｄ＝５Ｖ、Ｖｓ＝０Ｖ、そしてＶｂ＝０Ｖ）下で
実行される。周知のように、消去検証動作はバイアス条
件が異なるという点を除外し読み動作と同一の方法で実
行される。消去検証動作によって感知増幅器回路１６０
によって読まれたデータＤｏｕｔｉ（ｉは正の整数で、
バイト又はワード単位によって決定される）はパス／フ
ェール点検及び制御ロジック１９０に伝達される。
Ｖ、Ｖｂ＝６Ｖ）下で所定時間が経過した後、初期に設
定された行及び列アドレスに対応するフラッシュメモリ
セルがオン状態に対応する目標スレッショルド電圧範囲
（１Ｖ〜３Ｖ）内に存在するかの可否を判別するための
消去検証動作が前で説明されたバイアス条件（Ｖｇ＝３
Ｖ、Ｖｄ＝５Ｖ、Ｖｓ＝０Ｖ、そしてＶｂ＝０Ｖ）下で
実行される。周知のように、消去検証動作はバイアス条
件が異なるという点を除外し読み動作と同一の方法で実
行される。消去検証動作によって感知増幅器回路１６０
によって読まれたデータＤｏｕｔｉ（ｉは正の整数で、
バイト又はワード単位によって決定される）はパス／フ
ェール点検及び制御ロジック１９０に伝達される。
【００２８】パス／フェール点検及び制御ロジック１９
０は選択されたフラッシュメモリセルのスレッショルド
電圧が目標スレッショルド電圧範囲（１Ｖ〜３Ｖ）の最
大値（例えば３Ｖ）と同一か又はそれより低いかの可否
を点検する（Ｓ１６）。万一選択されたフラッシュメモ
リセルのうち少なくとも一つが目標スレッショルド電圧
範囲の最大値より高いスレッショルド電圧を有すると、
段階Ｓ１８に進行する。段階Ｓ１８では、ループカウン
タ１７０の値が最大値ＰＣｍａｘに到達したかの可否が
パス／フェール点検及び制御ロジック１９０で点検され
る。ループカウンタ１７０の値が最大値ＰＣｍａｘと一
致する時、消去手順は消去動作がフェール（Ｆａｉｌ）
したとして終了する。
０は選択されたフラッシュメモリセルのスレッショルド
電圧が目標スレッショルド電圧範囲（１Ｖ〜３Ｖ）の最
大値（例えば３Ｖ）と同一か又はそれより低いかの可否
を点検する（Ｓ１６）。万一選択されたフラッシュメモ
リセルのうち少なくとも一つが目標スレッショルド電圧
範囲の最大値より高いスレッショルド電圧を有すると、
段階Ｓ１８に進行する。段階Ｓ１８では、ループカウン
タ１７０の値が最大値ＰＣｍａｘに到達したかの可否が
パス／フェール点検及び制御ロジック１９０で点検され
る。ループカウンタ１７０の値が最大値ＰＣｍａｘと一
致する時、消去手順は消去動作がフェール（Ｆａｉｌ）
したとして終了する。
【００２９】これと反対に、ループカウンタ１７０の値
が最大値ＰＣｍａｘより少ない時、手順は次段階Ｓ２０
に進行し、バルクステップカウンタ１８０の値が最大値
ＢＳｍａｘに到達したかの可否が段階Ｓ２０で点検され
る。万一最大値ＢＳｍａｘより少ないと、バルクステッ
プカウンタ１８０の値ＢＳがパス／フェール点検及び制
御ロジック１９０からの制御信号ＣＮＴ４によって段階
Ｓ２２で‘１’カウントアップされた後、手順は段階Ｓ
１２に進行する。バルクステップカウンタ１８０がカウ
ントアップされるにつれて、図５に図示されたように、
バルク電圧Ｖｂが所定電圧まで増加される。これは次に
実行されるＮＧＢＥ動作で全てのフラッシュメモリセル
のフローティングゲート６両端に掛かる電界の大きさ
（強さ）を増加させる。バルクステップカウンタ１８０
の値が最大値ＢＳｍａｘである場合は、バルクステップ
カウンタ１８０のカウントアップ動作なしに段階Ｓ１２
に進行する。
が最大値ＰＣｍａｘより少ない時、手順は次段階Ｓ２０
に進行し、バルクステップカウンタ１８０の値が最大値
ＢＳｍａｘに到達したかの可否が段階Ｓ２０で点検され
る。万一最大値ＢＳｍａｘより少ないと、バルクステッ
プカウンタ１８０の値ＢＳがパス／フェール点検及び制
御ロジック１９０からの制御信号ＣＮＴ４によって段階
Ｓ２２で‘１’カウントアップされた後、手順は段階Ｓ
１２に進行する。バルクステップカウンタ１８０がカウ
ントアップされるにつれて、図５に図示されたように、
バルク電圧Ｖｂが所定電圧まで増加される。これは次に
実行されるＮＧＢＥ動作で全てのフラッシュメモリセル
のフローティングゲート６両端に掛かる電界の大きさ
（強さ）を増加させる。バルクステップカウンタ１８０
の値が最大値ＢＳｍａｘである場合は、バルクステップ
カウンタ１８０のカウントアップ動作なしに段階Ｓ１２
に進行する。
【００３０】再び段階Ｓ１６を参照すると、万一選択さ
れたフラッシュメモリセルの全てがオン状態に対応する
目標スレッショルド電圧範囲の最大値（３Ｖ）より低い
又は同一のスレッショルド電圧を有すると、手順は段階
Ｓ２４に進行する。段階Ｓ２４では、Ｙカウンタ１５０
の値Ｙが最大値Ｙｍａｘに到達したかの可否がパス／フ
ェール点検及び制御ロジック２００で点検される。Ｙカ
ウンタ１５０の値Ｙが最大値Ｙｍａｘより少ないと、Ｙ
カウンタ１５０の値Ｙがパス／フェール点検及び制御ロ
ジック１９０からの制御信号ＣＮＴ２によって‘１’増
加される（Ｓ２６）。以後、Ｙカウンタ１５０の値Ｙが
最大値Ｙｍａｘに到達する時まで段階Ｓ１６、Ｓ２４そ
してＳ２６が反復的に実行される。Ｙカウンタ１５０の
値Ｙが最大値Ｙｍａｘと一致する時、手順は次段階Ｓ２
８に進行する。
れたフラッシュメモリセルの全てがオン状態に対応する
目標スレッショルド電圧範囲の最大値（３Ｖ）より低い
又は同一のスレッショルド電圧を有すると、手順は段階
Ｓ２４に進行する。段階Ｓ２４では、Ｙカウンタ１５０
の値Ｙが最大値Ｙｍａｘに到達したかの可否がパス／フ
ェール点検及び制御ロジック２００で点検される。Ｙカ
ウンタ１５０の値Ｙが最大値Ｙｍａｘより少ないと、Ｙ
カウンタ１５０の値Ｙがパス／フェール点検及び制御ロ
ジック１９０からの制御信号ＣＮＴ２によって‘１’増
加される（Ｓ２６）。以後、Ｙカウンタ１５０の値Ｙが
最大値Ｙｍａｘに到達する時まで段階Ｓ１６、Ｓ２４そ
してＳ２６が反復的に実行される。Ｙカウンタ１５０の
値Ｙが最大値Ｙｍａｘと一致する時、手順は次段階Ｓ２
８に進行する。
【００３１】段階Ｓ２８では、Ｘカウンタ１４０の値Ｘ
が最大値Ｘｍａｘに到達したかの可否がパス／フェール
点検及び制御ロジック１９０で点検される。Ｘカウンタ
１４０の値Ｘが最大値Ｘｍａｘより少ないと、Ｘカウン
タ１４０の値Ｘがロジック１９０からの制御信号ＣＮＴ
３によって‘１’増加される（Ｓ３０）。以後、Ｘカウ
ンタ１４０の値Ｘが最大値Ｘｍａｘに到達する時まで段
階Ｓ１６、Ｓ２４、Ｓ２８そしてＳ３０が反復的に実行
される。Ｘカウンタ１４０の値Ｘが最大値Ｘｍａｘと一
致する時、消去手順は消去動作がパス（Ｐａｓｓ）した
として終了する。
が最大値Ｘｍａｘに到達したかの可否がパス／フェール
点検及び制御ロジック１９０で点検される。Ｘカウンタ
１４０の値Ｘが最大値Ｘｍａｘより少ないと、Ｘカウン
タ１４０の値Ｘがロジック１９０からの制御信号ＣＮＴ
３によって‘１’増加される（Ｓ３０）。以後、Ｘカウ
ンタ１４０の値Ｘが最大値Ｘｍａｘに到達する時まで段
階Ｓ１６、Ｓ２４、Ｓ２８そしてＳ３０が反復的に実行
される。Ｘカウンタ１４０の値Ｘが最大値Ｘｍａｘと一
致する時、消去手順は消去動作がパス（Ｐａｓｓ）した
として終了する。
【００３２】前で説明された関連技術による消去方法に
よると、バルクステップカウンタ１８０の最大値ＢＳｍ
ａｘが例えば９と仮定すると、バルク電圧Ｖｂはカウン
タ１８０の値ＢＳが９になる時まで所定電圧ずつ段階的
に増加される。カウンタ１８０の値ＢＳが９になった後
実行されるＮＧＢＥ動作でバルク又は半導体基板に供給
されるバルク電圧Ｖｂは、図５に図示されたように、一
定（例えば９Ｖ）に維持される。このような消去方法を
利用しても、フラッシュメモリセルが過消去される現象
は依然存在することになる。
よると、バルクステップカウンタ１８０の最大値ＢＳｍ
ａｘが例えば９と仮定すると、バルク電圧Ｖｂはカウン
タ１８０の値ＢＳが９になる時まで所定電圧ずつ段階的
に増加される。カウンタ１８０の値ＢＳが９になった後
実行されるＮＧＢＥ動作でバルク又は半導体基板に供給
されるバルク電圧Ｖｂは、図５に図示されたように、一
定（例えば９Ｖ）に維持される。このような消去方法を
利用しても、フラッシュメモリセルが過消去される現象
は依然存在することになる。
【００３３】具体的には、バルクステップカウンタ１８
０の値が５である時、フラッシュメモリセル特性（例え
ば消去速度）に従ってアレイ１１０の全てのフラッシュ
メモリセルの中の任意のセルのスレッショルド電圧が、
オン状態に対応する目標スレッショルド電圧範囲内に存
在することがある。このような場合、残りのフラッシュ
メモリセルのスレッショルド電圧を目標スレッショルド
電圧範囲内に移動させるためのＮＧＢＥ動作がバルク電
圧Ｖｂを所定電圧だけ増加させた後実行される。バルク
電圧が増加すると、フローティングゲート両端に掛かる
電界の強さ（大きさ）を増加し、その結果消去速度が早
まる（例えば電界が１Ｖ増加すると、消去速度は１０倍
程度早まる）。だから、十分に消去されたフラッシュメ
モリセルのスレッショルド電圧は増加されたバルク電圧
Ｖｂに相応する電界の増加によって１Ｖ以下（即ち、目
標スレッショルド電圧範囲の最少値以下）に低くなり、
結局フラッシュメモリセルが過消去される。これは総消
去時間の増加原因になる。
０の値が５である時、フラッシュメモリセル特性（例え
ば消去速度）に従ってアレイ１１０の全てのフラッシュ
メモリセルの中の任意のセルのスレッショルド電圧が、
オン状態に対応する目標スレッショルド電圧範囲内に存
在することがある。このような場合、残りのフラッシュ
メモリセルのスレッショルド電圧を目標スレッショルド
電圧範囲内に移動させるためのＮＧＢＥ動作がバルク電
圧Ｖｂを所定電圧だけ増加させた後実行される。バルク
電圧が増加すると、フローティングゲート両端に掛かる
電界の強さ（大きさ）を増加し、その結果消去速度が早
まる（例えば電界が１Ｖ増加すると、消去速度は１０倍
程度早まる）。だから、十分に消去されたフラッシュメ
モリセルのスレッショルド電圧は増加されたバルク電圧
Ｖｂに相応する電界の増加によって１Ｖ以下（即ち、目
標スレッショルド電圧範囲の最少値以下）に低くなり、
結局フラッシュメモリセルが過消去される。これは総消
去時間の増加原因になる。
【００３４】図６は本発明に従うフラッシュメモリ装置
を示すブロック図である。このフラッシュメモリ装置１
０００はアレイ１１００、行及び列選択回路１２００及
び１３００、Ｘカウンタ１４００、Ｙカウンタ１５０
０、感知増幅器回路１６００、そして高電圧発生器２２
００を含み、図３の構成要素と同一の機能を実行する。
だから、説明の重複を避けるために、これらに対した説
明は省略される。本発明のフラッシュメモリ装置１００
０は消去動作を制御するための消去制御回路２１００を
含み、消去制御回路２１００はループカウンタ１７０
０、バルクステップカウンタ１８００、フラグカウンタ
１９００、そしてパス／フェール（Ｐａｓｓ／Ｆａｉ
ｌ）点検及び制御ロジック２０００で構成される。これ
らに対した説明は以後詳細に行われる。
を示すブロック図である。このフラッシュメモリ装置１
０００はアレイ１１００、行及び列選択回路１２００及
び１３００、Ｘカウンタ１４００、Ｙカウンタ１５０
０、感知増幅器回路１６００、そして高電圧発生器２２
００を含み、図３の構成要素と同一の機能を実行する。
だから、説明の重複を避けるために、これらに対した説
明は省略される。本発明のフラッシュメモリ装置１００
０は消去動作を制御するための消去制御回路２１００を
含み、消去制御回路２１００はループカウンタ１７０
０、バルクステップカウンタ１８００、フラグカウンタ
１９００、そしてパス／フェール（Ｐａｓｓ／Ｆａｉ
ｌ）点検及び制御ロジック２０００で構成される。これ
らに対した説明は以後詳細に行われる。
【００３５】図７は本発明の好適な実施形態による消去
手順を説明するための流れ図であり、図８は本発明の消
去方法によるバルク電圧の変化を示す図面である。以
下、図６ないし図８を参照しながら本発明の消去動作の
好適な実施形態を説明する
手順を説明するための流れ図であり、図８は本発明の消
去方法によるバルク電圧の変化を示す図面である。以
下、図６ないし図８を参照しながら本発明の消去動作の
好適な実施形態を説明する
【００３６】消去動作が開始されると、段階Ｓ３００で
は、Ｘカウンタ１４００、Ｙカウンタ１５００、ループ
カウンタ１７００、バルクステップカウンタ１８００、
そしてフラグカウンタ１９００の値Ｘ，Ｙ，ＰＣ、ＢＳ
及びＰＦｆｌａｇが‘０’に初期化される。次段階Ｓ３
１０では、フラッシュメモリセルの制御ゲート即ち、ア
レイ１１００に配列された全てのワードラインに−１０
Ｖの電圧Ｖｇが印加され、半導体基板に６Ｖの電圧Ｖｇ
が印加される。即ち、ＮＧＢＥ動作が実行される。段階
Ｓ３２０では、ループカウンタ１７００の値ＰＣがパス
／フェール点検及び制御ロジック２０００からの制御信
号ＣＮＴ１によって‘１’カウントアップされる。続い
て、次段階Ｓ３３０では、フラグカウンタ１９００の値
ＰＦｆｌａｇが‘１’であるかの可否がパス／フェール
点検及び制御ロジック２０００によって点検される。
は、Ｘカウンタ１４００、Ｙカウンタ１５００、ループ
カウンタ１７００、バルクステップカウンタ１８００、
そしてフラグカウンタ１９００の値Ｘ，Ｙ，ＰＣ、ＢＳ
及びＰＦｆｌａｇが‘０’に初期化される。次段階Ｓ３
１０では、フラッシュメモリセルの制御ゲート即ち、ア
レイ１１００に配列された全てのワードラインに−１０
Ｖの電圧Ｖｇが印加され、半導体基板に６Ｖの電圧Ｖｇ
が印加される。即ち、ＮＧＢＥ動作が実行される。段階
Ｓ３２０では、ループカウンタ１７００の値ＰＣがパス
／フェール点検及び制御ロジック２０００からの制御信
号ＣＮＴ１によって‘１’カウントアップされる。続い
て、次段階Ｓ３３０では、フラグカウンタ１９００の値
ＰＦｆｌａｇが‘１’であるかの可否がパス／フェール
点検及び制御ロジック２０００によって点検される。
【００３７】万一フラグカウンタ１９００の値ＰＦｆｌ
ａｇが‘１’でないと、初期に設定された行及び列アド
レスに対応するフラッシュメモリセルのスレッショルド
電圧が所定のプリ検証電圧ＶPRE_VERI（例えば４Ｖ）と
一致するか又はそれより低いかの可否を判別するための
消去検証動作（以下、“プリ消去検証動作”といい）が
実行される。プリ検証電圧ＶPRE_VERIはオン状態に対応
する目標スレッショルド電圧範囲の最大値（例えば３
Ｖ）より所定レベルだけ高い電圧である。プリ消去検証
動作は選択されたワードラインにプリ検証電圧Ｖ
PRE_VERIを印加し、選択されたビットラインに５Ｖの電
圧Ｖｄを印加し、選択されたフラッシュメモリセルのソ
ース領域及び半導体基板を接地させることで実行され
る。プリ消去検証動作によって感知増幅器回路１６００
で読まれたデータＤｏｕｔｉ（ｉは正の整数で、バイト
又はワード単位によって決定される）はパス／フェール
点検及び制御ロジック２１００に伝達される。
ａｇが‘１’でないと、初期に設定された行及び列アド
レスに対応するフラッシュメモリセルのスレッショルド
電圧が所定のプリ検証電圧ＶPRE_VERI（例えば４Ｖ）と
一致するか又はそれより低いかの可否を判別するための
消去検証動作（以下、“プリ消去検証動作”といい）が
実行される。プリ検証電圧ＶPRE_VERIはオン状態に対応
する目標スレッショルド電圧範囲の最大値（例えば３
Ｖ）より所定レベルだけ高い電圧である。プリ消去検証
動作は選択されたワードラインにプリ検証電圧Ｖ
PRE_VERIを印加し、選択されたビットラインに５Ｖの電
圧Ｖｄを印加し、選択されたフラッシュメモリセルのソ
ース領域及び半導体基板を接地させることで実行され
る。プリ消去検証動作によって感知増幅器回路１６００
で読まれたデータＤｏｕｔｉ（ｉは正の整数で、バイト
又はワード単位によって決定される）はパス／フェール
点検及び制御ロジック２１００に伝達される。
【００３８】段階Ｓ３４０では、フラッシュメモリセル
のスレッショルド電圧がプリ検証電圧ＶPRE_VERIと同一
であるか又はそれより低いかの可否がロジック２０００
によって点検される。万一選択されたフラッシュメモリ
セルの中の少なくとも一つがプリ検証電圧より高いスレ
ッショルド電圧を有すると、段階Ｓ３５０に進行する。
段階Ｓ３５０では、ループカウンタ１７００の値ＰＣが
最大値ＰＣｍａｘに到達したかの可否がパス／フェール
点検及び制御ロジック２０００で点検される。ループカ
ウンタ１７００の値ＰＣが最大値ＰＣｍａｘと一致する
時、消去手順は消去動作がフェール（Ｆａｉｌ）したと
して終了する。これと反対に、ループカウンタ１７００
の値ＰＣが最大値ＰＣｍａｘより少ない時、手順は段階
Ｓ３６０に進行し、段階Ｓ３６０ではフラグカウンタ１
９００の値ＰＦｆｌａｇが‘１’であるかの可否が判別
される。万一フラグカウンタ１９００の値ＰＦｆｌａｇ
が‘１’でないと、関連技術で説明された場合と同様に
段階Ｓ３７０及びＳ３８０が実行されることでバルク電
圧を所定電圧ほど増加させる。これは次に実行されるＮ
ＧＢＥ動作で全てのフラッシュメモリセルのフローティ
ングゲート両端に掛かる電界の大きさ（強さ）が増加さ
れることになる。以後、手順はＮＧＢＥ動作を実行する
段階Ｓ３１０に進行する。
のスレッショルド電圧がプリ検証電圧ＶPRE_VERIと同一
であるか又はそれより低いかの可否がロジック２０００
によって点検される。万一選択されたフラッシュメモリ
セルの中の少なくとも一つがプリ検証電圧より高いスレ
ッショルド電圧を有すると、段階Ｓ３５０に進行する。
段階Ｓ３５０では、ループカウンタ１７００の値ＰＣが
最大値ＰＣｍａｘに到達したかの可否がパス／フェール
点検及び制御ロジック２０００で点検される。ループカ
ウンタ１７００の値ＰＣが最大値ＰＣｍａｘと一致する
時、消去手順は消去動作がフェール（Ｆａｉｌ）したと
して終了する。これと反対に、ループカウンタ１７００
の値ＰＣが最大値ＰＣｍａｘより少ない時、手順は段階
Ｓ３６０に進行し、段階Ｓ３６０ではフラグカウンタ１
９００の値ＰＦｆｌａｇが‘１’であるかの可否が判別
される。万一フラグカウンタ１９００の値ＰＦｆｌａｇ
が‘１’でないと、関連技術で説明された場合と同様に
段階Ｓ３７０及びＳ３８０が実行されることでバルク電
圧を所定電圧ほど増加させる。これは次に実行されるＮ
ＧＢＥ動作で全てのフラッシュメモリセルのフローティ
ングゲート両端に掛かる電界の大きさ（強さ）が増加さ
れることになる。以後、手順はＮＧＢＥ動作を実行する
段階Ｓ３１０に進行する。
【００３９】再び段階Ｓ３４０に移り、フラッシュメモ
リセルのスレッショルド電圧がプリ検証電圧ＶPRE_VERI
と同一又はそれより低いと、手順は段階Ｓ３９０に進行
する。段階Ｓ３９０では、Ｙカウンタ１５００の値Ｙが
最大値Ｙｍａｘに到達したかの可否がパス／フェール点
検及び制御ロジック２０００で点検される。Ｙカウンタ
１５００の値Ｙが最大値Ｙｍａｘより少ないと、段階Ｓ
４００でＹカウンタ１５００の値Ｙが‘１’増加され
る。以後、Ｙカウンタ１５００の値Ｙが最大値Ｙｍａｘ
に到達する時まで段階Ｓ３３０、Ｓ３４０、Ｓ３９０そ
してＳ４００が反復的に実行される。Ｙカウンタ１５０
０の値Ｙが最大値Ｙｍａｘと一致する時、手順は次段階
Ｓ４１０に進行する。
リセルのスレッショルド電圧がプリ検証電圧ＶPRE_VERI
と同一又はそれより低いと、手順は段階Ｓ３９０に進行
する。段階Ｓ３９０では、Ｙカウンタ１５００の値Ｙが
最大値Ｙｍａｘに到達したかの可否がパス／フェール点
検及び制御ロジック２０００で点検される。Ｙカウンタ
１５００の値Ｙが最大値Ｙｍａｘより少ないと、段階Ｓ
４００でＹカウンタ１５００の値Ｙが‘１’増加され
る。以後、Ｙカウンタ１５００の値Ｙが最大値Ｙｍａｘ
に到達する時まで段階Ｓ３３０、Ｓ３４０、Ｓ３９０そ
してＳ４００が反復的に実行される。Ｙカウンタ１５０
０の値Ｙが最大値Ｙｍａｘと一致する時、手順は次段階
Ｓ４１０に進行する。
【００４０】段階Ｓ４１０では、Ｘカウンタ１４００の
値Ｘが最大値Ｘｍａｘに到達したかの可否がパス／フェ
ール点検及び制御ロジック２０００で点検される。Ｘカ
ウンタ１４００の値Ｘが最大値Ｘｍａｘより少ないと、
Ｘカウンタ１４００の値Ｘが段階Ｓ４２０で‘１’増加
される。以後、Ｘカウンタ１４００の値Ｘが最大値Ｘｍ
ａｘに到達する時まで段階Ｓ３３０、Ｓ３４０、Ｓ３９
０そしてＳ４１０が反復的に実行される。そして、Ｘカ
ウンタ１４００の値Ｘが最大値Ｘｍａｘに到達すると、
手順はフラグカウンタ１９００の値ＰＦｆｌａｇが
‘１’であるかの可否が判別される段階Ｓ４３０に進行
する。フラグカウンタ１９００の値ＰＦｆｌａｇが
‘１’でないと、段階Ｓ４４０では、Ｘカウンタ１４０
０及びＹカウンタ１５００が初期化されフラグカウンタ
１９００の値ＰＦｆｌａｇが‘１’に設定される。以
後、手順は段階Ｓ３３０に進行する。
値Ｘが最大値Ｘｍａｘに到達したかの可否がパス／フェ
ール点検及び制御ロジック２０００で点検される。Ｘカ
ウンタ１４００の値Ｘが最大値Ｘｍａｘより少ないと、
Ｘカウンタ１４００の値Ｘが段階Ｓ４２０で‘１’増加
される。以後、Ｘカウンタ１４００の値Ｘが最大値Ｘｍ
ａｘに到達する時まで段階Ｓ３３０、Ｓ３４０、Ｓ３９
０そしてＳ４１０が反復的に実行される。そして、Ｘカ
ウンタ１４００の値Ｘが最大値Ｘｍａｘに到達すると、
手順はフラグカウンタ１９００の値ＰＦｆｌａｇが
‘１’であるかの可否が判別される段階Ｓ４３０に進行
する。フラグカウンタ１９００の値ＰＦｆｌａｇが
‘１’でないと、段階Ｓ４４０では、Ｘカウンタ１４０
０及びＹカウンタ１５００が初期化されフラグカウンタ
１９００の値ＰＦｆｌａｇが‘１’に設定される。以
後、手順は段階Ｓ３３０に進行する。
【００４１】フラグカウンタ１９００の値ＰＦｆｌａｇ
が‘１’に設定された後、段階Ｓ３１０と段階Ｓ３２０
の動作は前で説明された場合と同一の方法で実行され
る。その次に、段階Ｓ４４０でフラグカウンタ１９００
の値ＰＦｆｌａｇが‘１’に設定されたので、段階Ｓ３
３０では、フラグカウンタ１９００の値が‘１’に判別
される。続いて、初期化されたＸカウンタ１４００及び
Ｙカウンタ１５００から出力される行及び列アドレスに
対応するフラッシュメモリセルのスレッショルド電圧が
オン状態に対応するスレッショルド電圧範囲の最大値、
例えば３Ｖ（以下、“消去検証電圧”という）と一致す
るか又はそれより低いかの可否を判別するための消去検
証動作が実行される。消去検証動作は選択されたワード
ラインに３Ｖの電圧Ｖｇを印加し、選択されたビットラ
インに５Ｖの電圧Ｖｄを印加し、選択されたフラッシュ
メモリセルのソース領域及び半導体基板を接地させるこ
とで実行される。消去検証動作によって感知増幅器回路
１６００で読ませたデータＤｏｕｔｉはパス／フェール
点検及び制御ロジック２０００に伝達される。
が‘１’に設定された後、段階Ｓ３１０と段階Ｓ３２０
の動作は前で説明された場合と同一の方法で実行され
る。その次に、段階Ｓ４４０でフラグカウンタ１９００
の値ＰＦｆｌａｇが‘１’に設定されたので、段階Ｓ３
３０では、フラグカウンタ１９００の値が‘１’に判別
される。続いて、初期化されたＸカウンタ１４００及び
Ｙカウンタ１５００から出力される行及び列アドレスに
対応するフラッシュメモリセルのスレッショルド電圧が
オン状態に対応するスレッショルド電圧範囲の最大値、
例えば３Ｖ（以下、“消去検証電圧”という）と一致す
るか又はそれより低いかの可否を判別するための消去検
証動作が実行される。消去検証動作は選択されたワード
ラインに３Ｖの電圧Ｖｇを印加し、選択されたビットラ
インに５Ｖの電圧Ｖｄを印加し、選択されたフラッシュ
メモリセルのソース領域及び半導体基板を接地させるこ
とで実行される。消去検証動作によって感知増幅器回路
１６００で読ませたデータＤｏｕｔｉはパス／フェール
点検及び制御ロジック２０００に伝達される。
【００４２】万一選択されたフラッシュメモリセルの中
の少なくとも一つが約３Ｖの消去検証電圧より高いスレ
ッショルド電圧を有すると、段階Ｓ３５０に進行する。
段階Ｓ３５０では、ループカウンタ１７００の値ＰＣが
最大値ＰＣｍａｘに到達したかの可否がパス／フェール
点検及び制御ロジック２０００で点検される。ループカ
ウンタ１７００の値ＰＣが最大値ＰＣｍａｘと一致する
時、消去手順は消去動作がフェールしたとして終了す
る。これと反対に、ループカウンタ１７００の値ＰＣが
最大値ＰＣｍａｘより少ない時、段階Ｓ３６０ではフラ
グカウンタ１９００の値ＰＦｆｌａｇが‘１’であるか
の可否が判別される。前で説明されたように、フラグカ
ウンタ１９００の値ＰＦｆｌａｇが‘１’に設定されて
いるから、バルク電圧Ｖｂの増加なしに（この時、一定
に維持されるバルク電圧Ｖｂはプリ消去検証動作が完了
した時使用された電圧と同一の電圧である）ＮＧＢＥ動
作を実行する段階Ｓ３１０に進行する。続けられる手順
はバルク電圧を一定に維持した条件下で（又は、各セル
のフローティングゲート両端に掛かる電界の強さを一定
に維持した条件下で）前に説明されたことと同一の方法
で実行される。
の少なくとも一つが約３Ｖの消去検証電圧より高いスレ
ッショルド電圧を有すると、段階Ｓ３５０に進行する。
段階Ｓ３５０では、ループカウンタ１７００の値ＰＣが
最大値ＰＣｍａｘに到達したかの可否がパス／フェール
点検及び制御ロジック２０００で点検される。ループカ
ウンタ１７００の値ＰＣが最大値ＰＣｍａｘと一致する
時、消去手順は消去動作がフェールしたとして終了す
る。これと反対に、ループカウンタ１７００の値ＰＣが
最大値ＰＣｍａｘより少ない時、段階Ｓ３６０ではフラ
グカウンタ１９００の値ＰＦｆｌａｇが‘１’であるか
の可否が判別される。前で説明されたように、フラグカ
ウンタ１９００の値ＰＦｆｌａｇが‘１’に設定されて
いるから、バルク電圧Ｖｂの増加なしに（この時、一定
に維持されるバルク電圧Ｖｂはプリ消去検証動作が完了
した時使用された電圧と同一の電圧である）ＮＧＢＥ動
作を実行する段階Ｓ３１０に進行する。続けられる手順
はバルク電圧を一定に維持した条件下で（又は、各セル
のフローティングゲート両端に掛かる電界の強さを一定
に維持した条件下で）前に説明されたことと同一の方法
で実行される。
【００４３】前で説明されたように、プリ消去検証動作
が前記したバイアス条件下で実行される間にバルク電圧
Ｖｂは、図８に図示されるように段階的に増加される。
即ち、アレイ１１００の全てのフラッシュメモリセルの
スレッショルド電圧がプリ検証電圧ＶPRE_VERIと同一に
なる時まで実行されるＮＧＢＥ動作の間は、バルク電圧
Ｖｂが段階的な方法で所定電圧ずつ増加される。全ての
フラッシュメモリセルのスレッショルド電圧がプリ検証
電圧ＶPRE_VERIに到達すると、図８に図示されるよう
に、バルク電圧Ｖｂの増加なし（又はフローティングゲ
ート両端の電界を一定に維持した条件下）で即ち、バル
ク電圧Ｖｂを一定に維持した条件下でＮＧＢＥ動作が実
行される。
が前記したバイアス条件下で実行される間にバルク電圧
Ｖｂは、図８に図示されるように段階的に増加される。
即ち、アレイ１１００の全てのフラッシュメモリセルの
スレッショルド電圧がプリ検証電圧ＶPRE_VERIと同一に
なる時まで実行されるＮＧＢＥ動作の間は、バルク電圧
Ｖｂが段階的な方法で所定電圧ずつ増加される。全ての
フラッシュメモリセルのスレッショルド電圧がプリ検証
電圧ＶPRE_VERIに到達すると、図８に図示されるよう
に、バルク電圧Ｖｂの増加なし（又はフローティングゲ
ート両端の電界を一定に維持した条件下）で即ち、バル
ク電圧Ｖｂを一定に維持した条件下でＮＧＢＥ動作が実
行される。
【００４４】関連技術の消去方法によるスレッショルド
電圧分布と本発明の消去方法によるスレッショルド電圧
分布を比較するための図面が図９（関連技術）および図
１０（本発明）に図示されている。プリ消去検証動作時
バルク電圧Ｖｂを増加させプリ消去検証動作以後にはバ
ルク電圧Ｖｂを一定に維持させる本発明の消去方法に従
うと、目標スレッショルド電圧範囲の最大値のみを消去
検証電圧に利用した関連技術の消去方法と比較してみる
時、フラッシュメモリセルが過消去されることを最大に
抑制することができることが図１０（本発明）および図
９（関連技術）から分かる。結果的に、消去復旧動作に
必要な時間を減らすことができ、これは総時間の短縮を
意味する。
電圧分布と本発明の消去方法によるスレッショルド電圧
分布を比較するための図面が図９（関連技術）および図
１０（本発明）に図示されている。プリ消去検証動作時
バルク電圧Ｖｂを増加させプリ消去検証動作以後にはバ
ルク電圧Ｖｂを一定に維持させる本発明の消去方法に従
うと、目標スレッショルド電圧範囲の最大値のみを消去
検証電圧に利用した関連技術の消去方法と比較してみる
時、フラッシュメモリセルが過消去されることを最大に
抑制することができることが図１０（本発明）および図
９（関連技術）から分かる。結果的に、消去復旧動作に
必要な時間を減らすことができ、これは総時間の短縮を
意味する。
【００４５】以上により本発明の実施の形態がバルク電
圧を段階的に増加させる消去方法を利用して説明された
が、本発明はワードライン電圧を段階的に増加させる消
去方法であってもよい。さらに、プリ消去検証動作が実
行された後バルク電圧を段階的に減少させる消去方法も
本発明の範囲及び思想に属する。それだけでなく、本発
明の好適な実施の形態ではプリ消去検証動作がただ一度
実行されることが説明されたが、多様なプリ検証電圧を
設定してプリ消去検証動作を実行する消去方法とするこ
ともできる。
圧を段階的に増加させる消去方法を利用して説明された
が、本発明はワードライン電圧を段階的に増加させる消
去方法であってもよい。さらに、プリ消去検証動作が実
行された後バルク電圧を段階的に減少させる消去方法も
本発明の範囲及び思想に属する。それだけでなく、本発
明の好適な実施の形態ではプリ消去検証動作がただ一度
実行されることが説明されたが、多様なプリ検証電圧を
設定してプリ消去検証動作を実行する消去方法とするこ
ともできる。
【００４６】
【発明の効果】以上詳細に説明したように本発明によれ
ば、消去動作の間に過消去されるフラッシュメモリセル
の数を減らすことで総消去時間を短縮することができ
る。
ば、消去動作の間に過消去されるフラッシュメモリセル
の数を減らすことで総消去時間を短縮することができ
る。
【図１】一般的なフラッシュメモリセルの構造を示す断
面図である。
面図である。
【図２】オンセル及びオフセルのスレッショルド電圧分
布を示す図である。
布を示す図である。
【図３】関連技術に従うフラッシュメモリ装置のブロッ
ク図である。
ク図である。
【図４】関連技術に従う消去手順を説明するための流れ
図である。
図である。
【図５】関連技術の消去方法に従うバルク電圧の変化を
示す図である。
示す図である。
【図６】本発明に従うフラッシュメモリ装置のブロック
図である。
図である。
【図７】本発明に従う消去手順を説明するための流れ図
である。
である。
【図８】本発明の消去方法に従うバルク電圧の変化を示
す図である。
す図である。
【図９】関連技術の消去方法に従うスレッショルド電圧
分布を示す図である。
分布を示す図である。
【図１０】本発明の消去方法に従うスレッショルド電圧
の分布を示す図である。
の分布を示す図である。
１０００ フラッシュメモリ装置 １１００ アレイ １２００ 行選択回路 １３００ 列選択回路 １４００ Ｘカウンタ １５００ Ｙカウンタ １６００ 感知増幅器回路 １７００ ループカウンタ １８００ バルクステップカウンタ ２０００ パス／フェール点検及び制御ロジック ２１００ 消去制御回路 ２２００ 高電圧発生器
Claims (14)
- 【請求項１】 半導体基板に形成され、各々がオン及び
オフ状態のうち一つの状態を有し、ソース、ドレインそ
して制御ゲートを含むフラッシュメモリセルのアレイを
消去する方法において、 前記各セルのスレッショルド電圧が所定のプリ（ｐｒ
ｅ）検証電圧より大きい第１区間の間に前記各セルの制
御ゲートと前記半導体基板の間に第１電界を印加する段
階と、 前記各セルのスレッショルド電圧が前記プリ検証電圧と
同一あるいはそれより低い第２区間の間に前記各セルの
制御ゲートと前記半導体基板の間に第２電界を印加する
段階とを含み、 前記第１電界の強さは前記第１区間の間に段階的に増加
され、前記第２電界の強さは前記第２区間の間に一定に
維持されることを特徴とするフラッシュメモリ装置の消
去方法。 - 【請求項２】 前記プリ検証電圧は前記オン状態に対応
する目標スレッショルド電圧範囲の最大値より大きいこ
とを特徴とする請求項１に記載のフラッシュメモリ装置
の消去方法。 - 【請求項３】 前記一定に維持される第２電界の強さは
前記全てのセルのスレッショルド電圧が前記プリ検証電
圧に到達する時印加される前記第１電界の強さと同一で
あることを特徴とする請求項２に記載のフラッシュメモ
リ装置の消去方法。 - 【請求項４】 前記第１電界を印加する段階は、 前記セルの制御ゲートに負の電圧を印加し、前記半導体
基板に正のバルク電圧を印加して前記全てのセルを消去
する第１消去段階と、 前記各セルのスレッショルド電圧が前記プリ検証電圧に
到達したかの可否を検証する第１検証段階と、 前記各セルのスレッショルド電圧が前記プリ検証電圧よ
り高い時、前記正のバルク電圧を所定電圧ほど増加させ
る段階と、 前記各セルのスレッショルド電圧が前記プリ検証電圧と
同一あるいはそれより低くなる時まで一連の第１消去段
階、第１検証段階及び増加段階を反復的に実行する段階
とを含むことを特徴とする請求項３に記載のフラッシュ
メモリ装置の消去方法。 - 【請求項５】 前記第２電界を印加する段階は、 前記各セルのスレッショルド電圧が前記目標スレッショ
ルド電圧の最大値に相応する消去検証電圧と同一あるい
はそれより低いかの可否を検証する第２検証段階と、 前記各セルのスレッショルド電圧が前記消去検証電圧よ
り高い時、前記セルの制御ゲートに負の電圧を印加し、
段階的な増加なしに一定に維持されるバルク電圧を前記
半導体基板に印加して前記全てのセルを消去する第２消
去段階と、 前記各セルのスレッショルド電圧が前記消去検証電圧と
同一あるいはそれより低くなる時まで前記一連の第２検
証段階及び第２消去段階を反復的に実行する段階とを含
むことを特徴とする請求項４に記載のフラッシュメモリ
装置の消去方法。 - 【請求項６】 前記各セルのソース及びドレインは前記
第１及び第２消去段階でフローティング状態に維持され
ることを特徴とする請求項５に記載のフラッシュメモリ
装置の消去方法。 - 【請求項７】 前記第１電界を印加する段階は、 前記セルの制御ゲートに負の電圧を印加し、前記半導体
基板に正のバルク電圧を印加して前記全てのセルを消去
する第１消去段階と、 前記各セルのスレッショルド電圧が前記プリ検証電圧に
到達したかの可否を検証する第１検証段階と、 前記各セルのスレッショルド電圧が前記プリ検証電圧よ
り高い時、前記第１電界の強さが増加されるように前記
負の電圧を所定の電圧だけ増加させる段階と、 前記各セルのスレッショルド電圧が前記プリ検証電圧と
同一あるいはそれより低くなる時まで一連の第１消去段
階、第１検証段階及び増加段階を反復的に実行する段階
とを含むことを特徴とする請求項３に記載のフラッシュ
メモリ装置の消去方法。 - 【請求項８】 前記第２電界を印加する段階は、 前記各セルのスレッショルド電圧が前記目標スレッショ
ルド電圧の最大値に相応する消去検証電圧と同一あるい
はそれより低いかの可否を検証する第２検証段階と、 前記各セルのスレッショルド電圧が前記消去検証電圧よ
り高い時、前記半導体基板に前記バルク電圧を印加し、
段階的な増加なしに一定に維持される負の電圧を前記各
セルの制御ゲートに印加して前記全てのセルを消去する
第２消去段階と、 前記各セルのスレッショルド電圧が前記消去検証電圧と
同一あるいはそれより低くなる時まで前記一連の第２検
証段階及び第２消去段階を反復的に実行する段階とを含
むことを特徴とする請求項７に記載のフラッシュメモリ
装置の消去方法。 - 【請求項９】 半導体基板に形成され、各々がオン及び
オフ状態のうち一つの状態を有し、ソース、ドレインそ
して制御ゲートを含むフラッシュメモリセルのアレイを
消去する方法において、 前記各セルのスレッショルド電圧が所定のプリ（ｐｒ
ｅ）検証電圧より大きい第１区間の間に前記各セルの制
御ゲートと前記半導体基板の間に第１電界を印加する段
階と、 前記各セルのスレッショルド電圧が前記プリ検証電圧と
同一あるいはそれより低い第２区間の間に前記各セルの
制御ゲートと前記半導体基板の間に第２電界を印加する
段階とを含み、 前記プリ検証電圧は前記オン状態に対応する目標スレッ
ショルド電圧範囲の最大値より大きく、前記第１電界の
強さは前記第１区間の間に段階的に増加され、そして前
記第２電界の強さは前記全てのセルのスレッショルド電
圧が前記プリ検証電圧に到達する時印加された前記第１
電界の強さと同一であり、前記第２区間の間に段階的に
減少されることを特徴とするフラッシュメモリ装置の消
去方法。 - 【請求項１０】 各々がオン及びオフ状態のうち一つを
有し、ソース、ドレイン、フローティングゲート及び制
御ゲートを有するフラッシュメモリセルのアレイを含む
フラッシュメモリ装置の消去方法において、 前記セルの制御ゲートに負の電圧を印加し、前記セルが
形成されるバルクに正のバルク電圧を印加して前記全て
のセルを電気的に消去する段階と、 前記各セルのスレッショルド電圧が、前記オン状態に対
応する目標スレッショルド電圧の最大値より大きい所定
のプリ検証電圧と同一あるいはそれより低いかの可否を
検証する段階と、 前記各セルのスレッショルド電圧が前記プリ検証電圧よ
り高い時、前記バルク電圧を所定電圧だけ増加させた
後、前記プリ検証電圧と同一あるいはそれより低くなる
時まで前記消去段階及び前記検証段階を反復的に実行す
る段階と、 前記各セルのスレッショルド電圧が前記プリ検証電圧と
同一あるいはそれより低くなった時、前記各セルのフロ
ーティングゲート両端に掛かる電界が一定に維持される
ように前記バルク電圧の増加なしに前記全てのセルが所
定の消去検証電圧と同一あるいはそれより低いスレッシ
ョルド電圧を有する時まで消去段階及び検証段階を反復
的に実行する段階とを含み、 前記消去検証電圧はオン状態に対応する目標スレッショ
ルド電圧範囲の最大値に相応することを特徴とするフラ
ッシュメモリ装置の消去方法。 - 【請求項１１】 前記一定に維持される正のバルク電圧
は前記各セルのスレッショルド電圧が前記プリ検証電圧
に到達する時前記バルクに印加された電圧と同一である
ことを特徴とする請求項１０に記載のフラッシュメモリ
装置の消去方法。 - 【請求項１２】 行と列に配列されたメモリセルのアレ
イと、 行アドレスに応答して前記行のうち少なくとも一つを選
択する行選択回路と、 列アドレスに応答して前記列のうち一部を選択する列選
択回路と、 前記選択された行及び前記選択された列の交差領域に配
列されたメモリセルのデータビットを感知増幅する感知
増幅器回路と、 消去動作の間に、前記セルが形成されたバルクに印加さ
れる正のバルク電圧を発生する高電圧発生回路と、 前記感知増幅器回路からのデータビットを受け入れて前
記セルを消去する動作を制御する消去制御回路とを含
み、 前記消去制御回路は前記入力されたデータビットに対応
するメモリセルのスレッショルド電圧が消去された状態
に相応する目標スレッショルド電圧範囲の最大値より高
い所定のプリ検証電圧に到達したかの可否を検証し、前
記メモリセルのうち少なくとも一つのスレッショルド電
圧が前記プリ検証電圧より高ければ前記バルク電圧が所
定電圧だけ段階的に増加されるように前記高電圧発生回
路を制御し、前記メモリセルのスレッショルド電圧が前
記プリ検証電圧に到達したら、前記バルク電圧が一定に
維持されるように前記高電圧発生回路を制御することを
特徴とするフラッシュメモリ装置。 - 【請求項１３】 前記一定に維持されるバルク電圧は前
記メモリセルのスレッショルド電圧が前記プリ検証電圧
に到達する時前記バルクに印加された電圧と同一である
ことを特徴とする請求項１２に記載のフラッシュメモリ
装置。 - 【請求項１４】 前記フラッシュメモリ装置は前記行ア
ドレスを発生する行カウンタと、前記列アドレスを発生
する列カウンタを付加的に含み、前記消去制御回路は前
記全ての列が選択される時前記列カウンタがカウンタア
ップ動作を実行するようにし、前記全ての行が選択され
る時前記行カウンタがカウンタアップ動作を実行するこ
とを特徴とする請求項１２に記載のフラッシュメモリ装
置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1999P-30872 | 1999-07-28 | ||
| KR1019990030872A KR100308192B1 (ko) | 1999-07-28 | 1999-07-28 | 플래시 메모리 셀들의 과소거를 방지할 수 있는 플래시 메모리장치 및 그것의 소거 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001057090A true JP2001057090A (ja) | 2001-02-27 |
Family
ID=19605408
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000217657A Pending JP2001057090A (ja) | 1999-07-28 | 2000-07-18 | フラッシュメモリ装置及びそれの消去方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (3) | US6314027B1 (ja) |
| JP (1) | JP2001057090A (ja) |
| KR (1) | KR100308192B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005203075A (ja) * | 2004-01-14 | 2005-07-28 | Macronix Internatl Co Ltd | 不揮発性半導体メモリ及びこのメモリの動作方法 |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
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