JP2007323760A - 不揮発性半導体記憶装置及びそのテスト方法 - Google Patents

Abstract

【課題】不揮発性半導体記憶装置において、不具合を有するメモリセルをテスト段階で精度良く検出すること。
【解決手段】本発明に係る不揮発性半導体記憶装置のテスト方法は、（Ａ）ＦＮ方式でメモリセルの消去を行うステップと、（Ｂ）上記（Ａ）ステップの後、ＦＮ方式でメモリセルの書き戻しを行うステップとを有する。
【選択図】図３

Description

本発明は、不揮発性半導体記憶装置及びそのテスト方法に関する。特に、本発明は、電界効果トランジスタ型のメモリセルを有する不揮発性半導体記憶装置及びそのテスト方法に関する。

ＮＯＲ型フラッシュメモリにおける書き込み方式として、ＣＨＥ（Channel Hot Electron）方式が知られている。ＣＨＥ方式によれば、メモリセルのドレイン近傍で発生したホットエレクトロンを浮遊ゲートに注入することによって書き込みが行われる。また、フラッシュメモリにおける書き込み／消去方式として、ＦＮ（Fowler-Nordheim）方式が知られている。ＦＮ方式によれば、ウエルやソースと制御ゲートとの間に高電圧が印加され、ウエルやソースと制御ゲートとの間にＦＮ電流が流れる。このＦＮ電流により、浮遊ゲートに電子が注入される、または、浮遊ゲートから電子が引き抜かれる。

フラッシュメモリにおいては、１つのブロックに含まれるメモリセル群に対して一括で消去が行われる。消去が行われると、浮遊ゲートから電子が引き抜かれ、メモリセルの閾値電圧が下がる。この消去に関連する問題として「過消去（オーバーイレース）」がある。過消去とは、消去動作の結果、メモリセルの閾値電圧が０Ｖ以下（デプレッションレベル）となることである。そのデプレッション状態のメモリセルからはオフリーク電流が流れるため、過消去を解消する必要がある。そのため、過消去となったメモリセルに対しては「書き戻し」が行われる。

書き戻しに関連する技術が、特許文献１に記載されている。特許文献１に記載された消去方法によれば、ブロック単位でＦＮ方式に基づいて消去が行われる。より詳細には、その消去方法は、第１〜第３の段階を有している。第１の段階：第１消去パルスが印加され、ブロック内の全メモリセルの閾値電圧が、零よりも高く且つ消去状態に対応する第１所定電圧以下の電圧に設定される。第２の段階：第２消去パルスが印加され、上記閾値電圧が、第１所定電圧よりも低い第２所定電圧以下の電圧まで低下させられる。第３の段階：書き戻しパルスが印加され、上記閾値電圧が、零よりも高い電圧まで高められる。

特開２００２−２５２７９号公報

フラッシュメモリのブロックに含まれるメモリセル群の消去特性は、一般的にばらついている。その中には、過消去状態になりにくいメモリセルも、過消去状態になりやすいメモリセルも含まれている。また、製造工程において、所望の構造がうまく形成されない不良メモリセルも発生し得る。そのような過消去状態になりやすいメモリセルや不良メモリセルは、テスト段階において、精度良く検出されることが望ましい。不具合を有するメモリセルが検出されさえすれば、それを含むブロックをリダンダンシブロックで置き換えることが可能である。その場合、製造されたメモリチップを破棄する必要がなくなり、歩留まりが向上する。

一方、不具合を有するメモリセルがテスト段階で精度良く検出されないと、そのメモリチップは、結局は動作不良品として除去されることになる。このことは、歩留まりの低下を招く。あるいは、動作不良品として除去されなかった場合、実使用中にそのメモリチップが故障してしまう可能性がある。このことは、そのメモリチップに対する信頼度の低下を招く。いずれにせよ、不具合を有するメモリセルをテスト段階で精度良く検出することが重要である。すなわち、スクリーニングの精度を向上させることができる技術が望まれている。

以下に、［発明を実施するための最良の形態］で使用される番号・符号を用いて、［課題を解決するための手段］を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。

本発明に係る不揮発性半導体記憶装置は、電界効果トランジスタ型のメモリセルを備えている。テスト／検査段階においては、そのメモリセルの出来の良し悪しがチェックされ、潜在的な不良メモリセルが検出される。その不良メモリセルの検出精度を高めるために、本発明によれば、全メモリセルに対して、ＦＮ方式による消去が“強烈に”実行される。例えば、実使用時よりもはるかに長い時間、消去動作が行われる。

このような強烈な消去により、過消去になりやすいメモリセルは、より強く消去され、正常なメモリセルに比べて目立つことになる。また、ＦＮ方式特有の高電圧が長時間メモリセルに印加されるため、膜不良を有するメモリセルは破壊される。このように、不具合を有するメモリセルと正常なメモリセルとの間に差をつけることが可能となる。

一方この強烈な消去によって、多くの正常なメモリセルも、デプレッション状態になっている。不具合を有するメモリセルがどのブロックに存在するかを検出するためには、正常なメモリセルを、デプレッション状態から正常な状態に戻す必要がある。当然、メモリチップを出荷するためにも、デプレッション状態を解消する必要がある。従って、強烈な消去が実行された後、全メモリセルに対して書き戻しが行われる。

ここで、その書き戻しをＣＨＥ方式で行うことは実質的に不可能である。それは、強烈な消去の結果、多数のメモリセルがデプレッション状態になっているからである。多数のメモリセルがデプレッション状態になっていると、それら多数のメモリセルの全てからビット線にオフリーク電流が流れる。その場合、もはや、書き戻し対象セルに十分な書き込み電流を流すことは不可能となる。従って、ＣＨＥ方式で書き戻しを行うことができない。

そこで、本発明によれば、テスト／検査段階における書き戻しに「ＦＮ方式」が採用される。ＦＮ方式では、メモリセルのドレインには電圧が印加されないため、オフリーク電流は関係なくなる。ＦＮ方式による書き戻しの結果、正常なメモリセルは、デプレッション状態から正常な状態に戻る。過消去になりやすいメモリセルはデプレッション状態のままになるように、ＦＮ方式による書き戻しは適宜調整される。

このようにして、過消去になりやすいメモリセルや膜不良を有するメモリセルが精度良く検出される。不具合を有するメモリセルが精度良く検出されると、それを含むブロックをリダンダンシブロックで置き換えることが可能となる。これにより、メモリチップが動作不良品として破棄される確率が減少する。従って、歩留まりが向上する。また、潜在的な不良メモリセルが除去されるため、製品としてのメモリチップの信頼性が向上する。

以上に説明されたように、本発明に係る不揮発性半導体記憶装置は、テストモードにおいて、ＦＮ方式で強烈な消去を実行した後、ＦＮ方式で書き戻しを行う。これにより、不具合を有するメモリセルを精度良く検出することが可能となる。逆に言えば、ＦＮ方式で書き戻しを実行するモードが設けられているからこそ、テスト／検査段階で強烈な消去を行うことが可能となる。その強烈な消去のおかげで、高精度のスクリーニングが実現されていると言える。

本発明の第１の観点において、不揮発性半導体記憶装置（１）が提供される。その不揮発性半導体記憶装置（１）は、メモリセル（１０）と、そのメモリセル（１０）の書き込み／消去を制御する制御回路（４）とを備えている。テストモードを指定するテスト信号に応答して、制御回路（４）は、ＦＮ方式でメモリセル（１０）の消去を行い、更に、ＦＮ方式でメモリセル（１０）の書き戻しを行う。

本発明の第２の観点において、不揮発性半導体記憶装置（１）が提供される。その不揮発性半導体記憶装置（１）は、メモリセル（１０）と、そのメモリセル（１０）の書き込み／消去を制御する制御回路（４）とを備えている。その制御回路（４）は、動作モードに応じて、書き込みの方式をＦＮ方式とＣＨＥ方式との間で切り換える。

本発明の第３の観点において、不揮発性半導体記憶装置（１）のテスト方法が提供される。そのテスト方法は、（Ａ）ＦＮ方式でメモリセル（１０）の消去を行うステップと、（Ｂ）上記（Ａ）ステップの後、ＦＮ方式でメモリセル（１０）の書き戻しを行うステップとを有する。

本発明によれば、テスト／検査段階において、不具合を有するメモリセルを精度良く検出することが可能となる。すなわち、スクリーニングの精度が向上する。その結果、歩留まりが向上し、また、製品の信頼性が向上する。

添付図面を参照して、本発明に係る不揮発性半導体記憶装置及びそのテスト方法を説明する。本発明に係る不揮発性半導体記憶装置は、例えば、ＮＯＲ型のフラッシュメモリである。

１．第１の実施の形態
１−１．構成
図１は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置１の構成を概略的に示している。この不揮発性半導体記憶装置１は、メモリセルアレイ２と制御回路５を備えている。メモリセルアレイ（セクタ）２は、アレイ状に配置された不揮発性のメモリセルを有しており、それらメモリセルは、半導体基板中のウエル３上に形成されている。制御回路４は、メモリセルの書き込み（プログラム）や消去（イレーズ）を制御する。特に、制御回路４はウエル電位制御回路５を有しており、そのウエル電位制御回路５は、プログラム／消去時にウエル３に印加されるウエル電位を制御する。

本実施の形態に係るメモリセルは、電界効果トランジスタ型の不揮発性メモリセルである。例えば、メモリセルは、浮遊ゲート及び制御ゲートを有するスタック型あるいはスプリットゲート型のメモリセルである。また、メモリセルは、ＯＮＯ膜を電荷蓄積膜として有するＭＯＮＯＳであってもよい。図２は、本実施の形態に係るメモリセル１０の一例を示している。図２において、Ｐ型半導体基板１１中にＮウエル１２が形成されており、そのＮウエル１２中にＰウエル１３が形成されている。Ｐウエル１３上には、トンネル絶縁膜を介して浮遊ゲート１４が形成されている。浮遊ゲート１４上には、絶縁膜を介して制御ゲート１５が形成されている。また、浮遊ゲート１４の両側のＰウエル１３中には、ソース／ドレイン拡散層１６が形成されている。

メモリセル１０の書き込みや消去時、図１中の制御回路４は、制御ゲート１５に所定の制御ゲート電位ＶＣＧを印加する。また、Ｎウエル１２及びＰウエル１３は、図１中のウエル３に対応しており、それらＮウエル１２及びＰウエル１３には、ウエル電位制御回路５によってウエル電位が印加される。具体的には、Ｎウエル１２には、Ｎウエル電位ＶＣＤＮＷが印加され、Ｐウエル１３には、Ｐウエル電位ＶＣＰＷが印加される。

図３は、本実施の形態に係るウエル電位制御回路５の回路構成の一例を示している。図３において、ウエル電位制御回路５は、ＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳと参照される）２１、ＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳと参照される）２２、ＰＭＯＳ２３、バッファ２４、及びＮＭＯＳ２５〜２７を有している。

ＰＭＯＳ２１とＮＭＯＳ２２はインバータを構成しており、そのインバータには消去信号／ＡＥＲが入力される。インバータの出力は、Ｎウエル１２に接続され、また、ＰＭＯＳ２３を介してＰウエル１３に接続されている。そのＰＭＯＳ２３のゲートにも消去信号／ＡＥＲが入力され、そのオン／オフは消去信号／ＡＥＲによって制御される。また、消去信号／ＡＥＲは、バッファ２４を介してＮＭＯＳ２５のゲートにも入力され、ＮＭＯＳ２５のオン／オフも制御する。

ＮＭＯＳ２５のドレインはＰウエル１３に接続され、また、そのソースは、ＮＭＯＳ２６、２７のそれぞれを介して、グランド及び電源に接続されている。ＮＭＯＳ２６のゲートには、ＣＨＥ書き込み信号ＣＨＥＰＲが入力され、そのオン／オフはＣＨＥ書き込み信号ＣＨＥＰＲによって制御される。このＣＨＥ書き込み信号ＣＨＥＰＲは、ＣＨＥ方式での書き込みを指示する信号である。一方、ＮＭＯＳ２７のゲートには、ＦＮ書き込み信号ＦＮＰＲが入力され、そのオン／オフはＦＮ書き込み信号ＦＮＰＲによって制御される。このＦＮ書き込み信号ＦＮＰＲは、ＦＮ方式での書き込みを指示する信号である。

ＣＨＥ書き込み信号ＣＨＥＰＲが活性化されると、Ｐウエル電位ＶＣＰＷとしてグランド電位がＰウエル１３に印加され得る。また、ＦＮ書き込み信号ＦＮＰＲが活性化されると、Ｐウエル電位ＶＣＰＷとしてＦＮ書き込み電位ＶＦＮＰＲがＰウエル１３に印加される。このＦＮ書き込み電位ＶＦＮＰＲは負電位である。このように本実施の形態に係るウエル電位制御回路５は、書き込みモード（ＣＨＥ，ＦＮ）に応じて異なるＰウエル電位ＶＣＰＷをＰウエル１３に印加できるように構成されている。

１−２．ウエル電位
次に、既出の図２、図３及び以下に示されるタイミングチャートを参照し、本実施の形態に係るウエル電位制御回路５の動作を説明する。特に、Ｎウエル１２に印加されるＮウエル電位ＶＣＤＮＷ、Ｐウエル１３に印加されるＰウエル電位ＶＣＰＷの遷移が示される。

（消去）
図４は、消去動作を示すタイミングチャートである。消去動作において、消去信号／ＡＥＲが活性化され、Ｌｏｗレベルに変わる。これにより、ＰＭＯＳ２１及び２３がオンし、ＮＭＯＳ２２及び２５がオフする。その結果、Ｎウエル電位ＶＣＤＮＷ及びＰウエル電位ＶＣＰＷが、グランド電位ＧＮＤから消去電位ＶＥＲに変わる。この消去電位ＶＥＲは、正電位である。つまり、Ｎウエル１２及びＰウエル１３に、正の消去電位ＶＥＲが印加される。この時、制御ゲート１５には、制御回路４によって所定の負の電位ＶＣＧが印加される。よって、Ｐウエル１３と浮遊ゲート１４との間に高電圧が印加され、Ｐウエル１３と浮遊ゲート１４との間にＦＮ電流が流れる。その結果、電子が浮遊ゲート１４から引き抜かれ、メモリセル１０の閾値電圧が減少する。このように、ＦＮ方式に基づいて消去が行われる。

消去信号／ＡＥＲがＨｉｇｈレベルに戻ると、ＰＭＯＳ２１及び２３がオフし、ＮＭＯＳ２２及び２５がオンする。その結果、Ｎウエル電位ＶＣＤＮＷ及びＰウエル電位ＶＣＰＷがグランド電位ＧＮＤに戻り、消去動作は終了する。尚、消去動作において、ＦＮ書き込み信号ＦＮＰＲはＬｏｗレベルに保たれ、ＣＨＥ書き込み信号ＣＨＥＰＲはＨｉｇｈレベルに保たれる。

（ＣＨＥ書き込み）
図５は、ＣＨＥ書き込み動作を示すタイミングチャートである。ＣＨＥ書き込み動作において、消去信号／ＡＥＲはＨｉｇｈレベルであり、ＮＭＯＳ２２、２５がオンしている。その結果、Ｎウエル１２には、Ｎウエル電位ＶＣＤＮＷとしてグランド電位が印加される。また、ＦＮ書き込み信号ＦＮＰＲはＬｏｗレベルであり、ＮＭＯＳ２７はオフしている。一方、ＣＨＥ書き込み信号ＣＨＥＰＲはＨｉｇｈレベルであり、ＮＭＯＳ２６はオンしている。その結果、Ｐウエル１３には、Ｐウエル電位ＶＣＰＷとしてグランド電位が印加される。制御ゲート１５及びメモリセル１０のドレインに所定の書き込み電位が印加され、ＣＨＥ方式により書き込みが行われる。

（ＦＮ書き込み）
図６は、ＦＮ書き込み動作を示すタイミングチャートである。ＦＮ書き込み動作において、消去信号／ＡＥＲはＨｉｇｈレベルであり、ＮＭＯＳ２２、２５がオンしている。その結果、Ｎウエル１２には、Ｎウエル電位ＶＣＤＮＷとしてグランド電位が印加される。

ＦＮ書き込み動作においては、ＦＮ書き込み信号ＦＮＰＲが活性化され、ＬｏｗレベルからＨｉｇｈレベルに変わる。同時に、ＣＨＥ書き込み信号ＣＨＥＰＲが、ＨｉｇｈレベルからＬｏｗレベルに変わる。これにより、ＮＭＯＳ２７がオンし、ＮＭＯＳ２６がオフする。その結果、Ｐウエル電位ＶＣＰＷが、グランド電位ＧＮＤからＦＮ書き込み電位ＶＦＮＰＲに変わる。このＦＮ書き込み電位ＶＦＮＰＲは、負電位（例えば−９Ｖ）である。つまり、Ｐウエル１３には、負の電位ＶＦＮＰＲが印加される。この時、制御ゲート１５には、制御回路４によって所定の正の電位ＶＣＧ（例えば９Ｖ）が印加される。よって、Ｐウエル１３と浮遊ゲート１４との間に高電圧が印加され、Ｐウエル１３と浮遊ゲート１４との間にＦＮ電流が流れる。その結果、電子が浮遊ゲート１４に注入され、メモリセル１０の閾値電圧が上昇する。このように、ＦＮ方式に基づいて書込みが行われる。

ＦＮ書き込み信号ＦＮＰＲがＬｏｗレベルに戻ると、ＮＭＯＳ２７はオフする。また、ＣＨＥ書き込み信号ＣＨＥＰＲがＨｉｇｈレベルに戻ると、ＮＭＯＳ２６はオンする。その結果、Ｐウエル電位ＶＣＰＷがグランド電位ＧＮＤに戻り、ＦＮ書き込み動作は終了する。

以上に示されたように、本実施の形態に係るウエル電位制御回路５は、書き込みモードとしてＣＨＥ書き込みモードとＦＮ書き込みモードを有しており、それら２つのモードを切り換えることができる。

１−３．動作
図１に示された制御回路４は、以上に説明されたウエル電位制御回路５を備えている。つまり、制御回路４は、動作モードに応じて、書き込み方式をＦＮ方式とＣＨＥ方式との間で切り換えることができる。その動作モードとしては、製品の出荷前に行われるテスト／検査時のモードである「テストモード」や、製品として使用される時のモードである「通常モード」が挙げられる。以下、通常モードとテストモードにおける制御回路４の動作を説明する。

（通常モード）
通常モードにおける書き込み時、動作モードは、「通常書き込みモード」に設定される。通常書き込みモードにおいて、制御回路４は、ＣＨＥ書き込み信号ＣＨＥＰＲを活性化し、「ＣＨＥ方式」で書き込みを行う。

通常モードにおける消去時、動作モードは、「通常消去モード」に設定される。通常消去モードにおいて、制御回路４はまず、消去信号／ＡＥＲを活性化し、「ＦＮ方式」でメモリセルの消去を行う。その後、メモリセルの閾値電圧分布を適正にするために、制御回路４は書き戻しを行う。ここで、通常消去モードにおける書き戻しは、「ＣＨＥ方式」で行われる。すなわち、制御回路４は、消去信号／ＡＥＲに応答して、ＦＮ方式でメモリセルの消去を行い、更に、ＣＨＥ方式でメモリセルの書き戻しを行う。

（テストモード）
テストモードは、通常モードとは異なっており、製品のユーザが実際に使用するモードではない。テストモードは、テスト／検査段階に使用されるモードである。そのテスト／検査段階においては、メモリセルの出来の良し悪しがチェックされ、潜在的な不良メモリセルが検出される。不良メモリセルの検出精度を高めるために、本実施の形態に係る制御回路４は、以下に示される特徴的な処理を行う。

図７は、本実施の形態に係るテスト／検査方法を示すフローチャートである。まず、テストモードを指定するテスト信号に応答して、制御回路４は、上述の消去信号／ＡＥＲを活性化し、「ＦＮ方式」で消去を行う。ここで、制御回路４は、全メモリセルに対して“強烈に”消去を実行する。例えば、制御回路４は、上述の通常消去モード時よりもはるかに長い時間、消去を実行する。これにより、多数のメモリセルがデプレッション状態になる。つまり、制御回路４は、メモリセルがデプレッション状態になる程度に強く消去を行う（ステップＳ１）。

このような強烈な消去により、過消去になりやすいメモリセルは、より強く消去され、正常なメモリセルに比べて目立つことになる。また、ＦＮ方式特有の高電圧が長時間メモリセルに印加されるため、膜不良を有するメモリセルは破壊される。このように、不具合を有するメモリセルと正常なメモリセルとの間に差をつけることが可能となる。

一方この強烈な消去によって、多くの正常なメモリセルも、デプレッション状態になっている。不具合を有するメモリセルがどのブロックに存在するかを検出するためには、正常なメモリセルを、デプレッション状態から正常な状態に戻す必要がある。当然、メモリチップを出荷するためにも、デプレッション状態を解消する必要がある。従って、強烈な消去が実行された後、全メモリセルに対して書き戻しが行われる。

ここで、その書き戻しをＣＨＥ方式で行うことは実質的に不可能である。それは、強烈な消去の結果、多数のメモリセルがデプレッション状態になっているからである。多数のメモリセルがデプレッション状態になっていると、それら多数のメモリセルの全てからビット線にオフリーク電流が流れる。その場合、もはや、書き戻し対象セルに十分な書き込み電流を流すことは不可能となる。従って、ＣＨＥ方式で書き戻しを行うことができない。

そこで、本実施の形態によれば、テスト／検査段階における書き戻しに「ＦＮ方式」が採用される。つまり、テストモードにおいて、制御回路４は、ＦＮ方式でメモリセルの書き戻しを行う（ステップＳ２）。ＦＮ方式では、メモリセルのドレインには電位が印加されないため、オフリーク電流は関係なくなる。ＦＮ方式による書き戻しの結果、正常なメモリセルは、デプレッション状態から正常な状態に戻る。過消去になりやすいメモリセルはデプレッション状態のままになるように、ＦＮ方式による書き戻しは適宜調整される。

このようにして、過消去になりやすいメモリセルや膜不良を有するメモリセルが精度良く検出される（ステップＳ３）。不具合を有するメモリセルが精度良く検出されると、それを含むブロックをリダンダンシブロックで置き換えることが可能となる。これにより、メモリチップが動作不良品として破棄される確率が減少する。従って、歩留まりが向上する。また、潜在的な不良メモリセルが除去されるため、製品としてのメモリチップの信頼性が向上する。

以上に説明されたように、本実施の形態に係る不揮発性半導体記憶装置１は、テストモードにおいて、ＦＮ方式で強烈な消去を実行した後、ＦＮ方式で書き戻しを行う。これにより、不具合を有するメモリセルを精度良く検出することが可能となる。逆に言えば、ＦＮ方式で書き戻しを実行するモードが設けられているからこそ、テスト／検査段階で強烈な消去を行うことが可能となる。その強烈な消去のおかげで、高精度のスクリーニングが実現されていると言える。

２．第２の実施の形態
次に、本発明の第２の実施の形態に係る不揮発性半導体記憶装置を説明する。第２の実施の形態において、第１の実施の形態と同様の構成には同一の符号が付され、第１の実施の形態と重複する説明は適宜省略される。

図８は、第２の実施の形態に係る不揮発性半導体記憶装置１の構成を概略的に示している。この不揮発性半導体記憶装置１は、複数のメモリセルアレイ（セクタ）２を備えている。それら複数のセクタ２は、それぞれ複数のウエル３に設けられており、各セクタ２が、アレイ状に配置されたメモリセル１０を有している。図８においては、例として、ウエル３−１に設けられたセクタ２−１と、ウエル３−２に設けられたセクタ２−２が示されている。セクタ２−１とセクタ２−２は、同じセクタ列に配置されている。

制御回路４は、複数のセクタ２に関して、メモリセル１０の書き込みや消去を制御する。また、制御回路４はウエル電位制御回路５’を有しており、そのウエル電位制御回路５’は、プログラム／消去時に複数のウエル３に印加されるウエル電位を制御する。特に、本実施の形態に係るウエル電位制御回路５’は、少なくともテストモードにおける書き戻し時、ＦＮ書き込み電位ＶＦＮＰＲを、複数のセクタ２に対して一括に供給する。

図９は、本実施の形態に係るウエル電位制御回路５’の構成の一例を示している。図９において、ＮＭＯＳ２６及びＮＭＯＳ２７は、書き込み電位発生回路３０を構成している。この書き込み電位発生回路３０は、ＣＨＥ書き込み信号ＣＨＥＰＲ及びＦＮ書き込み信号ＦＮＰＲに応じてウエル電位を出力する。具体的には、ＣＨＥ書き込み信号ＣＨＥＰＲが活性化されると、書き込み電位発生回路３０は、グランド電位ＧＮＤを出力する。一方、ＦＮ書き込み信号ＦＮＰＲが活性化されると、書き込み電位発生回路３０は、負のＦＮ書き込み電位ＶＦＮＰＲを出力する。

本実施の形態によれば、書き込み電位発生回路３０は、セクタ列ごとに共通に設けられており、書き込み電位発生回路３０から出力されるウエル電位（ＧＮＤ，ＶＦＮＰＲ）は、ウエル３−１、３−２・・・に対して共通に印加される。尚、図９中のサフィックスｉは複数のセクタ２のそれぞれを表している。信号／ＡＥＲｉは、セクタ２−ｉ（ｉ＝１、２・・・）に入力される消去信号／ＡＥＲである。電位ＶＣＤＮＷｉ及びＶＣＰＷｉは、セクタ２−ｉのＮウエル１２及びＰウエル１３のそれぞれに印加されるＮウエル電位ＶＣＤＮＷ及びＰウエル電位ＶＣＰＷである。

図８に示された制御回路４は、以上に説明されたウエル電位制御回路５’を備えている。テストモードにおいて、制御回路４は、セクタ２毎に“強烈な消去”を行う。例えばセクタ２−１が対象セクタである場合、制御回路４は、対象セクタ２−１中のメモリセル１０の制御ゲート１５に負電位を印加し、他のセクタ２中のメモリセル１０の制御ゲート１５にグランド電位を印加する。また、制御回路４のウエル電位制御回路５’は、対象セクタ２−１が形成されたウエル３−１に、正の消去電位ＶＥＲを印加する。これにより、対象セクタ２−１に含まれるメモリセル１０に対してだけ、強烈な消去が行われる。

続いて、制御回路４は、対象セクタ２−１に対する書き戻しを行う。この書き戻し時、制御回路４は、対象セクタ２−１中のメモリセル１０の制御ゲート１５に正電位（例えば９Ｖ）を印加し、他のセクタ２中のメモリセル１０の制御ゲート１５にグランド電位を印加する。また、制御回路４のウエル電位制御回路５’は、複数のウエル３−１、３−２・・・のそれぞれのＰウエル１３に、負のＦＮ書き込み電位ＶＦＮＰＲ（例えば−９Ｖ）を共通に印加する。これにより、対象セクタ２−１に含まれるメモリセル１０に対してだけ書き戻しが行われる。

第２の実施の形態によれば、第１の実施の形態と同じ効果が得られる。更に、次に示される追加的な効果が得られる。本発明によれば、テストモード時にＦＮ方式での書き戻しを実現するために、負のＦＮ書き込み電位ＶＦＮＰＲを生成する回路が設けられる。しかしながら、そのような負電位を生成するための回路は、一般的に非常に大きいレベルシフタを必要とする。第２の実施の形態によれば、ＦＮ書き込み電位ＶＦＮＰＲを出力する書き込み電位発生回路３０は、複数のセクタ２に対して共通に設けられている。従って、回路面積の増加が抑制される。

図１は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の構成を示すブロック図である。 図２は、不揮発性メモリセルの一例を示す模式図である。 図３は、第１の実施の形態に係るウエル電位制御回路の構成を示す回路図である。 図４は、本実施の形態に係る消去動作を示すタイミングチャートである。 図５は、本実施の形態に係るＣＨＥ書き込み動作を示すタイミングチャートである。 図６は、本実施の形態に係るＦＮ書き込み動作を示すタイミングチャートである。 図７は、本実施の形態に係る不揮発性半導体記憶装置のテスト方法を示すフローチャートである。 図８は、本発明の第２の実施の形態に係る不揮発性半導体記憶装置の構成を示すブロック図である。 図９は、第２の実施の形態に係るウエル電位制御回路の構成を示す回路図である。

符号の説明

１ 不揮発性半導体記憶装置
２ メモリセルアレイ（セクタ）
３ ウエル
４ 制御回路
５ ウエル電位制御回路
１０ メモリセル
１１ 半導体基板
１２ Ｎウエル
１３ Ｐウエル
１４ 浮遊ゲート
１５ 制御ゲート
１６ ソース／ドレイン
３０ 書き込み電位発生回路
／ＡＥＲ 消去信号
ＣＨＥＰＲ ＣＨＥ書き込み信号
ＦＮＰＲ ＦＮ書き込み信号
ＶＣＤＮＷ Ｎウエル電位
ＶＣＰＷ Ｐウエル電位
ＶＦＮＰＲ ＦＮ書き込み電位

Claims (11)

1. 電界効果トランジスタ型のメモリセルと、
   前記メモリセルの書き込み／消去を制御する制御回路と
   を備え、
   テストモードを指定するテスト信号に応答して、前記制御回路は、ＦＮ（Fowler-Nordheim）方式で前記メモリセルの消去を行い、更に、ＦＮ方式で前記メモリセルの書き戻しを行う
   不揮発性半導体記憶装置。
2. 請求項１に記載の不揮発性半導体記憶装置であって、
   前記テストモードと異なる通常消去モードを指定する消去信号に応答して、前記制御回路は、ＦＮ方式で前記メモリセルの消去を行い、更に、ＣＨＥ（Channel Hot Electron）方式で前記メモリセルの書き戻しを行う
   不揮発性半導体記憶装置。
3. 請求項２に記載の不揮発性半導体記憶装置であって、
   前記制御回路は、前記テストモードにおける前記消去を、前記通常消去モードにおける前記消去よりも長く実行する
   不揮発性半導体記憶装置。
4. 請求項１乃至３のいずれかに記載の不揮発性半導体記憶装置であって、
   前記制御回路は、前記テストモードにおいて、前記メモリセルがデプレッション状態になるまで前記消去を行う
   不揮発性半導体記憶装置。
5. 請求項１乃至４のいずれかに記載の不揮発性半導体記憶装置であって、
   前記メモリセルはウエル上に形成され、
   前記テストモード時の前記書き戻しにおいて、前記制御回路は、前記メモリセルの制御ゲートに正電位を印加し、前記ウエルに負電位を印加する
   不揮発性半導体記憶装置。
6. 請求項１乃至４のいずれかに記載の不揮発性半導体記憶装置であって、
   複数のウエルのそれぞれに設けられた複数のセクタを備え、
   前記複数のセクタの各々が前記メモリセルを有し、
   前記テストモードの前記書き戻しにおいて、前記制御回路は、前記複数のセクタのうち対象セクタに含まれる前記メモリセルの制御ゲートに正電位を印加し、前記複数のウエルに負電位を共通に印加する
   不揮発性半導体記憶装置。
7. 電界効果トランジスタ型のメモリセルと、
   前記メモリセルの書き込み／消去を制御する制御回路と
   を備え、
   前記制御回路は、動作モードに応じて、前記書き込みの方式をＦＮ（Fowler-Nordheim）方式とＣＨＥ（Channel Hot Electron）方式との間で切り換える
   不揮発性半導体記憶装置。
8. 電界効果トランジスタ型のメモリセルを備える不揮発性半導体記憶装置のテスト方法であって、
   （Ａ）ＦＮ（Fowler-Nordheim）方式で前記メモリセルの消去を行うステップと、
   （Ｂ）前記（Ａ）ステップの後、ＦＮ方式で前記メモリセルの書き戻しを行うステップと
   を有する
   不揮発性半導体記憶装置のテスト方法。
9. 請求項８に記載の不揮発性半導体記憶装置のテスト方法であって、
   前記（Ａ）ステップは、前記メモリセルがデプレッション状態になるまで実行される
   不揮発性半導体記憶装置のテスト方法。
10. 請求項８又は９に記載の不揮発性半導体記憶装置のテスト方法であって、
    前記メモリセルは、ウエル上に形成され、
    前記（Ｂ）ステップにおいて、前記メモリセルの制御ゲートに正電位が印加され、前記ウエルに負電位が印加される
    不揮発性半導体記憶装置のテスト方法。
11. 請求項８又は９に記載の不揮発性半導体記憶装置のテスト方法であって、
    前記不揮発性半導体記憶装置は、複数のウエルのそれぞれに設けられた複数のセクタを備え、前記複数のセクタの各々が前記メモリセルを有し、
    前記（Ｂ）ステップにおいて、前記複数のセクタのうち対象セクタに含まれる前記メモリセルの制御ゲートに正電位が印加され、前記複数のウエルに負電位が共通に印加される
    不揮発性半導体記憶装置のテスト方法。

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