JP2001143489A - 読出時間を短縮させる不揮発性半導体メモリ装置 - Google Patents

Abstract

(57)【要約】 【課題】 動作速度の向上のために読出時間を短縮する
不揮発性半導体メモリ装置を提供すること。 【解決手段】 本発明によるメモリ装置は、ビットライ
ンにそれぞれ連結されるページバッファが提供され、こ
のページバッファはそれぞれ読出動作時に対応するビッ
トラインに負荷電流を供給するための負荷トランジスタ
を含む。このページバッファの負荷トランジスタのゲー
トが共通に連結されたノードには負荷制御回路が連結さ
れている。この負荷制御回路には相互に異なる放電能力
を有する放電経路が提供され、この放電経路は読出動作
時に前記ノードの電圧が目標電圧より高いかどうかによ
り選択的にノードの電圧を放電する。このような負荷制
御回路によると、ノードの電圧が目標電圧より高いとき
に放電経路をすべて形成することで、ノードの電圧を設
定するのに必要な時間の短縮を可能にする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体メモリ装置に
関して、特にページバッファを備える半導体メモリ装置
に関するものである。

【０００２】

【従来の技術】データを貯蔵する半導体メモリ装置は、
一般に揮発性メモリ装置または不揮発性メモリ装置に分
けられる。揮発性メモリ装置は電源が遮断されるときに
貯蔵されたデータを無くしてしまう。しかし、不揮発性
メモリ装置は電源が遮断されるときにも貯蔵されたデー
タを維持する。したがって、不揮発性メモリ装置は電源
が突然遮断される可能性がある分野で広く使用される。

【０００３】一般に不揮発性メモリ装置は電気的に消去
及びプログラム可能な読出専用メモリ（ＥＥＰＲＯＭ）
装置を含み、通常フラッシュメモリ装置と呼ばれる。フ
ラッシュメモリ装置はＰ形半導体基板、Ｎ形のソース及
びドレイン領域、ソース及びドレイン領域間のチャンネ
ル領域、電荷を貯蔵するためのフローティングゲート、
そして前記フローティングゲート上に位置した制御ゲー
トを有するフラッシュＥＥＰＲＯＭセルを含む。フラッ
シュメモリ装置の動作はプログラム、消去及び読出を含
む３つのモードに区分される。

【０００４】一般に、フラッシュＥＥＰＲＯＭセルにデ
ータを貯蔵するためには、フラッシュＥＥＰＲＯＭセル
を消去した後にセルに対するプログラム動作が遂行され
る。消去動作は制御ゲートに０Ｖを印加し、半導体基板
に高電圧（例えば、２０Ｖ）を印加することにより遂行
される。このような電圧条件によると、Ｆ−Ｎトンネリ
ング（Fowler-Nordheim tunneling）と呼ばれるメカニ
ズムによりフローティングゲートに蓄積される負の電荷
がトンネリング酸化膜を通じて半導体基板に放出され
る。これは、フラッシュＥＥＰＲＯＭセルトランジスタ
のしきい電圧Ｖｔｈが負の電圧を持つようにし、前記セ
ルトランジスタは読出動作で所定の読出電圧Ｖｒｅａｄ
が制御ゲートに印加されるとき（すなわち、Ｖｔｈ＜Ｖ
ｒｅａｄ）、導電状態（conductive state）、すなわち
“オン”状態となる。消去状態と知られている状態で、
ＥＥＰＲＯＭセルが論理“１”（または、論理“０”）
を貯蔵するようになる。

【０００５】フラッシュＥＥＰＲＯＭセルのプログラム
動作は制御ゲートに高電圧（例えば、１８Ｖ）を印加
し、ソース、ドレイン、及び半導体基板に０Ｖを印加す
ることで行われる。このような電圧条件によると、Ｆ-
Ｎトンネリングによりフローティングゲートに負の電荷
が蓄積される。これはフラッシュＥＥＰＲＯＭセルトラ
ンジスタの実効しきい電圧Ｖｔｈが正の電圧を有し、前
記セルトランジスタは読出動作で所定の読出電圧Ｖｒｅ
ａｄが制御ゲートに印加されるとき（すなわち、Ｖｔｈ
＞Ｖｒｅａｄ）、非導電状態、すなわち“オフ”状態と
なる。プログラム状態と知られている状態で、ＥＥＰＲ
ＯＭセルが論理“０”（または、論理“１”）を貯蔵す
るようになる。上記したプログラム及び消去動作に対す
る詳細な説明が、米国特許番号５,８４１,７２１の「MU
LTI-BLOCK ERASE AND VERIFICATION IN A NONVOLATILE
SEMICONDUCTOR MEMORY DEVICE AND A METHOD THEREOF」
に開示されている。

【０００６】上記ＥＥＰＲＯＭセルの読出動作は一般的
に同一のＥＥＰＲＯＭセルまたはメモリセルの行を連結
するワードラインを通じて制御ゲートに読出電圧を印加
し、同一のＥＥＰＲＯＭセルの列を連結するビットライ
ンを通じてドレイン領域に負荷電流を供給することで行
われる。このとき、ソース領域は接地される。もし、プ
ログラムされた場合は、ＥＥＰＲＯＭセルはセル電流を
伝導せずそれに連結されるビットラインの電圧は所定電
圧以上に高くなる。しかし、プログラムされない場合
（消去された場合）は、ＥＥＰＲＯＭセルが多くのセル
電流を伝導し、ビットラインの電圧はセルを通じて接地
電圧より低くなる。したがって、ビットライン電圧（ま
たは電流）を感知することにより、ＥＥＰＲＯＭセルの
プログラムされた状態（すなわち、１または０）が決定
される。

【０００７】図１にＥＥＰＲＯＭセルを含むＮＡＮＤ形
フラッシュメモリ装置の一例を示す。同図のメモリ装置
は複数個のストリング３０を有するアレイ１０を含む。
各ストリング３０は対応するビットラインＢＬｉ（ｉ＝
０〜１０２３）に一電流電極が連結されるストリング選
択トランジスタＳＳＴの他の電流電極と、共通ソースラ
インＣＳＬに一電流電極が連結された接地選択トランジ
スタＧＳＴの他の電流電極との間に直列連結された複数
のＥＥＰＲＯＭセルトランジスタＭｊ（ｊ＝０〜１５）
で構成される。ストリング選択トランジスタＳＳＴのゲ
ートはストリング選択ラインＳＳＬに連結され、接地選
択トランジスタＧＳＴのゲートは接地選択ラインＧＳＬ
に連結され、ＥＥＰＲＯＭセルトランジスタＭ０〜Ｍ１
５の制御ゲートは対応するワードラインＷＬ０〜ＷＬ１
５にそれぞれ連結される。これらラインＳＳＬ、ＷＬ０
〜ＷＬ１５、ＧＳＬは行デコーダ回路２０に連結されて
いる。

【０００８】この分野で熟練された者にはよく知られて
いるように、読出動作は図１のページバッファ４０によ
り遂行され、このページバッファは米国特許番号５,７
６１,１３２の「INTEGRATED CIRCUIT MEMORY DEVICES W
ITH LATCH-FREE BUFFERS THEREIN FOR PREVENTING READ
FAILURES」に開示されている。このような読出動作
は、図２に示すタイミング図により制御される。

【０００９】この読出動作が始まると、図２に示すよう
に、信号ＳＢＬ、ＤＣＢはロウ−ハイ遷移を有する。こ
れにより、ページバッファ４０のＮＭＯＳトランジスタ
４２、４３がターンオンされ、感知ノードＳ０は論理
“ロウ”レベル（例えば、接地電圧レベル）に放電され
る。そして、空乏形トランジスタ４８を通じて感知ノー
ドＳ０にそれぞれ連結されるビットラインＢＬ０〜ＢＬ
１０２３も論理“ロウ”レベルに放電される。

【００１０】このとき、ストリング及び接地選択ライン
信号ＳＳＬ、ＧＳＬと選択されないワードライン（例え
ば、ＷＬ１〜ＷＬ１５）は行デコーダ回路２０を通じて
読出動作を遂行するための所定の電圧Ｖｒに駆動され
る。同時に、信号Ｏｌａｔｃｈ、Ｏｓａｅと選択ワード
ライン（例えば、ＷＬ０）は接地電圧レベルに維持さ
れ、信号Ｏｂｌｓｈは論理“ハイ”レベル（例えば、電
源電圧レベル）に維持される。このような条件下で、ノ
ードＡ０はＰＭＯＳトランジスタ５１、５２を通じて論
理“ハイ”レベル、すなわち電源電圧レベルに維持さ
れ、ノードＡ０は図１に示したようにビットラインＢＬ
０〜ＢＬ１０２３にそれぞれ連結されたＰＭＯＳトラン
ジスタ４１（それぞれ負荷トランジスタとして動作す
る）のゲートに共通に連結されている。

【００１１】次に、信号Ｏｓａｅが論理“ロウ”レベル
から論理“ハイ”レベルに遷移することにより、ＰＭＯ
Ｓトランジスタ５１はターンオフされ、ＮＭＯＳトラン
ジスタ５４はターンオンされる。その結果、ノードＡ０
はＮＭＯＳトランジスタ５３、５４を通じて電源電圧レ
ベルで特定電圧レベル（例えば、１．２Ｖ）より低くな
る。ここで、ＮＭＯＳトランジスタ５３のゲートには約
０.８Ｖの電圧Ｖｒｅｆが印加される。これは負荷トラ
ンジスタとして動作する各ページバッファ４０のＰＭＯ
Ｓトランジスタ４１を若干伝導させるようにする。その
結果、ビットラインＢＬ０〜ＢＬ１０２３はそれぞれ対
応するＰＭＯＳトランジスタ４１を通じて流れる負荷電
流の供給を受ける。

【００１２】各ビットラインＢＬ０〜ＢＬ１０２３に負
荷電流が供給されると、各ビットラインに充電される電
圧は対応するセルトランジスタの状態により異なる。例
えば、任意のフラッシュＥＥＰＲＯＭセルがプログラム
された場合、セルのしきい電圧Ｖｔｈがワードライン電
圧（例えば、０Ｖ）より高いので、負荷電流はビットラ
イン上に蓄積され、その結果、ビットラインの電圧レベ
ルは所定電圧（例えば、０.９Ｖ）以上に高くなる。こ
れにより、空乏形トランジスタ４８はターンオフされ、
感知ノードＳ０はほぼ電源電圧レベルまで高くなる。一
方、セルが消去された場合、セルのしきい電圧Ｖｔｈが
ワードライン電圧より低いので、負荷電流はセルを通じ
て共通ソースラインＣＳＬに放電され、その結果、ビッ
トライン及び感知ノードＳ０はすべて接地電圧レベルと
なる。

【００１３】この後、信号Ｏｌａｔｃｈが論理“ロウ”
レベルから論理“ハイ”レベルに遷移するとき、各ラッ
チＬＴの反転ノード／Ｑは感知ノードＳ０の電圧レベル
により変化する。すなわち、前者の場合ではＮＭＯＳト
ランジスタ４６、４７がターンオンされるので、反転ノ
ード／ＱはこれらＮＭＯＳトランジスタ４６、４７を通
じて接地される。その反面、後者の場合ではＮＭＯＳト
ランジスタ４６がターンオフされるので、反転ノード／
Ｑは初期に設定されたレベルに維持される。

【００１４】上記に説明したように読出動作にかかる時
間、すなわち読出時間Ｔ１は図２を参照すれば、ノード
Ａ０の電圧を要求される電圧レベルまで設定するのに必
要な時間Ｔ２に影響を受ける。より具体的に説明すれ
ば、ノードＡ０が１ページに対応するビットラインＢＬ
０〜ＢＬ１０２３に負荷電流を供給するためのＰＭＯＳ
トランジスタ４１のゲートに共通に連結されているの
で、ノードＡ０の負荷、すなわち抵抗及び静電容量が非
常に大きい。そのため、負荷制御回路５０を構成する２
つのＰＭＯＳトランジスタ５１、５２及び２つのＮＭＯ
Ｓトランジスタ５３、５４を利用して電源電圧に充電さ
れるノードＡ０を特定電圧１.２Ｖまで低くするために
長い時間がかかる。これは０.８Ｖのゲート電圧が印加
されるＮＭＯＳトランジスタ５３により制限されるから
である。

【００１５】したがって、要求される時間内にノードＡ
０の電圧を目標電圧レベル１.２Ｖまで低くできないの
で、ビットラインに十分な負荷電流を供給することがで
きない。結果的に、正常な読出動作を保障するためには
読出時間を増加しなければならない。または、十分な負
荷電流を供給するためにはノードＡ０の電圧設定時間Ｔ
２を増加すべきであり、これが読出時間の増加（動作速
度の低下）の原因となる。

【００１６】

【発明が解決しようとする課題】したがって本発明の目
的は、動作速度の向上のために読出時間を短縮する不揮
発性半導体メモリ装置を提供することにある。

【００１７】

【課題を解決するための手段】このような目的を達成す
るために本発明によるメモリ装置は、ビットラインにそ
れぞれ連結されるページバッファが提供され、このペー
ジバッファはそれぞれ読出動作時に対応するビットライ
ンに負荷電流を供給するための負荷トランジスタを含
む。このページバッファの負荷トランジスタのゲートが
共通に連結されたノードには負荷制御回路が連結されて
いる。この負荷制御回路には相互に異なる放電能力を有
する放電経路が提供され、この放電経路は読出動作時に
前記ノードの電圧が目標電圧より高いかどうかにより選
択的にノードの電圧を放電する。このような負荷制御回
路によると、ノードの電圧が目標電圧より高いときに放
電経路をすべて形成することで、ノードの電圧を設定す
るのに必要な時間の短縮を可能にする。

【００１８】

【発明の実施の形態】以下、本発明の望ましい実施例を
添付の図面を参照して詳細に説明する。図３は、本発明
の望ましい実施例によるＮＡＮＤ形フラッシュメモリ装
置を示すものである。同図において、図１の構成要素と
同一の構成要素は同じ参照番号を使用し、それに対する
説明は省略する。読出動作時にビットラインＢＬ０〜Ｂ
Ｌ１０２３にそれぞれ一定の負荷電流を供給するための
ページバッファ４０のＰＭＯＳトランジスタ４１のゲー
ト電圧を制御する負荷制御回路１００が帰還スキーム
（feedback scheme）を利用して構成されることで、図
３のメモリ装置は図１のメモリ装置とは異なる。本発明
による負荷制御回路１００はＰＭＯＳトランジスタ４１
のゲートが共通に連結されたノードＡ０に連結され、第
１及び第２放電部１２０、１４０、目標電圧発生部１６
０、そして比較部１８０を含む。

【００１９】第１放電部１２０は２つのＰＭＯＳトラン
ジスタ１２１、１２２と２つのＮＭＯＳトランジスタ１
２３、１２４で構成される。このＰＭＯＳトランジスタ
１２１のゲートは感知活性化信号Ｏｓａｅに連結され、
ソースは電源電圧に連結される。ソースがＰＭＯＳトラ
ンジスタ１２１のドレインに連結されるＰＭＯＳトラン
ジスタ１２２はノードＡ０に共通連結されたゲート及び
ドレインを有する。ＮＭＯＳトランジスタ１２３、１２
４はノードＡ０と接地との間に直列連結され、ＮＭＯＳ
トランジスタ１２３、１２４のゲートは約０.８Ｖの基
準電圧Ｖｒｅｆと信号Ｏｓａｅにそれぞれ連結されてい
る。第２放電部１４０はノードＡ０と接地との間に直列
連結されたＮＭＯＳトランジスタ１４１、１４２で構成
される。ＮＭＯＳトランジスタ１４１のゲートは比較部
１８０から出力される比較信号ＣＯＭに連結され、ＮＭ
ＯＳトランジスタ１４２のゲートは信号Ｏｓａｅに連結
されている。

【００２０】目標電圧発生部１６０は２つのＰＭＯＳト
ランジスタ１６１、１６２と２つのＮＭＯＳトランジス
タ１６３、１６４で構成される。このＰＭＯＳトランジ
スタ１６１のゲートは感知活性化信号Ｏｓａｅに連結さ
れ、ソースは電源電圧に連結される。ＰＭＯＳトランジ
スタ１６１は第１放電部１２０のＰＭＯＳトランジスタ
１２１と同一の特性を有する。ソースがＰＭＯＳトラン
ジスタ１６１のドレインに連結されるＰＭＯＳトランジ
スタ１６２はノードＲ０に連結されるゲート及びドレイ
ンを有する。ＰＭＯＳトランジスタ１６２は第１放電部
１２０のＰＭＯＳトランジスタ１２２と同一の特性を有
する。そして、ＮＭＯＳトランジスタ１６３のドレイン
はノードＲ０に連結され、ソースはＮＭＯＳトランジス
タ１６４を通じて接地される。これらＮＭＯＳトランジ
スタ１６３、１６４のゲートは約０.８Ｖの基準電圧Ｖ
ｒｅｆと信号Ｏｓａｅにそれぞれ連結される。ここで、
ＮＭＯＳトランジスタ１６３は第１放電部１２０のＮＭ
ＯＳトランジスタ１２３と同一の特性を有し、ＮＭＯＳ
トランジスタ１６４は第１放電部１２０のＮＭＯＳトラ
ンジスタ１２４と同一の特性を有する。このような構成
によると、目標電圧発生部１６０から出力される目標電
圧、すなわちノードＲ０の電圧は比較部１８０の基準入
力として要求される負荷電流を供給するための負荷トラ
ンジスタ４１のゲート電圧（ノードＡ０の電圧）１.２
Ｖと同一に設定される。

【００２１】比較部１８０はノードＡ０の電圧がノード
Ｒ０の電圧より高いかどうかを検出し、すなわちノード
Ａ０、Ｒ０の電圧を比較して比較信号ＣＯＭを出力す
る。例えば、ノードＡ０の電圧がノードＲ０の電圧より
高いとき、比較信号ＣＯＭは論理“ハイ”レベル（例え
ば、電源電圧レベル）となる。反対に、ノードＡ０の電
圧がノードＲ０の電圧より低いときは比較信号ＣＯＭは
論理“ロウ”レベル（例えば、接地電圧レベル）とな
る。

【００２２】上述した負荷制御回路１００によると、読
出動作時に信号Ｏｓａｅが論理“ロウ”レベルから論理
“ハイ”レベルに遷移するとき、第１及び第２放電部１
２０、１４０を通じてノードＡ０の電圧が放電される。
この後、ノードＡ０の電圧がノードＲ０の電圧と同一、
あるいはそれより低くなったとき（または、ノードＡ０
の電圧が目標電圧に至ったとき）、第２放電部１４０の
放電経路は比較部１８０により遮断される。このような
帰還スキームによると、従来技術による設定時間（図２
を参照）Ｔ２に比べ、ノードＡ０の電圧が要求される電
圧まで設定されるのにかかる時間（図４を参照）Ｔ２’
を短縮することができる。つまり、読出時間（図４を参
照）Ｔ２’が短縮可能になる（動作速度を向上させう
る）。

【００２３】以下、図３で使用される信号のタイミング
を示す図４に基づいて本発明による読出動作を説明す
る。読出動作が始まると、図４に示すように、信号ＳＢ
Ｌ、ＤＣＢはロウ-ハイ遷移を有する。これにより、ペ
ージバッファ４０のＮＭＯＳトランジスタ４２、４３が
ターンオンされ、感知ノードＳ０は論理“ロウ”レベル
（例えば、接地電圧レベル）に放電される。そして、空
乏形トランジスタ４８を通じて感知ノードＳ０にそれぞ
れ連結されるビットラインＢＬ０〜ＢＬ１０２３も論理
“ロウ”レベルに放電される。

【００２４】このとき、ストリング及び接地選択ライン
信号ＳＳＬ、ＧＳＬと選択されないワードライン（例え
ば、ＷＬ１〜ＷＬ１５）は行デコーダ回路２０を通じて
読出動作を遂行するための所定の電圧Ｖｒに駆動され
る。同時に、信号Ｏｌａｔｃｈ、Ｏｓａｅと選択ワード
ライン（例えば、ＷＬ０）は接地電圧レベルに維持さ
れ、信号Ｏｂｌｓｈは論理“ハイ”レベル（例えば、電
源電圧レベル）に維持される。このような条件による
と、ノードＡ０は負荷制御回路１００のＰＭＯＳトラン
ジスタ１２１、１２２を通じて論理“ハイ”レベル、す
なわち電源電圧レベルに維持される。同様に、ノードＲ
０もＰＭＯＳトランジスタ１６１、１６２を通じて電源
電圧レベルに維持される。

【００２５】その次に、信号Ｏｓａｅが論理“ロウ”レ
ベルから論理“ハイ”レベルに遷移するにしたがって、
第１放電部１２０のＰＭＯＳトランジスタ１２１と目標
電圧発生部１６０のＰＭＯＳトランジスタ１６１はター
ンオフされ、第１放電部１２０のＮＭＯＳトランジスタ
１２４と目標電圧発生部１６０のＮＭＯＳトランジスタ
１６４はターンオンされる。その結果、ノードＡ０、Ｒ
０の電圧が対応するＮＭＯＳトランジスタ１２３、１２
４、そして１６３、１６４を通じて放電され始める。こ
れと同時に、比較部１８０はノードＡ０の電圧とノード
Ｒ０の電圧を比較する。このとき、ノードＲ０の負荷は
ノードＡ０の負荷に比べて極めて小さいので、ノードＲ
０の電圧はノードＡ０の電圧より急速に低くなる。した
がって、比較部１８０から出力される信号ＣＯＭは論理
“ハイ”レベルとなる。これにより、第２放電部１４０
のＮＭＯＳトランジスタ１４１がターンオンされ、ノー
ドＡ０の電圧は第１及び第２放電部１２０、１４０を通
じて放電される。その結果、ノードＡ０の電圧は図４に
示すように、電源電圧レベルから特定電圧レベル（例え
ば、１.２Ｖ）まで速く放電される。図２及び図４から
分かるように、ノードＡ０の電圧が要求される電圧まで
設定される時間Ｔ２’は従来技術の時間Ｔ２より短い。

【００２６】この後、負荷トランジスタとして動作する
各ページバッファ４０のＰＭＯＳトランジスタ４１が設
定されたノードＡ０の電圧により若干伝導する。つま
り、ビットラインＢＬ０〜ＢＬ１０２３はそれぞれ対応
するＰＭＯＳトランジスタ４１を通じて流れる負荷電流
の供給を受ける。各ビットラインＢＬ０〜ＢＬ１０２３
に負荷電流が供給されると、各ビットラインに充電され
る電圧は対応するセルトランジスタの状態により異な
る。例えば、任意のフラッシュＥＥＰＲＯＭセルがプロ
グラムされた場合、セルのしきい電圧Ｖｔｈがワードラ
イン電圧０Ｖより高いので、負荷電流はビットライン上
に蓄積され、その結果、ビットラインの電圧レベルは所
定電圧（例えば、０.９Ｖ）以上に高くなる。これによ
り、空乏形トランジスタ４８はターンオフされ、感知ノ
ードＳ０はほぼ電源電圧レベルまで高くなる。一方、セ
ルが消去された場合、セルのしきい電圧Ｖｔｈがワード
ライン電圧より低いので、負荷電流はセルを通じて共通
ソースラインＣＳＬに放電され、その結果、ビットライ
ン及び感知ノードがすべて接地電圧レベルとなる。

【００２７】続いて、図４に示すように、信号Ｏｌａｔ
ｃｈが論理“ロウ”レベルから論理“ハイ”レベルに遷
移するとき、反転ノード／Ｑは感知ノードＳ０の電圧レ
ベルにより変化する。すなわち、前者の場合において、
ＮＭＯＳトランジスタ４６、４７がターンオンされるの
で、反転ノード／ＱはＮＭＯＳトランジスタ４６、４７
を通じて接地される。その反面、後者の場合において、
ＮＭＯＳトランジスタ４６がターンオフされるので、反
転ノード／Ｑは初期に設定されたレベルに維持される。
このような一連の過程を通じて読出動作が完了する。

【００２８】

【発明の効果】上述したように、負荷トランジスタのゲ
ートに印加されるノードＡ０の電圧が要求される電圧よ
り高いとき、２つの放電経路が形成されてノードＡ０の
電圧が放電されるようにし、それにより速い時間内にノ
ードＡ０の電圧を要求される電圧まで放電することがで
きる。したがって、読出動作にかかる時間を短縮するこ
とができる効果がある。

【図面の簡単な説明】

【図１】従来技術による負荷制御回路を備えるＮＡＮＤ
フラッシュメモリ装置を示す回路図。

【図２】読出動作時、図１で使用される信号のタイミン
グを示す図。

【図３】本発明による負荷制御回路を備えるＮＡＮＤフ
ラッシュメモリ装置の実施例を示す図。

【図４】読出動作時、図３で使用される信号のタイミン
グを示す図。

【符号の説明】

１０： アレイ ２０： 行デコーダ ３０： ストリング ４０： ページバッファ ５０，１００： 負荷制御回路

Claims (9)

【特許請求の範囲】
1. 【請求項１】 ワードラインとビットラインとの交差領
   域にそれぞれ配列されるメモリセルのアレイと、 前記ビットラインにそれぞれ連結され、読出動作で対応
   するビットラインに負荷電流をそれぞれ供給する複数個
   の負荷トランジスタと、 前記読出動作で、前記負荷トランジスタのゲートが共通
   に連結されたノードに印加される電圧を制御する負荷制
   御回路とを含んでおり、 前記負荷制御回路は、 前記読出動作で、感知活性化信号に応答して前記ノード
   の電圧を放電する第１放電部と、 前記感知活性化信号に応答して前記ノードに設定される
   目標電圧を発生する目標電圧発生部と、 前記ノードの電圧が前記目標電圧より高いかどうかを検
   出して比較信号を発生する比較部と、 前記比較信号に応答して前記ノードの電圧を放電する第
   ２放電部とから構成されることを特徴とする半導体メモ
   リ装置。
2. 【請求項２】 前記メモリセルはそれぞれ電気的に消去
   及びプログラム可能な読出専用メモリセルトランジスタ
   を含む請求項１に記載の半導体メモリ装置。
3. 【請求項３】 前記第２放電部を流れる電流は、前記第
   １放電部を流れる電流より大きいことを特徴とする請求
   項１に記載の半導体メモリ装置。
4. 【請求項４】 前記ノードの電圧が前記目標電圧より高
   いとき、前記ノードの電圧は前記第１及び第２放電部を
   通じて放電され、前記ノードの電圧が前記目標電圧に至
   るまで前記第１放電部を通じて放電される請求項３に記
   載の半導体メモリ装置。
5. 【請求項５】 前記第１放電部が、 電源電圧に連結されたソース、前記感知活性化信号に連
   結されるゲート、及びドレインを有する第１ＰＭＯＳト
   ランジスタと、 前記第１ＰＭＯＳトランジスタのドレインに連結される
   ソース、並びに前記ノードに共通に連結されるゲート及
   びドレインを有する第２ＰＭＯＳトランジスタと、 前記ノードに連結されるドレイン、基準電圧に連結され
   るゲート、及びソースを有する第１ＮＭＯＳトランジス
   タと、 前記第１ＮＭＯＳトランジスタのソースに連結されるド
   レイン、前記感知活性化信号に連結されるゲート、及び
   接地されるソースを有する第２ＮＭＯＳトランジスタと
   を含む請求項４に記載の半導体メモリ装置。
6. 【請求項６】 前記目標電圧発生部が、 前記電源電圧に連結されるソース、前記感知活性化信号
   に連結されるゲート、及びソースを有する第３ＰＭＯＳ
   トランジスタと、 前記第３ＰＭＯＳトランジスタのドレインに連結される
   ソース、並びに前記目標電圧を出力するように相互に連
   結されるゲート及びドレインを有する第４ＰＭＯＳトラ
   ンジスタと、 前記第４ＰＭＯＳトランジスタのゲート及びドレインに
   連結されるドレイン、前記基準電圧に連結されるゲー
   ト、並びにソースを有する第３ＮＭＯＳトランジスタ
   と、 前記第３ＮＭＯＳトランジスタのソースに連結されるド
   レイン、前記感知活性化信号に連結されるゲート、及び
   接地されたソースを有する第４ＮＭＯＳトランジスタと
   を含む請求項５に記載の半導体メモリ装置。
7. 【請求項７】 前記第１及び第３ＰＭＯＳトランジス
   タ、前記第２及び第４ＰＭＯＳトランジスタ、前記第１
   及び第３ＮＭＯＳトランジスタ、並びに前記第２及び第
   ４ＮＭＯＳトランジスタが、それぞれ同一の特性を有す
   る請求項６に記載の半導体メモリ装置。
8. 【請求項８】 前記第２放電部は、前記ノードに連結さ
   れるドレイン、前記比較信号に連結されるゲート、及び
   ソースを有する第１ＮＭＯＳトランジスタを含んでお
   り、前記第１ＮＭＯＳトランジスタのソースは前記感知
   活性化信号によりスイッチオン／オフされる第２ＮＭＯ
   Ｓトランジスタを通じて接地される請求項４に記載の半
   導体メモリ装置。
9. 【請求項９】 前記ビットラインにそれぞれ連結される
   複数個のラッチを付加的に含む請求項１に記載の半導体
   メモリ装置。