KR100784863B1

KR100784863B1 - 향상된 프로그램 성능을 갖는 플래시 메모리 장치 및그것의 프로그램 방법

Info

Publication number: KR100784863B1
Application number: KR1020060116484A
Authority: KR
Inventors: 최종인; 이동우
Original assignee: 삼성전자주식회사
Priority date: 2006-11-23
Filing date: 2006-11-23
Publication date: 2007-12-14
Also published as: US20080123431A1; US7768837B2

Abstract

본 발명은 플래시 메모리 장치를 프로그램하는 방법을 제공하며, 이 방법은 선택된 워드라인에 연결된 복수 개의 메모리 셀들 중 프로그램 셀들과 연결된 비트라인들을 선택하는 단계; 상기 선택된 비트 라인들의 일단들에 연결된 기입 드라이버를 통해 상기 선택된 비트라인들을 비트 라인 프로그램 전압으로 구동하는 단계; 그리고 상기 선택된 비트 라인들의 타단들에 연결된 비트 라인 검출 및 구동 회로를 통해 상기 선택된 비트 라인들을 상기 비트 라인 프로그램 전압으로 구동하는 단계를 포함하며, 상기 비트 라인 검출 및 구동 회로는 상기 선택된 비트라인들의 전압 변화에 동기 되어 상기 선택된 비트 라인들을 구동한다.

Description

향상된 프로그램 성능을 갖는 플래시 메모리 장치 및 그것의 프로그램 방법{FLASH MEMORY DEVICE WITH IMPROVED PROGRAM PERFORMANCE AND PROGRAM MEHTOD THEREOF}

도 1은 일반적인 플래시 메모리 셀의 구조를 보여주는 단면도이다.

도 2는 일반적인 플래시 메모리 셀의 문턱 전압 분포들을 보여주는 도면이다.

도 3는 일반적인 노어 플래시 메모리 장치의 프로그램, 소거 그리고 읽기 동작시 전압 바이어스 조건을 보여주는 도면이다.

도 4는 일반적인 노어 플래시 메모리를 개략적으로 보여주는 블록도이다.

도 5는 본 발명의 제 1 실시예에 따른 플래시 메모리 장치를 개략적으로 보여주는 블록도이다.

도 6은 도 5에 도시된 비트 라인 검출 및 구동부를 개략적으로 보여주는 블록도이다.

도 7은 도 6에 도시된 비트 라인 검출 및 구동 유니트를 보여주는 회로도이다.

도 8은 도 7에 도시된 비트 라인 검출 및 구동 유니트의 동작을 설명하기 위한 타이밍도이다.

도 9는 본 발명의 제 2 실시예에 따른 플래시 메모리 장치를 개략적으로 보여주는 블록도이다.

*도면의 주요부분에 대한 부호의 설명*

1100: 메모리 셀 어레이 1200: 행 선택 회로

1300: 열 디코더 회로 1400: 열 게이트 회로

1500: 입력 버퍼 회로 1600: 기입 드라이버 회로

1700: 비트 라인 전압 발생 회로 1800: 제어 회로

1900: 비트 라인 검출 및 구동 회로

본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 전기적으로 소거 및 프로그램 가능한 플래시 메모리 장치에 관한 것이다.

반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치와 불 휘발성 반도체 메모리 장치로 구분된다. 휘발성 반도체 메모리 장치는 전원이 인가되는 동안 데이터가 저장되고 읽혀지며, 전원이 차단될 때 데이터는 소실된다. 반면, MROM(MASK ROM), PROM(Programmable ROM), EPROM(Erasable and Programmable ROM), EEPROM(Electrically Erasable and Programmable ROM) 등과 같은 불 휘발성 반도체 메모리 장치는, 전원이 차단되어도 데이터를 저장할 수 있다.

불 휘발성 메모리의 데이터 저장 상태는 사용되는 제조 기술에 따라 영구적 이거나 재프로그램 가능하다. 불 휘발성 메모리 장치 중 MROM, PROM 및 EPROM은 시스템 자체적으로 소거 및 쓰기가 자유롭지 않아서 일반 사용자들이 기억 내용을 새롭게 하기가 용이하지 않다. 이에 반해, EEPROM은 전기적으로 소거 및 쓰기가 가능하기 때문에, 계속적인 갱신이 필요한 시스템 프로그래밍(system programming)이나 보조 기억 장치로의 응용이 확대되고 있다. 특히 플래시 EEPROM(이하, 플래시 메모 리라 칭함)은 기존의 EEPROM에 비해 집적도가 높아 대용량 보조 기억 장치로의 응용에 매우 유리하다. 최근에는 모바일 기기의 대용량 저장장치나 코드 메모리(Coded Memory) 등의 적용에 서 고용량 혹은 고속 특성이 요구됨에 따라 플래시 메모리가 많은 호응을 얻고 있다.

플래시 메모리는 셀과 비트 라인의 연결 상태에 따라 노어 플래시 메모리와 낸드 플래시 메모리 로 구분된다. 노어 플래시 메모리는 1개의 비트 라인에 2개 이상의 셀 트랜지스터가 병렬로 연결된 형태를 갖는다. 노어 플래시 메모리는 채널 핫 일렉트론(channel hot electron) 방식을 사용하여 데이터를 저장하고, F-N 터널링(Fowler-Nordheim tunneling) 방식을 사용하여 데이터를 소거한다. 낸드 플래시 메모리는 1개의 비트 라인에 2개 이상의 셀 트랜지스터가 직렬로 연결된 형태를 갖는다. 낸드 플래시 메모리는 F-N 터널링 방식을 사용하여 데이터를 저장 및 소거한다. 일반적으로, 노어 플래시 메모리는 전류 소모가 크기 때문에 고집적화에는 불리하지만, 고속화에 용이하게 대처할 수 있는 장점이 있다.

도 1은 일반적인 플래시 메모리 셀의 구조를 보여주는 단면도이고, 도 2는 일반적인 플래시 메모리 셀의 문턱 전압 분포들을 보여주는 도면이다.　　　

도 1을 참조하면, 메모리 셀(10)은 P-타입 기판(11), N-타입 소오스 영역 (12), N-타입 드레인 영역(13), 부유 게이트(floating gate; 14) 및 제어 게이트 (control gate; 15)를 포함한다. 소오스 영역(12)과 드레인 영역(13)사이에는 채널 영역(16)이 형성된다. 부유 게이트(14)는 절연막(17)에 의해 절연되도록 채널 영역(16) 위에 형성되며, 제어 게이트(15)는 다른 절연막(18)에 의해 절연되도록 부유 게이트(14) 위에 형성된다.

잘 알려진 바와 같이, 노어 플래시 메모리 장치의 메모리 셀은 비트 라인과 소스 라인 사이에 연결되어 있다. 하나의 워드 라인에 연결되어 있는 메모리 셀들은 소스 라인을 공유하고 있다. 메모리 셀은, 도 2에 도시된 바와 같이, 워드 라인 전압(VWL)에 따라 온 셀(On Cell) 또는 오프 셀(Off Cell)로 감지된다. 여기에서 온 셀이라 함은 워드 라인 전압이 메모리 셀의 문턱 전압보다 높기 때문에 메모리 셀이 턴 온 상태로 된 것을 말하며, 이때 메모리 셀을 통해 일정량 이상의 전류(즉, 온-셀 전류)가 흐른다. 오프 셀이라 함은 워드 라인 전압이 메모리 셀의 문턱 전압보다 낮기 때문에 메모리 셀이 턴 오프 상태로 된 것을 말하며, 이때 메모리 셀을 통해 전류가 흐르지 않거나 일정량 이하의 전류가 흐른다. 이하, 메모리 셀의 프로그램, 소거, 그리고 읽기 동작들이 개략적으로 설명될 것이다.

메모리 셀(10)의 프로그램은 드레인 영역(13)에 인접한 채널 영역(16)에서 부유 게이트(14)로 열전자 주입(hot electron injection)이 발생함으로써 이루어진다. 통상의 열전자 주입 방법은 소오스 영역(12)과 기판(11)을 접지하고, 제어 게이트 전극(Vg)에는 높은 고전압 (예를 들어, +10V)을 인가하고, 드레인 영역(13)에 는 열전자를 발생시키기 위해 적당한 양의 전압(예를 들어, 5V ~ 6V)을 인가하는 것이다. 이러한 프로그램 바이어스 조건에 따르면, 　　　음의 전하가 부유 게이트(14)에 충분하게 축적되게 되어, 부유 게이트(14)의 (-)전위는 일련의 독출 동작시, 메모리셀(10)의 문턱 전압(threshold voltage)을 높이는 역할을 한다. ?

독출 동작은 통상적으로 메모리 셀(10)의 드레인 영역(13)에 적당한 양의 전압 (예를 들어, 1V)을 인가하고, 제어 게이트 전극(Vg)에는 소정 전압 (예를 들어, +4.5V)을 인가하고, 소오스 영역(12)에는 0V를 인가함으로써 이루어진다. 독출 동작시, 상기의 프로그램에 의해 문턱 전압이 높아진 메모리 셀(10)의 경우, 드레인 영역(13)으로부터 소오스 영역(12)으로 전류가 방지되며, 이때 메모리 셀(10)은 오프(off) 상태라 한다. 프로그램된 메모리 셀의 문턱 전압(Vth_cell)은 도 2에 도시된 바와 같이, 통상적으로 약 7V ~ 8.5V 사이의 분포를 가진다. ?

또한 메모리 셀(10)은 부유 게이트(14)에서 기판(11)으로 F-N 터널링(Fowler-Nordhelm tunneling)을 발생함으로써 소거(erase)된다. F-N 터널링은 음의 고전압을 제어 게이트 전극(Vg)에 인가하고, 기판(11)에는 적절한 양의 전압을 인가함으로써 이루어진다. 이와 같은 소거 바이어스 조건에 의하며, 음의 전하가 부유 게이트(14)로부터 기판(벌크) 영역(11)으로 방전되어, 독출 동작시 소거된 메모리 셀의 문턱 전압(Vth_cell)을 낮추는 역할을 한다. 상기의 소거 동작에 의해 문턱 전압(Vth_cell)이 낮아진 메모리셀(10)은 독출 동작시 제어 게이트 전극(Vg)에 일정 전압을 인가하게 되면, 드레인 영역(13)으로부터 소오스 영역(12)으로 전류 경로가 형성되는데, 이때 메모리셀 (10)은 온(on)상태라 한다. 소거된 메모리 셀의 문턱 전압(Vth_cell)은, 도 2에 도시된 바와 같이, 통상적으로 약 1V ~ 3V의 분포를 가진다.

상술한 프로그램, 소거, 그리고 읽기 동작들의 바이어스 조건이 도 3에서 요약되어 있다.

이 분야의 통상적인 지식을 습득한 자에게 잘 알려진 바와 같이, 메모리 셀(10)의 프로그램 및 소거는 칩 외부(예를 들면, 메모리 컨트롤러 또는 호스트)에서 인가하는 명령(command)에 의해 수행된다. 메모리 셀(10)의 프로그램 후에는 프로그램된 셀의 실제 문턱 전압(Vth_cell)이 목표 문턱 전압 범위 내에 드는지를 검증하여, 프로그램된 셀의 실제 문턱 전압(Vth_cell)이 목표 문턱 전압에 못 비치면 다시 프로그램한다. 또한, 소거된 메모리 셀의 문턱 전압(Vth_cell)을 검사하여, 프로그램된 셀의 실제 문턱 전압(Vth_cell)이 목표 문턱 전압 범위를 벗어나면, 재소거하거나 과소거 치유(over-erase repair)를 통하여 목표 문턱 전압 범위를 갖도록 한다.

도 4는 일반적인 플래시 메모리 장치의 전체 구성을 보여주는 블록도이다.

도 4에 도시된 플래시 메모리 장치(100)는 일반적인 노어 플래시 메모리 장치의 개략적인 구성을 보여주고 있다. 도 4를 참조하면, 일반적인 플래시 메모리 장치(100)는 메모리 셀 어레이(10), 컬럼 디코더 회로(120), 로우 디코더 회로(130), 그리고 기입 드라이버 회로(130)를 포함한다. 메모리 셀 어레이(110)는 복수 개의 워드 라인들(WL0∼WL(m-1))과 복수 개의 비트 라인들(BL0∼BL(n-1))의 교차 영역에 배열된 복수 개의 메모리 셀들을 포함한다. 로우 디코더 회로(130)는 로우 어드레스(X-ADD)에 응답해서 복수의 워드 라인들 중 하나를 선택하고, 전압 발생 회로(미도시됨)로부터 제공되는 워드 라인 전압으로 선택된 워드라인을 구동한다. 컬럼 디코더 회로(120)는 컬럼 어드레스(Y-ADD)에 응답해서 복수의 비트 라인들 중 일부를 선택한다. 기입 드라이버 회로(130)는 컬럼 디코더 회로(120)에 의해서 선택된 비트 라인들을 비트 라인 프로그램 전압 또는 비트 라인 프로그램 금지 전압으로 각각 구동한다. 예를 들면, 프로그램 데이터가 입력될 때, 기입 드라이버 회로(130)는 선택된 비트 라인을 비트 라인 프로그램 전압(예를 들면, 5V)으로 구동할 것이다. 이에 반해서 프로그램 금지 데이터가 입력될 때, 기입 드라이버 회로(130)는 선택된 비트 라인을 비트 라인 프로그램 금지 전압(예를 들면, 접지 전압)으로 구동할 것이다.

플래시 메모리 장치가 점차적으로 고집적화됨에 따라, 비트 라인에 연결되는 메모리 셀들의 수가 증가할 것이다. 이는 비트 라인의 저항이 증가됨을 의미한다. 비트 라인의 저항이 증가함에 따라, 프로그램 동작시 기입 드라이버 회로(130)에서 공급된 비트 라인 전압(즉, 비트 라인 프로그램 전압)은 요구되는 전압보다 낮아질 것이다. 비트 라인 전압의 강하는 기입 드라이버 회로(130)로부터의 이격 거리에 따라 증가될 것이다. 예를 들면, 워드 라인(WL(m-1))에 연결된 메모리 셀을 프로그램하는 경우, 비트 라인 전압은 최대 IR의 전압만큼 낮아질 수 있다. 여기서, I는 기입 드라이버 회로(130)에서 공급되는 전류이고, R은 비트 라인의 저항을 나타낸다. 프로그램 동작시 비트 라인에 인가된 전압이 낮아짐에 따라, 메모리 셀에 충분한 전압(비트 라인 전압)이 인가되지 못한다. 즉, 메모리 셀의 드레인에는 요구된 비트 라인 전압(VBL) 대신 (VBL-IR)의 전압이 인가될 것이다. 이는 메모리 셀이 제대로 프로그램되지 않는 문제를 야기할 것이다.

본 발명의 목적은 프로그램 성능을 향상시킬 수 있는 플래시 메모리 장치 및 그것의 프로그램 방법을 제공하는 것이다.

본 발명의 예시적인 실시예들은 플래시 메모리의 프로그램 방법을 제공하며, 프로그램 방법은 선택된 워드라인에 연결된 복수 개의 메모리 셀들 중 프로그램 셀들과 연결된 비트라인들을 선택하는 단계; 상기 선택된 비트 라인들의 일단들에 연결된 기입 드라이버를 통해 상기 선택된 비트라인들을 비트 라인 프로그램 전압으로 구동하는 단계; 그리고 상기 선택된 비트 라인들의 타단들에 연결된 비트 라인 검출 및 구동 회로를 통해 상기 선택된 비트 라인들을 상기 비트 라인 프로그램 전압으로 구동하는 단계를 포함하며, 상기 비트 라인 검출 및 구동 회로는 상기 선택된 비트라인들의 전압 변화에 동기 되어 상기 선택된 비트 라인들을 구동한다.

예시적인 실시예에 있어서, 상기 프로그램 셀들에 연결된 상기 선택된 워드라인으로 프로그램 전압을 인가하는 단계를 더 포함한다.

예시적인 실시예에 있어서, 상기 선택된 워드라인에 인가되는 상기 프로그램 전압은 9V~11V의 전압이다.

예시적인 실시예에 있어서, 상기 비트라인들을 선택하기 전에 상기 비트 라인들을 방전되는 단계를 더 포함한다.

예시적인 실시예에 있어서, 상기 기입 드라이버와 상기 비트 라인 검출 및 구동 회로 사이에 상기 선택된 비트라인들을 전기적으로 연결시키는 단계를 더 포함한다.

예시적인 실시예에 있어서, 상기 프로그램 동작 후에는 비트 라인 검출 및 구동 회로의 출력을 그라운드로 유지하는 단계를 더 포함한다.

예시적인 실시예에 있어서, 상기 비트 라인 프로그램 전압은 4V~6V의 전압이다.

예시적인 실시예에 있어서, 상기 플래시 메모리는 노어 플래시 메모리이다.

본 발명의 다른 예시적인 실시예들은 복수 개의 워드라인들 및 복수 개의 비트라인들이 매트릭스 형태로 배열된 복수 개의 메모리 셀들을 갖는 메모리 셀 어레이; 열 선택 정보에 응답하여 상기 선택된 워드라인에 연결되어 있는 상기 복수개의 비트라인 중 일부를 선택하는 컬럼 디코더 회로; 상기 선택된 비트라인들의 일단들에 연결되어 있는 기입 드라이버 회로; 및 프로그램 동작시 상기 열 선택 정보에 따라 상기 선택된 비트 라인들의 타단들에 각각 연결되는 비트 라인 검출 및 구동 유니트들을 갖는 비트 라인 검출 및 구동 회로를 포함하며, 상기 비트 라인 검출 및 구동 유니트들은 대응하는 비트 라인들의 전압 변화를 검출하고 상기 검출 결과에 따라 상기 대응하는 비트 라인들을 비트 라인 전압으로 구동하는 플래시 메모리 장치를 제공한다.

예시적인 실시예에 있어서, 상기 기입 드라이버 회로 및 상기 비트 라인 검출 및 구동 회로는 2개 이상의 비트라인들과 연결된다.

예시적인 실시예에 있어서, 상기 기입 드라이버는 인에이블 신호에 응답하여 상기 선택된 비트라인들로 상기 비트 라인 전압을 인가한다.

예시적인 실시예에 있어서, 상기 인에이블 신호는 상기 열 선택 정보가 활성화된 후 활성화된다.

본 발명의 또 다른 예시적인 실시예들은 복수의 워드 라인들과 복수의 비트 라인들로 배열된 메모리 셀들을 포함한 메모리 셀 어레이와; 열 어드레스에 응답하여 상기 복수의 비트 라인들 중 일부를 선택하는 열 선택 회로와; 인에이블 신호에 응답하여 동작하며, 입력 데이터에 따라 상기 선택된 비트 라인들을 비트 라인 전압으로 구동하는 기입 드라이버 회로와; 그리고 프로그램 동작시 상기 열 어드레스의 디코딩 결과에 응답하여 동작하며, 상기 선택된 비트 라인들의 전압 변화에 동기 되어 상기 선택된 비트 라인들을 상기 비트 라인 전압으로 구동하는 비트 라인 전압 검출 및 구동 회로를 포함하는 플래시 메모리 장치를 제공한다.

예시적인 실시예에 있어서, 상기 기입 드라이버 회로는 상기 선택된 비트 라인들의 일단들에 연결되고 상기 비트 라인 검출 및 구동 회로는 상기 선택된 비트 라인들의 타단들에 연결된다.

예시적인 실시예에 있어서, 상기 비트 라인 검출 및 구동 회로는 상기 열 어드레스의 디코딩 결과에 응답하여 상기 복수의 비트 라인들 중 일부를 선택하는 스위치부와; 그리고 상기 스위치부를 통해 상기 선택된 비트 라인들에 각각 연결되며, 대응하는 비트 라인들의 전압들을 검출하고 상기 검출 결과에 따라 대응하는 비트 라인들을 상기 비트 라인 전압으로 구동하는 비트 라인 검출 및 구동 유니트들을 포함한다.

예시적인 실시예에 있어서, 상기 비트 라인 검출 및 구동 유니티들은 상기 프로그램 동작의 종료시 로우-레벨 전압들의 출력들을 갖도록 구성된다.

예시적인 실시예에 있어서, 상기 비트 라인 검출 및 구동 유니트들 각각은 상기 비트 라인 전압과 출력 노드 사이에 연결된 PMOS 트랜지스터와; 상기 출력 노드와 접지 전압 사이에 연결되며, 제어 신호에 의해서 제어되는 NMOS 트랜지스터와; 그리고 상기 출력 노드의 전압 변화를 검출하고 상기 검출 결과에 응답하여 상기 PMOS 트랜지스터를 제어하는 검출기를 포함한다.

예시적인 실시예에 있어서, 상기 제어 신호는 상기 열 어드레스의 디코딩 결과와 상보적이다.

예시적인 실시예에 있어서, 상기 열 어드레스의 디코딩 결과의 활성화는 상기 인에이블 신호의 활성화에 앞선다.

본 발명의 또 다른 예시적인 실시예들은 복수의 워드 라인들과 복수의 비트 라인들로 배열된 메모리 셀들을 포함한 메모리 셀 어레이와; 열 선택 정보에 응답하여 상기 복수의 비트 라인들 중 일부를 선택하는 제 1 열 게이트 회로와; 인에이블 신호에 응답하여 동작하며, 입력 데이터에 따라 상기 선택된 비트 라인들을 비트 라인 전압으로 구동하는 제 1 기입 드라이버 회로와; 상기 열 선택 정보에 응답하여 상기 복수의 비트 라인들 중 일부를 선택하는 제 2 열 게이트 회로와; 그리고 상기 인에이블 신호에 응답하여 동작하며, 상기 입력 데이터에 따라 상기 선택된 비트 라인들을 상기 비트 라인 전압으로 구동하는 제 2 기입 드라이버 회로를 포함하며, 상기 제 1 기입 드라이버 회로는 상기 제 1 열 게이트 회로를 통해 상기 선택된 비트 라인들의 일단들에 연결되고 상기 제 2 기입 드라이버 회로는 상기 제 2 열 게이트 회로를 통해 상기 선택된 비트 라인들의 타단들에 연결되는 플래시 메모리 장치를 제공한다.　　　

앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다.

참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.

아래에서, 불 휘발성 메모리 장치로서 플래시 메모리 장치가 본 발명의 특징 및 기능을 설명하기 위한 한 예로서 사용된다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 본 발명은 다른 실시 예들을 통해 또한, 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 응용에 따라 수정되거나 변경될 수 있다.

이하 본 발명의 예시적인 실시예들이 참조 도면들에 의거하여 상세하게 설명된다. 설명의 편의상, 본 발명의 예시적인 실시예들이 프로그램 동작을 기준으로 설명될 것이다. 비록 소거 및 읽기 동작들과 관련하여 본 발명의 예시적인 실시예들이 설명되지 않았지만, 소거 및 읽기 동작들과 관련하여 본 발명의 예시적인 실 시예들이 쉽게 이해될 수 있음은 이 분야의 통상적인 지식을 습득한 자에게 자명하다.

도 5는 본 발명의 제 1 실시예에 따른 플래시 메모리 장치를 보여주는 블록도이다.

도 5를 참조하면, 본 발명에 따른 플래시 메모리 장치는 메모리 셀 어레이(1100), 행 선택 회로(1200), 열 디코더 회로(1300), 열 게이트 회로(1400), 입력 버퍼 회로(1500), 기입 드라이버 회로(1600), 비트 라인 전압 발생 회로(1700), 그리고 제어 회로(1800)를 포함한다.

메모리 셀 어레이(1100)는 워드 라인들(WL0∼WL(m-1))과 비트 라인들(BL0∼BL(n-1))로 배열된 메모리 셀들을 포함하며, 각 메모리 셀은 도 1에 도시된 것과 동일하게 구성될 것이다. 행 선택 회로(1200)는 행 어드레스에 응답하여 워드 라인들(WL0∼WL(m-1)) 중 하나를 선택하고, 선택된 워드 라인을 워드 라인 전압으로 구동한다. 열 디코더 회로(1300)는 열 어드레스에 응답하여 디코딩 결과로서 열 선택 정보(YS)를 발생한다. 열 게이트 회로(1400)는 비트 라인들(BL0∼BL(n-1))의 일단들에 연결되며, 열 선택 정보(YS)에 응답하여 비트 라인들(BL0∼BL(n-1)) 중 일부를 선택한다. 선택된 비트 라인들은 기입 드라이버 회로(1600)에 연결될 것이다. 열 디코더 회로(1300)와 열 게이트 회로(1400)는 열 어드레스에 응답하여 비트 라인들(BL0∼BL(n-1)) 중 일부를 선택하는 열 선택 회로를 구성할 것이다. 입력 버퍼 회로(1500)는 제어 회로(1800)의 제어에 따라 외부로부터 제공되는 데이터를 입력받는다. 기입 드라입 회로(1600)는 제어 회로(1800)로부터의 인에이블 신호(BLEN) 에 응답하여 동작하며, 입력 버퍼 회로(1500)에 저장된 데이터에 따라 선택된 비트 라인들을 비트 라인 전압 발생 회로(1700)로부터의 비트 라인 전압(VBL)으로 구동할 것이다. 비트 라인 전압 발생 회로(1700)는 제어 회로(1800)의 제어에 따라 비트 라인 전압(VBL)을 발생한다.

계속해서 도 5를 참조하면, 본 발명의 제 1 실시예에 따른 플래시 메모리 장치는 비트 라인들(BL0∼BL(n-1))의 타단들에 연결된 비트 라인 구동 회로(1900)를 더 포함한다. 비트 라인 구동 회로(1900)는 프로그램 동작시 열 게이트 회로(1400)에 의해서 선택된 비트 라인들의 전압들을 검출하고 검출 결과에 따라 선택된 비트 라인들을 비트 라인 전압 발생 회로(1700)로부터의 비트 라인 전압(VBL)으로 구동한다. 비트 라인 구동 회로(1900)는 스위치부(1910)와 비트 라인 검출 및 구동부(1920)로 구성된다. 스위치부(1910)는 열 디코더 회로(1300)로부터의 열 선택 정보(YS)에 응답하여 비트 라인들(BL0∼BL(n-1)) 중 일부를 선택한다. 열 선택 정보(YS)는 열 게이트 회로(1400)에 제공되는 것과 동일하다. 이는 스위치부(1910)에 의해서 선택된 비트 라인들이 열 게이트 회로(1300)에 의해서 선택된 비트 라인들과 일치함을 의미한다. 비트 라인 검출 및 구동부(1920)는 제어 회로(1800)로부터의 제어 신호(DIS_EN)에 응답하여 동작하며, 스위치부(1910)에 의해서 선택된 비트 라인들의 전압들을 검출한다. 비트 라인 검출 및 구동부(1920)는 검출 결과에 따라 선택된 비트 라인들을 비트 라인 전압(VBL)으로 구동한다. 예를 들면, 프로그램 데이터의 경우 기입 드라이버 회로(1600)에 의해서 구동되는 비트 라인의 전압은 증가하는 반면에, 프로그램 금지 데이터의 경우 비트 라인의 전압은 0V의 전압으로 유지될 것이다. 전자의 경우, 비트 라인 검출 및 구동부(1920)는 비트 라인 전압의 증가에 응답하여 비트 라인을 비트 라인 전압(VBL)으로 구동할 것이다. 다시 말해서, 프로그램 데이터의 경우, 선택된 비트 라인은 양측에 위치한 기입 드라이버 회로(1600) 및 비트 라인 검출 및 구동 회로(1920)에 의해서 동시에 구동될 것이다. 이는 비트 라인의 저항 증가로 인한 비트 라인 전압의 강하를 방지할 수 있음을 의미한다. 따라서, 플래시 메모리 장치의 프로그램 성능을 향상시킬 수 있다.

도 6은 도 5에 도시된 비트 라인 검출 및 구동부를 개략적으로 보여주는 블록도이고, 도 7은 도 6에 도시된 비트 라인 검출 및 구동 유니트를 보여주는 회로도이다. 설명의 편의상, 도 6에는 하나의 비트 라인(예를 들면, BL0)에 대한 비트 라인 검출 및 구동부가 도시되어 있다.

도 6에 도시된 바와 같이, 비트 라인(BL0)의 일단은 열 게이트 트랜지스터(GT0)를 통해 기입 드라이버(WD)에 연결되고, 그것의 타단은 스위치 트랜지스터(ST0)를 통해 비트 라인 검출 및 구동 유니트(1921)에 연결되어 있다. 스위치 트랜지스터(ST0)와 열 게이트 트랜지스터(GT0)는 동일한 열 선택 정보(YS)에 의해서 제어된다. 기입 드라이버(1601)는 입력 데이터가 프로그램 데이터일 때 인에이블 신호(BLEN)의 활성화 구간 동안 비트 라인(BL0)을 비트 라인 프로그램 전압으로 비트 라인 전압(VBL)으로 구동할 것이다. 이에 반해서, 기입 드라이버(1601)는 입력 데이터가 프로그램 금지 데이터일 때 인에이블 신호(BLEN)의 활성화 구간 동안 비트 라인(BL0)을 비트 라인 프로그램 금지 전압으로서 접지 전압으로 구동할 것이다.

비트 라인 검출 및 구동 유니트(1921)는 제어 신호(DIS_EN)가 로우 레벨로 비활성화될 때 비트 라인(BL0)의 전압을 검출하고, 검출 결과에 따라 비트 라인(BL0)을 비트 라인 전압(VBL)으로 구동한다. 비트 라인 검출 및 구동 유니트(1921)의 출력단은 제어 신호(DIS_EN)가 활성화되는 구간 동안 접지 전압으로 유지될 것이다. 비트 라인 검출 및 구동 유니트(1921)는, 도 7에 도시된 바와 같이, PMOS 트랜지스터(MP0), NMOS 트랜지스터(MN0), 그리고 인버터(INV0)로 구성된다. PMOS 트랜지스터(MP0)는 비트 라인 전압(VBL)과 출력 노드(ND0) 사이에 연결되며, 인버터(INV0)의 출력에 의해서 제어된다. NMOS 트랜지스터(MN0)는 출력 노드(ND0)과 접지 전압 사이에 연결되며, 제어 신호(DIS_EN)에 의해서 제어된다. 인버터(INV0)의 입력단은 출력 노드(ND0)에 연결되고, 인버터(INV0)의 출력단은 PMOS 트랜지스터(MP0)의 게이트에 연결되어 있다.

이 실시예에 있어서, 인버터(INV0)는 출력 노드(ND0)의 전압 변화를 검출하고 검출 결과에 응답하여 PMOS 트랜지스터(MP0)를 제어하는 검출기를 구성할 것이다.

도 8은 도 7에 도시된 비트 라인 검출 및 구동 유니트의 동작을 설명하기 위한 타이밍도이다. 이하, 본 발명에 따른 비트 라인 검출 및 구동 유니트의 동작이 참조 도면들에 의거하여 상세히 설명될 것이다.

프로그램 동작이 개시되면, 외부에서 입력 버퍼 회로(1500)로 데이터가 전송될 것이다. 또한, 행 어드레스 및 열 어드레스가 행 선택 회로(1200) 및 열 디코더 회로(1300)로 제공될 것이다. 행 선택 회로(1200)는 행 어드레스에 응답하여 워드 라인들(WL0∼WL(m-1)) 중 하나를 선택하고, 열 디코더 회로(1300)는 열 어드레스에 응답하여 열 선택 정보(YS)를 발생한다. 열 게이트 회로(1400)는 열 선택 정보(YS)에 응답하여 비트 라인들(BL0∼BL(n-1)) 중 일부를 선택한다. 이와 동시에, 비트 라인 검출 및 구동 회로(1900)의 스위치부(1910)는 열 게이트 회로(1400)에 의해서 선택된 비트 라인들을 비트 라인 검출 및 구동부(1920)에 전기적으로 연결한다. 즉, 선택된 비트 라인의 일단은 기입 드라이버 회로(1600)에 연결되고, 선택된 비트 라인의 타단은 비트 라인 검출 및 구동부(1920)에 연결된다. 이와 동시에, 도 8에 도시된 바와 같이, 제어 신호(DIS_EN)는 로우 레벨로 유지될 것이다. 이는 비트 라인 검출 및 구동 유니트(192)의 NMOS 트랜지스터(MN0)가 턴 오프되게 한다.

이후, 제어 회로(1800)는 인에이블 신호(BLEN)를 활성화시키며, 기입 드라이버 회로(1600)는 인에이블 신호(BLEN)의 활성화에 응답하여 선택된 비트 라인들을 비트 라인 전압(VBL)으로 구동할 것이다. 앞서 언급된 바와 같이, 입력 버퍼 회로(1500)에 입력된 데이터가 프로그램 데이터일 때, 기입 드라이버 회로(1600)는 선택된 비트 라인을 비트 라인 프로그램 전압으로서 비트 라인 전압(VBL)으로 구동할 것이다. 이에 반해서, 입력 버퍼 회로(1500)에 입력된 데이터가 프로그램 금지 데이터일 때, 기입 드라이버 회로(1600)는 선택된 비트 라인을 비트 라인 프로그램 금지 전압으로서 접지 전압으로 구동할 것이다. 앞서 언급된 바이어스 조건 하에서 메모리 셀들이 프로그램될 것이다.

이후, 설명의 편의상, 하나의 비트 라인과 관련된 구성 요소들이 설명될 것이다. 선택된 비트 라인이 기입 드라이버 회로(1600)에 의해서 비트 라인 전 압(VBL)으로 구동됨에 따라, 선택된 비트 라인의 전압은 점차적으로 증가될 것이다. 선택된 비트 라인의 전압 증가는 비트 라인 검출 및 구동 유니트(1921)에 의해서 검출될 것이다. 좀 더 구체적으로는, 비트 라인 검출 및 구동 유니트(1921)의 인버터(INV0)는 비트 라인의 전압이 미리 설정된 검출 전압에 도달하였는 지의 여부를 검출하며, PMOS 트랜지스터(MP0)는 검출 결과에 따라 비트 라인 전압(VBL)을 선택된 비트 라인으로 전달할 것이다. 여기서, 인버터(INV0)에 의해서 검출되는 전압이 다양하게 설정될 수 있음은 이 분야의 통상적인 지식을 습득한 자에게 자명하다. 따라서, 선택된 비트 라인이 양측에서 구동되기 때문에, 비트 라인의 저항으로 인한 비트 라인 전압(VBL)의 강하를 최소화시킬 수 있다.

앞서 언급된 바이어스 조건 하에서 프로그램 동작이 일정 시간 동안 수행된 후, 열 선택 정보(YS)는 비활성화될 것이다. 이는 선택된 비트 라인들이 비트 라인 검출 및 구동 회로(1900)와 기입 드라이버 회로(1600)와 전기적으로 차단됨을 의미한다. 또한, 도 8에 도시된 바와 같이, 제어 회로(1800)는 인에이블 신호(BLEN)를 로우로 비활성화시키고 제어 신호(DIS_EN)를 하이로 활성화시킨다. 제어 신호(DIS_EN)가 하이로 활성화됨에 따라, 비트 라인 검출 및 구동 유니트(1921)의 NMOS 트랜지스터(MN0)가 턴 온되며, 그 결과 PMOS 트랜지스터(MP0)는 턴 오프될 것이다. 따라서, 비트 라인 검출 및 구동 유니트(1921)의 출력 노드(ND0)는 접지 전압으로 설정될 것이다.

도 9에 도시된 플래시 메모리 장치는 비트 라인 검출 및 구동 회로(1900)가 제 2 열 게이트 회로(2100)와 제 2 기입 드라이버 회로(2200)로 대체되었다는 점을 제외하면 도 5에 도시된 것과 실질적으로 동일하다. 도 9에 있어서, 도 5에 도시된 것과 동일한 기능을 갖는 구성 요소들은 동일한 참조 번호들로 표기되며, 그것에 대한 설명은 그러므로 생략될 것이다. 제 2 열 게이트 회로(2100) 및 제 2 기입 드라이버 회로(2200)는 도 5에 도시된 열 게이트 회로(1400) 및 기입 드라이버 회로(1600)와 실질적으로 동일하게 구성될 것이다. 즉, 비트 라인 검출 및 구동 회로(1900)와 달리, 기입 드라이버 회로(2200)는 입력 데이터에 따라 비트 라인을 구동할 것이다. 도 5에 도시된 플래시 메모리 장치에 의해서 얻어진 것과 동일한 효과를 얻을 수 있다.

이상, 본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형할 수 있다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.

상술한 바와 같이, 비트 라인의 저항 증가로 인한 비트 라인 전압의 강하를 방지함으로써 플래시 메모리 장치의 프로그램 성능을 향상시킬 수 있다.

Claims

플래시 메모리의 프로그램 방법에 있어서,

선택된 워드라인에 연결된 복수 개의 메모리 셀들 중 프로그램 셀들과 연결된 비트라인들을 선택하는 단계;

상기 선택된 비트 라인들의 일단들에 연결된 기입 드라이버를 통해 상기 선택된 비트라인들을 비트 라인 프로그램 전압으로 구동하는 단계; 그리고

상기 선택된 비트 라인들의 타단들에 연결된 비트 라인 검출 및 구동 회로를 통해 상기 선택된 비트 라인들을 상기 비트 라인 프로그램 전압으로 구동하는 단계를 포함하며, 상기 비트 라인 검출 및 구동 회로는 상기 선택된 비트라인들의 전압 변화에 동기 되어 상기 선택된 비트 라인들을 구동하는 것을 특징으로 하는 프로그램 방법.
제 1 항에 있어서,

상기 프로그램 셀들에 연결된 상기 선택된 워드라인으로 프로그램 전압을 인가하는 단계를 더 포함하는 것을 특징으로 하는 프로그램 방법.
제 2 항에 있어서,

상기 선택된 워드라인에 인가되는 상기 프로그램 전압은 9V~11V의 전압인 것을 특징으로 하는 프로그램 방법.
제 1 항에 있어서,

상기 비트라인들을 선택하기 전에 상기 비트 라인들을 방전되는 단계를 더 포함하는 것을 특징으로 하는 프로그램 방법.
제 1 항에 있어서,

상기 기입 드라이버와 상기 비트 라인 검출 및 구동 회로 사이에 상기 선택된 비트라인들을 전기적으로 연결시키는 단계를 더 포함하는 것을 특징으로 하는 프로그램 방법.
제 1 항에 있어서,

상기 프로그램 동작 후에는 비트 라인 검출 및 구동 회로의 출력을 그라운드로 유지하는 단계를 더 포함하는 것을 특징으로 하는 프로그램 방법.
제 1 항에 있어서,

상기 비트 라인 프로그램 전압은 4V~6V의 전압인 것을 특징으로 하는 프로그램 방법.
제 1 항에 있어서,

상기 플래시 메모리는 노어 플래시 메모리인 것을 특징으로 하는 프로그램 방법.
복수 개의 워드라인들 및 복수 개의 비트라인들이 매트릭스 형태로 배열된 복수 개의 메모리 셀들을 갖는 메모리 셀 어레이;

열 선택 정보에 응답하여 상기 선택된 워드라인에 연결되어 있는 상기 복수개의 비트라인 중 일부를 선택하는 컬럼 디코더 회로;

상기 선택된 비트라인들의 일단들에 연결되어 있는 기입 드라이버 회로; 및

프로그램 동작시 상기 열 선택 정보에 따라 상기 선택된 비트 라인들의 타단들에 각각 연결되는 비트 라인 검출 및 구동 유니트들을 갖는 비트 라인 검출 및 구동 회로를 포함하며,

상기 비트 라인 검출 및 구동 유니트들은 대응하는 비트 라인들의 전압 변화를 검출하고 상기 검출 결과에 따라 상기 대응하는 비트 라인들을 비트 라인 전압으로 구동하는 플래시 메모리 장치.
제 9 항에 있어서,

상기 기입 드라이버 회로 및 상기 비트 라인 검출 및 구동 회로는 2개 이상의 비트라인들과 연결되는 플래시 메모리 장치.
제 9 항에 있어서,

상기 기입 드라이버는 인에이블 신호에 응답하여 상기 선택된 비트라인들로 상기 비트 라인 전압을 인가시키는 것을 특징으로 하는 플래시 메모리 장치.
제 11 항에 있어서,

상기 인에이블 신호는 상기 열 선택 정보가 활성화된 후 활성화되는 플래시 메모리 장치.
제 9 항에 있어서,

상기 플래시 메모리는 노어 플래시 메모리인 플래시 메모리 장치.
복수의 워드 라인들과 복수의 비트 라인들로 배열된 메모리 셀들을 포함한 메모리 셀 어레이와;

열 어드레스에 응답하여 상기 복수의 비트 라인들 중 일부를 선택하는 열 선택 회로와;

인에이블 신호에 응답하여 동작하며, 입력 데이터에 따라 상기 선택된 비트 라인들을 비트 라인 전압으로 구동하는 기입 드라이버 회로와; 그리고

프로그램 동작시 상기 열 어드레스의 디코딩 결과에 응답하여 동작하며, 상기 선택된 비트 라인들의 전압 변화에 동기 되어 상기 선택된 비트 라인들을 상기 비트 라인 전압으로 구동하는 비트 라인 전압 검출 및 구동 회로를 포함하는 플래시 메모리 장치.
제 14 항에 있어서,

상기 기입 드라이버 회로는 상기 선택된 비트 라인들의 일단들에 연결되고 상기 비트 라인 검출 및 구동 회로는 상기 선택된 비트 라인들의 타단들에 연결되는 플래시 메모리 장치.
제 14 항에 있어서,

상기 비트 라인 검출 및 구동 회로는

상기 열 어드레스의 디코딩 결과에 응답하여 상기 복수의 비트 라인들 중 일부를 선택하는 스위치부와; 그리고

상기 스위치부를 통해 상기 선택된 비트 라인들에 각각 연결되며, 대응하는 비트 라인들의 전압들을 검출하고 상기 검출 결과에 따라 대응하는 비트 라인들을 상기 비트 라인 전압으로 구동하는 비트 라인 검출 및 구동 유니트들을 포함하는 플래시 메모리 장치.
제 16 항에 있어서,

상기 비트 라인 검출 및 구동 유니티들은 상기 프로그램 동작의 종료시 로우-레벨 전압들의 출력들을 갖도록 구성되는 플래시 메모리 장치.
제 16 항에 있어서,

상기 비트 라인 검출 및 구동 유니트들 각각은

상기 비트 라인 전압과 출력 노드 사이에 연결된 PMOS 트랜지스터와;

상기 출력 노드와 접지 전압 사이에 연결되며, 제어 신호에 의해서 제어되는 NMOS 트랜지스터와; 그리고

상기 출력 노드의 전압 변화를 검출하고 상기 검출 결과에 응답하여 상기 PMOS 트랜지스터를 제어하는 검출기를 포함하는 플래시 메모리 장치.
제 18 항에 있어서,

상기 검출기는 인버터를 포함하는 플래시 메모리 장치.
제 18 항에 있어서,

상기 제어 신호는 상기 열 어드레스의 디코딩 결과와 상보적인 플래시 메모리 장치.
제 20 항에 있어서,

상기 열 어드레스의 디코딩 결과의 활성화는 상기 인에이블 신호의 활성화에 앞서는 플래시 메모리 장치.
복수의 워드 라인들과 복수의 비트 라인들로 배열된 메모리 셀들을 포함한 메모리 셀 어레이와;

열 선택 정보에 응답하여 상기 복수의 비트 라인들 중 일부를 선택하는 제 1 열 게이트 회로와;

인에이블 신호에 응답하여 동작하며, 입력 데이터에 따라 상기 선택된 비트 라인들을 비트 라인 전압으로 구동하는 제 1 기입 드라이버 회로와;

상기 열 선택 정보에 응답하여 상기 복수의 비트 라인들 중 일부를 선택하는 제 2 열 게이트 회로와; 그리고

상기 인에이블 신호에 응답하여 동작하며, 상기 입력 데이터에 따라 상기 선택된 비트 라인들을 상기 비트 라인 전압으로 구동하는 제 2 기입 드라이버 회로를 포함하며,

상기 제 1 기입 드라이버 회로는 상기 제 1 열 게이트 회로를 통해 상기 선택된 비트 라인들의 일단들에 연결되고 상기 제 2 기입 드라이버 회로는 상기 제 2 열 게이트 회로를 통해 상기 선택된 비트 라인들의 타단들에 연결되는 플래시 메모리 장치.