JP2007058964A - 不揮発性半導体記憶装置 - Google Patents
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Abstract
【課題】 書き込み動作の効率低下を防ぐことが可能な不揮発性半導体記憶装置を提供する。
【解決手段】 不揮発性半導体記憶装置100は、付加トランジスタ2と、不揮発的にデータを記憶し、かつ、付加トランジスタ2がオン状態の場合にドレイン電流Idsを流すことが可能となるメモリトランジスタ1と、メモリトランジスタ1および付加トランジスタ2に供給する電圧を発生する電圧発生回路31と、メモリトランジスタ1に対する書き込み時、電圧発生回路31を制御することにより、付加トランジスタ2をオン状態とした後、電圧発生回路31が発生する付加トランジスタ2のゲート電圧Vg_bが付加トランジスタ2の閾値電圧に対して等しいかまたは所定値未満だけ上回る状態を第1の所定期間維持できるように付加トランジスタ2のゲート電圧Vg_bを変更する制御部32とを備える。
【選択図】 図3
【解決手段】 不揮発性半導体記憶装置100は、付加トランジスタ2と、不揮発的にデータを記憶し、かつ、付加トランジスタ2がオン状態の場合にドレイン電流Idsを流すことが可能となるメモリトランジスタ1と、メモリトランジスタ1および付加トランジスタ2に供給する電圧を発生する電圧発生回路31と、メモリトランジスタ1に対する書き込み時、電圧発生回路31を制御することにより、付加トランジスタ2をオン状態とした後、電圧発生回路31が発生する付加トランジスタ2のゲート電圧Vg_bが付加トランジスタ2の閾値電圧に対して等しいかまたは所定値未満だけ上回る状態を第1の所定期間維持できるように付加トランジスタ2のゲート電圧Vg_bを変更する制御部32とを備える。
【選択図】 図3
Description
本発明は、不揮発性半導体記憶装置に関し、特に、付加トランジスタを用いてメモリトランジスタにデータを記憶する不揮発性半導体記憶装置に関する。
浮遊ゲート(FG)に電子を注入するかまたは電子を抜き取ることによって情報を記憶させることができる不揮発性半導体記憶装置、たとえばフラッシュメモリが開発されている。フラッシュメモリは浮遊ゲート、制御ゲート(CG)、ソース、ドレインおよびウエル(基板)を有するメモリセルを含む。メモリセルは、浮遊ゲートに電子が注入されると閾値電圧が上昇し、また、浮遊ゲートから電子を抜き取ると閾値電圧が低下する。一般に、閾値電圧の最も低い分布をメモリセルの消去状態と呼び、また、消去状態より高い閾値電圧の分布をメモリセルの書き込み状態と呼ぶ。たとえば、メモリセルが2ビットのデータを記憶する場合において、電圧の最も低い閾値電圧の分布が論理レベル”11”に対応し、この状態が消去状態と呼ばれる。そして、メモリセルに対して書き込み動作を行なって閾値電圧を消去状態より高くすることにより、論理レベル”10”、”01”および”00”に対応する閾値電圧が得られ、この状態が書き込み状態と呼ばれる。
このようなフラッシュメモリの一例として、特許文献1には以下のような半導体記憶装置が開示されている。すなわち、BTBT(band to band tunneling)現象により流れる電流を利用して浮遊ゲートに電子を注入する不揮発性半導体記憶装置において、浮遊ゲートに電子が注入されてメモリセルにチャネルが形成されることにより流れる電流を制限することで、電子が追加注入されることを制限する。このような構成により、過書き込みによる閾値のばらつきおよびゲート酸化膜へのストレスを低減させることができる。
さらに、不揮発性半導体記憶装置の小型化を図ることができる技術として、AG−AND型フラッシュメモリが提案されている。AG−AND型フラッシュメモリにおいては、拡散層で構成される単一のビット線に対して複数個のメモリセルが並列に接続される。さらに、このAG−AND型フラッシュメモリのメモリセル面積を縮小するために、たとえば非特許文献1に示されるように、反転層ビット線型AG−ANDフラッシュメモリが提案されている。この非特許文献1に示される構成においては、アシストゲート線をMOSFET(絶縁ゲート型電界効果トランジスタ)のゲートとして利用して、その下層の半導体基板領域表面に形成される反転層をビット線として使用する。
この反転層をビット線として利用することにより、ソースおよびドレイン拡散領域が不要となり、メモリセル面積を低減することができる。すなわち、AG−AND型フラッシュメモリのメモリセルは、情報を記憶するメモリトランジスタに加えて、アシストゲート線で形成されるトランジスタ(以下、付加トランジスタ)を含む構成であるといえる。そして、付加トランジスタがオン状態の場合にメモリトランジスタにドレイン電流を流すことが可能となり、メモリトランジスタに対して書き込み動作および読み出し動作等を行なうことが可能となる。
特開2004−192789号公報
"90-nm-node multi-level AG-AND type flash memory with cell size of true 2F2/bit and programming throughput of 10 MB/s", Y. Sasago et al., IEDM, 2003
ところで、非特許文献1記載のAG−AND型フラッシュメモリ等の不揮発性半導体記憶装置は、通常、複数のデータを記憶するために複数個のメモリセルを備えており、製造ばらつき等により各メモリセルで付加トランジスタの閾値電圧がばらつくことが多い。また、このような不揮発性半導体記憶装置では、通常、複数個のメモリセルに対する書き込み動作が一度に行なわれる。したがって、すべてのメモリトランジスタにドレイン電流を流して確実にデータ書き込みを行なうために、付加トランジスタのゲート電圧は、閾値電圧のばらつきを考慮して付加トランジスタの閾値電圧に対して高めに設定される。
ところが、付加トランジスタのゲート電圧を閾値電圧より高くしすぎると、付加トランジスタおよびメモリトランジスタ間の電子が分散して電子の運動エネルギーが下がるため、高い運動エネルギーを持つ電子、すなわちホットエレクトロンを発生する効率が下がり、メモリトランジスタのFGに注入される電子が減少してしまう。そうすると、書き込み動作におけるメモリトランジスタの閾値電圧の上昇率が低くなり、その結果、所望の閾値電圧を得るための書き込み動作時間が増大してしまう。したがって、非特許文献1記載の不揮発性半導体記憶装置では、書き込み動作の効率が低下してしまうという問題点があった。また、特許文献1記載の不揮発性半導体記憶装置は、過書き込みによるVthのばらつき等を低減する構成であるが、このような問題点を解決する構成ではない。
それゆえに、本発明の目的は、書き込み動作の効率低下を防ぐことが可能な不揮発性半導体記憶装置を提供することである。
上記課題を解決するために、この発明のある局面に係わる不揮発性半導体記憶装置は、付加トランジスタと、不揮発的にデータを記憶し、かつ、付加トランジスタがオン状態の場合にドレイン電流を流すことが可能となるメモリトランジスタと、メモリトランジスタおよび付加トランジスタに供給する電圧を発生する電圧発生回路と、メモリトランジスタに対する書き込み時、電圧発生回路を制御することにより、付加トランジスタをオン状態とした後、電圧発生回路が発生する付加トランジスタのゲート電圧が付加トランジスタの閾値電圧に対して等しいかまたは所定値未満だけ上回る状態を第1の所定期間維持できるように付加トランジスタのゲート電圧を変更する制御部とを備える。
本発明によれば、書き込み動作の効率低下を防ぐことができる不揮発性半導体記憶装置を提供することができる。
以下、本発明の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
<第1の実施の形態>
図1は、本発明の第1の実施の形態に係る不揮発性半導体記憶装置のメモリセルの断面構造を概略的に示す図である。同図を参照して、このメモリセルは、たとえば反転層ビット線型AG−ANDフラッシュメモリのメモリセルであり、半導体基板領域SUB上に図示しない絶縁膜を介して互いに分離して形成されるアシストゲート線AGSおよびAGDと、これらのアシストゲート線AGSおよびAGDの間に形成される浮遊ゲート(FG)と、これらのアシストゲート線AGSおよびAGDと交差する方向に配設されて、メモリトランジスタの制御ゲートを構成するワード線WLとを含む。
図1は、本発明の第1の実施の形態に係る不揮発性半導体記憶装置のメモリセルの断面構造を概略的に示す図である。同図を参照して、このメモリセルは、たとえば反転層ビット線型AG−ANDフラッシュメモリのメモリセルであり、半導体基板領域SUB上に図示しない絶縁膜を介して互いに分離して形成されるアシストゲート線AGSおよびAGDと、これらのアシストゲート線AGSおよびAGDの間に形成される浮遊ゲート(FG)と、これらのアシストゲート線AGSおよびAGDと交差する方向に配設されて、メモリトランジスタの制御ゲートを構成するワード線WLとを含む。
アシストゲート線AGSおよびAGDに所定の電圧が印加された場合、半導体基板領域SUBのアシストゲート線AGSおよびAGD直下の領域に、反転層INVsおよびINVdがそれぞれ形成される。このメモリセルでは、反転層INVsおよびINVdをそれぞれソース線およびドレイン線として利用する。
書き込み時には、反転層INVsおよびINVdが形成されて、アシストゲート線AGS(以下、ソースアシストゲート線とも称する。)下部の反転層INVs近傍でホットエレクトロンが生成され、FGに注入される。このようなソースサイド注入方式により、低消費電流で高速な書き込み動作を実現する。
読み出し時には、反転層INVsおよびINVdが形成されて、アシストゲート線AGD(以下、ドレインアシストゲート線と称する。)下部の反転層INVdに読み出し電圧が供給され、アシストゲート線AGS下部の反転層INVsに接地電圧が供給される。ワード線WLには、このメモリセル選択時所定の電圧が印加される。FGに蓄積される電荷量に応じた閾値電圧により、反転層INVdおよびINVsの間にチャネル領域が選択的に形成され、反転層INVdおよびINVsの間に流れる電流量を、センスアンプ(図示せず)で検出してデータの読み出しを行なう。
同図に示すようにソースアシストゲート線AGSおよびドレインアシストゲート線AGDを、FGと交互に配設することにより、メモリセル分離のためのトレンチ領域が不要となり、またソース領域およびドレイン領域を形成する拡散領域が不要となり、メモリセルサイズを小さくすることができる。
図2は、本発明の第1の実施の形態に係る不揮発性半導体記憶装置の全体の構成を概略的に示す図である。なお、以下の説明において、アシストゲート線が延在する方向を列方向と称し、ワード線が延在する方向を行方向と称する。
同図を参照して、不揮発性半導体記憶装置100は、メモリセルアレイ21と、データラッチ25と、入出力バッファ29と、電圧発生回路31と、制御部32とを備える。電圧発生回路31は、ワード線デコーダ/ドライバ22と、Yデコーダ23と、AGDデコード/ドライブ回路26と、AGSデコード/ドライブ回路27と、Yゲート/センスアンプ28とを含む。入出力バッファ29は、外部との間でデータDQの授受を行なう。
メモリセルアレイ21は、行列状に配列されたメモリセルを含む。メモリセルアレイ21においては、ワード線WLがアシストゲート線AGSおよびAGDと交差する方向に配設される。
ワード線デコーダ/ドライバ22は、図示しないアドレスバッファからのXアドレス信号XADに従ってアドレス指定されたワード線を選択状態へ駆動する。
Yデコーダ23は、アドレスバッファからのYアドレス信号YADをデコードして、メモリセルアレイ21の選択列に対応するドレインアシストゲート線AGDを指定する列選択信号を生成する。
Yゲート/センスアンプ28は、Yデコーダ23からの列選択信号に従って、メモリセルアレイ21の選択列に対応するドレインアシストゲート線AGDを選択する。また、Yゲート/センスアンプ28は、データ読み出し時、選択したドレインアシストゲート線AGDを流れる電流を検出して内部読み出しデータを生成するセンスアンプを含む。
AGDデコード/ドライブ回路26は、Yアドレス信号YADに従って、選択列に対応するドレインアシストゲート線AGDを選択し、選択したドレインアシストゲート線AGDにAGD電圧を供給する。
AGSデコード/ドライブ回路27は、Yアドレス信号YADに従って、選択列に対応するソースアシストゲート線AGSを選択し、選択したソースアシストゲート線AGSにAGS電圧を供給する。
データラッチ25は、データ書き込み時、書き込みデータをラッチする。データラッチ25のラッチする書き込みデータに従って、メモリセルアレイ21のメモリセルに対して書き込みデータに応じた電圧が印加され、ソースサイド注入方式による書き込みが行なわれる。
制御部32は、電圧発生回路31を制御することにより、メモリセルアレイ21のメモリセルに対して書き込み動作および読み出し動作を行なう。
図3は、本発明の第1の実施の形態に係る不揮発性半導体記憶装置のメモリセルを概念的に示す図である。
同図を参照して、メモリセル50は、メモリトランジスタ1と、付加トランジスタ2と、基板8とを含む。
メモリトランジスタ1は、ドレイン側がメモリセル50のドレイン領域6となり、ドレイン電圧Vdが供給される。また、ソースが付加トランジスタ2のドレインに接続される。制御ゲート4にはワード線デコーダ/ドライバ22からのゲート電圧Vcgが印加される。
付加トランジスタ2は、図1に示すメモリセルにおける、ソースアシストゲート線AGSおよびドレインアシストゲート線AGDで形成されるトランジスタに対応する。付加トランジスタ2は、ソース側がメモリセル50のソース領域7となり、ソース電圧Vsが供給される。制御ゲート5にはゲート電圧Vg_bが印加される。
ここで、ゲート電圧Vg_bは、AGSデコード/ドライブ回路27から供給されるAGS電圧に対応する。また、ドレイン電圧Vdは、AGDデコード/ドライブ回路26から供給されるAGD電圧に対応する。AGDデコード/ドライブ回路26は、反転層INVdを形成するために十分に高い電圧をAGD電圧としてドレイン領域6に供給する。また、ソース電圧Vsは、電圧発生回路31からAGS電圧とは別に供給される電圧である。電圧発生回路31は、反転層INVsを形成するために十分に高い電圧をソース電圧Vsとしてソース領域7に供給する。また、基板電圧Vbは、電圧発生回路31から供給される電圧である。
メモリトランジスタ1に対する書き込み動作において、ゲート電圧Vcg、ゲート電圧Vg_b、ドレイン電圧Vd、ソース電圧Vsおよび基板電圧Vbをそれぞれ適切な電圧値とすることにより、メモリトランジスタ1および付加トランジスタ2がオン状態となり、メモリトランジスタ1のソース−付加トランジスタ2のソース間に形成されるチャネル領域9にドレイン電流Idsが流れる。そして、ホットエレクトロンが浮遊ゲート3に注入され、メモリトランジスタ1の閾値電圧が上昇する。メモリセル50では、メモリトランジスタ1がオン状態であっても、付加トランジスタ2がオフ状態であればメモリトランジスタ1にドレイン電流Idsを流すことができない。付加トランジスタ2がオン状態の場合にメモリトランジスタ1にドレイン電流Idsを流すことができ、メモリトランジスタ1に対して書き込みおよび読み出しを行なうことが可能となる。
次に、本発明の実施形態との比較のためにメモリセル50に対して従来の書き込み動作を行なった場合について説明する。
図4は、従来の書き込み動作時のメモリセル50における各電圧の挙動を示す図である。ここで、Vg_b_maxは、書き込み動作において付加トランジスタ2の制御ゲート5に印加するゲート電圧Vg_bの最大値であり、付加トランジスタ2を確実にオン状態とするために高めの電圧値が設定される。また、メモリセルアレイ21が複数個のメモリセル50を含む場合には、製造ばらつき等を考慮して、すべてのメモリセル50における付加トランジスタ2を確実にオン状態とするためにさらに高めの電圧値が設定される。
同図を参照して、書き込み動作が開始されると、ゲート電圧Vg_bは一気にVg_b_maxまで引き上げられる。そして、書き込み動作終了時、ゲート電圧Vg_bは一気に最小電圧、たとえば0Vまで引き下げられる。
ここで、ゲート電圧Vg_bの上昇後、ドレイン電圧Vdが下降し、ソース電圧Vsが上昇している。これは、メモリセル50のチャネル領域9にドレイン電流Idsが流れることにより、ドレイン領域6に蓄積されていた正電荷がソース領域7に移動するためである。
図5は、Vg_b_maxと、メモリセル50に一定時間書き込み動作を行なった後のメモリトランジスタ1の閾値電圧との関係を示す図である。
同図を参照して、メモリセル50に対して従来の書き込み動作を行なった場合には、書き込み動作を行なった後のメモリトランジスタ1の閾値電圧はVg_b_maxに大きく依存する(同図《A》)。また、Vg_b_maxを付加トランジスタ2の閾値電圧(Vth)である0.4Vに設定した場合に最も良好な書き込み特性が得られる、すなわち一定時間書き込み動作を行なった後のメモリトランジスタ1の閾値電圧が最大となることが分かる(同図《C》)。以下、この理由を図5および図6を用いて説明する。
図6(a)〜(c)は、Vg_b_maxに対するメモリセル50における電子(表面ポテンシャルφs)の状態を示す図である。
Vg_b_maxが付加トランジスタ2の閾値電圧未満である場合、すなわち同図においてVg_b_maxが0.4V未満である場合には(図5《F》)、チャネル領域9にドレイン電流Idsが流れず、浮遊ゲート3には電子がほとんど注入されない(図6(a))。
Vg_b_maxが付加トランジスタ2の閾値電圧に対して等しいかまたは所定値未満だけ上回る場合、すなわち同図においてVg_b_maxが0.4V以上0.5V未満である場合には(図5《G》)、チャネル領域9にドレイン電流Idsが流れる。また、メモリトランジスタ1および付加トランジスタ2の間の狭い領域L1にΔφsに相当する運動エネルギーを持った電子が集中する(図6(b))。そして、ゲート電圧Vcgによって高電圧に引き上げられた浮遊ゲート3へ、メモリトランジスタ1のゲート酸化膜の障壁を越えてこれらの電子が注入される。一定時間書き込み動作を行なった後のメモリトランジスタ1の閾値電圧はこの場合に最大となる。
Vg_b_maxが付加トランジスタ2の閾値電圧に対して所定値以上だけ上回る場合、すなわち同図においてVg_b_maxが0.5V以上である場合には(図5《H》)、チャネル領域9にドレイン電流Idsが流れるが、Δφsに相当する運動エネルギーを持った電子が領域L1より広い領域L2に分散する(図6(c))。このため、図6(b)の場合と比べて浮遊ゲート3へ注入される電子が減少する。したがって、図6(b)の場合と比べ、一定時間書き込み動作を行なった後のメモリトランジスタ1の閾値電圧が低くなる。
以下、図4に示す従来の書き込み動作の問題点を詳しく説明する。図5《F》に示すように、Vg_b_maxが付加トランジスタ2の閾値電圧未満である場合には、メモリトランジスタ1に対してほとんどデータ書き込みが行なえなくなってしまう。また、メモリセルアレイ21が複数個のメモリセル50を含む場合において、製造ばらつき等による各付加トランジスタ2の閾値電圧の相違に対応して付加トランジスタ2ごとに異なる電圧値のゲート電圧Vg_bを印加することは困難である。
このため、通常は、製造ばらつき等を考慮して、付加トランジスタ2の閾値電圧とゲート電圧Vg_bとの関係が各付加トランジスタ2で相違してもメモリトランジスタ1に対して確実にデータ書き込みを行なえるように、Vg_b_maxは付加トランジスタ2の閾値電圧に対してマージンを持たせた高めの電圧値が設定される。たとえば、同図において、付加トランジスタ2の閾値電圧0.4Vに対してVg_b_maxを1.0Vに設定する(同図《E》)。そうすると、一定時間書き込み動作を行なった後のメモリトランジスタ1の閾値電圧は、本来であれば実現できるはずのメモリセル50の閾値電圧(同図《G》)と比べて大幅に低下してしまう(同図《K》)。そうすると、不揮発性半導体記憶装置の書き込み動作時間が増大してしまう。
また、メモリセルアレイ21が複数個のメモリセル50を含む場合において、製造ばらつき等によって各付加トランジスタ2の閾値電圧が相違するときには、Vg_b_maxがばらつく場合と同様に(同図《I》)、一定時間書き込み動作を行なった後のメモリトランジスタ1の閾値電圧がばらついてしまう(同図《J》)。そうすると、いずれかのメモリセル50におけるメモリトランジスタ1の閾値電圧が目標値に到達していない場合には書き込み動作をさらに継続する必要があり、不揮発性半導体記憶装置全体としての書き込み動作時間が増大してしまう。付加トランジスタ2の閾値のばらつきを防ぐことができればこのような問題は生じないが、不揮発性半導体記憶装置の微細化にともない、閾値等のばらつきは逆に大きくなる傾向にある。不揮発性半導体記憶装置の微細化が進む中で書き込み動作時間の製品スペックを満たすため、このような問題の解決が不可欠となる。
次に、本発明の第1の実施の形態に係る不揮発性半導体記憶装置の書き込み動作について説明する。
図7(a)は、本発明の第1の実施の形態に係る不揮発性半導体記憶装置の書き込み動作時のメモリセル50における各電圧の挙動を示す図である。図7(b)〜(d)は、図7(a)の一点鎖線で囲まれた領域の複数の例を示す図である。
同図を参照して、本発明の第1の実施の形態に係る不揮発性半導体記憶装置における制御部32は、メモリトランジスタ1に対する書き込み動作が開始されると、ゲート電圧Vg_bを上昇させる。ゲート電圧Vg_bが付加トランジスタ2の閾値電圧に到達すると、付加トランジスタ2がオン状態となり、チャネル領域9にドレイン電流Idsが流れ始める。
チャネル領域9にドレイン電流Idsが流れると、前述のようにドレイン電圧Vdが下降し、ソース電圧Vsが上昇する。そうすると、付加トランジスタ2のゲート−ソース間電圧Vgsおよびドレイン−ソース間電圧Vdsが小さくなるため、付加トランジスタ2をオン状態とするためにゲート電圧Vg_bをさらに大きくする必要が生じる。すなわち、書き込み動作が開始されて付加トランジスタ2がオン状態となる前の付加トランジスタ2の閾値電圧(以下、初期閾値電圧と称する)に対して、付加トランジスタ2の閾値電圧がドレイン電流Idsに起因して上昇する。
ここで、制御部32は、メモリトランジスタ1に対する書き込み動作において、図4に示す従来の書き込み動作のようにゲート電圧Vg_bを一気にVg_b_maxまで引き上げるのではなく、ゲート電圧Vg_bを徐々に上昇させてVg_b_maxに到達させる。
より詳細には、制御部32は、図6(b)の状態、すなわち一定時間書き込み動作を行なった後のメモリトランジスタ1の閾値電圧を最大化できる状態を所定期間維持できるような一定の速度でゲート電圧Vg_bを上昇させる制御を行なう。ゲート電圧Vg_bの上昇速度は、ゲート電圧Vg_bの上昇に対して付加トランジスタ2の閾値電圧の上昇が追従できる範囲であれば、同図(b)〜(d)に示すように種々の速度とすることが可能である。
すなわち、前述のようにドレイン電流Idsに起因して付加トランジスタ2の閾値電圧が上昇するが、次の瞬間(同図《R》)にゲート電圧Vg_bをさらに上昇させることで付加トランジスタ2は引き続きオン状態となる。そうすると、チャネル領域9にドレイン電流Idsが引き続き流れ、付加トランジスタ2の閾値電圧がさらに上昇する。この閾値電圧の上昇に対して、ゲート電圧Vg_bが付加トランジスタ2の閾値電圧に対して等しいかまたは所定値未満だけ上回るようにゲート電圧Vg_bをさらに上昇させる。このような動作を繰り返すことにより、ゲート電圧Vg_bの上昇に対して付加トランジスタ2の閾値電圧の上昇が追従することができ、図6(b)の状態を維持することができる。その結果、図5《B》に示すように良好な書き込み特性を実現することができる。また、制御部32が、一定の速度でゲート電圧Vg_bを上昇させることにより、制御の簡易化を図ることができる。
なお、図4に示す従来の書き込み動作を行なった場合には、ゲート電圧Vg_bの上昇に対して付加トランジスタ2の閾値電圧の上昇が追従できないために、書き込み動作期間Tのうちのほとんどの期間において図6(c)の状態で書き込み動作が行なわれてしまうことになる。
したがって、本発明の第1の実施の形態に係る不揮発性半導体記憶装置では、製造ばらつき等を考慮して、たとえばVg_b_maxを付加トランジスタ2の閾値電圧0.4Vに対してVg_b_maxを1.0Vに設定した場合には(図5《E》)、図4に示す従来の書き込み動作を行なった場合(図5《K》)と比べて一定時間書き込み動作を行なった後のメモリトランジスタ1の閾値電圧を大幅に高くすることができる(図5《M》)。
また、本発明の第1の実施の形態に係る不揮発性半導体記憶装置において、何らかの原因でVg_b_maxがたとえば0.8V〜1.4Vの範囲でばらついた場合であっても、図4に示す従来の書き込み動作を行なった場合(図5《J》)と比べて一定時間書き込み動作を行なった後のメモリトランジスタ1の閾値電圧のばらつきを非常に少なくすることができる(図5《S》)。
ここで、図7のTeは、実効的な書き込み動作期間である。また、Aは実効的な書き込み動作期間Teにおけるゲート電圧Vg_bの上昇幅である。実効的な書き込み動作期間とは、付加トランジスタ2がオン状態となってから図6(b)の状態で書き込み動作が行なわれる期間のことである。図6(b)の状態が書き込み動作期間Tの途中で終了してしまうのは、ドレイン電圧Vdの下降およびソース電圧Vsの上昇には限度があるからである。すなわち、ドレイン電圧Vdの下降およびソース電圧Vsの上昇が停止すると付加トランジスタ2の閾値電圧が上昇しなくなるが、その一方でゲート電圧Vg_bが上昇し続けるためにゲート電圧Vg_bと付加トランジスタ2の閾値電圧との差が大きくなり、図6(c)の状態になるからである。
次に、ドレイン電圧Vdの下降およびソース電圧Vsの上昇が停止する理由を説明する。
図8(a)〜(c)は、本発明の第1の実施の形態に係る不揮発性半導体記憶装置におけるメモリセル50に対する電源供給方法を示す図である。
書き込み動作時、ドレイン電圧Vdおよびソース電圧Vsは電圧発生回路31により継続的にメモリセル50に供給されている(同図(a)〜(b))。
ゲート電圧Vg_bが付加トランジスタ2の閾値電圧に到達すると、チャネル領域9にドレイン電流Idsが流れ始め、前述のようにドレイン電圧Vdが下降し、ソース電圧Vsが上昇する。しかしながら、電圧発生回路31がドレイン電圧Vdの下降およびソース電圧Vsの上昇に対して応答した時点でドレイン電圧Vdの下降およびソース電圧Vsの上昇は停止する。すなわち、電圧発生回路31は、ドレイン電圧Vdを上昇させ、かつ、ソース電圧Vsを下降させてドレイン電流Idsが流れ始める前の電圧値に戻す(同図(c))。
図9(a)は、付加トランジスタ2の初期閾値電圧が低い場合のメモリセル50の実効的な書き込み動作期間を示す図である。(b)は、付加トランジスタ2の初期閾値電圧が高い場合のメモリセル50の実効的な書き込み動作期間を示す図である。
前述のように、付加トランジスタ2がオン状態となってドレイン電圧Vdの下降およびソース電圧Vsの上昇が開始してから、これらの下降および上昇が停止するまでの期間は電圧発生回路31の応答時間に依存する。このため、同図(a)〜(b)に示すように、本発明の第1の実施の形態に係る不揮発性半導体記憶装置においては、製造ばらつき等によって付加トランジスタ2の閾値電圧が複数個のメモリセル50でばらついた場合であっても、実効的な書き込み動作期間Teの長さは各メモリセル50で同じである。したがって、複数個のメモリセル50において付加トランジスタ2の閾値電圧がばらついた場合であっても、ゲート電圧Vg_bの上昇幅Aが各メモリセル50で等しくなるため、一定時間書き込み動作を行なった後のメモリトランジスタ1の閾値電圧のばらつきを抑えることができる。
また、メモリセル50に対して書き込み動作等を繰り返すことにより、付加トランジスタ2のゲート酸化膜に電子またはホールがトラップされてゆき、付加トランジスタ2の閾値電圧が製造直後と比べて変化してしまう問題がある。たとえば、ゲート酸化膜に電子がトラップされた場合には、付加トランジスタ2の閾値電圧が上昇してしまう。しかしながら、本発明の第1の実施の形態に係る不揮発性半導体記憶装置では、図9(a)〜(b)で説明したように、一定時間書き込み動作を行なった後のメモリトランジスタ1の閾値電圧がばらつかない。したがって、本発明の第1の実施の形態に係る不揮発性半導体記憶装置では、このような問題点も解決することができる。
以上より、本発明の第1の実施の形態に係る不揮発性半導体記憶装置は、一定時間書き込み動作を行なった後のメモリトランジスタ1の閾値電圧を高くすることができ、また、一定時間書き込み動作を行なった後の各メモリセルにおけるメモリトランジスタ1の閾値電圧のばらつきを少なくすることができるため、書き込み動作の効率低下を防ぐことができる。
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
<第2の実施の形態>
本実施の形態は、ゲート電圧Vg_bの制御内容を変更した不揮発性半導体記憶装置に関する。以下で説明する内容以外の構成および動作は第1の実施の形態に係る半導体記憶装置と同様である。
本実施の形態は、ゲート電圧Vg_bの制御内容を変更した不揮発性半導体記憶装置に関する。以下で説明する内容以外の構成および動作は第1の実施の形態に係る半導体記憶装置と同様である。
図10は、本発明の第2の実施の形態に係る不揮発性半導体記憶装置の書き込み動作時のメモリセル50における各電圧の挙動を示す図である。
ゲート電圧Vg_bが徐々に上昇してVg_b_maxに到達するまでの動作は第1の実施の形態と同様であるため、ここでは説明を繰り返さない。
制御部32は、ゲート電圧Vg_bを徐々に上昇させてVg_b_maxに到達させた後、ゲート電圧Vg_bがVg_b_maxである状態を所定期間維持する(同図《U》)。
図11(a)〜(c)は、本発明の第2の実施の形態に係る不揮発性半導体記憶装置におけるメモリセル50に対する電源供給方法を示す図である。
同図を参照して、制御部32は、電圧発生回路31を制御して、メモリトランジスタ1に対する書き込み前に、メモリトランジスタ1のドレイン領域6にドレイン電圧Vdを供給してドレイン領域6における容量C2に電荷を蓄積し、その後、ドレイン領域6のノードをカットする(同図(a))。そして、制御部32は、容量C2に蓄積された電荷をドレイン電流Idsとしてドレイン領域6−ソース領域7間に流すことによりメモリトランジスタ1に対する書き込みを行なう(同図(b))。この場合、メモリセル50における各電圧の挙動は同図(c)に示すようになる。
ここで、メモリセルアレイ21が複数個のメモリセル50を含む場合であって、書き込み動作時、ドレイン電流Idsの電流量が各メモリセル50でばらつくときには、メモリトランジスタ1の浮遊ゲート3に注入される電子の数がばらつくため、一定時間書き込み動作を行なった後のメモリトランジスタ1の閾値電圧がばらついてしまう。しかしながら、同図に示すような電源供給方法であれば、各メモリセル50で電荷を蓄積する時間を共通にすることにより各メモリセル50の容量C2に蓄積される電荷の量を等しくすることができる。そして、図10に示すようにゲート電圧Vg_bがVg_b_maxである状態を所定期間維持することにより、各メモリセル50の容量C2に蓄積される電荷をすべてドレイン領域6−ソース領域7間にドレイン電流Idsとして流しきれば、書き込み動作時、ドレイン電流Idsの電流量が各メモリセル50でばらついたとしても、最終的なメモリトランジスタ1の閾値電圧を等しくすることができる。
なお、制御部32は、ゲート電圧Vg_bがVg_b_maxである状態を所定期間維持する構成に限らず、ゲート電圧Vg_bを、ドレイン電流Idsが流れる状態、すなわち付加トランジスタ2がオン状態となるような範囲の電圧値で所定期間維持する構成であればよい。
また、制御部32は、ゲート電圧Vg_bがVg_b_maxである状態を所定期間維持することにより、各メモリセル50の容量C2に蓄積される電荷をすべてドレイン領域6−ソース領域7間にドレイン電流Idsとして流しきる構成としたが、これに限定されるものではない。制御部32は、ゲート電圧Vg_bがVg_b_maxである状態を所定期間維持することにより、ゲート電圧Vg_bがVg_b_maxに到達した時点においてドレイン電流Idsとして流れずに容量C2に残っている電荷の少なくとも一部をドレイン電流Idsとして流す構成とすることができる。このような構成により、メモリセルアレイ21が複数個のメモリセル50を含む場合に、書き込み動作時、ドレイン電流Idsの電流量が各メモリセル50でばらついたとしても、各メモリセル50における最終的なメモリトランジスタ1の閾値電圧のばらつきを抑えることができる。
図12〜図13は、本発明の第2の実施の形態に係る不揮発性半導体記憶装置におけるメモリセル50に対する電源供給方法の他の例を示す図である。
メモリセル50に対する電源供給方法は、図11に示す方法に限定されるものではなく、図12に示すようにソース領域7における容量C1に電荷を蓄積する構成、あるいは図13に示すようにドレイン領域6における容量C2、およびソース領域7における容量C1に電荷を蓄積する構成とすることができる。
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
<第3の実施の形態>
本実施の形態は、ゲート電圧Vg_bの制御内容を変更した不揮発性半導体記憶装置に関する。以下で説明する内容以外の構成および動作は第1の実施の形態に係る半導体記憶装置と同様である。
本実施の形態は、ゲート電圧Vg_bの制御内容を変更した不揮発性半導体記憶装置に関する。以下で説明する内容以外の構成および動作は第1の実施の形態に係る半導体記憶装置と同様である。
図14は、本発明の第3の実施の形態に係る不揮発性半導体記憶装置の書き込み動作時のメモリセル50における各電圧の挙動を示す図である。
同図を参照して、制御部32は、メモリトランジスタ1に対する書き込み動作において、付加トランジスタ2がオン状態となる前は、付加トランジスタ2がオン状態となった後と比べて、ゲート電圧Vg_bを急峻に上昇させる制御を行なう(同図《V》)。このような構成により、図6(a)の状態から図6(b)の状態に早期に遷移することができ、書き込み動作期間Tを短くすることができる。
図15〜図16は、本発明の第3の実施の形態に係る不揮発性半導体記憶装置の書き込み動作時のメモリセル50における各電圧の挙動の他の例を示す図である。
制御部32は、本発明の第2の実施の形態の図10および本実施の形態の図14に示すようなゲート電圧Vg_bの制御を行なう構成に限定されるものではなく、図15に示すように図10および図14に示す制御を組み合わせた構成、および図16に示すようにゲート電圧Vg_bを2次曲線状に上昇させて図15と同様の効果を奏する構成とすることができる。また、制御部32が、ゲート電圧Vg_bを階段状に上昇させる構成とすることも可能である。
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
<第4の実施の形態>
本実施の形態は、ゲート電圧Vg_bの制御内容を変更した不揮発性半導体記憶装置に関する。以下で説明する内容以外の構成および動作は第1の実施の形態に係る半導体記憶装置と同様である。
本実施の形態は、ゲート電圧Vg_bの制御内容を変更した不揮発性半導体記憶装置に関する。以下で説明する内容以外の構成および動作は第1の実施の形態に係る半導体記憶装置と同様である。
図17は、本発明の第4の実施の形態に係る不揮発性半導体記憶装置の書き込み動作時のメモリセル50における各電圧の挙動を示す図である。
ゲート電圧Vg_bが徐々に上昇してVg_b_maxに到達するまでの動作は第1の実施の形態と同様であるため、ここでは説明を繰り返さない。
制御部32は、ゲート電圧Vg_bを徐々に上昇させてVg_b_maxに到達させた後、電圧発生回路31を引き続き制御して、少なくとも付加トランジスタ2がオフ状態となるような電圧値までゲート電圧Vg_bを下降させる。
たとえば、不揮発性半導体記憶装置の微細化によって各部の抵抗および容量の影響が大きくなり、ゲート電圧Vg_bの立ち下げ期間を短くすることが製品仕様上大きな課題となる場合には、制御部32は、たとえばゲート電圧Vg_bを階段状に下降させることにより、ゲート電圧Vg_bの立ち下げ期間を短くする。
また、不揮発性半導体記憶装置の微細化によって各メモリセル50の結合容量の影響が大きくなり、あるメモリセル50におけるゲート電圧Vg_bの立ち上げまたは立ち下げの影響による、隣接する他のメモリセル50における各ノードの電位変動を低減することが製品仕様上大きな課題となる場合には、制御部32は、たとえばゲート電圧Vg_bを緩やかに下降させることにより、隣接する他のメモリセル50における各ノードの電位変動を低減する。
以上より、本発明の第4の実施の形態に係る不揮発性半導体記憶装置では、ゲート電圧Vg_bをVg_b_maxに到達させた後、ゲート電圧Vg_bの立ち下げについても制御を行なうことにより、製品仕様に柔軟に対応することができる。
[変形例]
本発明は、上記実施の形態に限定されるものではなく、たとえば以下の変形例も含まれる。
本発明は、上記実施の形態に限定されるものではなく、たとえば以下の変形例も含まれる。
(1) メモリの種類
本発明の実施の形態に係る不揮発性半導体記憶装置は、AG−AND型フラッシュメモリであるとしたが、これに限定されるものではない。図3に示すメモリセル、すなわち、付加トランジスタと、付加トランジスタがオン状態の場合にドレイン電流を流すことが可能なメモリトランジスタとを含むメモリセルを有する不揮発性メモリであれば本発明を適用することが可能である。たとえば、他のAG型フラッシュメモリに適用することが可能であり、また、メモリセル配置がNAND型およびNOR型の不揮発性メモリにも適用することが可能である。
本発明の実施の形態に係る不揮発性半導体記憶装置は、AG−AND型フラッシュメモリであるとしたが、これに限定されるものではない。図3に示すメモリセル、すなわち、付加トランジスタと、付加トランジスタがオン状態の場合にドレイン電流を流すことが可能なメモリトランジスタとを含むメモリセルを有する不揮発性メモリであれば本発明を適用することが可能である。たとえば、他のAG型フラッシュメモリに適用することが可能であり、また、メモリセル配置がNAND型およびNOR型の不揮発性メモリにも適用することが可能である。
(2) ゲート電圧Vg_bの制御
本発明の第1の実施の形態に係る不揮発性半導体記憶装置では、制御部32は、図6(b)の状態を所定期間維持できるような一定の速度でゲート電圧Vg_bを上昇させる制御を行なう構成としたが、これに限定するものではない。制御部32が、メモリトランジスタ1に対する書き込み動作において、図6(b)に示す状態を所定期間維持できるように付加トランジスタ2のゲート電圧Vg_bを変更する制御を行なう構成であればよい。たとえば、図14〜図16で示したような制御内容であってもよく、また、付加トランジスタ2をオン状態とした後、付加トランジスタ2の閾値電圧が何らかの原因で下降するか、または変化しない場合には、制御部32が、ゲート電圧Vg_bを小さくするか、または一定にする制御を行なう構成であってもよい。
本発明の第1の実施の形態に係る不揮発性半導体記憶装置では、制御部32は、図6(b)の状態を所定期間維持できるような一定の速度でゲート電圧Vg_bを上昇させる制御を行なう構成としたが、これに限定するものではない。制御部32が、メモリトランジスタ1に対する書き込み動作において、図6(b)に示す状態を所定期間維持できるように付加トランジスタ2のゲート電圧Vg_bを変更する制御を行なう構成であればよい。たとえば、図14〜図16で示したような制御内容であってもよく、また、付加トランジスタ2をオン状態とした後、付加トランジスタ2の閾値電圧が何らかの原因で下降するか、または変化しない場合には、制御部32が、ゲート電圧Vg_bを小さくするか、または一定にする制御を行なう構成であってもよい。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
1 メモリトランジスタ、2 付加トランジスタ、3 浮遊ゲート、4,5 制御ゲート、6 ドレイン領域、7 ソース領域、8 基板、9 チャネル領域、21 メモリセルアレイ、22 ワード線デコーダ/ドライバ、23 Yデコーダ、25 データラッチ、26 AGDデコード/ドライブ回路、27 AGSデコード/ドライブ回路、28 Yゲート/センスアンプ、29 入出力バッファ、DQ データ、31 電圧発生回路、32 制御部、50 メモリセル、100 不揮発性半導体記憶装置、SUB 半導体基板領域、AGS ソースアシストゲート線、AGD ドレインアシストゲート線、WL ワード線、INVs,INVd 反転層。
Claims (5)
- 付加トランジスタと、
不揮発的にデータを記憶し、かつ、前記付加トランジスタがオン状態の場合にドレイン電流を流すことが可能となるメモリトランジスタと、
前記メモリトランジスタおよび前記付加トランジスタに供給する電圧を発生する電圧発生回路と、
前記メモリトランジスタに対する書き込み時、前記電圧発生回路を制御することにより、前記付加トランジスタをオン状態とした後、前記電圧発生回路が発生する前記付加トランジスタのゲート電圧が前記付加トランジスタの閾値電圧に対して等しいかまたは所定値未満だけ上回る状態を第1の所定期間維持できるように前記付加トランジスタのゲート電圧を変更する制御部とを備える不揮発性半導体記憶装置。 - 前記制御部は、前記メモリトランジスタに対する書き込み時、前記電圧発生回路を制御することにより、前記付加トランジスタをオン状態とした後、前記電圧発生回路が発生する前記付加トランジスタのゲート電圧が前記付加トランジスタの閾値電圧に対して等しいかまたは所定値未満だけ上回る状態を第1の所定期間維持できるように前記付加トランジスタのゲート電圧を一定速度で上昇させる請求項1記載の不揮発性半導体記憶装置。
- 前記不揮発性半導体記憶装置は、前記メモリトランジスタおよび前記付加トランジスタを含むメモリセルを複数個備え、
前記制御部は、さらに、前記電圧発生回路を制御することにより、前記各メモリセルにおいて、前記メモリトランジスタに対する書き込み前に、前記メモリトランジスタのドレイン側およびソース側の少なくともいずれか一方に電荷を蓄積し、前記メモリトランジスタに対する書き込み時、前記付加トランジスタをオン状態とし、前記蓄積された電荷を前記ドレイン電流として流すことにより前記メモリトランジスタに対する書き込みを行ない、かつ、前記第1の所定期間経過後、前記付加トランジスタのオン状態を第2の所定期間維持する請求項1記載の不揮発性半導体記憶装置。 - 前記制御部は、さらに、前記メモリトランジスタに対する書き込み時、前記電圧発生回路を制御することにより、前記付加トランジスタがオン状態となる前は、前記付加トランジスタがオン状態となった後と比べて、前記付加トランジスタのゲート電圧を急峻に上昇させる請求項1記載の不揮発性半導体記憶装置。
- 前記制御部は、さらに、前記メモリトランジスタに対する書き込み時、前記電圧発生回路を制御することにより、前記第1の所定期間経過後、前記電圧発生回路を引き続き制御することにより、少なくとも前記付加トランジスタがオフ状態となるまで前記付加トランジスタのゲート電圧を下降させる請求項1記載の不揮発性半導体記憶装置。
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JP2005241580A JP2007058964A (ja) | 2005-08-23 | 2005-08-23 | 不揮発性半導体記憶装置 |
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Cited By (2)
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---|---|---|---|---|
JP2010514089A (ja) * | 2006-12-21 | 2010-04-30 | サンディスク コーポレイション | 不揮発性メモリセルの低電圧プログラミングの方法およびシステム |
CN107689799A (zh) * | 2011-05-31 | 2018-02-13 | 科洛斯巴股份有限公司 | 具有非线性元件的切换器件 |
-
2005
- 2005-08-23 JP JP2005241580A patent/JP2007058964A/ja not_active Withdrawn
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