JP3883391B2 - 不揮発性半導体メモリのウェル電圧設定回路およびそれを備えた半導体メモリ装置 - Google Patents
不揮発性半導体メモリのウェル電圧設定回路およびそれを備えた半導体メモリ装置 Download PDFInfo
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Description
【発明の属する技術分野】
この発明は、不揮発性半導体メモリを消去するウェル電圧設定回路に関し、特に、チャネル消去方式を用いた不揮発性半導体メモリの消去時のラッチアップを防止できる不揮発性半導体メモリのウェル電圧設定回路およびそれを備えた半導体メモリ装置に関する。
【0002】
【従来の技術】
従来、最も一般的に用いられているフラッシュメモリとしては、ETOX(Intelの登録商標)型フラッシュメモリセルがある。図10に、このETOX型フラッシュメモリセルの模式的な断面を示す。このETOX型フラッシュメモリセルは、ソース106とドレイン107との間の基板108上に、トンネル酸化膜105を介してフローティングゲート103が形成され、さらに、層間絶縁膜102を介して、コントロールゲート101が形成されている。
【0003】
次に、このETOXタイプのフラッシュメモリセルの動作原理を説明する。このメモリセルは、表1に示す電圧条件のように、書き込み時は、コントロールゲート101に、電圧Vpp(例えば、10V)を印加し、ソース106に基準電圧Vss(例えば0V)、ドレイン107に6Vの電圧を印加する。
【0004】
これにより、チャネル層では、多くの電流が流れ、ドレインサイドの電界が高い部分で、ホットエレクトロンが発生し、フローティングゲート103に電子が注入され、このメモリセルのしきい値電圧が上昇する。図11に、そのしきい値電圧分布状態を示す。
【0005】
【表1】
表1 従来の各モードの印加電圧
【0006】
一方、消去時には、コントロールゲート101に電圧Vnn(例えば−9V)、ソース106に電圧Vpe(例えば4V)を印加し、ソースサイドでフローティングゲート103から電子を引き抜き、メモリセルのしきい値電圧を低下させる。図11に、このしきい値電圧分布状態を示す。図11において、縦軸は、メモリセルの個数Nを示し、横軸はメモリセルのしきい値電圧を示す。このイレース動作時には、BTBT(Band To Band Tunneling)電流が流れ、同時に、ホットホール,ホットエレクトロンが発生する。このうち、ホットエレクトロンは基板108の方向に流れてしまう。一方、ホットホールは、トンネル酸化膜105側へ引かれ、トンネル酸化膜105内にトラップされる。この現象が一般的に、信頼性を悪化させると言われている。
【0007】
また、上記メモリセルの読み出しは、ドレイン107に1Vを印加し、コントロールゲート101に5Vを印加する。ここで、このメモリセルがイレース状態で、しきい値電圧が低い場合には、セルに電流が流れ、その記憶情報は、”1”と判定される。一方、このメモリセルがプログラム状態で、しきい値電圧が高い場合、メモリセルに電流が流れず、その記憶情報は、”0”と判定される。
【0008】
この動作方式を用いた問題点としては、上述したように、消去時にソースサイドで発生するBTBT電流によってメモリセルの信頼性が劣化する点にある。
【0009】
この問題を解決する手段の1つとして、消去時に、BTBT電流が発生しないチャネル消去を用いる手法がある。この手法については、特開平11−39890号公報において開示されている。なお、この手法の書き込みと読み出し動作は、上記したソースサイド消去方式の場合と同様である。
【0010】
図19に、このチャネル消去方式の動作原理を示す。図19に示すように、消去時には、層間絶縁膜192上のコントロールゲート191につながるワード線に、電圧Vnn(例えば−9V)を印加し、ソース195とウェル197には、電圧Vesc(例えば+6V)を印加する。また、ソース195はOPEN状態でもよい。これにより、チャネル層とフローティングゲート193間のトンネル酸化膜194に強い電界が印加され、FN(ファウラー・ノーデハイム)トンネル現象により、フローティングゲート193から電子が引き抜かれ、しきい値が低下する。この場合の電圧印加条件を次の表2に示す。
【0011】
【表2】
表2 従来の各モードの印加電圧
【0012】
このとき、ソース195とウェル(well)197の電位(Vp−well)は等しいので、ソース195と上記ウェル197の電位Vp−wellとの境界部では、電界が集中せず、BTBT電流は発生しない。結果として、ホットホールは発生しないことから、トンネル酸化膜194でのトラップもなく、メモリセルの信頼性は向上する。
【0013】
次に、図20に、図19に示したチャネル消去方式を行うメモリセルの構造断面をより詳細に示す。この構造は、トリプルウェル構造と呼ばれている構造であり、N−ウェル209が、メモリセルが形成されているP−ウェル204と基板208とを電気的に分離するために設けられている構造になっている。
【0014】
ここで、P−基板208には基準電圧(例えば0V)を印加し、ドレイン207に接続されているビット線BLをフローティング状態にし、さらにソース206に接続されているとコンタクト領域205に接続されている線CAには、電圧Vesc(例えば6V)を印加して、P−ウェル204に電圧Vescを印加する。上記共通ソース線CSは、ブロック内のソースを共通に接続する線である。
【0015】
さらに、コントロールゲート201には、コントロールゲート201に接続されているワード線WLを通じて、電圧Vnn(例えば−9V)を印加し、さらに、N−ウェル209には、電圧Vnw(例えば6V以上)を印加する。
【0016】
これにより、ソース206とP−ウェル204を同電位にして、チャネル消去がなされる。
【0017】
なお、図20において、符号Nで示した領域は、N+拡散領域であり、N−ウェル209に電気的接続を行うためのコンタクト領域を表している。また、図20において、符号Pで示した領域は、P+拡散領域であり、P−ウェル204に電気的接続を行うためのコンタクト領域を表している。
【0018】
消去時(書き込み時および読み出し時も同様)に、先の様々な電圧を印加するための駆動回路(ドライバ)として、メモリセルアレイの周辺部にはワード線WLを駆動するワード線駆動回路、ビット線BLを駆動するビット線駆動回路、共通ソース線を駆動する共通ソース線駆動回路、さらにはN−ウェル駆動回路およびP−ウェル駆動回路が配置されている。
【0019】
さらに、これら駆動回路に各種電圧を供給するため、電源電圧から正の高電圧を昇圧して発生させる正電圧チャージポンプ回路、逆に電源電圧から負の高電圧を昇圧させて発生させる負電圧チャージポンプ回路、これらチャージポンプ回路からの出力を入力して降圧させて各種電圧を発生させると共にそれらの電圧を安定化させて出力するレギュレータ回路等が配置されている。
【0020】
上記メモリセルアレイの周辺の回路のうち、特に、消去時に必要な構成を図15に示す。また、図12には、1ブロックが64kBのメモリセルアレイの1ブロック分を示す。これらのメモリセルが1つのP−ウェル内に形成されている(図17参照)。
【0021】
図12に示すように、1ブロックのメモリセルアレイは、複数のメモリセルMSがアレイ上に配列されて構成されている。このワード線WL0には、512個のメモリセルMSのコントロールゲートが接続され、ワード線WL1〜WL1023についても同様である。
【0022】
また、ビット線BL0には、1024個のメモリセルMSのドレインが接続され、ビット線BL1〜BL511についても同様である。
【0023】
また、同一ブロック内のメモリセルMSのソースは共通ソース線SLに接続されている。
【0024】
さらに、同一ブロック内のメモリセルMSのウェル部は、共通のP−ウェルに形成されており、この共通のP−ウェルには端子PWから電圧が印加される。図15に示すように、このメモリセルアレイ153の外周部には、先のワード線WL0〜WL1023を各々駆動する1024個のワード線ドライバ(ワード線駆動回路)152が配置されている。
【0025】
消去パルス印加時は、電源電圧から負の高電圧を昇圧して発生させる負電圧チャージポンプ回路151から出力された電圧Vnn(例えば、−9V)が低位側電圧としてワード線ドライバ152に入力されている。
【0026】
一方、ワード線ドライバ152の高位側電圧線VPXに、基準電圧Vssが入力されている。この高位側電圧線VPXは、書込み時に10Vとなり、読出し時に5Vとなるが、消去パルス印加時はレギュレータ回路158の動作は停止しており、基準電圧Vssに固定されている。
【0027】
ワード線ドライバ152は、図示していないデコーダ回路からのデコーダ信号により動作する。このデコーダ回路は、書込み、読出し時には、順次選択されたワード線に、上述の表2に示すコントロールゲート電圧を印加し、消去時には、ブロック単位あるいは全ブロックのワード線を選択して、所定の電圧を印加するような制御信号を発生する。また、非選択ワード線には、基準電圧Vssが出力されるように、ワード線ドライバ152を制御する。
【0028】
また、電源電圧から正の高電圧を昇圧して発生させる高電圧チャージポンプ回路160からの出力(消去パルス印加時は例えば8V)をレギュレータ回路157で安定化した電圧(消去パルス印加時は例えば6V)を、P−ウェルドライバ156およびN−ウェルドライバ155に供給している。P−ウェルドライバ156は、この電圧を端子PW(図20参照)に出力し、N−ウェルドライバ155は、この電圧を端子NW(図20参照)に出力する。
【0029】
なお、図15に示すブロック図では、ビット線BLを駆動するビット線駆動回路、および、共通ソース線を駆動する共通ソース線駆動回路を省略している。
【0030】
次に、イレース時における、このチャネル消去方式のウェル側の駆動回路の動作を説明する。イレースが開始されると、負電圧チャージポンプ151が動作して、ワード線WLに負電圧Vnn(例えば−9V)が出力される。また、正電圧チャージポンプ160が動作して、正の電圧(例えば8V)が出力される。このチャージポンプ出力電圧を、レギュレータ回路157により6Vの安定化出力にして、N−ウェルドライバ155に入力する。N−ウェルドライバ155の出力は6Vになり、図17に示すメモリセルアレイのN−ウェル179には、端子NWから6Vが出力される。
【0031】
なお、N−ウェル駆動回路(ドライバ)155は、既知の技術で構成されており、ここでのより詳細な説明は省略する。
【0032】
また、P−ウェルの電位も同様に、正電圧チャージポンプ回路160からの出力(例えば8V)が入力されて、6Vの安定化出力を出力するレギュレータ回路157を介して、端子PWに6Vが入力され、図17におけるコンタクト領域175(すなわちP拡散領域)に入力され、P−ウェル174は6Vの電位となる。
【0033】
次に、図16に、P−ウェル駆動回路(ドライバ)156の一例を示す。また、図21に、図16における高電圧レベルシフター回路163の構成例を示す。このP−ウェルドライバ156は、電圧線hhersに6Vが印加され、信号erswelがハイレベル(電源電圧レベル、例えば5V以下)になると、N−MOSトランジスタ162は、オフ状態になる。一方、高電圧レベルシフター回路163では、P−MOSトランジスタ213とN−MOSトランジスタ212がオンし、P−MOSトランジスタ211とN−MOSトランジスタ214がオフする。これにより、高電圧レベルシフター回路163の出力216からは、L(Low)レベル(例えば基準電圧Vss)が出力され、図16のP−MOSトランジスタ161がオンして、端子PWは、電圧線hhersの電位レベル(6V)となる。
【0034】
一方、信号erswelとして、Lレベル(例えば基準電圧Vss)が入力されると、端子PWは、Lレベル(例えば基準電圧Vss)となる。
【0035】
次に、消去パルス印加が終了し、ウェル、ワード線電圧がともに基準電圧となるシャットダウンシーケンスについて説明する。このシャットダウンシーケンスが実行されると、信号erswelがLレベルになり、P−MOSトランジスタ161がオフし、N−MOSトランジスタ162がオンする。これにより、図17のP−ウェル174が基準電圧Vssヘフォース(force)される。さらに、ワード線WL側も、この基準電圧Vssヘフォースされ、最後に、正電圧チャージポンプ160および負電圧チャージポンプ151が止められる。
【0036】
図14に、上記消去パルス印加終了後のシャットダウンシーケンスにおけるワード線電圧とP−ウェル電圧の波形の一例を示す。図14において、原点が消去パルス印加終了時点である。
【0037】
図14に示すように、図17のP−ウェル174が、基準電圧Vssヘフォースされるタイミングにおいて、ワード線電圧が、−9Vからさらに、1V程度低下し、−10V程度になっている。その後、このワード線電圧は、ゆっくりと、0Vにフォースされている。このような現象が発生する理由を以下の(i),(ii),(iii)の順に説明する。
【0038】
(i) P−ウェル電圧が、基準電圧Vssヘフォースされる動作が急峻な理由
(ii) ワード線電圧が、一旦、−9Vから−10V程度まで低下している理由
(iii) ワード線電圧が、基準電圧Vssヘフォースされる動作が緩慢(ブロード)な理由
上記(i)ついては、書き込み時の動作に関係がある。最初に、チャネル消去方式を用いる時のメモリセルの構成について述べる。図17に示すように、メモリセルがアレイを形成している部分の断面構造では、N−ウェル179によって、P基板178と電気的に分離されたP−ウェル174内に、メモリセルが形成されている。なお、図17において、171はコントロールゲート、172はフローディングゲート、173,175はコンタクト領域、176はソース、177はドレインであり、コントロールゲート171にワード線WLが接続されている。
【0039】
トリプルウェル構造は、消去時に、P−ウェル174に、正の電圧(例えば6V)を印加するために必要な構成である。したがって、P−ウェル174内に存在するメモリセルは、一括消去で消去される1ブロック分のメモリセル(例えば64KB)である。この場合、P−ウェル174に、電圧を供給する端子は、メモリセルアレイ内の外周部のみに配置される。通常の場合、P−ウェル174は、基板178と電気的に接続されている。
【0040】
一方、書き込み時には、上述のように、チャネルに多くの電流(例えば1セル当たり500μA)が流れ、プログラムが行なわれる。このとき、同時に、基板178側にも電流が流れ込む(例えば1セル当たり100μA)。したがって、例えば、このプログラムが、8ビット同時に行われる場合には、基板178側に流れる電流は、800μA程度になる。この電流を、図16に示すP−ウェルドライバのN−MOSトランジスタ162を通して、基準電圧Vssヘフォースすることになる。
【0041】
この場合、P−ウェル174の電位を、基準電圧Vssへ確実にフォースする必要があるので、電流ひきこみ能力を大きくするために、トランジスタサイズとしては比較的大きいサイズを必要とする。例えば、チャネル長は、設計ルール上の最小とするが、チャネル幅W=100μmと広くする。その結果として、消去時のシャットダウンシーケンス時には、このN−MOSトランジスタ162を通して、P−ウェル174の電圧がディスチャージされる。これが、P−ウェル電圧が、図14のような急峻な波形となる理由である。
【0042】
次に、上記(ii)のワード線電圧が、図14のように一旦低下する理由を説明する。ワード線WLとP−ウェル174間の容量によるカップリングにより、P−ウェル174が6Vから基準電圧Vssへ急峻にフォースされるとき、ワード線電圧は、さらに負の電圧、例えば、−9Vから−10Vとなる。この容量カップリングの等価回路を、図13に示す。例えば、0.25μmを最小加工レベルとするフラッシュメモリセルアレイの1ブロック(64KB)では、容量Cwwは、
0.7fF×64×8×1024=367pf
となり、非常に大きなものになる。したがって、カップリング比も大きくなる。結果として、図14に示すように、ワード線電圧は、シャットダウンシーケンス時に、−9Vから−10Vに低下することになる。
【0043】
次に、上記(iii)のワード線電圧の基準電圧Vssへのフォースがブロードな理由を説明する。通常、ワード線WLを駆動するワード線駆動回路(ドライバ)は、ワード線1本を駆動するものである。このため、図22に示すように、ワード線ドライバの出力段トランジスタ221および222は、大容量負荷であるウェルの電位を固定させる必要があるP−ウェルドライバと比較して、負荷は少ない。したがって、N−ウェルドライバの駆動能力は、P−ウェルドライバほどは必要ない。
【0044】
さらに、N−ウェルドライバは、ワード線1本に接続されることから、多数配置する必要がある。このことは、レイアウト面積の増大する要因となる。これらのことから、ワード線ドライバの出力段のトランジスタサイズは比較的小さく抑えられている。
【0045】
したがって、図14に示すように、消去パルス印加終了後のワード線電圧はゆっくりと(ブロードに)、−9Vから基準電圧Vssにフォースされることになる。
【0046】
なお、図22に示すワード線ドライバの出力段トランジスタ222の駆動能力が小さいことは、図14に示すように、容量によるカップリングに起因し、P−ウェル電圧の急峻な動きに対して、ワード線が電圧変動の影響を受け易いことにもつながる。
【0047】
【発明が解決しようとする課題】
上記従来例において発生する上記現象(ii)が問題となる点について、以下に説明する。
【0048】
上述の図22に示すように、ワード線ドライバ152は、非反転型高電圧レベルシフタ回路223を有し、その出力にP−MOSトランジスタ221とN−MOSトランジスタ222のゲートが接続されている。このP−MOSトランジスタ221のソースとN−ウェル(図示せず)が、電圧線VPXに接続されている。この電圧線VPXは、書込み時に10Vとなり、読出し時に5Vとなるが、消去時には、図15のレギュレータ回路158が動作を停止して基準電圧Vssになっている。
【0049】
一方、N−MOSトランジスタ222のソースとP−ウェルは、電圧線Vnnに接続されている。この電圧線Vnnは、消去時に、−9Vとなるが、書込み時および読み出し時には、図15のレギュレータ回路157の動作が停止して基準電圧Vssになっている。そして、このトランジスタ221と222のドレイン同士が接続されて、ワード線WLに接続されている。
【0050】
なお、非反転型高電圧レベルシフター回路223は、消去時は、デコード回路(図示せず)からのデコード信号DWLを、基準電圧−Vnn間の電圧信号レベルに非反転にレベル変換する。このデコード信号DWLは、電源電圧と基準電圧との間の電圧レベルの信号である。
【0051】
次に、このワード線ドライバ152のN−MOSトランジスタ222で発生する問題を、図18を参照して説明する。このN−MOSトランジスタ222のソース184とP−ウェル186は、電圧Vnn(−9V)であり、ゲート181は、上記非反転型高電圧レベルシフター回路223からの出力(ここでは基準電圧Vss)を受けて、オン状態となっている。また、このN−MOSトランジスタ222のドレイン185に接続されているワード線WLには、−9Vが出力されている状態である。
【0052】
また、図18において、符号Pで示されるのは、P+拡散領域であり、P−ウェル186ヘの電圧供給のためのコンタクト領域183である。さらに、符号Nで示されるのは、N+拡散領域であり、ソース184もしくはドレイン185の領域を形成している。また、N−ウェル187における符号Nは、N+拡散領域であり、N−ウェル187ヘの電圧供給のためのコンタクト領域である。
【0053】
ここで、消去パルスの印加が終了し、シャットダウンシーケンスに入ると、図14に示すように、ワード線電圧が、一時、−9Vから、例えば、−10Vに落ちる場合がある。
【0054】
このように、P−ウェル186の電位(−9V)が、ワード線WLに接続されているドレイン185の電位(−10V)に対して、ビルトイン電圧(0.6V)を越えた状態が発生すると、PNジャンクション部で順方向バイアスとなり、P−ウェル186からドレイン185に電流が流れる。
【0055】
例えば、P−ウェル186が−9Vで、ドレイン185が−9.6V以下となると、ドレイン185とP−ウェル186との間で、順方向バイアスとなり、電流が流れる。このように、順方向バイアスにより電流が流れると、これがトリガになり、局所的なラッチアップが発生することになる。このラッチアップが発生すると誤動作が生じ、最悪の場合には、フラッシュメモリの破壊につながるものである。
【0056】
そこで、この発明の目的は、フラッシュメモリでチャネル消去を行う場合に、消去パルスの印加が終了した後のシャットダウンシーケンスにおいて、上記ラッチアップを防止できる不揮発性半導体メモリのウェル電圧設定回路およびそれを備えた半導体メモリ装置を提供することにある。
【0057】
【課題を解決するための手段】
上記目的を達成するため、この発明のウェル電圧設定回路は、制御ゲートと浮遊ゲートとドレインとソースを有し、電気的に情報の書き込みと消去が可能な浮遊ゲート電界効果トランジスタが、メモリセルアレイを形成するように行と列が配置され、各行中の浮遊ゲート電界効果トランジスタの制御ゲートに接続される複数の行線と各列中の浮遊ゲート電界効果トランジスタのドレインに接続される複数の列線を有する各ブロック内で、各浮遊ゲート電界効果トランジスタのソースに共通に接続されるソース線を有する不揮発性半導体メモリのウェル電圧設定回路であって、
ファウラー・ノーデハイムトンネル現象を用いチャネル消去によって、上記メモリセルアレイを、ブロック単位で消去する消去動作において、
上記浮遊ゲート電界効果トランジスタに消去パルスを印加するときに、消去すべきブロックのメモリセルアレイが配置され、チャネル領域を形成しているウェルに、第1の電圧を印加する第1の電圧供給回路と、
上記消去パルスを印加した後、および、書き込み時と読み出し時に、上記ウェルに基準電圧を印加する第2の電圧供給回路と、
上記消去パルスを印加した後のシャットダウンシーケンスにおいて、上記第2の電圧供給回路の入力電源線に基準電圧を供給する能力が、書き込み時と読み出し時に比べて、小さくなる第4の電圧供給回路とを備え、
上記第2の電圧供給回路が上記ブロック毎に配置され、かつ、上記第4の電圧供給回路がブロックに対して1つだけ設置されると共に、上記第2の電圧供給回路は上記入力電源線に供給された電圧を上記ウェルに印加することを特徴としている。
【0058】
この発明の不揮発性半導体メモリのウェル電圧設定回路では、上記第4の電圧供給回路は、上記消去パルスを印加した後のシャットダウンシーケンスにおいて、上記第2の電圧供給回路の入力電源線に基準電圧を供給する能力が、書き込み時と読み出し時に比べて、小さくなる。したがって、第2の電圧供給回路は、書き込み時と読み出し時に比べて、消去パルス印加後のシャットダウンシーケンスでは、能力が小さくなり、上記ウェルをゆっくりと基準電圧に近づけることができる。したがって、上記ウェルとワード線との容量カップリングに起因してワード線電圧を低下させることを防止でき、ワード線ドライバにおける消去時順方向バイアスに起因するラッチアップを防止できる。
【0059】
また、一実施形態の不揮発性半導体メモリのウェル電圧設定回路では、上記第4の電圧供給回路は、
抵抗等価素子と第1のN−MOSトランジスタとで構成され、
上記第1の電圧供給回路による消去パルス印加後に、上記第2の電圧供給回路の入力電源線に、上記抵抗等価素子のみを通して、上記ウェルに基準電圧を印加するための電圧を供給し、
読み出し時と書き込み時には、上記第1のN−MOSトランジスタをオンし、この第1のN−MOSトランジスタと抵抗等価素子を通して、上記第2の電圧供給回路の入力電源線に、上記ウェルに基準電圧を印加するための電圧を供給する。
【0060】
この実施形態では、上記第4の電圧供給回路は、抵抗等価素子と第1のN−MOSトランジスタとで構成され、上記第1の電圧供給回路による消去パルス印加後に、上記第2の電圧供給回路の入力電源線に、上記抵抗等価素子のみを通して、上記ウェルに基準電圧を印加するための電圧を供給する。したがって、第2の電圧供給回路は、書き込み時と読み出し時に比べて、消去パルス印加後のシャットダウンシーケンスでは、能力が小さくなり、上記ウェルをゆっくりと基準電圧に近づけることができる。したがって、上記ウェルとワード線との容量カップリングに起因してワード線電圧を低下させることを防止でき、ワード線ドライバにおける消去時順方向バイアスに起因するラッチアップを防止できる。
【0061】
また、他の実施形態の不揮発性半導体メモリのウェル電圧設定回路では、上記第4の電圧供給回路は、上記第1のN−MOSトランジスタと第2のN−MOSトランジスタで構成され、
上記第1の電圧供給回路による消去パルス印加後に、上記ウェルに基準電圧を印加するための電圧を、ゲート電圧が電源電圧である第2のN−MOSトランジスタを通して、上記第2の電圧供給回路の入力電源線に供給し、
読み出し時と書き込み時には、上記第2のN−MOSトランジスタと共に、上記第1のN−MOSトランジスタをオンして、上記ウェルに基準電圧を印加するための電圧を、上記第2の電圧供給回路の入力電源線に供給する。
【0062】
この実施形態では、上記第4の電圧供給回路は、上記第1のN−MOSトランジスタと第2のN−MOSトランジスタで構成され、上記第1の電圧供給回路による消去パルス印加後に、上記ウェルに基準電圧を印加するための電圧を、ゲート電圧が電源電圧である第2のN−MOSトランジスタを通して、上記第2の電圧供給回路の入力電源線に供給する。また、上記第4の電圧供給回路は、読み出し時と書き込み時には、上記第2のN−MOSトランジスタと共に、上記第1のN−MOSトランジスタをオンして、上記ウェルに基準電圧を印加するための電圧を、上記第2の電圧供給回路の入力電源線に供給する。
【0063】
したがって、この実施形態によれば、第2の電圧供給回路は、書き込み時と読み出し時に比べて、消去パルス印加後のシャットダウンシーケンスでは、能力が小さくなり、上記ウェルをゆっくりと基準電圧に近づけることができる。したがって、上記ウェルとワード線との容量カップリングに起因してワード線電圧を低下させることを防止でき、ワード線ドライバにおける消去時順方向バイアスに起因するラッチアップを防止できる。
【0064】
また、一実施形態は、制御ゲートと浮遊ゲートとドレインとソースを有し、電気的に情報の書き込みと消去が可能な浮遊ゲート電界効果トランジスタが、メモリセルアレイを形成するように行と列が配置され、各行中の浮遊ゲート電界効果トランジスタの制御ゲートに接続される複数の行線と各列中の浮遊ゲート電界効果トランジスタのドレインに接続される複数の列線を有する各ブロック内で、各浮遊ゲート電界効果トランジスタのソースに共通に接続されるソース線を有する不揮発性半導体メモリのウェル電圧設定回路であって、
ファウラー・ノーデハイムトンネル現象を用いチャネル消去によって、上記メモリセルアレイを、ブロック単位で消去する消去動作において、
上記浮遊ゲート電界効果トランジスタに消去パルスを印加するときに、消去すべきブロックのメモリセルアレイが配置され、チャネル領域を形成しているウェルに、第1の電圧を印加する第1の電圧供給回路と、
上記消去パルスを印加した後、および、書き込み時と読み出し時に、上記ウェルに基準電圧を印加する第2の電圧供給回路と、
上記第1の電圧供給回路による消去パルス印加終了後に、上記ウェルの電位を、一旦、上記消去パルスを印加した時の電位と基準電圧の間の中間レベルにする中間電圧を上記第2の電圧供給回路の入力電源線に供給する中間電圧供給回路と、
上記消去パルスを印加した後のシャットダウンシーケンスでは、上記中間電圧供給回路で上記ウェルの電位を上記中間レベルにした後、基準電圧を上記第2の電圧供給回路の入力電源線に印加させる基準電圧供給回路を有し、
上記第2の電圧供給回路が上記ブロック毎に配置されると共に、上記中間電圧供給回路と基準電圧供給回路が全ブロックに対して1つだけ設置され、
上記中間電圧供給回路の電流供給能力が上記基準電圧供給回路の電流供給能力よりも小さく、かつ、上記基準電圧供給回路は、読み出し時と書き込み時にも上記基準電圧を第2の電圧供給回路の入力電源線に印加すると共に、上記第2の電圧供給回路は、上記入力電源線に供給された電圧を上記ウェルに印加することを特徴としている。
【0065】
この実施形態では、上記第1の電圧供給回路による消去パルス印加終了後に、上記中間電圧供給回路が、上記第2の電圧供給回路の入力電源線に上記中間電圧を供給して、上記ウェルの電位を、一旦、上記消去パルスを印加した時の電位と基準電圧の間のレベルにした後、上記基準電圧供給回路によって、上記第2の電圧供給回路から、上記ウェルに基準電圧を印加させる。
【0066】
したがって、この実施形態によれば、書き込み時と読み出し時に比べて、消去パルス印加後のシャットダウンシーケンスでは、上記ウェルをゆっくりと基準電圧に近づけることができる。したがって、上記ウェルとワード線との容量カップリングに起因してワード線電圧を低下させることを防止でき、ワード線ドライバにおける消去時順方向バイアスに起因するラッチアップを防止できる。
【0067】
また、他の実施形態の不揮発性半導体メモリ装置は、上記記載のウェル電圧設定回路を内蔵したことを特徴としている。
【0068】
この実施形態では、上記ウェル電圧設定回路を内蔵したことで、上記ウェルとワード線との容量カップリングに起因してワード線電圧を低下させることを防止でき、ワード線ドライバにおける消去時順方向バイアスに起因するラッチアップを防止できる不揮発性半導体メモリ装置を提供できる。
【0069】
【発明の実施の形態】
以下、この発明を図示の実施の形態に基いて詳細に説明する。
【0070】
(第1参考例)
図1に、この発明の不揮発性メモリのウェル電圧設定回路の第1参考例としてのP−ウェルドライバ回路の構成を示す。
【0071】
この第1参考例のP−ウェルドライバ回路は、図15に示すメモリセルアレイ153の周辺回路において、P−ウェルドライバ回路156と置き換えて用いられるものである。
【0072】
この第1参考例のP−ウェルドライバ回路は、高電圧レベルシフタ15と、この高電圧レベルシフタ15の出力側にゲートが接続されたP−MOSトランジスタ11と、上記高電圧レベルシフタ15の入力側にインバータ16を介してゲートが接続されたN−MOSトランジスタ12を有している。このP−MOSトランジスタ11のドレインとN−MOSトランジスタ12のドレインとの接続線は、出力端子PWとなる出力線20に接続されている。また、上記P−MOSトランジスタ11のソースは、信号線hhersに接続され、N−MOSトランジスタ12のソースは、基準電圧Vssとなる端子に接続されている。
【0073】
この出力線20は、N−MOSトランジスタ13のドレインに接続され、このN−MOSトランジスタ13のソースは、基準電圧Vssとなる端子に接続されている。一方、ノアゲート17とインバータ18の直列回路が、上記N−MOSトランジスタ13のゲートに接続されている。このノアゲート17の入力側には、プログラム信号pgが入力される信号線と読み出し信号readが入力される信号線とが接続されている。
【0074】
図1に示したP−ウェルドライバ回路のP−MOSトランジスタ11は、メモリセルアレイ153に消去パルスを印加する時に、P−ウェルに、P−ウェル電圧を供給するものである。
【0075】
また、上記N−MOSトランジスタ13は、メモリセルアレイ153の書き込み時や読み出し時に、P−ウェルを基準電圧Vssヘフォース(force)するものである。上記N−MOSトランジスタ13は、N−MOSトランジスタ12に比べて、駆動能力が大きいトランジスタであり、チャネル長を最小に設定し、かつ、チャネル幅は、例えば100μmに設定している。このN−MOSトランジスタ13の設定は、電流ひきこみ能力を大きくするための設定であり、P−ウェルの電位を、基準電圧Vssへ確実にフォースするためのものである。
【0076】
一方、上記N−MOSトランジスタ12は、メモリセルアレイに、消去パルスを印加した後に、P−ウェルをディスチャージし、P−ウェルの電圧を基準電圧Vssヘフォースするためのトランジスタである。このN−MOSトランジスタ12は、P−ウェルを基準電圧Vssヘフォースさせる時間をゆっくりと緩慢にするために、その駆動能力が、上記N−MOSトランジスタ13の50分の1程度に設定されている。
【0077】
この参考例のP−ウェルドライバ回路は、図16に示した従来のP−ウェルドライバ回路156と異なり、新たなN−MOSトランジスタ13を備えている。このN−MOSトランジスタ13は、ソースが基準電圧Vssになる端子に接続され、ドレインが出力端子PWに接続された出力線20に接続されている。このN−MOSトランジスタ13のゲートには、プログラム信号pgと読出し信号readが、ノアゲート17とインバータ18を経由して、入力されるようになっている。
【0078】
また、N−MOSトランジスタ12は、消去動作時にオンするもので、N−MOSトランジスタ13よりも、駆動能力が小さいトランジスタで構成されている。一方、N−MOSトランジスタ13は、プログラム動作時と読出し動作時にオンするもので、N−MOSトランジスタ12よりも、駆動能力が大きいトランジスタからなる。
【0079】
プログラム信号pgがハイレベル(例えば、電源電圧レベル5V以下)である書き込み時、または、読み出し信号readがハイレベル(例えば、電源電圧レベル5V以下)である読出し時には、N−MOSトランジスタ13がオンする。一方、プログラム信号pgおよび読み出し信号readが基準電圧Vssになるそれ以外の時は、N−MOSトランジスタ13はオフ状態になる。
【0080】
なお、上記消去動作とは、消去パルスをメモリセルに印加することを示しており、この消去パルス印加の後、メモリセルが所定のしきい値電圧(たとえば、図11に示す3.0V以下)になったか否かを検証する消去ベリファイはリード動作と一致する。
【0081】
この消去ベリファイは、読出し動作とほぼ同じ(表2でのコントロールゲートヘの印加電圧を3.0Vに設定することが異なる)であるので、ここでは説明を省略している。
【0082】
したがって、この参考例においてシャットダウンシーケンスとは、消去動作中の消去パルス印加終了後の消去ベリファイヘ移る過程のことを示している。
【0083】
この参考例において、イレース動作については、基本的に、従来例で示したものと同様である。したがって、ここでは、シャットダウンシーケンスを中心に、この実施形態のP−ウェルドライバの動作を中心に説明する。
【0084】
まず、イレース(消去動作)について説明する。このイレースが始まると、この参考例のP−ウェルドライバに入力される信号erswelが、H(high)レベル(電源電圧レベル例えば5V以下)となり、P−MOSトランジスタ11がオンする。すると、このP−ウェルドライバの出力線20の出力端子PWに、正の電圧hhers(例えば、6V)が出力される。
【0085】
そして、消去パルス印加が終了し、シャットダウンシーケンスが始まると、erswel信号がLレベル(つまり基準電圧レベルVss)となる。これにより、P−MOSトランジスタ11がオフし、同時に、N−MOSトランジスタ12がオンする。これにより、このP−ウェルドライバの出力線20は、基準電圧Vssヘフォースされる。このとき、N−MOSトランジスタ12の能力が、上述したように、読み出し,書き込み用のN−MOSトランジスタ13よりも小さいので、P−ウェルの電圧の立下り波形は、図2に示すように、緩慢な波形になる。
【0086】
このように、この参考例では、従来例に比べて、P−ウェルの電圧が、比較的ゆっくりと、基準電圧Vssヘフォースされるので、従来の(ii)で説明したような容量カップリングによる影響が小さくなる。したがって、この実施形態のP−ウェルドライバによれば、ワード線WLの電圧は、上記P−ウェル電圧の立下り時にも、少なくとも−9.6Vよりも低くなることはない。
【0087】
したがって、この参考例のP−ウェルドライバを、前述の図15のブロック図におけるP−ウェルドライバ156と置き換えることによって、前述した図15のワード線ドライバ152のN−MOSトランジスタ222の断面構造を示した図18に示すようなドレイン185とP−ウェル186の順方向バイアスが発生することない。したがって、前述したようなラッチアップが発生することを防止できる。
また、P-ウェルドライバがスローに基準電圧Vssへフォースするトランジスタサイズを最適化することがむずかしい場合のことを考えて、P-ウェルを基準電圧Vssへフォースさせる前に、読み出し信号readを、“H”状態として、P-ウェルを基準電圧Vssへフォースする方法を用いる場合がある。この時の電圧波形を、図24に示す。この場合、ワード電圧は、一瞬、深い負の電圧へフォースされることになるが、0.6V以下(ビルトイン電圧以下)なので、ラッチアップが発生することはない。
【0088】
そして最後に、図2に示すように、ワード線電圧が基準電圧Vssへゆっくりフォースされることになる。
【0089】
なお、この第1参考例において、書き込み時と読み出し時には、N−MOSトランジスタ12と13の双方をオンする構成としてももちろん良い。
【0090】
(第2参考例)
次に、図3に、この発明の不揮発性半導体メモリのウェル電圧設定回路の第2参考例を示す。この第2実施形態は、前述の第1実施形態のP−MOSトランジスタ11,N−MOSトランジスタ12,高電圧レベルシフタ15,N−MOSトランジスタ13,インバータ16,ノアゲート17,インバータ18に替えて、P−MOSトランジスタ31,N−MOSトランジスタ32,高電圧レベルシフタ35,N−MOSトランジスタ33,インバータ36,ノアゲート37,インバータ38を有している。なお、上記各素子の配線は、前述の第1参考例と同じである。
【0091】
この第2参考例は、上記第1参考例と同じく、基本的に、イレース動作については、従来例で示したものと同様である。したがって、この第2参考例においても、シャットダウンシーケンス動作を中心に説明する。
【0092】
図3に示すように、この第2参考例は、消去パルス印加時のウェル電圧を供給するためのP−MOSトランジスタ31を有している。また、書き込み時および読み出し時に、P−ウェルを基準電圧VssヘフォースするためのN−MOSトランジスタ33を有している。このN−MOSトランジスタ33は、書き込み時および読み出し時に、P−ウェルを基準電圧Vssヘフォースするため、N−MOSトランジスタ32に比べて、能力が大きいトランジスタであり、チャネル長は最小で、かつ、チャネル幅は、例えば100μmにしている。このN−MOSトランジスタ33の設定は、電流ひきこみ能力を大きくするための設定であり、P−ウェルの電位を、基準電圧Vssへ確実にフォースするためのものである。
【0093】
また、N−MOSトランジスタ32は、消去動作時に、P−ウェルをディスチャージし、P−ウェルの電圧を基準電圧Vssヘフォースする。このN−MOSトランジスタ32は、その駆動能力を、トランジスタ33の10分の1程度としている。これにより、上記P−ウェルの電圧が、従来例に比較して、緩慢に(ゆっくりと)基準電圧Vssヘフォースされる。
【0094】
さらに、この第2参考例では、インバータ36を構成しているN-MOSトランジスタとP−MOSトランジスタの内のP−MOSトランジスタのサイズを、N-MOSトランジスタよりも小さくした。つまり、このインバータ36のP−MOSトランジスタのサイズを、前述の第1実施形態のインバータ16のP−MOSトランジスタよりも小さくした。これは、上記消去動作時のP−ウェルのディスチャージ時におけるトランジスタ32の能力を低下させたことになり、図4に示すように、インバータ36とトランジスタ32のゲートとの接続点(ノード)の電圧Vnode1の立ち上りを緩慢(100ナノ秒以上)にする。これによって、イレースパルス印加後のP−ウェルの電圧のディスチャージ曲線を、図2に示すように、従来例に比べて、緩慢なものにすることができる。
【0095】
次に、この参考例のイレース動作を説明する。イレース動作が始まると、この参考例のP−ウェルドライバは、信号erswelが、Hレベルになり、P−MOSトランジスタ31がオンし、出力線40から出力端子PWに、正の電圧(例えば6V)が出力される。そして、このパルス印加が終了すると、シャットダウンシーケンスが始まるので、信号erswelが、Lレベルとなる。これにより、P−MOSトランジスタ31がオフし、同時に、N−MOSトランジスタ32がオンする。これにより、P−ウェルは、基準電圧Vssヘフォースされる。
【0096】
このとき、上記したように、N−MOSトランジスタ32の能力が、N−MOSトランジスタ33よりも小さく、かつ、図4に示すように、オンへの立ち上がり時間も長いことから、P-ウェルの電圧波形は、図2に示すような波形になる。
また、P-ウェルドライバがスローに基準電圧Vssへフォースするトランジスタサイズを最適化することがむずかしい場合のことを考えて、P-ウェルを基準電圧Vssへフォースさせる前に、読み出し信号readを、“H”状態として、P-ウェルを基準電圧Vssへフォースする方法を用いる場合がある。この時の電圧波形を、図24に示す。この場合、ワード電圧は、一瞬、深い負の電圧へフォースされることになるが、0.6V以下(ビルトイン電圧以下)なので、ラッチアップが発生することはない。
【0097】
このように、この第2参考例によれば、P−ウェルを、従来よりも緩慢に、基準電圧Vssヘフォースさせることができるので、前述のワード線WLとP−ウェルとの容量カップリングによる影響が小さくなる。したがって、この実施形態によれば、ワード線WLの電圧は、上記P−ウェル電圧の立下り時に、少なくとも−9.6Vより低くなることはない。
【0098】
したがって、この参考例のP−ウェルドライバを、前述の図15のブロック図におけるP−ウェルドライバ156と置き換えることによって、前述した図15のワード線ドライバ152の断面構造を示した図18に示すようなドレイン185とP−ウェル186の順方向バイアスが発生することない。したがって、前述したようなラッチアップが発生することを防止できる。
【0099】
そして最後に、図2に示すように、ワード線電圧が基準電圧Vssへゆっくりフォースされることになる。
【0100】
(第3参考例)
次に、図5に、この発明の第3参考例を示す。この第3参考例のP−ウェルドライバは、第1の高電圧レベルシフタ55と第2の高電圧レベルシフタ56を備えている。この第1の高電圧レベルシフタ55の出力側に、P−MOSトランジスタ51のゲートが接続され、第2の高電圧レベルシフタ56の出力側に、N−MOSトランジスタ52のゲートが接続されている。
【0101】
上記第1,第2の高電圧レベルシフタ55,56の入力側には、信号erswelを入力する信号線が接続されている。また、この第1の高電圧レベルシフタ55に信号線hhersが接続されている。この信号線hhersは、上記P−MOSトランジスタ51のソースに接続されている。また、このP−MOSトランジスタ51のドレインは、N−MOSトランジスタ52のドレインに接続されている。そして、上記両ドレインの接続線は出力線57に接続され、この出力線57は、P-ウェルに接続される端子PWに接続されている。
【0102】
また、上記第2の高電圧レベルシフタ56に信号線hhbiasが接続されている。この第2の高電圧レベルシフタ56は、図23に示すように、P−MOSトランジスタ231とN−MOSトランジスタ232からなり、トランジスタ231と232のゲートが信号erswelを入力する信号線223に接続されている。また、トランジスタ231と232のドレインが端子PWにつらなる信号線234に接続されている。また、トランジスタ231のソースは、信号線hhbiasに接続されている。また、トランジスタ232のソースは、基準電圧Vssとなる端子に接続されている。
【0103】
この第3参考例では、イレース動作については、基本的に、従来例で説明した内容と同様である。したがって、シャットダウンシーケンス動作を中心に、動作を説明する。
【0104】
図5に示すように、この第3参考例のP−ウェルドライバが備えるP−MOSトランジスタ51は、消去パルス印加時のウェル電圧を供給するためのものである。また、N−MOSトランジスタ52は、書き込み時,読み出し時および消去パルス印加後のシャットダウンシーケンス時に、P−ウェルを基準電圧Vssヘフォースするためのものである。
【0105】
このN−MOSトランジスタ52は、書き込み時,読み出し時のために、P−ウェルを基準電圧Vssヘフォースするための能力が大きいトランジスタであり、チャネル長が最小で、かつ、チャネル幅が例えば100μmに設定されている。このN−MOSトランジスタ52の設定は、電流引き込み能力を大きくするための設定であり、P−ウェルの電位を、基準電圧Vssへ確実にフォースするためのものである。
【0106】
この第3参考例は、このN−MOSトランジスタ52をドライブするための第2レベルシフタ56を備えた点が、第1,第2参考例と異なっている。
【0107】
この第2レベルシフタ56は、図23に示すように、P−MOSトランジスタ231のソースに信号線hhbiasが接続され、N−MOSトランジスタ232のソースが基準電圧Vssとなる端子に接続されたインバータで構成してよい。このP−MOSトランジスタ231とN−MOSトランジスタ232とはドレイン同士が接続されて端子PWに接続され、ゲート同士が接続されて、信号erswelが入力されるようになっている。書き込み時および読み出し時において、上記信号線hhbiasには、電源電圧Vccもしくはそれ以上の電圧が印加される。
【0108】
一方、消去動作時には、上記信号線hhbiasには、1V程度の電圧を印加することによって、N−MOSトランジスタ52の能力を低下させ、P−ウェルのディスチャージ電圧波形を、図2に示すように、従来例に比べて、緩慢な波形にする。
また、P-ウェルドライバがスローに基準電圧Vssへフォースするトランジスタサイズを最適化することがむずかしい場合のことを考えて、P-ウェルを基準電圧Vssへフォースさせる前に、読み出し信号readを、“H”状態として、P-ウェルを基準電圧Vssへフォースする方法を用いる場合がある。この時の電圧波形を、図24に示す。この場合、ワード電圧は、一瞬、深い負の電圧へフォースされることになるが、0.6V以下(ビルトイン電圧以下)なので、ラッチアップが発生することはない。
【0109】
次に、この第3参考例のイレース動作を説明する。このイレース動作が始まると、このP−ウェルドライバにおいて、信号erswelが、Hレベルとなり、P−MOSトランジスタ51がオンし、出力線57に接続された出力端子PWに、正の電圧(例えば、6V)が出力される。そして、このイレース動作のパルス印加が終了すると、シャットダウンシーケンスが始まり、信号erswelが、Lレベルとなる。これにより、P−MOSトランジスタ5lがオフし、同時に、N−MOSトランジスタ52がオンする。
【0110】
これにより、P−ウェルは、基準電圧Vssヘフォースされる。このとき、上記したように、信号線hhbiasの電圧が1V程度となり、N−MOSトランジスタ52の能力が小さくなるので、P−ウェルの電圧の波形は、図2に示すような波形になる。図2に示すように、P−ウェルの電圧が、基準電圧Vssヘフォースされる波形が、従来例に比べて、緩慢(ゆっくり)なので、上述のような容量カップリングによる影響は小さく、ワード線WLの電圧は少なくとも−9.6Vより低くなることはない。
【0111】
したがって、この参考例のP−ウェルドライバを、前述の図15のブロック図におけるP−ウェルドライバ156と置き換えることによって、前述した図15のワード線ドライバ152のN-MOSトランジスタ222の断面構造を示した図18に示すようなドレイン185とP−ウェル186の順方向バイアスが発生することない。したがって、前述したようなラッチアップが発生することを防止できる。
【0112】
そして最後に、図2に示すように、ワード線電圧が基準電圧Vssへゆっくりフォースされることになる。
【0113】
この第3参考例のP−ウェルドライバによれば、ブロック毎に設定されるP−ウェルドライバに簡単なインバータ構成の反転レベルシフタ56を追加するだけでよいので、チップ面積の増大を招くおそれはほとんどなくなる。
【0114】
(第1実施形態)
次に、図6に、この発明の第1実施形態を示す。この第1実施形態は、P−MOSトランジスタ61のドレインが、N−MOSトランジスタ62のドレインに接続され、この接続線が出力線66に接続されている。このN−MOSトランジスタ62のソースは信号線hhersに接続され、ゲートが高電圧レベルシフタ63の出力側に接続されている。この高電圧レベルシフタ63の入力側は、信号erswelが入力される信号線に接続されている。この信号線は、インバータ64の入力側に接続され、このインバータ64の出力側は、N−MOSトランジスタ62のゲートに接続されている。このN−MOSトランジスタ62のソースは、入力電源線60で回路67に接続されている。
【0115】
この回路67は、信号pgと信号readが入力されるオアゲート68と、このオアゲート68に直列接続されたインバータ69と、このインバータ69の出力側にゲートが接続されたN−MOSトランジスタ70を備える。このN−MOSトランジスタ70のドレインは、上記N−MOSトランジスタ62のソースに接続され、このトランジスタ70のソースは、基準電圧Vssが印加される端子に接続される。また、トランジスタ70のドレインは、抵抗71に接続され、この抵抗71は基準電圧Vssが印加される端子に接続されている。
【0116】
この第1実施形態のP−ウェルドライバでは、基本的に、イレース動作については、従来例で説明した内容と同様であるので、シャットダウンシーケンス動作を中心に説明する。
【0117】
この第1実施形態のP−ウェルドライバは、図6に示すように、消去パルスを印加する時に、ウェル電圧を供給するためのP−MOSトランジスタ61を有している。また、このP−ウェルドライバは、書き込み時および読み出し時に、P−ウェルを基準電圧VssヘフォースするためのN−MOSトランジスタ70を備えている。
【0118】
このN−MOSトランジスタ70は、書き込み時と読み出し時に、P−ウェルを基準電圧Vssヘフォースするために、N−MOSトランジスタ62と同じく、能力が大きいトランジスタである。このN−MOSトランジスタ70は、チャネル長は最小で、かつ、チャネル幅は例えば100μmとする。このN−MOSトランジスタ70の設定は、電流引き込み能力を大きくするための設定であり、P−ウェルの電位を、基準電圧Vssへ確実にフォースするためのものである。
【0119】
N−MOSトランジスタ62はブロック毎に配置されており、N−MOSトランジスタ70は、全ブロックに対して1つだけ設置されている。
【0120】
なお、書込み時および読み出し時は、N−MOSトランジスタ62とN−MOSトランジスタ70が共にオン状態となり、双方のトランジスタ70,62を介して、出力線66に電流が流れる。このため、トランジスタ62も、トランジスタ70と同様の駆動能力の大きいトランジスタである。
【0121】
この実施形態では、消去動作時に消去パルスの印加が終了した後のシャットダウンシーケンス時には、抵抗71とN−MOSトランジスタ62を介して、出力線66に電流が流れるから、この抵抗71で電流が制限される。
【0122】
この抵抗71とトランジスタ70は、全ブロック共通であり、この回路67の付加によるレイアウト面積増加は少ない。
【0123】
この回路67は、書き込み時と読み出し時において、P−ウェルを基準電圧Vssヘフォースする能力を大きくするために、トランジスタ70をオンする。一方、消去動作時は、ディスチャージを緩慢(ゆっくり)にするために、N−MOSトランジスタ70はオフし、P−ウェルの基準電圧Vssヘのディスチャージは、抵抗71とN−MOSトランジスタ62を介して行われる。このP−ウェルのディスチャージ波形は、図2に示すように、従来に比較して、緩慢なディスチャージ波形になる。
また、本発明では、P-ウェルドライバがスローに基準電圧Vssへフォースするトランジスタサイズを最適化することがむずかしい場合のことを考えて、P-ウェルを基準電圧Vssへフォースさせる前に、読み出し信号readを、“H”状態として、P-ウェルを基準電圧Vssへフォースする方法を用いる場合がある。この時の電圧波形を、図24に示す。この場合、ワード電圧は、一瞬、深い負の電圧へフォースされることになるが、0.6V以下(ビルトイン電圧以下)なので、ラッチアップが発生することはない。
【0124】
次に、図7に、上記第1実施形態の変形例を示す。この変形例では、上記回路67に替えて、回路77を備えている。この回路77は、回路67の抵抗71をN−MOSトランジスタ72に置き換えた回路である。なお、高電圧レベルシフタ83,P−MOSトランジスタ81,N−MOSトランジスタ82およびインバータ84は、上述の高電圧レベルシフタ63,P−MOSトランジスタ61,N−MOSトランジスタ62およびインバータ64と同じである。
【0125】
この変形例は、図7に示すように、消去時のウェル電圧を供給するためのP−MOSトランジスタ81と、書き込み時と読み出し時にP−ウェルを基準電圧VssヘフォースするためのN−MOSトランジスタ70を備えている。N−MOSトランジスタ70は、書き込み時と読み出し時に、P−ウェルを基準電圧Vssヘフォースするために、N−MOSトランジスタ72よりも大きい能力を有している。このN−MOSトランジスタ70は、チャネル長が最小に設定され、かつ、チャネル幅は例えば100μmに設定されている。このN−MOSトランジスタ70の設定は、電流引き込み能力を大きくするための設定であり、P−ウェルの電位を、基準電圧Vssへ確実にフォースするためのものである。
【0126】
図7に示すように、N−MOSトランジスタ82のソース側の接続線(入力電源線)80に、上記能力の大きいN−MOSトランジスタ70と、抵抗71と置換した電流制限用の能力の小さいN−MOSトランジスタ72が並列接続されている。このトランジスタ70と72は、全ブロック共通であり、この回路77の付加によるレイアウト面積増加は少ない。
【0127】
この回路77は、書き込み時および読み出し時において、P-ウェルの電位を基準電圧Vssヘフォースする能力を大きくするために、N−MOSトランジスタ70がオンする。一方、消去時は、P-ウェルのディスチャージをゆっくりにするために、N−MOSトランジスタ70はオフし、トランジスタの能力がトランジスタ70の50分の1程度であるN−MOSトランジスタ72のみがオンする。したがって、このP-ウェルの基準電圧Vssヘのディスチャージは、N−MOSトランジスタ82を介して、N−MOSトランジスタ72のみで行わせる。これにより、P−ウェルの電圧のディスチャージ波形を、図2に示すように、従来例に比べて、緩慢にする。
【0128】
次に、イレース動作について説明する。このイレース動作が始まると、このP−ウェルドライバでは、信号erswelが、Hレベルとなり、P−MOSトランジスタ81がオンし、出力線86に接続されている端子PWに、正の電圧(例えば、6V)が出力される。そして、パルス印加が終了し、シャットダウンシーケンスが始まると、信号erswelが、Lレベルになる。これにより、P−MOSトランジスタ81がオフし、同時に、N−MOSトランジスタ82がオンする。
【0129】
これにより、図7の回路においては、トランジスタ72を通して、P−ウェルは基準電圧Vssヘフォースされる。このとき、上記したように、トランジスタ72の駆動能力が小さいことにより、Pウェルの電圧の波形は、図2に示すように、従来よりも緩慢なものになる。このPウェルの電圧が基準電圧Vssヘフォースされる波形が、従来よりもゆっくりなので、上述した容量カップリングによる影響は小さく、ワード線WLの電圧は少なくとも−9.6Vより低くなることはない。したがって、この実施形態のP−ウェルドライバを、前述の図15のブロック図におけるP−ウェルドライバ156と置き換えることによって、前述した図15のワード線ドライバ152のN-MOSトランジスタ222の断面構造を示した図18に示すようなドレイン185とP−ウェル186の順方向バイアスが発生することない。したがって、前述したようなラッチアップが発生することを防止できる。
【0130】
最後に、図2に示すように、ワード線WLの電圧が基準電圧Vssへゆっくりフォースされることになる。
【0131】
なお、上記第1実施形態とその変形例では、第1,第2参考例とは異なり、各ブロックごとにトランジスタが追加されることはなく、全ブロックに共通の回路67または回路77を備えれば良いので、レイアウト面積の増大を抑制できる。
【0132】
(第2実施形態)
次に、図8に、この発明の第2実施形態のP−ウェルドライバの回路を示す。この第2実施形態のP−ウェルドライバは、図6に示した第1実施形態の回路67に換えて、回路97を備えた点が、前述の第1実施形態と異なる。
【0133】
なお、高電圧レベルシフタ93,P−MOSトランジスタ91,N−MOSトランジスタ92およびインバータ94は、第1実施形態の高電圧レベルシフタ63,P−MOSトランジスタ61,N−MOSトランジスタ62およびインバータ64と同じである。
【0134】
この回路97は、高電圧レベルシフタ79の出力側が、N−MOSトランジスタ76のゲートに接続され、この高電圧レベルシフタ79の入力側が、信号erswldelを伝える信号線に接続されている。このN−MOSトランジスタ76のドレインが電源電圧Vccとなる端子に接続され、ソースが接続線90に接続されている。この接続線90は、N−MOSトランジスタ92のソースに接続されている。また、この接続線90は、N−MOSトランジスタ75のドレインに接続されている。また、このN−MOSトランジスタ75のソースは、基準電圧Vssとなる端子に接続されている。また、このN−MOSトランジスタ75のゲートは、ノアゲート73とインバータ74の直列回路の出力側に接続されている。このノアゲート73の入力側には、信号pgを伝える信号線と信号readを伝える信号線と信号erssを伝える信号線が接続されている。
【0135】
この第2実施形態が、前述の第1実施形態と相違している主要なポイントは、共通ウェル線である接続線90に、抵抗71に換えて、N−MOSトランジスタ76が接続されている点である。
【0136】
このN−MOSトランジスタ76のソースが共通ウェル線90に接続され、ドレインが電源電圧Vcc(ここでは、例えば2〜3V)となる端子に接続され、ゲートには反転型高電圧レベルシフター回路79の出力が接続されている。
【0137】
この反転型高電圧レベルシフター回路79の入力には、信号erwldelが入力され、この信号erwldelがハイレベル(電源電圧レベル)の時、N−MOSトランジスタ76がオンし、信号erwldelがLレベル(基準電圧レベル)の時、トランジスタ76がオフ状態となる。
【0138】
なお、反転型高電圧レベルシフター回路79は、ハイレベルがほぼ同レベルかもしくは入力電圧レベル以下のレベルに変換するだけなので、先の図5で示した反転型高電圧レベルシフター回路56と同じインバータ構成の簡単な回路構成で実現でき、チップ面積増大の問題はない。
【0139】
また、NORゲート73は、3入力ゲートであり、書き込み時にハイレベルになる信号pgと、読出し時にハイレベルとなる信号readに加えて、信号erssが入力される。この信号erssは、消去時の消去パルス印加終了後のシャットダウンシーケンスで、信号erwldelがLレベルに落ちた後、N−MOSトランジスタ75をオンするための信号である。
【0140】
この第2実施形態では、基本的にイレース動作については、従来例で示した動作と同様である。したがって、シャットダウンシーケンス動作を中心に、この実施形態のP−ウェルドライバの動作を説明する。
【0141】
図8に示すように、P−MOSトランジスタ91は、消去パルス印加時のウェル電圧を供給するトランジスタである。また、N−MOSトランジスタ75は、書き込み時と読み出し時に、P−ウェルを基準電圧Vssヘフォースするためのトランジスタである。このN−MOSトランジスタ75は、書き込み時と読み出し時に、P−ウェルを基準電圧Vssヘフォースするために、N−MOSトランジスタ76に比べて、能力が大きいトランジスタである。N−MOSトランジスタ75は、チャネル長は最小で、かつ、チャネル幅は例えば100μmに設定している。このN−MOSトランジスタ75の設定は、電流引き込み能力を大きくするための設定であり、P−ウェルの電位を、基準電圧Vssへ確実にフォースするためのものである。
【0142】
図8に示すように、N−MOSトランジスタ92のソース側に、駆動能力の大きいN−MOSトランジスタ75と、電源電圧VccへフォースするためのN−MOSトランジスタ76が接続されている。このN−MOSトランジスタ76のトランジスタサイズは、N−MOSトランジスタ75の駆動能力の50分の1程度である。このトランジスタ75と76は、全ブロック共通であり、この回路97の付加によるレイアウト面積増加は少ない。この回路97は、書き込み時、および読み出し時において、トランジスタ75がオンすることで、P−ウェルの電位を基準電圧Vssヘフォースする能力を大きくしている。
【0143】
一方、消去時の消去パルス印加後は、P−ウェルの電位を、一旦、電源電圧Vccヘフォースするために、信号erswldelがハイレベルになることにより、N−MOSトランジスタ76がオンし、その後、トランジスタ76がオフし、トランジスタ75を通して、P−ウェルがディスチャージされ、P−ウェルの電位が基準電圧Vssヘフォース(force)される。結果として、P−ウェルの電圧のディスチャージカーブは、図6に示す連続的になだらかな曲線ではなく、図9に示すように、途中で平坦となる期間の後に急峻に垂下するカーブとなる。
【0144】
次に、イレース動作を説明する。このイレース動作が始まると、信号erwselがHレベルとなり、P−MOSトランジスタ91がオンし、出力線96に接続されている端子PWに、正の電圧(例えば、6V)が出力される。その後、信号ersweldelが、200ns(ナノ秒)程度の遅れで、Hレベルとなり、共通ウェル線90が、電源電圧Vccとなる。次に、パルス印加が終了し、シャットダウンシーケンスが始まると、信号erswelが、Lレベルとなる。これにより、P−MOSトランジスタ91がオフし、同時に、N−MOSトランジスタ92がオンする。これにより、出力端子PW(つまり、ワード線WL)は、電源電圧Vccへ、一旦、フォースされる。続けて、信号erswldelが、Lレベルとなり、トランジスタ76がオフし、次いで、信号erssがハイレベルとなるので、共通ウェル線90は急峻に基準電圧Vssになり、最終的に、P-ウェル電圧の波形は、図9に示す波形になる。このシャットダウンシーケンスが終了すると、信号erssは、Lレベルに戻る。
【0145】
この実施形態では、P-ウェルの電圧が基準電圧Vssヘフォースされる波形が、段階的に基準電圧Vssヘフォースされるものになるから、前述の容量カップリングによる影響は小さく、ワード線の電圧は、少なくとも−9.6Vよりも低くなることはない。
【0146】
したがって、この実施形態のP−ウェルドライバを、前述の図15のブロック図におけるP−ウェルドライバ156と置き換えることによって、前述した図15のワード線ドライバ152のN-MOSトランジスタ222の断面構造を示した図18に示すようなドレイン185とP−ウェル186の順方向バイアスが発生することはない。したがって、前述したようなラッチアップが発生することを防止できる。
【0147】
最後に、図9に示すように、ワード線電圧が、基準電圧Vssへゆっくりフォースされることになる。
【0148】
この第2実施形態では、前述の第1参考例〜第1実施形態よりも、さらに、放電をゆっくりにし、上記容量カップリングによる電圧低下を防止することができる。この第2実施形態では、P−ウェル電圧を、一旦、消去電圧と基準電圧Vssの中間電位にして、その後、基準電圧Vssまで放電させた。なお、上記説明では、上記中間電位を電源電位Vcc(例えば2〜3V)にしたが、例えば、消去時の電圧を6Vとし、第1中間電位を4Vとし、第2中間電位を2Vとし、最後に、電源電位Vssとして、2段階以上の中間電位を用いて、放電する方式でもよい。
【0149】
【発明の効果】
以上より明らかなように、この発明のウェル電圧設定回路では、第4の電圧供給回路は、消去パルスを印加した後のシャットダウンシーケンスにおいて、第2の電圧供給回路の入力電源線に基準電圧を供給する能力が、書き込み時と読み出し時に比べて、小さくなる。したがって、第2の電圧供給回路は、書き込み時と読み出し時に比べて、消去パルス印加後のシャットダウンシーケンスでは、能力が小さくなり、上記ウェルをゆっくりと基準電圧に近づけることができる。したがって、上記ウェルとワード線との容量カップリングに起因してワード線電圧を低下させることを防止でき、ワード線ドライバにおける消去時順方向バイアスに起因するラッチアップを防止できる。
【0150】
また、一実施形態の不揮発性半導体メモリのウェル電圧設定回路は、上記第4の電圧供給回路は、抵抗等価素子と第1のN−MOSトランジスタとで構成され、第1の電圧供給回路による消去パルス印加後に、第2の電圧供給回路の入力電源線に、上記抵抗等価素子のみを通して、上記ウェルに基準電圧を印加するための電圧を供給する。したがって、第2の電圧供給回路は、書き込み時と読み出し時に比べて、消去パルス印加後のシャットダウンシーケンスでは、能力が小さくなり、上記ウェルをゆっくりと基準電圧に近づけることができる。したがって、上記ウェルとワード線との容量カップリングに起因してワード線電圧を低下させることを防止でき、ワード線ドライバにおける消去時順方向バイアスに起因するラッチアップを防止できる。
【0151】
また、一実施形態の不揮発性半導体メモリのウェル電圧設定回路は、第4の電圧供給回路が、第1のN−MOSトランジスタと第2のN−MOSトランジスタで構成され、第1の電圧供給回路による消去パルス印加後に、上記ウェルに基準電圧を印加するための電圧を、ゲート電圧が電源電圧である第2のN−MOSトランジスタを通して、第2の電圧供給回路の入力電源線に供給する。また、上記第4の電圧供給回路は、読み出し時と書き込み時には、上記第2のN−MOSトランジスタと共に、上記第1のN−MOSトランジスタをオンして、上記ウェルに基準電圧を印加するための電圧を、上記第2の電圧供給回路の入力電源線に供給する。
【0152】
したがって、この実施形態によれば、第2の電圧供給回路は、書き込み時と読み出し時に比べて、消去パルス印加後のシャットダウンシーケンスでは、能力が小さくなり、上記ウェルをゆっくりと基準電圧に近づけることができる。したがって、上記ウェルとワード線との容量カップリングに起因してワード線電圧を低下させることを防止でき、ワード線ドライバにおける消去時順方向バイアスに起因するラッチアップを防止できる。
【0153】
また、他の実施形態は、第1の電圧供給回路による消去パルス印加終了後に、中間電圧供給回路が、第2の電圧供給回路の入力電源線に中間電圧を供給して、上記ウェルの電位を、一旦、上記消去パルスを印加した時の電位と基準電圧の間のレベルにした後、上記基準電圧供給回路によって、上記第2の電圧供給回路から、上記ウェルに基準電圧を印加させる。
【0154】
したがって、この実施形態によれば、書き込み時と読み出し時に比べて、消去パルス印加後のシャットダウンシーケンスでは、上記ウェルをゆっくりと基準電圧に近づけることができる。したがって、上記ウェルとワード線との容量カップリングに起因してワード線電圧を低下させることを防止でき、ワード線ドライバにおける消去時順方向バイアスに起因するラッチアップを防止できる。
【0155】
また、一実施形態の不揮発性半導体メモリ装置は、上記ウェル電圧設定回路を内蔵したことで、上記ウェルとワード線との容量カップリングに起因してワード線電圧を低下させることを防止でき、ワード線ドライバにおける消去時順方向バイアスに起因するラッチアップを防止できる不揮発性半導体メモリ装置を提供できる。
【0156】
なお、この発明はワード線が長くなり、ワード線とP−ウェル間の寄生容量が大きくなる大容量メモリで有効となる。また、電源電圧が低電圧化して負への昇圧用の負電圧チャージポンプ回路出力段の電流供給能力が不足傾向となった時に有効であり、電池駆動を行なう携帯機器用メモリにその効果を発揮する。
【図面の簡単な説明】
【図1】 この発明の第1参考例のP−ウェルドライバ回路図
【図2】 この発明の第1参考例〜第1実施形態のP−ウェルドライバ回路での消去時のシャットダウンシーケンスの各ノードの波形図
【図3】 この発明の第2参考例のP−ウェルドライバ回路図
【図4】 上記第2参考例のnode1での電圧波形図
【図5】 この発明の第3参考例のP−ウェルドライバ回路図
【図6】 この発明の第1実施形態のP−ウェルドライバ回路図
【図7】 上記第1実施形態の変形例のP−ウェルドライバ回路図
【図8】 この発明の第2実施形態のP−ウェルドライバ回路図
【図9】 上記第2実施形態における消去時のシャットダウンシーケンスの各ノードの波形図
【図10】 フラッシュメモリのセル構造図
【図11】 フラッシュメモリにおける各モード後のしきい値分布を示す図
【図12】 フラッシュメモリのアレイ構成の一例を示す図
【図13】 メモリアレイの等価回路図
【図14】 従来方式での消去時のシャットダウンシーケンスの各ノードの波形図
【図15】 消去回路のブロック図
【図16】 従来のP−ウェルドライバ回路図
【図17】 メモリアレイの断面構造図
【図18】 消去時にワード線ドライバ回路内で順方向電流が発生する原因を説明する回路図
【図19】 メモリセルのチャネル消去方式を説明する模式図
【図20】 上記メモリセルの断面構造図
【図21】 高電圧レベルシフタ163の回路図
【図22】 ワード線ドライバの回路図
【図23】 上記第3参考例,第2実施形態での高電圧レベルシフタ56,79の回路図である。
【図24】 本発明における消去時のシャットダウンシーケンスの各ノードの波形図
【符号の説明】
15,35,55,56,63,83,93,79,…高電圧レベルシフタ、
16,18,36,38,64,69,84,69,74,94,…インバータ、
PW…出力端子、
11,31,51,61,81,91…P−MOSトランジスタ、
12,13,32,33,52,62,70,82,92…N−MOSトランジスタ、
20,40,57,66,86,96…出力線、
17,37,68,73…ノアゲート。
Claims (5)
- 制御ゲートと浮遊ゲートとドレインとソースを有し、電気的に情報の書き込みと消去が可能な浮遊ゲート電界効果トランジスタが、メモリセルアレイを形成するように行と列が配置され、各行中の浮遊ゲート電界効果トランジスタの制御ゲートに接続される複数の行線と各列中の浮遊ゲート電界効果トランジスタのドレインに接続される複数の列線を有する各ブロック内で、各浮遊ゲート電界効果トランジスタのソースに共通に接続されるソース線を有する不揮発性半導体メモリのウェル電圧設定回路であって、
ファウラー・ノーデハイムトンネル現象を用いチャネル消去によって、上記メモリセルアレイを、ブロック単位で消去する消去動作において、
上記浮遊ゲート電界効果トランジスタに消去パルスを印加するときに、消去すべきブロックのメモリセルアレイが配置され、チャネル領域を形成しているウェルに、第1の電圧を印加する第1の電圧供給回路と、
上記消去パルスを印加した後、および、書き込み時と読み出し時に、上記ウェルに基準電圧を印加する第2の電圧供給回路と、
上記消去パルスを印加した後のシャットダウンシーケンスにおいて、上記第2の電圧供給回路の入力電源線に基準電圧を供給する能力が、書き込み時と読み出し時に比べて、小さくなる第4の電圧供給回路とを備え、
上記第2の電圧供給回路が上記ブロック毎に配置され、かつ、上記第4の電圧供給回路が全ブロックに対して1つだけ設置されると共に、上記第2の電圧供給回路は上記入力電源線に供給された電圧を上記ウェルに印加することを特徴とする不揮発性半導体メモリのウェル電圧設定回路。 - 請求項1に記載の不揮発性半導体メモリのウェル電圧設定回路において、
上記第4の電圧供給回路は、
抵抗等価素子と第1のN−MOSトランジスタとで構成され、
上記第1の電圧供給回路による消去パルス印加後に、上記第2の電圧供給回路の入力電源線に、上記抵抗等価素子のみを通して、上記ウェルに基準電圧を印加するための電圧を供給し、
読み出し時と書き込み時には、上記第1のN−MOSトランジスタをオンし、この第1のN−MOSトランジスタと抵抗等価素子を通して、上記第2の電圧供給回路の入力電源線に、上記ウェルに基準電圧を印加するための電圧を供給することを特徴とする不揮発性半導体メモリのウェル電圧設定回路。 - 請求項1に記載の不揮発性半導体メモリのウェル電圧設定回路において、
上記第4の電圧供給回路は、
上記第1のN−MOSトランジスタと第2のN−MOSトランジスタで構成され、
上記第1の電圧供給回路による消去パルス印加後に、上記ウェルに基準電圧を印加するための電圧を、ゲート電圧が電源電圧である第2のN−MOSトランジスタを通して、上記第2の電圧供給回路の入力電源線に供給し、
読み出し時と書き込み時には、同時に、上記第1のN−MOSトランジスタをオンして、上記ウェルに基準電圧を印加するための電圧を、上記第2の電圧供給回路の入力電源線に供給することを特徴とする不揮発性半導体メモリのウェル電圧設定回路。 - 制御ゲートと浮遊ゲートとドレインとソースを有し、電気的に情報の書き込みと消去が可能な浮遊ゲート電界効果トランジスタが、メモリセルアレイを形成するように行と列が配置され、各行中の浮遊ゲート電界効果トランジスタの制御ゲートに接続される複数の行線と各列中の浮遊ゲート電界効果トランジスタのドレインに接続される複数の列線を有する各ブロック内で、各浮遊ゲート電界効果トランジスタのソースに共通に接続されるソース線を有する不揮発性半導体メモリのウェル電圧設定回路であって、
ファウラー・ノーデハイムトンネル現象を用いチャネル消去によって、上記メモリセルアレイを、ブロック単位で消去する消去動作において、
上記浮遊ゲート電界効果トランジスタに消去パルスを印加するときに、消去すべきブロックのメモリセルアレイが配置され、チャネル領域を形成しているウェルに、第1の電圧を印加する第1の電圧供給回路と、
上記消去パルスを印加した後、および、書き込み時と読み出し時に、上記ウェルに基準電圧を印加する第2の電圧供給回路と、
上記第1の電圧供給回路による消去パルス印加終了後に、上記ウェルの電位を、一旦、上記消去パルスを印加した時の電位と基準電圧の間の中間レベルにする中間電圧を上記第2の電圧供給回路の入力電源線に供給する中間電圧供給回路と、
上記消去パルスを印加した後のシャットダウンシーケンスでは、上記中間電圧供給回路で上記ウェルの電位を上記中間レベルにした後、基準電圧を上記第2の電圧供給回路の入力電源線に印加させる基準電圧供給回路を有し、
上記第2の電圧供給回路が上記ブロック毎に配置されると共に、上記中間電圧供給回路と基準電圧供給回路が全ブロックに対して1つだけ設置され、
上記中間電圧供給回路の電流供給能力が上記基準電圧供給回路の電流供給能力よりも小さく、かつ、上記基準電圧供給回路は、読み出し時と書き込み時にも上記基準電圧を第2の電圧供給回路の入力電源線に印加すると共に、上記第2の電圧供給回路は、上記入力電源線に供給された電圧を上記ウェルに印加することを特徴とする不揮発性半導体メモリのウェル電圧設定回路。 - 請求項1乃至4のいずれか1つに記載のウェル電圧設定回路を内蔵したことを特徴とする不揮発性半導体メモリ装置。
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