JP5708007B2 - 不揮発性記憶装置、集積回路装置、及び電子機器 - Google Patents

Description

本発明は、不揮発性記憶装置、集積回路装置、及び電子機器等に関し、特に差動ラッチ回路を備える不揮発性記憶装置、集積回路装置、及び電子機器等に関する。

一般的に、不揮発性メモリーセルにより構成されるメモリーセルアレイを備えた不揮発性半導体記憶装置等の記憶装置は、歩留まりを向上させるために冗長回路を搭載する。そして、この冗長回路により、メモリーセルアレイ内の不良メモリーセル等を冗長メモリーセルアレイ内の冗長メモリーセル等に置き換える。

図１５に、記憶装置としての不揮発性半導体記憶装置のメモリーセルアレイの構成例を模式的に示す。

メモリーセルアレイ１０は、正規メモリーセルアレイ２０と、冗長メモリーセルアレイ３０と、ヒューズメモリーセルアレイ４０とを備え、各メモリーセルアレイは、不揮発性メモリーセルにより構成される。メモリーセルアレイ１０には、行方向に延びる複数のワードラインＷＬと、列方向に延びる複数のビットラインＢＬとが配置される。図１５では、ワードライン及びビットラインの各々について１本のみ図示している。

不揮発性半導体記憶装置は、製品出荷時において、正規メモリーセルアレイ２０を構成する複数の不揮発性メモリーセルの中の不良メモリーセルの有無が検査される。正規メモリーセルアレイ２０内に不良メモリーセルＭＣＥが検出されると、該不良メモリーセルＭＣＥのアドレス情報等の不良情報が、ヒューズメモリーセルアレイ４０内の所定の不揮発性メモリーセルに格納される。そして、この不良メモリーセルＭＣＥを含む所定領域の不揮発性メモリーセルへのアクセスがあったとき、ヒューズメモリーセルアレイ４０に格納した不良情報に基づき、冗長メモリーセルアレイ３０内の所定領域の不揮発性メモリーセルにアクセスするように制御される。

ヒューズメモリーセルアレイ４０には、上記の不良情報の他にも、検査日時や製造ロット番号等の製造情報等が格納される。そして、ヒューズメモリーセルアレイ４０から必要に応じて読み出された情報は、不良解析等の用途に用いられる。また、ヒューズメモリーセルアレイ４０には、アナログ回路等の他のマクロ回路の調整データ等がトリミングデータとして格納され、電源投入時に読み出されるようになっている。

このようなメモリーセルアレイを有する不揮発性半導体記憶装置については、種々提案されている。例えば、特許文献１には、冗長記憶回路に２つのフローティングゲートトランジスターを備え、差動ラッチ回路により構成された冗長記憶回路読み出し回路により、冗長情報を読み出すようにした不揮発性半導体記憶装置が開示されている。

特開２００２−３５８７９４号公報

特許文献１に開示された不揮発性半導体記憶装置は、２つのフローティングゲートトランジスターの閾値電圧の差を利用して、差動ラッチ回路により読み出しデータをラッチする。そのため、両トランジスターの閾値電圧の差が小さくなると、スイッチングノイズや、差動ラッチ回路の論理閾値レベルの製造ばらつき等により誤データをラッチしてしまうという問題がある。

本発明は、以上のような技術的課題に鑑みてなされたものである。本発明の幾つかの態様によれば、比較する電流差が微少であっても差動ラッチ回路により確実に読み出しデータをラッチすることができる不揮発性記憶装置、集積回路装置、及び電子機器等を提供することができる。

（１）本発明の第１の態様は、不揮発性記憶装置が、第１の不揮発性メモリーセルと、前記第１の不揮発性メモリーセルを選択するためのワードラインに選択電圧を供給するワードライン駆動回路と、前記ワードラインに前記選択電圧が供給されたとき基準電流を発生する基準電流発生回路と、前記ワードラインに前記選択電圧が供給されたとき前記第１の不揮発性メモリーセルに流れる電流と前記基準電流との差分に応じてデータをラッチする差動ラッチ回路とを含み、前記ワードライン駆動回路は、前記ワードラインが選択状態から非選択状態に遷移する時間が、前記ワードラインが前記非選択状態から前記選択状態に遷移する時間より長くなるように、前記ワードラインを駆動する。

本態様においては、差動ラッチ回路を備える不揮発性記憶装置において、ワードライン駆動回路が、ワードラインの選択状態から非選択状態に遷移する時間が、非選択状態から選択状態に遷移する時間より長くなるように、ワードラインを駆動するようにしている。こうすることで、スイッチングノイズの影響を小さくすることができ、差動ラッチ回路が誤データをラッチする事態を回避することができるようになる。

（２）本発明の第２の態様に係る不揮発性記憶装置では、第１の態様において、前記ワードライン駆動回路は、前記ワードラインが前記選択状態から前記非選択状態に遷移するときに前記第１の不揮発性メモリーセル及び前記基準電流発生回路の一方に電流が流れる状態の期間が、前記差動ラッチ回路の応答期間以上となるように、前記ワードラインを駆動する。

本態様においては、ワードラインの選択状態から非選択状態に遷移するときに、第１の不揮発性メモリーセル及び基準電流発生回路の一方に電流が流れる状態の期間が、差動ラッチ回路の応答期間以上となるようにワードラインを駆動している。こうすることで、差動ラッチ回路の状態が確定して確実に動作させることができるようになる。そのため、第１の不揮発性メモリーセルに流れる電流及び基準電流の差が小さく、差動ラッチ回路の論理閾値レベルの製造ばらつき等があった場合でも、差動ラッチ回路が誤データをラッチする事態を回避することができるようになる。

（３）本発明の第３の態様に係る不揮発性記憶装置では、第２の態様において、前記ワードライン駆動回路は、読み出し動作時のみ、前記ワードラインが前記選択状態から前記非選択状態に遷移するときに前記第１の不揮発性メモリーセル及び前記基準電流発生回路の一方に電流が流れる状態の期間が、前記応答期間以上となるように、前記ワードラインを駆動する。

本態様によれば、読み出し動作時のみ、ワードラインの選択状態から非選択状態に遷移するときに、第１の不揮発性メモリーセル及び基準電流発生回路の一方に電流が流れる状態の期間が、差動ラッチ回路の応答期間以上となるようにワードラインを駆動している。こうすることで、読み出し動作時に対し、読み出し動作時以外の動作時に、ワードラインの選択状態から非選択状態への遷移時間を短縮することができる。従って、読み出し以外の書き込み時間等の増大を抑えると共に、読み出し時間の増大を最小限に抑えることができるようになる。

（４）本発明の第４の態様に係る不揮発性記憶装置では、第３の態様において、前記ワードライン駆動回路は、ドレインに前記ワードラインが電気的に接続されるｐ型の第１の駆動トランジスターと、ドレインに前記ワードラインが電気的に接続されるｎ型の第２の駆動トランジスターと、ドレインに前記第２の駆動トランジスターのドレインが電気的に接続され、ソースに接地電圧が供給されるｎ型の第３の駆動トランジスターとを含み、前記第３の駆動トランジスターは、所与の駆動能力切換信号によりゲート制御される。

本態様によれば、非常に簡素な構成で、読み出し以外の書き込み時間等の増大を抑えると共に、読み出し時間の増大を最小限に抑えながら、差動ラッチ回路により確実に読み出しデータをラッチする不揮発性記憶装置を提供することができるようになる。

（５）本発明の第５の態様に係る不揮発性記憶装置では、第３の態様において、前記ワードライン駆動回路は、ドレインに前記ワードラインが電気的に接続されるｐ型の第１の駆動トランジスターと、ドレインに前記ワードラインが電気的に接続されるｎ型の第２の駆動トランジスターと、ドレインに前記第２の駆動トランジスターのドレインが電気的に接続され、ソースに接地電圧が供給されるｎ型の第３の駆動トランジスターと、一端に前記第３の駆動トランジスターのドレインが電気的に接続され、他端に前記接地電圧が供給される抵抗素子とを含み、前記第３の駆動トランジスターは、所与の駆動能力切換信号によりゲート制御される。

本態様によれば、非常に簡素な構成で、読み出し以外の書き込み時間等の増大を抑えると共に、読み出し時間の増大を最小限に抑えながら、差動ラッチ回路により確実に読み出しデータをラッチする不揮発性記憶装置を提供することができるようになる。

（６）本発明の第６の態様に係る不揮発性記憶装置では、第５の態様において、前記抵抗素子は、金属酸化膜半導体トランジスターにより構成される。

本態様によれば、非常に簡素な構成で、読み出し以外の書き込み時間等の増大を抑えると共に、読み出し時間の増大を最小限に抑えながら、差動ラッチ回路により確実に読み出しデータをラッチする不揮発性記憶装置を提供することができるようになる。

（７）本発明の第７の態様に係る不揮発性記憶装置では、第１の態様乃至第６の態様のいずれかにおいて、前記基準電流発生回路は、前記第１の不揮発性メモリーセルの閾値電圧とは異なる閾値電圧を有する第２の不揮発性メモリーセルである。

本態様によれば、非常に簡素な構成で、比較する電流差が微少であっても差動ラッチ回路により確実に読み出しデータをラッチすることができる不揮発性記憶装置を提供することができるようになる。

（８）本発明の第８の態様に係る不揮発性記憶装置では、第１の態様乃至第６の態様のいずれかにおいて、前記基準電流発生回路は、前記第１の不揮発性メモリーセルの閾値電圧とは異なる閾値電圧を有する金属酸化膜半導体トランジスターである。

本態様によれば、非常に簡素な構成で、比較する電流差が微少であっても差動ラッチ回路により確実に読み出しデータをラッチすることができる不揮発性記憶装置を提供することができるようになる。

（９）本発明の第９の態様は、集積回路装置が、上記のいずれか記載の不揮発性記憶装置と、前記不揮発性記憶装置から読み出されたデータに基づいて制御される処理装置とを含む。

本態様によれば、スイッチングノイズや差動ラッチ回路の論理閾値レベルのずれ等の影響を受けることなく正確なデータの読み出しが可能で、信頼性の高い集積回路装置を提供することができるようになる。

（１０）本発明の第１０の態様は、電子機器が、上記のいずれか記載の不揮発性記憶装置を含む。

本態様によれば、比較する電流差が微少であっても差動ラッチ回路により確実に読み出しデータをラッチすることができる不揮発性記憶装置を備え、信頼性の高い電子機器を提供することができるようになる。

（１１）本発明の第１１の態様は、電子機器が、上記記載の集積回路装置を含む。

本態様によれば、スイッチングノイズや差動ラッチ回路の論理閾値レベルのずれ等の影響を受けることなく正確なデータの読み出しが可能な集積回路装置を備え、信頼性の高い電子機器を提供することができるようになる。

第１の実施形態における不揮発性半導体記憶装置の構成例のブロック図。 図１の不揮発性半導体記憶装置の構成例の回路図。 図２の構成の不揮発性半導体記憶装置の動作例の説明図。 図２の構成において誤データをラッチする場合の第１の動作説明図。 図２の構成において誤データをラッチする場合の第２の動作説明図。 第１の実施形態におけるワードライン駆動回路によるワードラインの制御例の説明図。 図６に示すワードラインの制御時における第１の不揮発性メモリーセル及び第２の不揮発性メモリーセルの動作説明図。 第２の実施形態における不揮発性半導体記憶装置の構成例の回路図。 第３の実施形態における不揮発性半導体記憶装置の構成例の回路図。 第４の実施形態における不揮発性半導体記憶装置の構成例の回路図。 第５の実施形態における不揮発性半導体記憶装置の構成例の回路図。 本発明に係るマイクロコンピューターの構成例のブロック図。 本発明に係る電子機器の構成例のブロック図。 図１４（Ａ）はモバイル型のパーソナルコンピューターの構成例の斜視図。図１４（Ｂ）は携帯電話機の構成例の斜視図。 記憶装置としての不揮発性半導体記憶装置のメモリーセルアレイの構成例を模式的に示す図。

以下、本発明の実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の課題を解決するために必須の構成要件であるとは限らない。

〔第１の実施形態〕
図１に、本発明の第１の実施形態における不揮発性半導体記憶装置の構成例のブロック図を示す。

第１の実施形態における不揮発性半導体記憶装置（広義には、不揮発性記憶装置）１００は、第１の不揮発性メモリーセルＭＣ１と、基準電流発生回路１１０と、差動ラッチ回路１２０とを備えている。また、不揮発性半導体記憶装置１００は、ワードラインＷＬと、ワードライン駆動回路１３０と、出力バッファー１４０とを備えている。図１では、ワードラインＷＬを１本のみ図示しているが、不揮発性半導体記憶装置１００は、複数本のワードラインを備え、各ワードラインに不揮発性メモリーセルが接続される。

第１の不揮発性メモリーセルＭＣ１は、フローティングゲート型メモリーセルであるが、ＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型メモリーセル等の他の不揮発性メモリーセルであってもよい。第１の不揮発性メモリーセルＭＣ１は、メモリーセルトランジスターにより構成され、該メモリーセルトランジスターのゲートにワードラインＷＬが電気的に接続され、ソースに接地電圧ＶＳＳが供給される。このメモリーセルトランジスターのドレインは、差動ラッチ回路１２０に接続される。ワードラインＷＬに選択電圧ＶＷＬが供給されたとき、第１のメモリーセルＭＣ１に読み出し電流が流れる。

基準電流発生回路１１０は、ワードラインＷＬに電気的に接続され、該ワードラインＷＬに選択電圧が供給されたとき、基準電流を発生する。このとき、基準電流発生回路１１０は、差動ラッチ回路１２０の所定のノードに接続され、該ノードから接地電源に基準電流を引き抜く。

差動ラッチ回路１２０は、ワードラインＷＬに選択電圧が供給されたとき第１の不揮発性メモリーセルＭＣ１に流れる電流と基準電流との差分に応じてデータをラッチする。差動ラッチ回路１２０にラッチされたデータは、出力バッファー１４０によりバッファリングされて、読み出しデータとして出力される。

ワードライン駆動回路１３０は、第１の不揮発性メモリーセルＭＣ１を選択するためのワードラインＷＬに選択電圧を供給する。このワードライン駆動回路１３０には、図示しない電源回路によって生成された選択電圧ＶＷＬが供給されると共に、ワードライン選択信号ＷＬｓｅｌが入力される。ワードライン選択信号ＷＬｓｅｌがアクティブになると、ワードラインＷＬの選択状態となり、ワードライン駆動回路１３０は、ワードラインＷＬに選択電圧ＶＷＬを供給する。ワードライン選択信号ＷＬｓｅｌが非アクティブになると、ワードラインＷＬの非選択状態となり、ワードライン駆動回路１３０は、ワードラインＷＬに例えば接地電圧ＶＳＳを供給する。

このとき、ワードライン駆動回路１３０は、ワードラインＷＬが選択状態から非選択状態に遷移する時間が、ワードラインＷＬが非選択状態から選択状態に遷移する時間より長くなるように、ワードラインＷＬに選択電圧を供給する。こうすることで、ワードラインＷＬが選択状態から非選択状態に遷移するときのスイッチングノイズの影響を小さくすることができ、差動ラッチ回路１２０が誤データをラッチする事態を回避することができるようになる。

図２に、図１の不揮発性半導体記憶装置１００の構成例の回路図を示す。図２において、図１と同様の部分には同一符号を付し、適宜説明を省略する。

図２では、基準電流発生回路１１０は、第１の不揮発性メモリーセルＭＣ１と同一構造の第２の不揮発性メモリーセルＭＣ２により構成される。第２の不揮発性メモリーセルＭＣ２は、メモリーセルトランジスターにより構成され、該メモリーセルトランジスターのゲートにワードラインＷＬが電気的に接続され、ソースに接地電圧ＶＳＳが供給される。このメモリーセルトランジスターのドレインは、差動ラッチ回路１２０に接続される。ワードラインＷＬに選択電圧ＶＷＬが供給されたとき、第２のメモリーセルＭＣ２に読み出し電流が基準電流として流れる。

第２の不揮発性メモリーセルＭＣ２は、第１の不揮発性メモリーセルＭＣ１の閾値電圧とは異なる閾値電圧を有する。例えば、第１の不揮発性メモリーセルＭＣ１がイレーズ状態に設定されたとき、第２の不揮発性メモリーセルＭＣ２はプログラム状態に設定される。或いは、例えば、第１の不揮発性メモリーセルＭＣ１がプログラム状態に設定されたとき、第２の不揮発性メモリーセルＭＣ２はイレーズ状態に設定される。

差動ラッチ回路１２０は、第１のインバーター回路ＩＮＶ１と、第２のインバーター回路ＩＮＶ２とを備えている。第１のインバーター回路ＩＮＶ１の入力（ノードＤｏｕｔ）は、第１の不揮発性メモリーセルＭＣ１のドレイン及び第２のインバーター回路ＩＮＶ２の出力と電気的に接続される。第２のインバーター回路ＩＮＶ２の入力（ノードＸＤｏｕｔ）は、第２の不揮発性メモリーセルＭＣ２のドレイン及び第１のインバーター回路ＩＮＶ１の出力と電気的に接続される。第１のインバーター回路ＩＮＶ１の入力（第２のインバーター回路ＩＮＶ２の出力）は、出力バッファー１４０の入力に電気的に接続される。

また、第１のインバーター回路ＩＮＶ１及び第２のインバーター回路ＩＮＶ２には、読み出し動作時に高電位側の電源電圧ＶＤ０が供給されるようになっている。電源電圧ＶＤ０は、ソース及び基板にロジック電源電圧ＶＤＤが供給されるｐ型の金属酸化膜半導体（Metal Oxide Semiconductor：以下、ＭＯＳ）トランジスターのドレインの電圧である。このｐ型のＭＯＳトランジスターのゲートには、読み出し動作時にアクティブになるゲート信号ＸＡＣが供給される。電源電圧ＶＤ０は、ロジック電源電圧ＶＤＤとほぼ同電位の電圧である。

図３に、図２の構成の不揮発性半導体記憶装置１００の動作例の説明図を示す。

ワードラインＷＬに選択電圧ＶＷＬが供給されたときに出力される読み出しデータは、第１の不揮発性メモリーセルＭＣ１及び第２の不揮発性メモリーセルＭＣ２の閾値電圧Ｖｔｈに応じて異なる。

第１の不揮発性メモリーセルＭＣ１の閾値電圧が低く（例えばイレーズ状態）、第２の不揮発性メモリーセルＭＣ２の閾値電圧が高い（例えばプログラム状態）ときは、次のようになる。このとき、第１の不揮発性メモリーセルＭＣ１の読み出し電流が第２の不揮発性メモリーセルＭＣ２の読み出し電流より多くなる。そのため、ノードＤｏｕｔの電位に比べてノードＸＤｏｕｔの電位が高くなり、読み出しデータとしてＬレベルが出力される。それ以降、ノードＤｏｕｔ，ＸＤｏｕｔの状態が維持される。

第１の不揮発性メモリーセルＭＣ１の閾値電圧Ｖｔｈ１が高く（例えばプログラム状態）、第２の不揮発性メモリーセルＭＣ２の閾値電圧Ｖｔｈ２が低い（例えばイレーズ状態）ときは、次のようになる。このとき、第２の不揮発性メモリーセルＭＣ２の読み出し電流が第１の不揮発性メモリーセルＭＣ１の読み出し電流より多くなる。そのため、ノードＸＤｏｕｔの電位に比べてノードＤｏｕｔの電位が高くなり、読み出しデータとしてＨレベルが出力される。それ以降、ノードＤｏｕｔ，ＸＤｏｕｔの状態が維持される。

ところで、第１の不揮発性メモリーセルＭＣ１の閾値電圧Ｖｔｈ１と第２の不揮発性メモリーセルＭＣ２の閾値電圧Ｖｔｈ２との差が小さいと、両トランジスターの読み出し電流の差が小さくなる。このとき、差動ラッチ回路１２０等のスイッチングノイズの影響や、第１のインバーター回路ＩＮＶ１及び第２のインバーター回路ＩＮＶ２の論理閾値レベルのズレにより、誤データをラッチしてしまう可能性がある。

図４に、図２の構成において誤データをラッチする場合の第１の動作説明図を示す。図４は、Ｖｔｈ１＜ＶＤＤ＜Ｖｔｈ２である場合に、横軸に時間をとり、ワードラインＷＬ、電源電圧ＶＤ０、ノードＤｏｕｔ，ＸＤｏｕｔの電圧を表す。

図４では、ワードラインＷＬが活性化された後、差動ラッチ回路１２０に電源電圧ＶＤ０が供給される。そのため、ワードラインＷＬが選択状態になり選択電圧が供給されると、まず、閾値電圧が低い第１の不揮発性メモリーセルＭＣ１に読み出し電流が流れる。そのため、ノードＤｏｕｔの電位が下がりＬレベルとなる。その後、電源電圧ＶＤ０が供給されると、第１のインバーター回路ＩＮＶ１の出力であるノードＸＤｏｕｔがＨレベルとなり、その後、ノードＤｏｕｔ，ＸＤｏｕｔの状態が維持される。

ところが、ワードラインＷＬが選択状態から非選択状態になったときのスイッチングノイズにより、ノードＤｏｕｔがＨレベル（Ｅ１）又はノードＸＤｏｕｔがＬレベル（Ｅ２）になり、その後、ノードＤｏｕｔ，ＸＤｏｕｔの状態が維持されてしまう可能性がある。

図５に、図２の構成において誤データをラッチする場合の第２の動作説明図を示す。図５は、Ｖｔｈ１＜Ｖｔｈ２＜ＶＤＤである場合に、横軸に時間をとり、ワードラインＷＬ、電源電圧ＶＤ０、ノードＤｏｕｔ，ＸＤｏｕｔの電圧を表す。

図５においても、ワードラインＷＬが活性化された後、差動ラッチ回路１２０に電源電圧ＶＤ０が供給される。ワードラインＷＬが選択状態になり選択電圧が供給されると、まず、閾値電圧が低い第１の不揮発性メモリーセルＭＣ１に読み出し電流が流れる。そのため、ノードＤｏｕｔの電位が下がり、ノードＤｏｕｔ，ＸＤｏｕｔが共にＬレベルとなる。その後、電源電圧ＶＤ０が供給されると、第１のインバーター回路ＩＮＶ１の出力であるノードＸＤｏｕｔがＨレベルとなり、その後、ノードＤｏｕｔ，ＸＤｏｕｔの状態が維持される。

ところが、電源電圧ＶＤ０が供給されたとき、第１のインバーター回路ＩＮＶ１及び第２のインバーター回路ＩＮＶ２の論理閾値レベルのズレがあると、ノードＤｏｕｔがＨレベル（Ｅ３）、ノードＸＤｏｕｔがＬレベル（Ｅ４）に反転してしまう可能性がある。この場合も、その後は、ノードＤｏｕｔ，ＸＤｏｕｔの状態が維持されてしまう。

また、ワードラインＷＬが選択状態から非選択状態になったときのスイッチングノイズにより、ノードＤｏｕｔがＨレベル（Ｅ５）又はノードＸＤｏｕｔがＬレベル（Ｅ６）になり、その後、ノードＤｏｕｔ，ＸＤｏｕｔの状態が維持されてしまう可能性がある。

以上のように、差動ラッチ回路１２０等のスイッチングノイズの影響や、第１のインバーター回路ＩＮＶ１及び第２のインバーター回路ＩＮＶ２の論理閾値レベルのズレにより、誤データをラッチしてしまう可能性がある。このとき、不揮発性半導体記憶装置１００は、誤データを読み出しデータとして出力してしまう。そこで、第１の実施形態では、ワードラインＷＬが選択状態から非選択状態に遷移するときに、ワードライン駆動回路１３０は、次のような制御を行う。

図６に、第１の実施形態におけるワードライン駆動回路１３０によるワードラインＷＬの制御例の説明図を示す。図６は、横軸に時間をとり、Ｖｔｈ１＜Ｖｔｈ２＜ＶＤＤの場合におけるワードラインＷＬの電圧変化を模式的に示す。

図６では、ワードラインＷＬの選択状態から非選択状態への遷移時に、ワードラインＷ
Ｌの選択電圧が第１の不揮発性メモリーセルＭＣ１の閾値電圧Ｖｔｈ１と一致する時刻を
ｔ _２ として図示している。また、ワードラインＷＬの選択状態から非選択状態への遷移時
に、ワードラインＷＬの選択電圧が第２の不揮発性メモリーセルＭＣ２の閾値電圧Ｖｔｈ
２と一致する時刻をｔ _１ として図示している。

ワードライン駆動回路１３０は、ワードラインＷＬが選択状態から非選択状態に遷移する時間が、ワードラインＷＬが非選択状態から選択状態に遷移する時間より長くなるように、ワードラインＷＬに選択電圧を供給する。こうすることで、ワードラインＷＬの選択状態から非選択状態に遷移するときのスイッチングノイズの影響を低減する。

更に、ワードライン駆動回路１３０は、ワードラインＷＬの選択状態から非選択状態への遷移期間Ｔ１に、第１の不揮発性メモリーセルＭＣ１及び第２の不揮発性メモリーセルＭＣ２の一方のみがオン状態となるように制御する。遷移期間Ｔ１は、（ｔ_２−ｔ_１）である。即ち、ワードライン駆動回路１３０は、ワードラインＷＬが選択状態から非選択状態に遷移するときに第１の不揮発性メモリーセルＭＣ１及び基準電流発生回路１１０の一方に電流が流れる状態の期間（Ｔ１）が、差動ラッチ回路１２０の応答期間以上となるように、ワードラインＷＬに選択電圧を供給する。ここで、差動ラッチ回路１２０の応答期間は、差動ラッチ回路１２０の出力の確定時間、又は第１の不揮発性メモリーセルＭＣ１及び基準電流発生回路１１０の一方に電流が流れ始めてから差動ラッチ回路１２０の出力が確定するまでの時間である。

図７に、図６に示すワードラインＷＬの制御時における第１の不揮発性メモリーセルＭＣ１及び第２の不揮発性メモリーセルＭＣ２の動作説明図を示す。

図７では、ワードラインＷＬが選択状態から非選択状態になり、選択電圧の電位が下がり始める時刻である非選択制御開始時刻をｔ_０として図示している。このとき、時刻ｔ_０以降ｔ_１までの期間では、第１の不揮発性メモリーセルＭＣ１及び第２の不揮発性メモリーセルＭＣ２はオンとなり、両メモリーセルの読み出し電流の差に応じて、差動ラッチ回路１２０のラッチ状態は維持される。

時刻ｔ_１以降ｔ_２までの期間では、第１の不揮発性メモリーセルＭＣ１はオンのままであるが、第２の不揮発性メモリーセルＭＣ２はオフとなる。従って、第１の不揮発性メモリーセルＭＣ１の読み出し電流のみにより差動ラッチ回路１２０のラッチ状態が決定される。時刻ｔ_２以降の期間では、第１の不揮発性メモリーセルＭＣ１及び第２の不揮発性メモリーセルＭＣ２はオフとなり、差動ラッチ回路１２０のラッチ状態は維持される。

以上説明したように、第１の実施形態では、第１の不揮発性メモリーセルＭＣ１及び第２の不揮発性メモリーセルＭＣ２の一方のみがオンする期間を設け、差動ラッチ回路１２０が確実に動作する期間以上にすることができる。こうすることで、第１の不揮発性メモリーセルＭＣ１及び第２の不揮発性メモリーセルＭＣ２の閾値電圧の差が小さく、ラッチ回路の論理閾値レベルの製造ばらつき等があった場合でも、差動ラッチ回路１２０が誤データをラッチする事態を回避することができるようになる。

〔第２の実施形態〕
第１の実施形態では、基準電流発生回路１１０を第２の不揮発性メモリーセルＭＣ２により構成する例を説明したが、本発明に係る実施形態は、これに限定されるものではない。

図８に、本発明に係る第２の実施形態における不揮発性半導体記憶装置の構成例の回路図を示す。図８において図２と同様の部分には同一符号を付し、適宜説明を省略する。

第２の実施形態における不揮発性半導体記憶装置１００ａの構成が図２に示す不揮発性半導体記憶装置１００の構成と異なる点は、基準電流発生回路１１０の構成である。第２の実施形態では、基準電流発生回路１１０が、ｎ型のＭＯＳトランジスターＮＴｒにより構成される。ＭＯＳトランジスターＮＴｒは、ゲートにワードラインＷＬが電気的に接続され、ソースに接地電圧ＶＳＳが供給され、ドレインは差動ラッチ回路１２０のノードＸＤｏｕｔに接続される。このＭＯＳトランジスターＮＴｒは、第１の不揮発性メモリーセルＭＣ１の閾値電圧とは異なる閾値電圧を有する。ワードラインＷＬに選択電圧ＶＷＬが供給されたとき、ＭＯＳトランジスターＮＴｒに電流（ドレイン電流）が基準電流として流れる。

第２の実施形態では、図２において第２の不揮発性メモリーセルＭＣ２がＭＯＳトランジスターＮＴｒに置き換えられた点を除いて、不揮発性半導体記憶装置１００ａの動作は、第１の実施形態と同様である。即ち、第２の実施形態において、第１の不揮発性メモリーセルＭＣ１及びＭＯＳトランジスターＮＴｒの一方のみがオンする期間を設け、差動ラッチ回路１２０が確実に動作する期間以上にする。こうすることで、第１の不揮発性メモリーセルＭＣ１及びＭＯＳトランジスターＮＴｒの閾値電圧の差が小さく、ラッチ回路の論理閾値レベルの製造ばらつき等があった場合でも、差動ラッチ回路１２０が誤データをラッチする事態を回避することができるようになる。

〔第３の実施形態〕
第１の実施形態又は第２の実施形態では、読み出し動作又は書き込み動作にかかわりなく、ワードラインＷＬの選択状態では図６に示すように選択電圧を供給していたが、本発明に係る実施形態は、これに限定されるものではない。

図９に、本発明に係る第３の実施形態における不揮発性半導体記憶装置の構成例の回路図を示す。図９において図２と同様の部分には同一符号を付し、適宜説明を省略する。

第３の実施形態における不揮発性半導体記憶装置１００ｂの構成が図２に示す不揮発性半導体記憶装置の構成と異なる点は、ワードライン駆動回路の構成である。なお、図９では、基準電流発生回路１１０が第２の不揮発性メモリーセルＭＣ２により構成されるものとして図示するが、基準電流発生回路１１０が図８のＭＯＳトランジスターＮＴｒにより構成されていてもよい。

第３の実施形態におけるワードライン駆動回路１３０ａには、選択電圧ＶＷＬ及びワードライン選択信号ＷＬｓｅｌの他に、駆動能力切換信号ＲＥが入力される。ワードライン駆動回路１３０ａは、駆動能力切換信号ＲＥにより電流駆動能力を切り換えてワードラインＷＬを駆動する。駆動能力切換信号ＲＥのタイミングを制御することで、例えばワードラインＷＬの選択状態から非選択状態に遷移する期間だけ、図６に示すようにワードラインＷＬの制御を行うことができる。

このようなワードライン駆動回路１３０ａは、インバーター回路ＩＮＶ３，ＩＮＶ４と、否定論理和回路ＮＲ１と、第３の駆動トランジスターＤＴｒ３とを備えている。

インバーター回路ＩＮＶ３には、Ｈレベルがアクティブレベルのワードライン選択信号ＷＬｓｅｌが入力される。否定論理和回路ＮＲ１には、ワードライン選択信号ＷＬｓｅｌと駆動能力切換信号ＲＥとが入力される。

インバーター回路ＩＮＶ４は、ドレインにワードラインＷＬが電気的に接続されるｐ型の第１の駆動トランジスターＤＴｒ１と、ドレインにワードラインＷＬが電気的に接続されるｎ型の第２の駆動トランジスターＤＴｒ２とを備えている。第１の駆動トランジスターＤＴｒ１及び第２の駆動トランジスターＤＴｒ２の各々は、ＭＯＳトランジスターにより構成される。第１の駆動トランジスターＤＴｒ１のゲート及び第２の駆動トランジスターＤＴｒ２のゲートには、インバーター回路ＩＮＶ３の出力が電気的に接続される。第１の駆動トランジスターＤＴｒ１のソースには、高電位側の電源電圧として選択電圧ＶＷＬが供給され、第２の駆動トランジスターＤＴｒ２のソースには、接地電圧ＶＳＳが供給される。

ワードライン駆動回路１３０ａは、読み出し動作時において、第２の駆動トランジスターＤＴｒ２の電流駆動能力が第１の駆動トランジスターＤＴｒ１の電流駆動能力より低くなるように制御することが望ましい。こうすることで、読み出し動作時におけるワードラインＷＬの選択状態から非選択状態への遷移期間に、ワードラインＷＬの電位変化の時間を長くする。

そこで、第３の実施形態では、ワードライン駆動回路１３０ａは、第２の駆動トランジスターＤＴｒ２と並列に、第３の駆動トランジスターＤＴｒ３を備えている。第３の駆動トランジスターＤＴｒ３は、ｎ型のＭＯＳトランジスターにより構成され、ドレインに第２の駆動トランジスターＤＴｒ２のドレインが電気的に接続され、ソースに接地電圧ＶＳＳが供給される（接地される）。第３の駆動トランジスターＤＴｒ３のゲートには、否定論理和回路ＮＲ１の出力が電気的に接続される。

このような構成のワードライン駆動回路１３０ａは、駆動能力切換信号ＲＥがＬレベルで、ワードライン選択信号ＷＬｓｅｌがＬレベルのとき、第３の駆動トランジスターＤＴｒ３がオンとなり、ワードラインＷＬに接地電圧ＶＳＳを供給する。このとき、第２の駆動トランジスターＤＴｒ２もオンとなり、高い電流駆動能力でワードラインＷＬから電荷を引き抜くことができる。

また、ワードライン駆動回路１３０ａは、駆動能力切換信号ＲＥがＬレベルで、ワードライン選択信号ＷＬｓｅｌがＨレベルのとき、第３の駆動トランジスターＤＴｒ３がオフとなる。このとき、ワードライン駆動回路１３０ａは、第１の駆動トランジスターＤＴｒ１がオンとなり、ワードラインＷＬに選択電圧ＶＷＬを供給する。

同様に、ワードライン駆動回路１３０ａは、駆動能力切換信号ＲＥがＨレベルで、ワードライン選択信号ＷＬｓｅｌがＬレベルのとき、第３の駆動トランジスターＤＴｒ３がオフとなり、ワードラインＷＬに接地電圧ＶＳＳを供給する。このとき、第２の駆動トランジスターＤＴｒ２がオンとなり、低い電流駆動能力でワードラインＷＬから電荷を引き抜くことができる。

また、ワードライン駆動回路１３０ａは、駆動能力切換信号ＲＥがＨレベルで、ワードライン選択信号ＷＬｓｅｌがＨレベルのとき、第３の駆動トランジスターＤＴｒ３がオフとなる。このとき、ワードライン駆動回路１３０ａは、第１の駆動トランジスターＤＴｒ１がオンとなり、ワードラインＷＬに選択電圧ＶＷＬを供給する。

このように、ワードライン駆動回路１３０ａは、ワードラインＷＬの選択状態から非選択状態への遷移時に、駆動能力切換信号ＲＥの論理レベルに応じて電流駆動能力を切り換えワードラインＷＬを駆動することができる。具体的には、読み出し動作時に、駆動能力切換信号ＲＥをＨレベルに設定し、読み出し動作以外では駆動能力切換信号ＲＥをＬレベルに設定する。これにより、ワードライン駆動回路１３０ａは、読み出し動作時のみ、図６の遷移期間Ｔ１が、差動ラッチ回路１２０の応答期間以上となるように、ワードラインＷＬに選択電圧を供給することができる。第３の実施形態では、遷移期間Ｔ１は、ワードラインＷＬが選択状態から非選択状態に遷移するときに第１の不揮発性メモリーセルＭＣ１及び第２の不揮発性メモリーセルＭＣ２（広義には、基準電流発生回路１１０）の一方に電流が流れる状態の期間である。

こうすることで、第１の不揮発性メモリーセルＭＣ１及び第２の不揮発性メモリーセルＭＣ２（又はＭＯＳトランジスターＮＴｒ）の閾値電圧の差が小さく、ラッチ回路の論理閾値レベルの製造ばらつき等があった場合でも、差動ラッチ回路１２０が誤データをラッチする事態を回避することができるようになる。更に、読み出し動作時に対し、読み出し動作時以外の動作時に、ワードラインＷＬの選択状態から非選択状態への遷移時間を短縮することができる。従って、読み出し以外の書き込み時間等の増大を抑えると共に、読み出し時間の増大を最小限に抑えることができるようになる。

〔第４の実施形態〕
第３の実施形態では、第３の駆動トランジスターＤＴｒ３を設け、第３の駆動トランジスターＤＴｒ３を制御することでワードラインＷＬを駆動する際の電流駆動能力を切り換える例を説明したが、本発明に係る実施形態は、これに限定されるものではない。

図１０に、本発明に係る第４の実施形態における不揮発性半導体記憶装置の構成例の回路図を示す。図１０において図９と同様の部分には同一符号を付し、適宜説明を省略する。

第４の実施形態における不揮発性半導体記憶装置１００ｃの構成が図９に示す不揮発性半導体記憶装置１００ｂの構成と異なる点は、ワードライン駆動回路の構成である。なお、図１０では、基準電流発生回路１１０が第２の不揮発性メモリーセルＭＣ２により構成されるものとして図示するが、基準電流発生回路１１０が図８のＭＯＳトランジスターＮＴｒにより構成されていてもよい。

第４の実施形態におけるワードライン駆動回路１３０ｂには、選択電圧ＶＷＬ及びワードライン選択信号ＷＬｓｅｌの他に、駆動能力切換信号ＲＥが入力される。ワードライン駆動回路１３０ｂは、駆動能力切換信号ＲＥにより、ワードラインＷＬの選択状態から非選択状態に遷移する期間だけ、図６に示すワードラインＷＬの制御を行う。このようなワードライン駆動回路１３０ｂは、インバーター回路ＩＮＶ３，ＩＮＶ５と、第１の駆動トランジスターＤＴｒ１と、第２の駆動トランジスターＤＴｒ２と、第４の駆動トランジスターＤＴｒ４と、抵抗素子Ｒ１とを備えている。

インバーター回路ＩＮＶ３には、Ｈレベルがアクティブレベルのワードライン選択信号ＷＬｓｅｌが入力される。インバーター回路ＩＮＶ５には、駆動能力切換信号ＲＥが入力される。

第１の駆動トランジスターＤＴｒ１は、ｐ型のＭＯＳトランジスターにより構成され、ソースに選択電圧ＶＷＬが供給され、ゲートにインバーター回路ＩＮＶ３の出力が電気的に接続され、ドレインにワードラインＷＬが電気的に接続される。第２の駆動トランジスターＤＴｒ２は、ｎ型のＭＯＳトランジスターにより構成される。第２の駆動トランジスターＤＴｒ２は、ドレインにワードラインＷＬが電気的に接続され、ゲートにインバーター回路ＩＮＶ３の出力が電気的に接続され、ソースに抵抗素子Ｒ１の一端及び第４の駆動トランジスターＤＴｒ４のドレインが電気的に接続される。第４の駆動トランジスターＤＴｒ４は、ドレインに第２の駆動トランジスターＤＴｒ２のソースに電気的に接続され、ゲートにインバーター回路ＩＮＶ５の出力が電気的に接続され、ソースに接地電圧ＶＳＳが供給される。抵抗素子Ｒ１の他端には、接地電圧ＶＳＳが供給される。

このような構成のワードライン駆動回路１３０ｂは、駆動能力切換信号ＲＥがＬレベルのとき、第４の駆動トランジスターＤＴｒ４がオンとなる。そのため、ワードライン選択信号ＷＬｓｅｌがＬレベルのときは、第４の駆動トランジスターＤＴｒ４を介してワードラインＷＬに充電された電荷が放電される。これに対して、駆動能力切換信号ＲＥがＨレベルのとき、第４の駆動トランジスターＤＴｒ４がオフとなる。そのため、ワードライン選択信号ＷＬｓｅｌがＬレベルのときは、抵抗素子Ｒ１を介してワードラインＷＬに充電された電荷が放電される。従って、ワードラインＷＬから電荷を引き抜く際の電流駆動能力を、駆動能力切換信号ＲＥにより切り換えることができる。

このように、ワードライン駆動回路１３０ｂは、駆動能力切換信号ＲＥにより、少なくとも読み出し動作時のワードラインＷＬの選択状態から非選択状態において電流駆動能力が低くなるように切り換えることができる。これにより、ワードライン駆動回路１３０ｂは、読み出し動作時のみ、図６の遷移時間Ｔ１が、差動ラッチ回路１２０の応答期間以上となるように、ワードラインＷＬに選択電圧を供給することができる。第４の実施形態では、遷移期間Ｔ１は、ワードラインＷＬが選択状態から非選択状態に遷移するときに第１の不揮発性メモリーセルＭＣ１及び第２の不揮発性メモリーセルＭＣ２（広義には、基準電流発生回路１１０）の一方に電流が流れる状態の期間である。

こうすることで、第１の不揮発性メモリーセルＭＣ１及び第２の不揮発性メモリーセルＭＣ２（又はＭＯＳトランジスターＮＴｒ）の閾値電圧の差が小さく、ラッチ回路の論理閾値レベルの製造ばらつき等があった場合でも、差動ラッチ回路１２０が誤データをラッチする事態を回避することができるようになる。更に、読み出し動作時に対し、読み出し動作時以外の動作時に、ワードラインＷＬの選択状態から非選択状態への遷移時間を短縮することができる。従って、読み出し以外の書き込み時間等の増大を抑えると共に、読み出し時間の増大を最小限に抑えることができるようになる。

〔第５の実施形態〕
第４の実施形態では、抵抗素子Ｒ１を設けて電流駆動能力を切り換えていたが、本発明に係る実施形態は、これに限定されるものではない。第５の実施形態では、例えば抵抗素子Ｒ１の機能を、ＭＯＳトランジスターにより実現している。

図１１に、本発明に係る第５の実施形態における不揮発性半導体記憶装置の構成例の回路図を示す。図１１において図１０と同様の部分には同一符号を付し、適宜説明を省略する。

第５の実施形態における不揮発性半導体記憶装置１００ｄの構成が図１０に示す不揮発性半導体記憶装置１００ｃの構成と異なる点は、ワードライン駆動回路の構成である。なお、図１１では、基準電流発生回路１１０が第２の不揮発性メモリーセルＭＣ２により構成されるものとして図示するが、基準電流発生回路１１０が図８のＭＯＳトランジスターＮＴｒにより構成されていてもよい。

第５の実施形態におけるワードライン駆動回路１３０ｃには、選択電圧ＶＷＬ及びワードライン選択信号ＷＬｓｅｌの他に、駆動能力切換信号ＲＥが入力される。ワードライン駆動回路１３０ｃは、駆動能力切換信号ＲＥにより、ワードラインＷＬの選択状態から非選択状態に遷移する期間だけ、図６に示すワードラインＷＬの制御を行う。このようなワードライン駆動回路１３０ｃは、インバーター回路ＩＮＶ３，ＩＮＶ５と、第１の駆動トランジスターＤＴｒ１と、第２の駆動トランジスターＤＴｒ２と、第４の駆動トランジスターＤＴｒ４と、ＭＯＳトランジスターＮＴｒ１とを備えている。

インバーター回路ＩＮＶ３には、Ｈレベルがアクティブレベルのワードライン選択信号ＷＬｓｅｌが入力される。インバーター回路ＩＮＶ５には、駆動能力切換信号ＲＥが入力される。

第１の駆動トランジスターＤＴｒ１は、ｐ型のＭＯＳトランジスターにより構成され、
ソースに選択電圧ＶＷＬが供給され、ゲートにインバーター回路ＩＮＶ３の出力が電気的
に接続され、ドレインにワードラインＷＬが電気的に接続される。第２の駆動トランジス
ターＤＴｒ２は、ｎ型のＭＯＳトランジスターにより構成される。第２の駆動トランジス
ターＤＴｒ２は、ドレインにワードラインＷＬが電気的に接続され、ゲートにインバータ
ー回路ＩＮＶ３の出力が電気的に接続され、ソースにＭＯＳトランジスターＮＴｒ１のドレイン及び第４の駆動トランジスターＤＴｒ４のドレインが電気的に接続される。第４の駆動トランジスターＤＴｒ４は、ドレインに第２の駆動トランジスターＤＴｒ２のソースが電気的に接続され、ゲートにインバーター回路ＩＮＶ５の出力が電気的に接続され、ソースに接地電圧ＶＳＳが供給される。ＭＯＳトランジスターＮＴｒ１は、ｎ型のＭＯＳトランジスターであり、ＭＯＳトランジスターＮＴｒ１のゲートには選択電圧ＶＷＬが供給され、ソースには接地電圧ＶＳＳが供給される。

このような構成のワードライン駆動回路１３０ｃは、駆動能力切換信号ＲＥがＬレベルのとき、第４の駆動トランジスターＤＴｒ４がオンとなる。そのため、ワードライン選択信号ＷＬｓｅｌがＬレベルのときは、第４の駆動トランジスターＤＴｒ４を介してワードラインＷＬに充電された電荷が放電される。これに対して、駆動能力切換信号ＲＥがＨレベルのとき、第４の駆動トランジスターＤＴｒ４がオフとなる。そのため、ワードライン選択信号ＷＬｓｅｌがＬレベルのときは、ＭＯＳトランジスターＮＴｒ１を介してワードラインＷＬに充電された電荷が放電される。従って、ワードラインＷＬから電荷を引き抜く際の電流駆動能力を、駆動能力切換信号ＲＥにより切り換えることができる。

このように、ワードライン駆動回路１３０ｃは、駆動能力切換信号ＲＥにより、少なくとも読み出し動作時のワードラインＷＬの選択状態から非選択状態において電流駆動能力が低くなるように切り換えることができる。これにより、ワードライン駆動回路１３０ｃは、読み出し動作時のみ、図６の遷移時間Ｔ１が、差動ラッチ回路１２０の応答期間以上となるように、ワードラインＷＬに選択電圧を供給することができる。第５の実施形態では、遷移期間Ｔ１は、ワードラインＷＬが選択状態から非選択状態に遷移するときに第１の不揮発性メモリーセルＭＣ１及び第２の不揮発性メモリーセルＭＣ２（広義には、基準電流発生回路１１０）の一方に電流が流れる状態の期間である。

こうすることで、第１の不揮発性メモリーセルＭＣ１及び第２の不揮発性メモリーセルＭＣ２（又はＭＯＳトランジスターＮＴｒ）の閾値電圧の差が小さく、ラッチ回路の論理閾値レベルの製造ばらつき等があった場合でも、差動ラッチ回路１２０が誤データをラッチする事態を回避することができるようになる。更に読み出し動作時に対し、読み出し動作時以外の動作時に、ワードラインＷＬの選択状態から非選択状態への遷移時間を短縮することができる。従って、読み出し以外の書き込み時間等の増大を抑えると共に、読み出し時間の増大を最小限に抑えることができるようになる。

〔集積回路装置への適用〕
上記のいずれかの実施形態における不揮発性半導体記憶装置は、信頼性の向上を図る集積回路装置への内蔵に好適である。以下では、上記のいずれかの実施形態における不揮発性半導体記憶装置が内蔵される集積回路装置としてマイクロコンピューターを例に説明するが、本発明に係る集積回路装置は、マイクロコンピューターに限定されるものではない。

図１２に、本発明に係るマイクロコンピューターの構成例のブロック図を示す。

マイクロコンピューター４００は、中央演算処理装置（Central Processing Unit：以下、ＣＰＵ）４１０と、読み出し専用メモリー（Read Only Memory：ＲＯＭ）４１２と、ランダムアクセスメモリー（Random Access Memory：ＲＡＭ）４１４とを備えている。更に、マイクロコンピューター４００は、表示ドライバー４１６と、タイマー回路４１８と、Ｉ／Ｏ回路４２０と、電源回路４２２とを備えている。ＣＰＵ４１０、ＲＯＭ４１２、ＲＡＭ４１４、表示ドライバー４１６、タイマー回路４１８、Ｉ／Ｏ回路４２０及び電源回路４２２は、バス４２４を介して接続される。

ＣＰＵ４１０は、バス４２４を介して、ＲＯＭ４１２又はＲＡＭ４１４に記憶されたプログラム又はデータを読み出し、読み出したプログラム又はデータに対応した処理を実行する。これにより、ＣＰＵ４１０は、表示ドライバー４１６、タイマー回路４１８、Ｉ／Ｏ回路４２０及び電源回路４２２を制御する。ＲＯＭ４１２は、上記のいずれかの実施形態における不揮発性半導体記憶装置が適用され、予めプログラムが記憶される。ＲＡＭ４１４は、プログラムの記憶領域又は作業領域として用いられる。表示ドライバー４１６は、ＣＰＵ４１０等によって生成されＲＡＭ４１４に格納される画像データに基づいて、マイクロコンピューター４００の外部に接続される表示装置に対して画像表示制御を行う。タイマー回路４１８は、時間を計時し、ＣＰＵ４１０へのタイマー割り込み等を行う。Ｉ／Ｏ回路４２０は、マイクロコンピューター４００の外部に接続される機器からのＩ／Ｏアクセスを実現する。電源回路４２２は、マイクロコンピューター４００を構成する各部に供給する電源を生成する。

ＣＰＵ４１０、ＲＡＭ４１４、表示ドライバー４１６、タイマー回路４１８、Ｉ／Ｏ回路４２０、及び電源回路４２２の少なくとも１つは、処理装置として、トリミングデータにより初期設定等が行われる。トリミングデータは、予めＲＯＭ４１２に記憶されており、電源投入時に、バス４２４等の信号線を介して、上記の処理装置を構成する各部に供給されるようになっている。即ち、上記の処理装置は、ＲＯＭ４１２から読み出されたデータ（トリミングデータ）に基づいて制御されるようになっている。

このように、上記のいずれかの実施形態における不揮発性半導体記憶装置が適用されたマイクロコンピューター４００では、スイッチングノイズ等の影響を受けることなく正確なデータの読み出しが可能なＲＯＭ４１２が搭載される。そのため、正確なデータの読み出しが可能で、信頼性の高いマイクロコンピューターを提供することができるようになる。

〔電子機器〕
上記のいずれかの実施形態における不揮発性半導体記憶装置、又は図１２のマイクロコンピューター４００は、次のような電子機器に適用することができる。

図１３に、本発明に係る電子機器の構成例のブロック図を示す。

電子機器５００は、処理部５１０と、記憶部５１２と、操作部５１４と、表示部５１６とを含んで構成される。例えば、処理部５１０の機能は、公知のマイクロコンピューターにより実現され、記憶部５１２の機能は、ハードディスクドライブ装置や、上記のいずれかの実施形態における不揮発性半導体記憶装置により実現される。或いは、例えば処理部５１０の機能は、図１２のマイクロコンピューター４００により実現され、記憶部５１２の機能は、ハードディスクドライブ装置や公知の記憶装置により実現される。操作部５１４は、電子機器５００を制御するための入力データを受け付ける。処理部５１０は、操作部５１４により受け付けられた入力データに応じて、処理を変更することができる。表示部５１６の機能は、液晶表示パネルや有機エレクトロルミネッセンス（Electro-Luminescence：ＥＬ）ディスプレイ装置等の公知の表示装置により実現される。このような表示部５１６は、処理部５１０によって生成された画像を表示する。

図１４（Ａ）、図１４（Ｂ）に、図１３の電子機器５００の構成例の斜視図を示す。図１４（Ａ）は、モバイル型のパーソナルコンピューターの構成例の斜視図を表す。図１４（Ｂ）は、携帯電話機の構成例の斜視図を表す。

図１３の電子機器５００の構成例の１つである図１４（Ａ）に示すパーソナルコンピューター８００は、本体部８１０と、表示部８２０と、操作部８３０とを含む。本体部８１０は、図１３の処理部５１０、記憶部５１２等を有する。表示部８２０は、図１３の表示部５１６に対応し、例えば液晶表示パネル等によりその機能が実現される。操作部８３０は、図１３の操作部５１４に対応し、キーボード等によりその機能が実現される。このような操作部８３０を介した操作情報が本体部８１０の処理部５１０によって解析され、その操作情報に応じて表示部８２０に画像が表示される。これにより、スイッチングノイズ等の影響を受けることなく正確なデータの読み出しが可能な不揮発性半導体記憶装置が適用され、低消費電力化を図るパーソナルコンピューター８００を提供することができるようになる。

図１３の電子機器５００の構成例の１つである図１４（Ｂ）に示す携帯電話機９００は、本体部９１０と、表示部９２０と、操作部９３０とを含む。本体部９１０は、図１３の処理部５１０、記憶部５１２等を有する。表示部９２０は、図１３の表示部５１６に対応し、例えば液晶表示パネル等によりその機能が実現される。操作部９３０は、図１３の操作部５１４に対応し、ボタン等によりその機能が実現される。このような操作部９３０を介した操作情報が本体部９１０の処理部５１０によって解析され、その操作情報に応じて表示部９２０に画像が表示される。これにより、スイッチングノイズ等の影響を受けることなく正確なデータの読み出しが可能な不揮発性半導体記憶装置が適用され、低消費電力化を図る携帯電話機９００を提供することができるようになる。

なお、図１３の電子機器５００として、図１４（Ａ）、図１４（Ｂ）に示すものに限定されるものではない。例えば、情報携帯端末（ＰＤＡ：Personal Digital Assistants）、デジタルスチルカメラ、テレビ、ビデオカメラ、カーナビゲーション装置、ページャー、電子手帳、電子ペーパー、電卓、ワードプロセッサー、ワークステーション、テレビ電話、ＰＯＳ（Point of sale system）端末、プリンター、スキャナー、複写機、ビデオプレーヤー、タッチパネルを備えた機器等が挙げられる。

以上、本発明に係る不揮発性記憶装置、集積回路装置、及び電子機器等を上記のいずれかの実施形態に基づいて説明したが、本発明は上記のいずれかの実施形態に限定されるものではない。例えば、その要旨を逸脱しない範囲において種々の態様において実施することが可能であり、次のような変形も可能である。

（１）上記のいずれかの実施形態では、本発明に係る不揮発性記憶装置として、不揮発性半導体記憶装置を例に説明したが、本発明はこれに限定されるものではない。本発明は、データの読み出し時に差動ラッチ回路を有する不揮発性記憶装置に適用することができる。

（２）上記のいずれかの実施形態では、基準電流発生回路が、不揮発性メモリーセル又はＭＯＳトランジスターにより構成される例を説明したが、本発明はこれに限定されるものではない。例えば、基準電流発生回路が、電流源を備え、ワードラインに選択電圧が供給されたときに、該電流源を差動ラッチ回路の所定ノードに接続する構成を採用してもよい。

（３）上記のいずれかの実施形態では、例えばデータ１又はデータ０の２値、プログラム状態又はイレーズ状態の２値を例に説明したが、多値のデータを記憶する不揮発性メモリーセルを備える不揮発性記憶装置にも適用してもよい。

（４）上記のいずれかの実施形態において、「ゲート」という語句は、ゲート端子、ゲート領域、又はゲート電極を意味する。同様に、「ドレイン」という語句は、ドレイン端子、ドレイン領域、又はドレイン電極を意味する。また、「ソース」という語句は、ソース端子、ソース領域、又はソース電極を意味する。

（５）上記のいずれかの実施形態において、トランジスターとしてＭＯＳトランジスターを例に説明したが、本発明はこれに限定されるものではない。

（６）上記のいずれかの実施形態において、本発明を、不揮発性記憶装置、集積回路装置、及び電子機器等として説明したが、本発明はこれに限定されるものではない。例えば、上記のいずれかの実施形態における差動ラッチ回路を備えた不揮発性記憶装置におけるデータの読み出し方法等であってもよい。

１０…メモリーセルアレイ、 ２０…正規メモリーセルアレイ、
３０…冗長メモリーセルアレイ、 ４０…ヒューズメモリーセルアレイ、
１００，１００ａ，１００ｂ…不揮発性半導体記憶装置（不揮発性記憶装置）、
１１０…基準電流発生回路、 １２０…差動ラッチ回路、
１３０，１３０ａ，１３０ｂ…ワードライン駆動回路、 １４０…出力バッファー、
４００…マイクロコンピューター、 ４１０…ＣＰＵ、 ４１２…ＲＯＭ、
４１４…ＲＡＭ、 ４１６…表示ドライバー、 ４１８…タイマー回路、
４２０…Ｉ／Ｏ回路、 ４２２…電源回路、 ４２４…バス、 ５００…電子機器、
５１０…処理部（処理装置）、 ５１２…記憶部、 ５１４…操作部、
５１６，８２０，９２０…表示部、 ８００…パーソナルコンピューター、
８１０，９１０…本体部、 ８３０，９３０…操作部、 ９００…携帯電話機、
ＢＬ…ビットライン、 ＩＮＶ１，ＩＮＶ２，ＩＮＶ３，ＩＮＶ４，ＩＮＶ５…インバーター回路、 Ｄｏｕｔ，ＸＤｏｕｔ…ノード、 ＤＴｒ１…第１の駆動トランジスター、
ＤＴｒ２…第２の駆動トランジスター、 ＤＴｒ３…第３の駆動トランジスター、
ＤＴｒ４…第４の駆動トランジスター、 ＭＣ１…第１の不揮発性メモリーセル、
ＭＣ２…第２の不揮発性メモリーセル、 ＭＣＥ…不良メモリーセル、
ＮＲ１…否定論理和回路、 ＮＴｒ，Ｔｒ５…ＭＯＳトランジスター、
Ｒ１…抵抗素子、 ＲＥ…駆動能力切換信号、 ＶＤＤ…ロジック電源電圧、
ＶＤ０…電源電圧、 ＶＳＳ…接地電圧、 ＶＷＬ…選択電圧、 ＷＬ…ワードライン、
ＷＬｓｅｌ…ワードライン選択信号、 ＸＡＣ…ゲート信号

Claims (10)

1. 第１の不揮発性メモリーセルと、
   前記第１の不揮発性メモリーセルを選択するためのワードラインに選択電圧を供給する
   ワードライン駆動回路と、
   前記ワードラインに前記選択電圧が供給されたとき基準電流を発生する基準電流発生回
   路と、
   前記ワードラインに前記選択電圧が供給されたとき前記第１の不揮発性メモリーセルに
   流れる電流と前記基準電流との差分に応じてデータをラッチする差動ラッチ回路とを含み
   、
   前記ワードライン駆動回路は、
   前記ワードラインが選択状態から非選択状態に遷移する時間が、前記ワードラインが前
   記非選択状態から前記選択状態に遷移する時間より長くなるように、前記ワードラインを
   駆動し、
   前記ワードライン駆動回路は、
   前記ワードラインが前記選択状態から前記非選択状態に遷移するときに前記第１の不揮
   発性メモリーセル及び前記基準電流発生回路の一方に電流が流れる状態の期間が、前記差
   動ラッチ回路の応答期間以上となるように、前記ワードラインを駆動することを特徴とする不揮発性記憶装置。
2. 請求項１において、
   前記ワードライン駆動回路は、
   読み出し動作時のみ、前記ワードラインが前記選択状態から前記非選択状態に遷移する
   ときに前記第１の不揮発性メモリーセル及び前記基準電流発生回路の一方に電流が流れる
   状態の期間が、前記応答期間以上となるように、前記ワードラインを駆動することを特徴
   とする不揮発性記憶装置。
3. 請求項２において、
   前記ワードライン駆動回路は、
   ドレインに前記ワードラインが電気的に接続されるｐ型の第１の駆動トランジスターと
   、
   ドレインに前記ワードラインが電気的に接続されるｎ型の第２の駆動トランジスターと
   、
   ドレインに前記第２の駆動トランジスターのドレインが電気的に接続され、ソースに接
   地電圧が供給されるｎ型の第３の駆動トランジスターとを含み、
   前記第３の駆動トランジスターは、
   所与の駆動能力切換信号によりゲート制御されることを特徴とする不揮発性記憶装置。
4. 請求項２において、
   前記ワードライン駆動回路は、
   ドレインに前記ワードラインが電気的に接続されるｐ型の第１の駆動トランジスターと
   、
   ドレインに前記ワードラインが電気的に接続されるｎ型の第２の駆動トランジスターと
   、
   ドレインに前記第２の駆動トランジスターのソースが電気的に接続され、ソースに接
   地電圧が供給されるｎ型の第３の駆動トランジスターと、
   一端に前記第３の駆動トランジスターのドレインが電気的に接続され、他端に前記接地
   電圧が供給される抵抗素子とを含み、
   前記第３の駆動トランジスターは、
   所与の駆動能力切換信号によりゲート制御されることを特徴とする不揮発性記憶装置。
5. 請求項４において、
   前記抵抗素子は、
   金属酸化膜半導体トランジスターにより構成されることを特徴とする不揮発性記憶装置
   。
6. 請求項１乃至５のいずれかにおいて、
   前記基準電流発生回路は、
   前記第１の不揮発性メモリーセルの閾値電圧とは異なる閾値電圧を有する第２の不揮発
   性メモリーセルであることを特徴とする不揮発性記憶装置。
7. 請求項１乃至５のいずれかにおいて、
   前記基準電流発生回路は、
   前記第１の不揮発性メモリーセルの閾値電圧とは異なる閾値電圧を有する金属酸化膜半
   導体トランジスターであることを特徴とする不揮発性記憶装置。
8. 請求項１乃至７のいずれか記載の不揮発性記憶装置と、
   前記不揮発性記憶装置から読み出されたデータに基づいて制御される処理装置とを含む
   ことを特徴とする集積回路装置。
9. 請求項１乃至７のいずれか記載の不揮発性記憶装置を含むことを特徴とする電子機器。
10. 請求項８記載の集積回路装置を含むことを特徴とする電子機器。

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