JP2007317247A - 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の動作方法 - Google Patents

Abstract

【課題】メモリセルの微細化に対して、より適切、確実に、消去時のメモリセルの閾値電圧のばらつきを抑制する不揮発性半導体記憶装置を提供する。
【解決手段】メモリセルアレイ１と、Ｘデコード部３０とを具備する不揮発性半導体記憶装置を用いる。メモリセルアレイ１は、行列状に配列された複数の不揮発性メモリセルＭ００〜と、複数のワード線ＷＯＲＤ＿０〜とを備える。Ｘデコード部３０は、消去動作時に、複数のワード線ＷＯＲＤ＿０〜から一つの選択ワード線ＷＯＲＤ＿ｉを選択して負電圧ＶＸＮＳを供給し、選択ワード線ＷＯＲＤ＿ｉ以外の非選択ワード線ＷＯＲＤ＿ｊ≠ＷＯＲＤ＿ｉに正電圧ＶＸＰＳを供給する。
【選択図】図１

Description

本発明は、不揮発性半導体記憶装置及び不揮発性半導体記憶装置の動作方法に関する。

フラッシュメモリのような不揮発にデータを記憶する不揮発性半導体記憶装置が知られている。フラッシュメモリは、一般的に、消去動作をセクタ又はメモリセルアレイ毎に一括して行う。すなわち、消去動作時において、消去対象のセクタでは、全てのメモリセルに書き込みが行われた後、全てのメモリセルのゲートに負電圧を供給することで消去が行われる。このとき、セクタ内のメモリセルの特性にはばらつきがあるので、消去後のメモリセルの閾値電圧もばらつきがある。そのため、セクタ内のメモリセルの中には、過消去の発生しているメモリセルが存在する可能性がある。それに対応するために、消去後にベリファイ動作を行っている。この消去ベリファイ動作では、過消去のメモリセルの有無を判定し、過消去のセルについては書き戻しを行っている。

関連する技術として特開２００１−４３６９３号公報にフラッシュメモリ装置が開示されている。このメモリ装置は、階層的なワードライン構造を有する不揮発性半導体メモリ装置である。メモリ装置は、複数個のセクターと、複数個のグローバルワードラインと、グローバルワードライン選択回路と、第１ローカルデコーダと、第２ローカルデコーダとを含む。複数個のセクターは、各々がローカルワードラインに連結されたメモリセルを有する。複数個のグローバルワードラインは、各々対応する前記セクターを通して配置された。グローバルワードライン選択回路は、奇数番グローバルワードラインの中の一つのワードラインを選択する第１グローバルデコーダと、偶数番グローバルワードラインの中の一つのワードラインを選択する第２グローバルデコーダとを有する。第１ローカルデコーダは、前記奇数番グローバルワードラインに各々対応し、各々が、対応する奇数番グローバルワードラインが選択される時に、対応するローカルワードラインの中の一つのワードラインをワードライン電圧に駆動する。第２ローカルデコーダは、前記偶数番グローバルワードラインに各々対応し、各々が、対応する偶数番グローバルワードラインが選択される時に、対応するローカルワードラインの中の一つのワードラインを前記ワードライン電圧に駆動する。前記第１及び第２ローカルデコーダの各々は、対応するローカルワードラインに各々連結された複数個のドライバを有する。各ドライバは、対応するグローバルワードラインの信号に対応するローカルワードラインを行パーシャルデコーダに連結するプルアップトランジスターと、前記対応するグローバルワードラインの信号に従って前記対応するローカルワードラインをブロックデコーダに連結するプルダウントランジスターで構成される。

特開平１０−２１４４９５号公報に揮発性半導体記憶装置が開示されている。この不揮発性半導体記憶装置は、内部電源発生回路と、電源切換回路と、メモリセルアレイと、行デコーダ回路部とを有する。
内部電源発生回路は、所定外部電圧を入力しこの電圧よりも大きい高電圧と負電圧とを出力する。電源切換回路は、前記高電圧と前記負電圧とを切換えて出力する。メモリセルアレイは、電気的消去、書込が可能な複数のメモリセルトランジスタが行・列方向にマトリックス状に配列された。行デコーダ回路部は、このメモリセルアレイのワード線のうちの１つを入力アドレスに応じて選択し、かつ前記選択ワード線に対して消去または書込みの選択モードに応じて前記負電圧または高電圧に対応した出力を出力し、非選択ワード線に対し接地電位を出力する。行デコーダ回路部が、メインデコーダと、プリデコーダと、ワード線ドライバとを備える。メインデコーダは、前記入力アドレスに応じて、選択された第１および第２の出力端から接地電位および前記外部電圧電位を出力し、非選択の第１および第２の出力端から、前記選択ワード線に負電圧供給のとき前記外部電圧電位および接地電位を出力し、前記選択ワード線に高電圧供給のとき高電圧電位および接地電位を出力する。プリデコーダは、前記入力アドレスおよび前記選択モードに応じて、選択された出力端から負電圧電位または前記外部電圧電位を出力し、非選択となる出力端から接地電位を出力する。ワード線ドライバは、前記メインデコーダの第１および第２の出力端と前記プリデコーダの出力端とを接続し、選択ワード線に前記選択モードに応じた負電圧電位または前記外部電圧電位を出力し、非選択ワード線に接地電位を出力する。

特開２００５−３１７１３８号公報に不揮発性半導体記憶装置が開示されている。この不揮発性半導体記憶装置は、メモリセルと、メモリセルアレイと、ビット線と、ワード線と、ラッチ回路と、電圧発生回路と、第１ロウデコーダと、第２ロウデコーダと、第１分離用トランジスタと、第２分離用トランジスタとを具備する。メモリセルは、フローティングゲート及び制御ゲートを含むメモリセルトランジスタを含む。メモリセルアレイは、前記メモリセルがマトリクス状に配置された。ビット線は、同一列の前記メモリセルトランジスタのドレインを電気的に共通接続する。ワード線は、同一行の前記メモリセルトランジスタの制御ゲートを共通接続する。ラッチ回路は、前記ビット線に対応して設けられ、書き込みデータを保持する。電圧発生回路は、負電圧及び正電圧を発生させる。第１ロウデコーダは、前記ワード線毎に設けられ、書き込み時及び消去時において、前記電圧発生回路が発生する正電圧を、前記ワード線に印加する。第２ロウデコーダは、前記ワード線毎に設けられ、書き込み時及び消去時において、前記電圧発生回路が発生する負電圧を、前記ワード線に印加する。第１分離用トランジスタは、前記ワード線毎に設けられ、前記第１ロウデコーダと前記ワード線との間をスイッチングする。第２分離用トランジスタは、前記ワード線毎に設けられ、前記第２ロウデコーダと前記ワード線との間をスイッチングする。

特開２００１−４３６９３号公報 特開平１０−２１４４９５号公報 特開２００５−３１７１３８号公報

従来、上記のような消去時のメモリセルの閾値電圧のばらつきは、所定の許容範囲内であるため問題にはならなかった。しかし、その閾値電圧のばらつきは、メモリセルの微細化に伴い無視できないレベルになることが予想される。そうなると、例えば、過消去が進みすぎて、これまでの消去ベリファイでは対応できなくなる可能性もある。すなわち、メモリセルの微細化に対応して、消去時のメモリセルの閾値電圧のばらつきを抑制し、安定的に消去動作が可能な技術が望まれる。

発明者の研究から、消去時のメモリセルの閾値電圧のばらつきを抑制する方法として、消去動作をセクタ単位ではなく、セクタ内のワード線単位で行うことが好ましいことが判明した。このようにすると、一消去動作当たりの消去対象のメモリセル数（母数）が少なくなるので、閾値電圧の分布が狭くなる。すなわち、閾値電圧のばらつき範囲を狭く抑えることが出来る。

また、セクタ一括で消去する場合、以下のような現象が起こりうる。すなわち、同一ビット線上に過消去のメモリセルが存在すると、他のメモリセルに比較して当該過消去のメモリセルに読み出し電流が流れ易くなる。そのため、セクタ一括で消去したとき過消去のメモリセルが発生すると、消去ベリファイ時に、当該過消去のメモリセルとビット線を共有する他のメモリセルのデータを正しく読み出すことが困難となる。従って、消去ベリファイを正確に行うことが困難となる。

しかし、上記のようにワード線単位で消去動作を行う場合、一括書き込みの後にワード線一本づつ消去及び消去ベリファイを行う、又は、ワード線一本づつ書き込み、消去及び消去ベリファイを行うことになる。すなわち、少なくとも、消去、消去ベリファイ及び書き戻しについては、ワード線ごとに実行される。そのため、同一ビット線上に過消去のメモリセルが存在しなくなる。これにより、セクタ一括で消去する時に発生する上記現象を防止できる。

このように、消去時のメモリセルの閾値電圧のばらつきを抑制するには、消去動作をワード線単位で行うことが有効である。しかし、特開２００１−４３６９３号公報の図２に記載された四つのトランジスタを有するＲｏｗ Ｌｏｃａｌ Ｄｅｃｏｄｅｒを用いる場合、一本のＷｏｒｄ Ｌｉｎｅ（選択ワード線）を選択すると、選択されない他のＷｏｒｄ Ｌｉｎｅ（非選択ワード線）が開放状態（フローティング状態）、すなわちＨｉｇｈインピーダンス状態となる。そのため、非選択ワード線が電圧ノイズの影響を受けやすくなり、誤動作の危険性がある。

また、特開平１０−２１４４９５号公報には、ワード線ドライバ回路１９により、選択ワード線に所望の正電圧を印加し、非選択ワード線にＧＮＤを印加するという構成が記載されている。この場合、従来はセクタ一括で消去動作を行っていなかったため問題にならなかったが、ワード線単位で消去を行う場合、選択されなかった非選択ワード線上のメモリセルにも消去が起こる可能性が有ることが、発明者の研究で明らかとなった。すなわち、消去時に、選択ワード線に負電圧を印加し、非選択ワード線をＧＮＤとし、基板電圧として正電圧を印加した場合、非選択ワード線上のメモリセルにも当該正電圧により電荷が引き抜かれ消去が起こる可能性が有ることが発明者の研究で明らかとなった。非選択ワード線上のメモリセルに消去が発生すると、過消去等の原因となり好ましくない。選択ワード線以外のワード線上のメモリセルに悪影響を与えずに、より適切かつ正確に、消去時のメモリセルの閾値電圧のばらつきを抑制する技術が望まれる。

加えて、セクタ一括ではなくワード線単位で消去を行い、最終的にセクタ全体の消去を行う場合、消去のスピードを満足させるために、メモリセルのゲートと基板との間にある程度大きな電圧を印加する必要がある。この場合、デバイス自体の耐圧等を考慮すると、ゲートと基板のいずれか一方だけに大きな電圧を印加すること（例示：ゲート電圧＝１０Ｖ、基板電圧＝０Ｖ）はできない。そのため、ゲート電圧として負電圧、基板電圧として正電圧（例示：ゲート電圧＝−５Ｖ、基板電圧＝＋５Ｖ）を印加する必要がある。この場合、本従来技術では、消去非選択セルに＋５Ｖの電圧が印加されることになり、消去分布のばらつきを抑制できなくなってしまう。

以下に、発明を実施するための最良の形態で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、特許請求の範囲の記載と発明を実施するための最良の形態との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。

本発明の不揮発性半導体記憶装置は、メモリセルアレイ（１）と、Ｘデコード部（３０）とを具備する。メモリセルアレイ（１）は、行列状に配列された複数の不揮発性メモリセル（Ｍ００〜）と複数のワード線（ＷＯＲＤ＿０〜）とを備える。Ｘデコード部（３０）は、消去動作時に、複数のワード線（ＷＯＲＤ＿０〜）から一つの選択ワード線（ＷＯＲＤ＿ｉ）を選択して負電圧（ＶＸＮＳ）を供給し、選択ワード線（ＷＯＲＤ＿ｉ）以外の非選択ワード線（ＷＯＲＤ＿ｊ≠ＷＯＲＤ＿ｉ）に正電圧（ＶＸＰＳ）を供給する。
本発明では、消去動作をワード線単位で行う。このとき、選択ワード線上のメモリセルには、基板電圧（正電圧）と選択ワード線の負電圧（ＶＸＮＳ）との差が印加されて消去が行われる。一方、非選択ワード線上のメモリセルには、基板電圧（正電圧）と非選択ワード線の正電圧（ＶＸＰＳ）との電圧差が印加される。そのため、非選択ワード線上のメモリセルに印加される電圧差を、選択ワード線上のメモリセルに印加される電圧差に比較して著しく小さくすることが出来る。すなわち、非選択ワード線上のメモリセルに消去が発生することを防止することが出来る。それにより、非ワード線上のメモリセルに悪影響を与えずに、より適切かつ正確に、消去時のメモリセルの閾値電圧のばらつきを抑制することが可能となる。

本発明により、メモリセルの微細化に対して、非ワード線上のメモリセルに悪影響を与えずに、より適切かつ正確に、消去時のメモリセルの閾値電圧のばらつきを抑制することが可能となる。

以下、本発明の不揮発性半導体記憶装置及び不揮発性半導体記憶装置の動作方法の実施の形態に関して、添付図面を参照して説明する。図１は、本発明の不揮発性半導体記憶装置の実施の形態の構成を示すブロック図である。不揮発性半導体記憶装置２０は、複数のセクタ１、複数のＸデコーダ部３０、プリＸデコーダ５、Ｙデコーダ６、複数のセレクタデコード配線８、正電源配線９、及び負電源配線１０を具備する。

セクタ１（メモリセルアレイ）は、複数のビット線ＢＩＴ（＿０〜ｍ：一セクタのビット線の番号に対応）と、複数のワード線ＷＯＲＤ（＿０〜ｎ：一セクタのワード線の番号に対応）と、複数のソース線（図示されず）と複数のメモリセルＭ（００〜ｎｍ、：一セクタのワード線の番号０〜ｎ及びビット線の番号０〜ｍの組み合わせに対応）とを備える。

複数のビット線ＢＩＴ（＿０〜ｍ）は、Ｙ方向に伸び、Ｙデコーダ６に接続されている。複数のワード線ＷＯＲＤ（＿０〜ｎ）は、Ｘ方向に伸び、Ｘデコーダ部３０に接続されている。複数のソース線（図示されず）は、Ｙ方向に伸びている。複数のメモリセルＭ（００〜ｎｍ）は、行列状に配列され、複数のビット線ＢＩＴ（＿０〜ｍ）と複数のワード線ＷＯＲＤ（＿０〜ｎ）との交点に対応して設けられている。メモリセルは、ＮＯＲ型のフラッシュメモリセルであり、コントロールゲートをワード線ＷＯＲＤに、ドレインをビット線ＢＩＴに、ソースをソース線にそれぞれ接続されている。

セクタ１は、更に、所定の数のワード線ＷＯＲＤごとに形成された複数のセルグループ１ａ（＿０〜ｐ：一セクタのセルグループ１ａの番号に対応）を含む。図では、一番上のセクタ１において、８本のワード線ＷＯＲＤごとに一つのセルグループ１ａが形成された例を示している。

Ｙデコーダ６は、複数のビット線ＢＩＴ（＿０〜ｍ）に接続されている。メモリセルＭに対するデータの書き込み、読み出し、及び消去時に、アドレス信号（図示されず）に基づいて、複数のビット線ＢＩＴから少なくとも一本のビット線ＢＩＴ（以下、「選択ビット線」ともいう）を選択する。このとき、選択されないビット線ＢＩＴを非選択ビット線ＢＩＴともいう。そして、選択ビット線ＢＩＴ及び非選択ビット線に対して、それぞれ所定の電圧を印加する。

セレクタデコード配線８は、メモリセルＭに対するデータの書き込み、読み出し、及び消去時に、複数のセクタ１のうちから少なくとも一つのセクタ１を選択するセクタ選択信号ＳＥＬを、当該セクタ１に対応するＸデコーダ部３０（後述）へ出力する。消去時には、更に、消去対象のセクタ１を選択する消去セクタ選択信号ＳＥＬを併せて出力する。正電源配線９は、正電圧ＶＰＳを供給する配線である。負電源配線１０は、負電圧ＶＮＳを供給する配線である。

プリＸデコーダ５は、アドレス信号線Ａ０−２及び複数のＸデコーダ部３０に接続されている。メモリセルＭに対するデータの書き込み、読み出し、及び消去時に、アドレス信号線Ａ０−２のアドレス信号に基づいて、一つのセルグループ１ａ内の複数のワード線ＷＯＲＤから少なくとも一本のワード線ＷＯＲＤ（以下、「選択ワード線」ともいう）を選択するためのワード線選択信号ＸＰ（＿０〜７（例示）：一セルグループのワード線の数（番号）に対応）をＸデコーダ部３０へ出力する。このとき、選択されないワード線ＷＯＲＤを非選択ワード線ＷＯＲＤともいう。

Ｘデコーダ部３０は、セクタ１ごとに設けられ、セクタデコード配線８、正電源配線９、負電圧配線１０、アドレス信号線Ａ３−８、プリＸデコーダ５及び一セクタ分の複数のワード線ＷＯＲＤに接続されている。図では、一番上のＸデコーダ部３０のみを詳細に記している。メモリセルＭに対するデータの書き込み、読み出し、及び消去時に、アドレス信号線Ａ３−８のアドレス信号ＡＤＤＲ、セクタ選択信号ＳＥＬ、消去セクタ選択信号ＥＲ＿ＳＥＬ、ワード線選択信号ＸＰ（＿０〜７）、正電圧ＶＰＳ及び負電圧ＶＮＳを供給される。そして、そららに基づいて、複数のワード線ＷＯＲＤから選択ワード線ＷＯＲＤを選択し、一セクタ分の選択ワード線ＷＯＲＤ及び非選択ワード線ＷＯＲＤに対して、それぞれ所定の電圧を印加する。Ｘデコーダ部３０は、正電圧レベルシフタ３、負電圧レベルシフタ４、及び複数のＸデコーダ２を備える。

正電圧レベルシフタ３は、セクタデコード配線８、正電源配線９及び複数のＸデコーダ２の各々に接続されている。メモリセルＭに対するデータの書き込み、読み出し、及び消去時に、正電圧ＶＰＳに基づいて、セクタ選択信号ＳＥＬを正電圧信号ＶＸＰＳへレベルシフトさせ、Ｘデコーダ２へ供給する。

負電圧レベルシフタ４は、セクタデコード配線８、負電源配線１０及び複数のＸデコーダ２の各々に接続されている。メモリセルＭに対するデータの書き込み、読み出し、及び消去時に、負電圧ＶＮＳに基づいて、消去セクタ選択信号ＥＲ＿ＳＥＬを負電圧信号ＶＸＮＳへレベルシフトさせ、Ｘデコーダ２へ供給する。

Ｘデコーダ２は、セクタ１ごとに設けられている。Ｘデコーダ２は、セルグループ１ａごとに設けられた複数のサブデコーダ１２（＿０〜ｐ：セルグループ１ａの番号に対応）を有する。サブＸデコーダ１２は、正電圧デコーダ１３、負電圧デコーダ１４及び出力ドライバ群１５を含む。図では、一番上のサブデコーダ１２＿０を詳細に示している。以下、サブデコーダ１２＿０に関わる構成について、代表として説明する。

正電圧デコーダ１３は、アドレス信号線Ａ３−８、正電圧レベルシフタ３及び出力ドライバ群１５に接続されている。メモリセルＭに対するデータの書き込み、読み出し、及び消去時に、アドレス信号ＡＤＤＲ、セクタ選択信号ＳＥＬ、消去セクタ選択信号ＥＲ＿ＳＥＬ及び正電圧信号ＶＸＰＳに基づいて、正電圧信号ＶＸＰＳ（＿０：サブデコーダ１２の番号に対応）及び正電圧選択信号ＳＥＬＰＧ（＿０：サブデコーダ１２の番号に対応）を出力ドライバ群１５へ供給する。

負電圧デコーダ１４は、アドレス信号線Ａ３−８、負電圧レベルシフタ４及び出力ドライバ群１５に接続されている。メモリセルＭに対するデータの書き込み、読み出し、及び消去時に、アドレス信号ＡＤＤＲ、消去セクタ選択信号ＥＲ＿ＳＥＬ及び負電圧信号ＶＸＮＳに基づいて、負電圧信号ＶＸＮＳ（＿０：サブデコーダ１２の番号に対応）及び負電圧選択信号ＳＥＬＮＧ（＿０：サブデコーダ１２の番号に対応）を出力ドライバ群１５へ供給する。

出力ドライバ群１５は、正電圧デコーダ１３、負電圧デコーダ１４、プリＸデコーダ５及び一セルグループ分の複数のワード線ＷＯＲＤに接続されている。メモリセルＭに対するデータの書き込み、読み出し、及び消去時に、正電圧信号ＶＸＰＳ（＿０）及び正電圧選択信号ＳＥＬＰＧ（＿０）、負電圧信号ＶＸＮＳ（＿０）及び負電圧選択信号ＳＥＬＮＧ（＿０）、及びワード線選択信号ＸＰ（＿０〜７）を供給される。そして、それらに基づいて、複数のワード線ＷＯＲＤから選択ワード線を選択して、一セルグループ１ａ分の選択ワード線ＷＯＲＤ及び非選択ワード線ＷＯＲＤに対して、それぞれ所定の電圧を印加する。

図２は、正電圧デコーダ１３、負電圧デコーダ１４、出力ドライバ群１５及びワード線の関係を示す回路ブロック図である。出力ドライバ群１５は、ワード線ＷＯＲＤごとに設けられた複数の出力ドライバ１８（＿０〜７：７（例示）は一セルグループ１ａのワード線の番号に対応）を有する。図では、分かり易さのために、複数のワード線ＷＯＲＤ（＿０〜７）のうち二本のワード線ＷＯＲＤ＿０、ＷＯＲＤ＿１のみ、及び、複数の出力ドライバ１８（＿０〜７）のうち出力ドライバ１８＿０、出力ドライバ１８＿１のみを示している。出力ドライバ１８＿０及び出力ドライバ１８＿１は、正電圧デコーダ１３、負電圧デコーダ１４、プリＸデコーダ５及び対応するワード線ＷＯＲＤに接続されている。

メモリセルＭに対するデータの書き込み、読み出し、及び消去時に、出力ドライバ１８＿０は、正電圧選択信号ＳＥＬＰＧ＿０、負電圧選択信号ＳＥＬＮＧ＿０、及びワード線選択信号ＸＰ＿０に基づいて、正電圧信号ＶＸＰＳ＿０及び負電圧信号ＶＸＮＳ＿０のいずれか一方をワード線ＷＯＲＤ＿０に出力する。同様に、出力ドライバ１８＿１は、正電圧選択信号ＳＥＬＰＧ＿０、負電圧選択信号ＳＥＬＮＧ＿０、及びワード線選択信号ＸＰ＿１に基づいて、正電圧信号ＶＸＰＳ＿０及び負電圧信号ＶＸＮＳ＿０のいずれか一方をワード線ＷＯＲＤ＿１に出力する。

図３は、正電圧デコーダ１３及び負電圧デコーダ１４の構成の一例を示す回路図である。正電圧デコーダ１３は、論理回路４１、４２、及びレベルシフタ５１、５２を備える。論理回路４１は、制御対象のセクタ１を選択するセクタ選択信号ＳＥＬと消去対象のセクタ１を選択する消去セクタ選択ＥＲ＿ＳＥＬ、及びアドレス信号ＡＤＤＲが供給される。そして、論理回路４１は、所定の論理演算結果である制御信号６１を出力する。レベルシフタ５１は、正電圧信号ＶＸＰＳに基づいて、制御信号６１を正電圧信号ＶＸＰＳ＿０へレベルシフトし、出力ドライバ群５へ供給する。

同様に、論理回路４２は、アドレス信号線Ａ３−８からアドレス信号ＡＤＤＲを反転した反転アドレス信号／ＡＤＤＲ、及び消去セクタ選択ＥＲ＿ＳＥＬが供給される。そして、論理回路４２は、所定の論理演算結果である制御信号６２を出力する。レベルシフタ５２は、正電圧信号ＶＸＰＳに基づいて、制御信号６２を正電圧選択信号ＳＥＬＰＧ＿０へレベルシフトし、出力ドライバ群５へ供給する。

一方、負電圧デコーダ１４は、レベルシフタ５３、５４を備える。レベルシフタ５３は、負電圧信号ＶＸＮＳと電源電圧ＶＣＣとに基づいて、セレクタデコード配線８からの消去セクタ選択信号ＥＲ＿ＳＥＬを反転した反転消去セクタ選択信号ＥＲ＿ＳＥＬを負電圧信号ＶＸＮＳ＿０へレベルシフトし、出力ドライバ群５へ供給する。

同様に、レベルシフタ５４は、レベルシフタ５３から供給された負電圧信号ＶＸＮＳ＿０と電源電圧ＶＣＣとに基づいて、消去セクタ選択信号ＥＲ＿ＳＥＬを負電圧選択信号ＳＥＬＮＧ＿０へレベルシフトし、出力ドライバ群５へ供給する。

本発明では、正電圧デコーダ１３のレベルシフタ５１〜５２及び負電圧デコーダ１４のレベルシフタ５３〜５４は、サブデコーダ１２ごとに設けられている。すなわち、レベルシフタ５１〜５４は、一セルグループ分の複数のワード線ＷＯＲＤ（この例の場合、ワード線ＷＯＲＤ＿０〜ＷＯＲＤ＿７の８本）だけに対応すればよい。すなわち、少数の出力ドライバ１８（＿０〜７）を駆動すればよいので、電流供給能力が小さくて済む。すなわち、低消費電力である。

図４は、正電圧レベルシフタ３の構成の一例を示す回路図である。メモリセルＭに対するデータの書き込み、読み出し、及び消去時に、正電圧ＶＰＳに基づいて、セクタ選択信号ＳＥＬを正電圧信号ＶＸＰＳへレベルシフトさせ、正電圧デコーダ１３へ供給する。

図５は、負電圧レベルシフタ４の構成の一例を示す回路図である。メモリセルＭに対するデータの書き込み、読み出し、及び消去時に、負電圧ＶＮＳ及び電源電圧ＶＣＣに基づいて、セクタデコード配線８からの消去セクタ選択信号／ＥＲ＿ＳＥＬを反転させた反転消去セクタ選択信号／ＥＲ＿ＳＥＬを負電圧信号ＶＸＮＳへレベルシフトさせ、負電圧デコーダ１４へ供給する。

正電圧レベルシフタ３及び負電圧レベルシフタ４は、Ｘデコーダ２ごとに設けられている。すなわち、各正電圧レベルシフタ３及び負電圧レベルシフタ４は、一Ｘデコーダ２分の正電圧デコーダ１３及び負電圧デコーダ１４（この例の場合、Ｘデコーダ２のサブデコーダ１２＿０〜１２＿ｐの（ｐ＋１）本、ｐは例えば６３）だけ対応すればよいので、電流供給能力が小さくて済む。すなわち、低消費電力である。

図６は、各出力ドライバ１８の詳細を示す回路図である。ここでは、出力ドライバ１８＿０、１８＿１を代表として示している。出力ドライバ１８＿０は、トランジスタＴｒ１、トランジスタＴｒ２、トランジスタＴｒ３、トランジスタＴｒ４を備える。トランジスタＴｒ１は、Ｐ型であり、ゲートにワード線選択信号ＸＰ＿０を供給され、一方の端子を第１ノードＮ１に、他方の端子を第２ノードＮ２にそれぞれ接続されている。トランジスタＴｒ２は、Ｐ型であり、ゲートに正電圧選択信号ＳＥＬＰＧ＿０を供給され、一方の端子を第１ノードＮ１に、他方の端子を第２ノードＮ２にそれぞれ接続されている。トランジスタＴｒ３は、Ｎ型であり、ゲートにワード線選択信号ＸＰ＿０を供給され、一方の端子を第２ノードＮ２に、他方の端子を第３ノードＮ３にそれぞれ接続されている。トランジスタＴｒ４は、Ｎ型であり、ゲートに負電圧選択信号ＳＥＬＮＧ＿０を供給され、一方の端子を第２ノードＮ２に、他方の端子を第３ノードＮ３にそれぞれ接続されている。第１ノードＮ１は、正電圧信号ＶＸＰＳ＿０が供給される。第３ノードＮ２は、負電圧信号ＶＸＮＳ＿０が供給される。第２ノードＮ３は、複数のワード線ＷＯＲＤのうちの対応するワード線ＷＯＲＤ＿０に接続されている。各出力ドライバ１８は、正電圧信号ＶＸＰＳ＿０を供給する配線と負電圧信号ＶＸＮＳ＿０を供給する配線との間で、互いに並列に接続されている。

出力ドライバ１８＿０は、二つのＰ型トランジスタＴｒ１、Ｔｒ２により、ワード線ＷＯＲＤ＿０に対して、正電圧信号ＶＸＰＳ＿０を確実に供給、及び、遮断することが出来る。同様に、二つのＮ型トランジスタＴｒ３、Ｔｒ４により、ワード線ＷＯＲＤ＿０に対して、負電圧信号ＶＸＮＳ＿０を確実に供給、及び、遮断することが出来る。本発明では、消去を行うワード線に負電圧を供給する一方、残りのワード線には正電圧を供給する。その場合、上記出力ドライバ１８の構成をとることで、各ワード線に確実に所定の電圧（正電圧信号ＶＸＰＳ＿０、負電圧信号ＶＸＮＳ＿０）を供給／遮断できる。それにより、消去時におけるワード線毎の消去動作の確実性を向上させることが可能となる。

図７は、本発明の不揮発性半導体記憶装置における読み出し動作時の各信号の電圧の一例を示す表である。図７は、ワード線ＷＯＲＤ＿０を選択して読み出し動作をする場合の例を示している。ただし、ビット線ＢＩＴの側の動作は省略している。表中、「選択セクタ」は、複数のセクタ１のうち、動作対象のセクタ１を示している。「選択ｍａｉｎ内」は、選択セクタ１内の複数のセルグループ１ａのうち、動作対象のセルグループ１ａを示している。「非選択ｍａｉｎ内」は、選択セクタ１内の複数のセルグループ１ａのうち、動作対象外のセルグループ１ａを示している。「非選択セクタ」は、複数のセクタ１のうち、動作対象外のセクタ１を示している。この表では、ワード線ＷＯＲＤ＿０、ＷＯＲＤ＿１の２本について代表として示している。

「選択セクタ」の「選択ｍａｉｎ内」、「非選択ｍａｉｎ内」及び「非選択セクタ」において、それぞれ、正電源電圧ＶＰＳ：６Ｖ、６Ｖ及び６Ｖ、負電源電圧ＶＮＳ：０Ｖ、０Ｖ及０Ｖ、正電圧信号ＶＸＰＳ：６Ｖ、６Ｖ及び０Ｖ、負電圧信号ＶＸＮＳ：０Ｖ、０Ｖ及０Ｖ、正電圧信号ＶＸＰＳ＿０：６Ｖ、０Ｖ及び０Ｖ、負電圧信号ＶＸＮＳ＿０：０Ｖ、０Ｖ及０Ｖ、正電圧選択信号ＳＥＬＰＧ＿０：６Ｖ、６Ｖ及６Ｖ、負電圧選択信号ＳＥＬＮＧ＿０：０Ｖ、ＶＣＣ及びＶＣＣ、ワード線選択信号ＸＰ＿０：０Ｖ、０Ｖ及０Ｖ、ワード線選択信号ＸＰ＿１（〜ＸＰ＿７）：６Ｖ、６Ｖ及６Ｖ、セクタ選択信号ＳＥＬ：Ｈ、Ｈ及びＬ、アドレス信号ＡＤＤＲ：Ｈ、Ｌ及びＬ、消去セクタ選択信号ＥＲ＿ＳＥＬ：Ｌ、Ｌ及びＬとなる。

これにより、対象のセルグループ１ａの選択ワード線ＷＯＲＤ＿０には６Ｖが印加される。対応するビット線ＢＩＴ及びソース線には、それぞれ１Ｖ、０Ｖが印加される。対象のセルグループ１ａの非選択ワード線ＷＯＲＤ＿２〜ＷＯＲＤ７、対象外のセルグループ１ａ及び非選択セクタ１のワード線ＷＯＲＤには、０Ｖが印加される。対応するビット線ＢＩＴ及びソース線には、それぞれ０Ｖ、０Ｖが印加される。これらの電圧印加により、所望のメモリセルからデータが読み出される。

図８は、本発明の不揮発性半導体記憶装置における書き込み動作時の各信号の電圧の一例を示す表である。図８は、ワード線ＷＯＲＤ＿０を選択して書き込み動作をする場合の例を示している。ただし、ビット線ＢＩＴの側の動作は省略している。「選択セクタ」、「選択ｍａｉｎ内」、「非選択ｍａｉｎ内」、「非選択セクタ」は、図７の場合と同様である。この表では、ワード線ＷＯＲＤ＿０、ＷＯＲＤ＿１の２本について代表として示している。

「選択セクタ」の「選択ｍａｉｎ内」、「非選択ｍａｉｎ内」及び「非選択セクタ」において、それぞれ、正電源電圧ＶＰＳ：１０Ｖ、１０Ｖ及び１０Ｖ、負電源電圧ＶＮＳ：０Ｖ、０Ｖ及０Ｖ、正電圧信号ＶＸＰＳ：１０Ｖ、１０Ｖ及び０Ｖ、負電圧信号ＶＸＮＳ：０Ｖ、０Ｖ及０Ｖ、正電圧信号ＶＸＰＳ＿０：１０Ｖ、０Ｖ及び０Ｖ、負電圧信号ＶＸＮＳ＿０：０Ｖ、０Ｖ及０Ｖ、正電圧選択信号ＳＥＬＰＧ＿０：１０Ｖ、１０Ｖ及１０Ｖ、負電圧選択信号ＳＥＬＮＧ＿０：０Ｖ、ＶＣＣ及びＶＣＣ、ワード線選択信号ＸＰ＿０：０Ｖ、０Ｖ及０Ｖ、ワード線選択信号ＸＰ＿１（〜ＸＰ＿７）：１０Ｖ、１０Ｖ及１０Ｖ、セクタ選択信号ＳＥＬ：Ｈ、Ｈ及びＬ、アドレス信号ＡＤＤＲ：Ｈ、Ｌ及びＬ、消去セクタ選択信号ＥＲ＿ＳＥＬ：Ｌ、Ｌ及びＬとなる。

これにより、対象のセルグループ１ａの選択ワード線ＷＯＲＤ＿０には１０Ｖが印加される。対応するビット線ＢＩＴ及びソース線には、それぞれ６Ｖ、０Ｖが印加される。対象のセルグループ１ａの非選択ワード線ＷＯＲＤ＿２〜ＷＯＲＤ７、対象外のセルグループ１ａ及び非選択セクタ１のワード線ＷＯＲＤには、０Ｖが印加される。対応するビット線ＢＩＴ及びソース線には、それぞれ０Ｖ、０Ｖが印加される。これらの電圧印加により、所望のメモリセルにデータが書き込まれる。

図９は、本発明の不揮発性半導体記憶装置における消去動作時の各信号の電圧の一例を示す表である。図９は、ワード線ＷＯＲＤ＿０を選択して消去動作をする場合の例を示している。ただし、ビット線ＢＩＴの側の動作は省略している。「選択セクタ」、「選択ｍａｉｎ内」、「非選択ｍａｉｎ内」、「非選択セクタ」は、図７の場合と同様である。この表では、ワード線ＷＯＲＤ＿０、ＷＯＲＤ＿１の２本について代表として示している。

「選択セクタ」の「選択ｍａｉｎ内」、「非選択ｍａｉｎ内」及び「非選択セクタ」において、それぞれ、正電源電圧ＶＰＳ：ＶＣＣ、ＶＣＣ及びＶＣＣ、負電源電圧ＶＮＳ：−１０Ｖ、−１０Ｖ及−１０Ｖ、正電圧信号ＶＸＰＳ：ＶＣＣ、ＶＣＣ及び０Ｖ、負電圧信号ＶＸＮＳ：−１０Ｖ、−１０Ｖ及０Ｖ、正電圧信号ＶＸＰＳ＿０：ＶＣＣ、ＶＣＣ及び０Ｖ、負電圧信号ＶＸＮＳ＿０：−１０Ｖ、ＶＣＣＶ及０Ｖ、正電圧選択信号ＳＥＬＰＧ＿０：ＶＣＣ、０Ｖ及ＶＣＣ、負電圧選択信号ＳＥＬＮＧ＿０：−１０Ｖ、−１０Ｖ及びＶＣＣ、ワード線選択信号ＸＰ＿０：ＶＣＣ、ＶＣＣ及ＶＣＣ、ワード線選択信号ＸＰ＿１（〜ＸＰ＿７）：−１０Ｖ、−１０Ｖ及−１０Ｖ、セクタ選択信号ＳＥＬ：Ｈ、Ｈ及びＬ、アドレス信号ＡＤＤＲ：Ｈ、Ｌ及びＬ、消去セクタ選択信号ＥＲ＿ＳＥＬ：Ｈ、Ｈ及びＬとなる。

これにより、対象のセルグループ１ａの選択ワード線ＷＯＲＤ＿０には−１０Ｖが印加される。対応するビット線ＢＩＴ及びソース線には、それぞれ開放、５Ｖが印加される。対象のセルグループ１ａの非選択ワード線ＷＯＲＤ＿２〜ＷＯＲＤ７及び対象外のセルグループ１ａのワード線ＷＯＲＤには、ＶＣＣが印加される。対応するビット線ＢＩＴ及びソース線には、それぞれ開放される。更に、非選択セクタ１のワード線ＷＯＲＤには、０Ｖが印加される。対応するビット線ＢＩＴ及びソース線には、それぞれ開放される。基板電圧として９Ｖが印加される。これらの電圧印加により、所望のメモリセルのデータが消去される。

対象のセルグループ１ａの非選択ワード線ＷＯＲＤ＿２〜ＷＯＲＤ７及び対象外のセルグループ１ａのワード線ＷＯＲＤに印加されるＶＣＣ（正電圧）は、例えば、ＦＮトンネル電流が、接地電位の場合に比較して、１桁以上小さくなるように選択されることが好ましい。その場合、メモリセルの構造等にもよるがＶＣＣ（正電圧）は１Ｖ程度である。ＶＣＣ（正電圧）は、ＦＮトンネル電流が接地電位の場合に比較して２桁以上小さくなるように選択されることがより好ましい。その場合、メモリセルの構造等にもよるがＶＣＣ（正電圧）は２Ｖ程度である。

次に、本発明の不揮発性半導体記憶装置の実施の形態における動作（不揮発性半導体記憶装置の動作）について説明する。ここでは、消去動作について説明する。

最初に、消去対象のセクタ１について、そのセクタに含まれる全てのメモリセルＭ００〜Ｍｎｍについて、一括書き込みを行う。次に、セクタ１のワード線ＷＯＲＤ＿０〜ＷＯＲＤ＿ｎの各々上のメモリセルについて、ワード線一本毎に順番にメモリセルＭのデータの消去、消去ベリファイ及び書き戻しを行う。

例えば、最初にＷＯＲＤ＿０上のメモリセルＭ００〜Ｍ０ｍについて消去、消去ベリファイ及び書き戻しを行い、次にＷＯＲＤ＿１上のメモリセルＭ１０〜Ｍ１ｍについて消去、消去ベリファイ及び書き戻しを行い、以下同様にして、最後にＷＯＲＤ＿ｎ上のメモリセルＭｎ０〜Ｍｎｍについて消去、消去ベリファイ及び書き戻しを行う。各ワード線上のメモリセルのデータの消去、消去ベリファイ及び書き戻しの各動作は、全て同じであるので、セクタ１のワード線ＷＯＲＤ＿０上のメモリセルＭ００〜Ｍ０ｍに関する消去動作についてのみ説明する。

まず、消去対象のセクタ１について、消去を行うワード線ＷＯＲＤ＿０上のメモリセルＭ００〜Ｍ０ｍに関するアドレス信号が図示されない制御部により生成される。その後、当該アドレス信号の一部は、アドレス信号線Ａ０−２を介してプリＸデコーダ５へ供給される。アドレス信号の他の一部は、アドレス信号線Ａ３−８を介して、Ｘデコーダ部３０に供給される。アドレスの更に他の一部は、セクタ選択信号ＳＥＬ及び消去セクタ選択信号ＥＲ＿ＳＥＬとして、セクタデコード配線８を介して、Ｘデコーダ部３０に供給される。アドレス信号の別の一部は、Ｙデコーダ６に供給される。Ｙデコーダ６は、ビット線ＢＩＴ＿０〜ＢＩＴ＿ｍを選択する。

正電圧レベルシフタ３は、正電源配線９から供給される正電圧ＶＰＳに基づいて、セクタデコード配線８のセクタ選択信号ＳＥＬをレベルシフトさせた正電圧信号ＶＸＰＳを正電圧デコーダ１３へ供給する。負電圧レベルシフタ４は、負電源配線１０から供給される負電圧ＶＮＳに基づいて、セクタデコード配線８の反転消去セクタ選択信号／ＥＲ＿ＳＥＬをレベルシフトさせた負電圧信号ＶＸＮＳを負電圧デコーダ１４へ供給する。

正電圧デコーダ１３は、アドレス信号線Ａ３−８のアドレス信号ＡＤＤＲ、セクタデコード配線８のセクタ選択信号ＳＥＬ、消去セクタ選択信号ＥＲ＿ＳＥＬ及び正電圧レベルシフタ３の正電圧信号ＶＸＰＳに基づいて、正電圧信号ＶＸＰＳ＿０及び正電圧選択信号ＳＥＬＰＧ＿０を出力ドライバ群１５へ供給する。負電圧デコーダ１４は、アドレス信号線Ａ３−８のアドレス信号ＡＤＤＲ、セクタデコード配線８の消去セクタ選択信号ＥＲ＿ＳＥＬ及び負電圧レベルシフタ４の負電圧信号ＶＸＮＳに基づいて、負電圧信号ＶＸＮＳ＿０及び負電圧選択信号ＳＥＬＮＧ＿０を出力ドライバ群１５へ供給する。

出力ドライバ１８＿０は、正電圧選択信号ＳＥＬＰＧ＿０、負電圧選択信号ＳＥＬＮＧ＿０、及びプリＸデコーダ５のワード線選択信号ＸＰ＿０に基づいて、負電圧信号ＶＸＮＳ＿０をワード線ＷＯＲＤ＿０に出力する。出力ドライバ１８＿１〜１８＿７は、正電圧選択信号ＳＥＬＰＧ＿０、負電圧選択信号ＳＥＬＮＧ＿０、及びプリＸデコーダ５のワード線選択信号ＸＰ＿１〜ＸＰ＿０７に基づいて、正電圧信号ＶＸＰＳ＿０をワード線ＷＯＲＤ＿１〜ＷＯＲＤ線＿７に出力する。このとき、基板には、基板電圧（例示：９Ｖ）が印加される。

このとき、消去対象のセクタ１における他のセルグループ１ａや、非選択の他のセクタ１において、各構成に供給され、生成する電圧は、図９に示すとおりである。電圧の相違のほかは、上記の動作と同様であるのでその説明を省略する。

この後、ワード線ＷＯＲＤ＿０上のメモリセルＭ００〜Ｍ０ｍについて消去ベリファイのプロセスを実行し、過消去が発生したメモリセルＭがあるか否かを判断する。過消去が発生したメモリセルＭに付いては、書き戻しを行う。

以上のプロセスにより、ワード線ＷＯＲＤ＿０上のメモリセルＭ００〜Ｍ０ｍについて消去が終了する。その後、上記のように、消去対象のセクタ１の全てのワード線ＷＯＲＤ＿０〜ＷＯＲＤ＿ｎ上のメモリセルＭについて、同様にして、ワード線一本毎に順番にメモリセルＭのデータの消去、消去ベリファイ及び書き戻しを行う。これにより、消去対象のセクタ１内の全てのメモリセルＭの消去が終了する。

なお、消去対象のセクタ１について、消去プロセスにおける一括書き込みも、ワード線毎に行っても良い。すなわち、ワード線毎に、書き込み、消去、消去ベリファイ及び書き戻しを行うことも可能である。その場合、書き込みによる閾値のばらつき範囲を狭く抑えることが出来るので、消去プロセスをより精密に行うことが出来る。

本発明では、消去動作をセクタ単位ではなく、セクタ内のワード線単位で行う。このようにすることで、一消去動作当たりの消去対象のメモリセル数（母数）が少なくできるので、セクタ１内のメモリセルＭにおける閾値電圧の分布が狭くなる。すなわち、閾値電圧のばらつき範囲を狭く抑えることが出来る。また、一括書き込みの後にワード線一本づつ消去及び消去ベリファイを行う、又は、ワード線一本づつ書き込み、消去及び消去ベリファイを行うため、同一ビット線上に過消去のメモリセルが存在しなくなるため、消去ベリファイを正確に行うことが出来る。

本発明では、消去動作をワード線単位で行うとき、選択ワード線に負電圧（例示：−１０Ｖ）を印加すると共に、同じセクタ１内の非選択ワード線には正電圧（例示：ＶＣＣ）を印加する。図１０は、本発明の他の効果を説明する断面図である。ここでは、例えば、メモリセルＭ０１、Ｍ０２をスタックゲート型として説明する。選択ワード線ＷＯＲＤ＿０上のメモリセルＭ０１を消去する場合、基板には正電圧（例示：９Ｖ）を印加することで、電圧差ΔＶ０＝（９Ｖ−（−１０Ｖ）＝）１９ＶがメモリセルＭ０１に印加され、ＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネル電流で電子を引き抜いて消去を行う。このとき、隣接する非選択ワード線に対しても、基板に印加される正電圧（例示：９Ｖ）が同様に印加される。従来の場合、非選択ワード線ＷＯＲＤ＿１は接地されているので、非選択ワード線ＷＯＲＤ＿１上のメモリセルＭ０２には、電圧差ΔＶ１＝（９Ｖ−（０Ｖ）＝）９Ｖが印加されることになる。このΔＶ１の大きさは、メモリセルのばらつきを考慮すると、ＦＮトンネル電流が発生する可能性が有る。

しかし、本発明では、非選択ワード線に対して正電圧（例示：ＶＣＣ＝２Ｖ）を印加するので、非選択ワード線ＷＯＲＤ＿１上のメモリセルＭ０２には、電圧差ΔＶ１＝（９Ｖ−（２Ｖ）＝）７Ｖが印加されることになる。ＦＮトンネル電流の大きさは、電圧差に対して指数関数的に変化するため、正電圧（例示：ＶＣＣ＝２Ｖ）分だけΔＶ１が減少することで、ＦＮトンネル電流が発生する可能性を無視できる程度まで小さくすることが出来る。その正電圧は、上述のように、例えば、ＦＮトンネル電流が、接地電位の場合に比較して、１桁以上、より好ましくは２桁以上小さくなるように選択される。それにより、消去時に、選択ワード線に負電圧を印加し、非選択ワード線を正電圧とし、基板電圧として正電圧を印加した場合、非選択ワード線上のメモリセルにおいて電荷が引き抜かれ消去が起こることを防止することが可能となる。そして、より適切に、消去時のメモリセルの閾値電圧のばらつきを抑制することが出来る。

図１は、本発明の不揮発性半導体記憶装置の実施の形態の構成を示すブロック図である。 図２は、正電圧デコーダ、負電圧デコーダ、出力ドライバ群及びワード線の関係を示す回路ブロック図である。 図３は、正電圧デコーダ及び負電圧デコーダの構成の一例を示す回路図である。 図４は、正電圧レベルシフタの構成の一例を示す回路図である。 図５は、負電圧レベルシフタの構成の一例を示す回路図である。 図６は、各出力ドライバの詳細を示す回路図である。 図７は、本発明の不揮発性半導体記憶装置における読み出し動作時の各信号の電圧の一例を示す表である。 図８は、本発明の不揮発性半導体記憶装置における書き込み動作時の各信号の電圧の一例を示す表である。 図９は、本発明の不揮発性半導体記憶装置における書き込み動作時の各信号の電圧の一例を示す表である。 図１０は、本発明の効果を説明する断面図である。

符号の説明

１ セクタ
２ Ｘデコーダ
３ 正電圧レベルシフタ
４ 負電圧レベルシフタ
５ プリＸデコーダ
６ Ｙデコーダ
８ セレクタデコード配線
９ 正電源配線
１０ 負電源配線
１２、１２＿０〜１２＿ｐ サブデコーダ
１３ 正電圧デコーダ
１４ 負電圧デコーダ
１５ 出力ドライバ群
１８ 出力ドライバ
２０ 不揮発性半導体記憶装置
３０ Ｘデコーダ部
４１、４２ 論理回路
５１、５２、５３、５４ レベルシフタ
６１、６２ 制御信号

Claims (11)

1. 行列状に配列された複数の不揮発性メモリセルと複数のワード線とを備えるメモリセルアレイと、
   消去動作時に、前記複数のワード線から一つの選択ワード線を選択して負電圧を供給し、前記選択ワード線以外の非選択ワード線に正電圧を供給するＸデコード部と
   を具備する
   不揮発性半導体記憶装置。
2. 請求項１に記載の不揮発性半導体記憶装置において、
   前記Ｘデコード部は、
   前記複数のワード線に対応して設けられ、少なくとも前記負電圧及び前記正電圧のいずれか一方を出力する複数の出力ドライバと、
   前記複数の出力ドライバの各々に、前記負電圧を供給する負電圧デコーダと、
   前記複数の出力ドライバの各々に、前記正電圧を供給する正電圧デコーダと
   を具備し、
   前記複数の出力ドライバの各々は、前記複数のワード線のうちから一つを選択するワード線選択信号と、前記負電圧及び前記正電圧のいずれか一方を選択する電圧選択信号とに基づいて、前記複数のワード線のうちの対応するものに、前記電圧選択信号に対応する電圧を供給する
   不揮発性半導体記憶装置。
3. 請求項２に記載の不揮発性半導体記憶装置において、
   前記電圧選択信号は、前記負電圧を選択する負電圧選択信号と前記正電圧を選択する正電圧選択信号を含み、
   前記複数の出力ドライバの各々は、
   ゲートに前記ワード線選択信号を供給され、一方の端子を第１ノードに、他方の端子を第２ノードに接続された第１導電性の第１トランジスタと、
   ゲートに前記正電圧選択信号を供給され、一方の端子を前記第１ノードに、他方の端子を前記第２ノードに接続された前記第１導電性の第２トランジスタと、
   ゲートに前記ワード線選択信号を供給され、一方の端子を前記第２ノードに、他方の端子を第３ノードに接続された第２導電性の第３トランジスタと、
   ゲートに前記負電圧選択信号を供給され、一方の端子を前記第２ノードに、他方の端子を第３ノードに接続された前記第２導電性の第４トランジスタと
   を備え、
   前記第１ノードは、前記正電圧が供給され、
   前記第３ノードは、前記負電圧が供給され、
   前記第２ノードは、前記複数のワード線のうちの対応するものに接続されている
   不揮発性半導体記憶装置。
4. 請求項３に記載の不揮発性半導体記憶装置において、
   第１アドレス信号に基づいて、前記ワード線選択信号を出力するプリＸデコード部を更に具備し、
   前記負電圧デコーダは、第２アドレス信号に基づいて、前記負電圧選択信号を出力し、
   前記正電圧デコーダは、前記第２アドレス信号に基づいて、前記正電圧選択信号を出力する
   不揮発性半導体記憶装置。
5. 請求項４に記載の不揮発性半導体記憶装置において、
   前記Ｘデコード部は、
   前記負電圧デコーダに前記負電圧を供給する負電圧レベルシフタと、
   前記正電圧デコーダに前記正電圧を供給する正電圧レベルシフタと
   を更に備える
   不揮発性半導体記憶装置。
6. （ａ）行列状に配列された複数の不揮発性メモリセルと複数のワード線とを備えるメモリセルアレイにおける消去動作時に、複数のワード線から一つの選択ワード線を選択するステップと、
   （ｂ）前記選択ワード線に負電圧を供給し、前記選択ワード線以外の非選択ワード線に正電圧を供給するステップと
   を具備する
   不揮発性半導体記憶装置の動作方法。
7. 請求項６に記載の不揮発性半導体記憶装置の動作方法において、
   前記（ａ）ステップ及び前記（ｂ）ステップは、前記複数のワード線の全てについて行われる
   不揮発性半導体記憶装置の動作方法。
8. 請求項６に記載の不揮発性半導体記憶装置の動作方法において、
   前記（ａ）ステップは、
   （ａ１）前記複数のワード線のうちから一つを選択するワード線選択信号に基づいて、前記選択ワード線を選択するステップを備え、
   前記（ｂ）ステップは、
   （ｂ１）前記負電圧を選択する負電圧選択信号に基づいて前記選択ワード線に前記負電圧を供給し、前記正電圧を選択する正電圧選択信号に基づいて前記非選択ワード線に正電圧を供給するステップを備える
   不揮発性半導体記憶装置の動作方法。
9. 請求項８に記載の不揮発性半導体記憶装置の動作方法において、
   前記（ａ１）ステップは、
   （ａ１１）第１導電性の第１トランジスタ及び第２導電性の第３トランジスタにおけるゲートに前記ワード線選択信号を供給するステップを備え、
   前記（ｂ１）ステップは、
   （ｂ１１）前記第１導電性の第２トランジスタにおけるゲートに前記正電圧選択信号を供給し、前記第２導電性の第４トランジスタにおけるゲートに前記負電圧選択信号を供給するステップを備え、
   前記第１トランジスタは、一方の端子を第１ノードに、他方の端子を第２ノードに接続され、
   前記第２トランジスタは、一方の端子を前記第１ノードに、他方の端子を前記第２ノードに接続され、
   前記第３トランジスタは、一方の端子を前記第２ノードに、他方の端子を第３ノードに接続され、
   前記第４トランジスタは、一方の端子を前記第２ノードに、他方の端子を第３ノードに接続され、
   前記第１ノードは、前記正電圧が供給され、
   前記第３ノードは、前記負電圧が供給され、
   前記第２ノードは、前記選択ワード線が接続されている
   不揮発性半導体記憶装置の動作方法。
10. 請求項９に記載の不揮発性半導体記憶装置の動作方法において、
    前記（ａ１１）ステップは、
    （ａ１１１）第１アドレス信号に基づいて、前記ワード線選択信号を出力するステップを含み、
    前記（ｂ１１）ステップは、
    （ｂ１１１）第２アドレス信号に基づいて、前記負電圧選択信号を出力し、前記第２アドレス信号に基づいて、前記正電圧選択信号を出力するステップを含む
    不揮発性半導体記憶装置の動作方法。
11. 請求項９に記載の不揮発性半導体記憶装置の動作方法において、
    前記（ｂ１１）ステップは、
    （ｂ１２）前記第３ノードに負電圧レベルシフタで前記負電圧を供給するステップと、
    （ｂ１３）前記第１ノードに正電圧レベルシフタで前記正電圧を供給するステップと
    を含む
    不揮発性半導体記憶装置の動作方法。

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