CN101174460B - 使用电平移动的非易失性存储设备的解码器及解码方法 - Google Patents

Abstract

一种用于非易失性存储器的解码器，包括电平移动器，该电平移动器配置用于：响应于全局字线的第一状态而在其输出处产生第一电压，以及响应于全局字线的第二状态而在其输出处产生第二电压。该解码器还包括多个局部字线驱动器，其中的每个都具有与电平移动器的输出相耦合的输入，各个局部字线驱动器配置用于：当电平移动器的输出处于第一电压时，响应于各个部分字线上的电压来驱动各个局部字线；当电平移动器的输出处于第二电压时，将各个局部字线驱动至公共电压。全局字线的第一状态可以在电平移动器的输入处产生第三电压，全局字线的第二状态可以在电平移动器的输入处产生第四电压，以及该第一和第二电压可以具有相反的极性。

Description

使用电平移动的非易失性存储设备的解码器及解码方法

相关申请的对照

本申请要求2006年11月2日提交的韩国专利申请10-2006-0107554的优先权，其公开在此完全合并作为参考。

技术领域

本发明涉及非易失性存储设备，更具体地，涉及用于非易失性存储设备的解码器。

背景技术

典型地，闪存设备是电可擦除和/或可编程的，并且经常被用于相对大单位的数据存储。例如，闪存广泛地用于将基本输入输出系统(BIOS)存储于硬盘中的某个位置、将通信协议存储于移动电话中、作为数字摄像机中的图像存储器、以及其它存储应用。

与其它类型的非易失性存储设备相比，NOR类型的闪存设备典型地具有相当大的编程和读取速度。典型的NOR类型的闪存设备包括位于字线和位线的各个交叉点处的存储单元。每个存储单元典型地包括位于源极区和漏极区之间的控制栅和浮置栅。控制栅典型地与字线耦合，漏极区典型地共同与字线耦合，以及源极区典型地接地。典型地，将浮置栅设置在沟道区和控制栅之间。

图1是示意性地示出了传统的NOR类型的闪存设备的方框图。示出了存储块BLK 10、12、14和16以及读出放大器S/A 20。例如，存储块10可以具有512K个存储单元，字线WL的数量可以是1024，以及位线BL的数量可以是512。字线与行解码器X-DEC 30和31相连，以及位线响应于输出自列解码器的列解码信号，通过列通过电路Y-PASS 40而选择性地与读出放大器20相连。行解码器可以选择一个字线，而列解码器可以选择一个位线。读出放大器20读出所选单元是“关”单元或“开”单元，根据与所选字线和所选位线相连的存储单元的状态来放大位线电压。

图2是示出了图1的存储设备的存储块中的存储单元的电路图。存储单元包括单元晶体管CTR1。单元晶体管CTR1包括控制栅和浮置栅。控制栅与字线WL相连。单元晶体管CTR1的漏极与位线BL相连，以及源极通过源极线SL与接地端子相连。

图3是示出了图1和图2中所示的NOR类型的闪存设备的传统读取操作的电路图。当选择了单元晶体管CTR10时，选择了与单元晶体管CTR10相连的字线S_WL和位线S_BL。与其它行单元晶体管中的其它单元晶体管CTR12-15相连的其它字线US_WL未被选择，与单元晶体管CTR11、CTR13、CTR15相连的位线US_BL未被选择。所选位线S_BL是通过响应于列选择信号yi来使用列通过晶体管SW1而将该位线耦合到读出放大器S/A而选择的。通过响应于另一个列选择信号yj来将列通过晶体管SW2断开，将未选择的位线US_BL与读出放大器S/A分开。

例如，在读取操作中，当给所选字线S_WL施加5V电压，而给未选择的字线US_WL施加0V电压时，与所选字线S_WL和所选位线S_BL相连的所选单元晶体管CTR10是“关”单元，单元电流Icell近似为零，这使得对其预先加压的所选字线S_WL的电压保持为逻辑“高”值。如果所选单元晶体管CTR10是“开”单元，则单元电流Icell具有较大值，这使得所选位线S_BL的电压在经过一定时间量之后接近逻辑“低”。为了读出所选单元的状态，响应于列选择信号yi，在适当的时间点处打开读出放大器S/A，并执行读出和放大操作。

图4是示出了NOR类型的闪存设备的传统编程操作的电路图。为了将预预字线S_WL和位线S_BL相连的所选单元晶体管CTR20编程(program)为“关”条件，给所选字线S_WL施加例如10V的编程电压。给所选位线S_BL施加例如5V的偏置电压，而将与未选择的单元晶体管CTR21、CTR22相连的未选择的字线US_WL、源极线SL、以及未选择的位线(未示出)接地。这个偏置条件支持使用沟道热电子(CHE)注入的编程方案，其中，通过将热电子注入所选单元CTR20的浮置栅来增加该单元晶体管的阈值电压。已编程的闪存单元CTR20防止电流从其漏极区流到其源极区。

图5是示出了用于NOR类型的闪存设备的传统擦除操作的电路图。为了擦除存储单元晶体管CTR51，使位线BL和源极线SL浮置(float)。给字线WL施加例如-8V的负电压。给单元晶体管CTR51的衬底施加例如8V的体(bulk)电压Vbulk。字线电压和衬底(体)电压都是示例，也可以使用其它电压电平。浮置栅中的电子凭借Fowler-Nordheim(FN)隧道效应穿过隧道氧化层到达半导体衬底。可以通过在存储单元CTR51的浮置栅和半导体衬底之间形成相对高的电场来引起隧道效应。

图6是用于在图1所示的存储设备中选择字线的传统解码器的电路图。该解码器响应于给读全局字线GWL_RD或写全局字线GWL_WT以及多条部分字线PWL<0>-PWL<7>中的相应一个所施加的信号组合，来选择多条局部字线WL<0>-WL<7>(分别与多个单元相连)中的一个。例如，为了选择局部字线WL<0>以用于读操作，将读全局字线GWL_RD驱动至“高”电平，以导通NMOS晶体管NM61。PMOS晶体管PM61和PM62的电流驱动能力低于NMOS晶体管NM61，因此节点N60被驱动至线nSS_RD的电压，线nSS_RD在读操作中具有近似0V的电压。

当选择部分字线PWL<0>时，局部字线WL<0>具有施加给部分字线PWL<0>的电压。例如，可以将部分字线PWL<0>驱动为近似5V，而将其它部分字线PWL<1>-PWL<7>保持在近似0V。与部分字线PWL<0>-PWL<7>相对应的互补部分字线nPWL<0>-nPWL<7>具有与部分字线PWL<0>-PWL<7>相反的逻辑电平。例如，当部分字线PWL<0>为近似5V时，互补部分字线nPWL<0>具有低电平，例如近似0V，这使得NMOS晶体管NM64截止。部分字线PWL<1>-PWL<7>为近似0V，并且互补部分字线nPWL<1>-nPWL<7>具有高电平(例如VCC电平)，这使得相应的NMOS晶体管NM65导通。

给未选择的局部字线提供外部电压Vex。该外部电压Vex可以是地电压VSS。例如，当读全局字线GWL_RD或写全局字线GWL_WT未被选择时，节点N60具有Vpx电平，并且局部字线驱动器60-67的NMOS晶体管NM63、NM65导通。给部分字线PWL<0>-PWL<7>施加近似0V，并且互补部分字线nPWL<0>-nPWL<7>具有互补电压(例如，VCC)，这使得NMOS晶体管NM64和NM66导通。因此，局部字线WL<0>-WL<7>具有外部电压Vex，外部电压Vex可以是0V左右的地电压。能够防止解码器中未选择的局部字线浮置的NMOS晶体管NM64和NM66以及互补部分字线nPWL<0>-nPWL<7>会使解码器的结构变复杂并过度增大其大小。

发明内容

在本发明的一些实施例中，用于非易失性存储设备的解码器包括电平移动器，该电平移动器配置用于：响应于全局字线的第一状态而在其输出处产生第一电压，以及响应于全局字线的第二状态而在其输出处产生第二电压。该解码器还包括多个局部字线驱动器，其中的每个都具有与电平移动器的输出相耦合的输入，各个局部字线驱动器配置用于：当电平移动器的输出处于第一电压时，响应于各个部分字线上的电压来驱动各个局部字线；以及当电平移动器的输出处于第二电压时，将各个局部字线驱动至公共电压。在一些实施例中，全局字线的第一状态在电平移动器的输入处产生第三电压，全局字线的第二状态在电平移动器的输入处产生第四电压，该第一和第二电压具有相反的极性。全局字线的第一状态可以与全局字线的选择相对应，以及全局字线的第二状态可以与全局字线的未选择相对应。第一电压可以为负，第二电压可以为正。

在另外的实施例中，每个局部字线驱动器都包括PMOS晶体管和NMOS晶体管，该PMOS晶体管具有与相应的部分字线相耦合的源极、与相应的局部字线相耦合的漏极、以及与电平移动器的输出相耦合的栅极，该NMOS晶体管具有与相应的局部字线相耦合的源极、与具有公共电压的节点相耦合的漏极、以及与电平移动器的输出相耦合的栅极。具有公共电压的节点可以是接地节点。

在另外的实施例中，电平移动器包括输入节点预加压电路，该输入节点预加压电路配置用于：当全局字线未被选择时，将电平移动器的输入预加压至第三电压；以及当全局字线被选择时，允许将电平移动器的输入驱动至第四电压。该电平移动器还包括电压移动电路，该电压移动电路与电平移动器的输入相耦合，并配置用于将电平移动器的输入处的第三和第四电压映射为电平移动器的输出处的第一和第二电压。输入节点预加压电路可以包括：PMOS晶体管，被配置为电阻器，并耦合在电源节点和电平移动器的输入节点之间；以及反相器，具有与电平移动器的输入相耦合的输入以及与电压移动电路的第一输入相耦合的输出。该电压移动电路可以包括与电平移动器的输入相耦合的第二输入。

在附加实施例中，电压移动电路可以包括：第一PMOS晶体管，具有与电平移动器的输入相连的栅极以及与正电源节点相连的源极；第二PMOS晶体管，具有与反相器的输出相连的栅极以及与正电源节点相连的源极；第一NMOS晶体管，具有与第二PMOS晶体管的漏极相连的栅极、与第一PMOS晶体管的漏极相连的漏极、以及与具有第一电压的节点相连的源极；第二NMOS晶体管，具有与第一NMOS晶体管的漏极相连的栅极、与第二PMOS晶体管的漏极相连的漏极、以及与具有第一电压的节点相连的源极；第三PMOS晶体管，具有与电平移动器的输出相连的栅极、与具有第二电压的节点相连的源极；第四PMOS晶体管，具有与第三PMOS晶体管的漏极相连的栅极以及与具有第二电压的节点相连的源极；第三NMOS晶体管，具有与第二NMOS晶体管的漏极相连的栅极、与第四PMOS晶体管的栅极相连的漏极、以及与具有第一电压的节点相连的源极；以及第四NMOS晶体管，具有与第一NMOS晶体管的漏极相连的栅极、与电平移动器的输出相连的漏极、以及与具有第一电压的节点相连的源极。

在另外的实施例中，每个局部字线驱动器可以包括：PMOS晶体管，具有与电平移动器的输出相连的栅极、与相应的部分字线相连的源极、以及与相应的局部字线相连的漏极；以及NMOS晶体管，具有与电平移动器的输出相连的栅极、与PMOS晶体管的漏极相连的漏极、以及与具有公共电压的节点相耦合的源极。

另外的实施例提供了一种用于非易失性存储设备的局部字线驱动器，该字线驱动器包括：全局字线输入；PMOS晶体管，具有与部分字线相耦合的源极、与局部字线相耦合的漏极、以及与全局字线输入耦合的栅极。该局部字线驱动器还包括NMOS晶体管，该NMOS晶体管具有与局部字线相耦合的漏极、与固定电压节点相耦合的源极、以及与全局字线输入相耦合的栅极。当全局字线输入具有第一电压时，响应于部分字线来驱动局部字线，当全局字线输入具有第二电压时，该局部字线对部分字线无反应。例如，当全局字线输入具有第二状态时，该NMOS晶体管可以将局部字线驱动至浮置防止电压，例如地电压。

本发明的附加实施例提供了用于操作存储设备的方法。分别响应于全局字线的第一和第二状态，在全局字线输出节点上产生相反极性的第一和第二电压。当全局字线输出节点处于第一电压时，响应于各个部分字线上的电压来驱动各个局部字线。当全局字线输出节点处于第二电压时，将局部字线驱动至公共电压。响应于全局字线的相应的第一和第二状态来在全局字线输出节点上产生相反极性的第一和第二电压可以包括：响应于全局字线的第一和第二状态中的相应状态来产生具有相同极性的第三和第四电压；以及对第三和第四电压进行电平移动，以便在全局字线输出节点上产生相应的第一和第二电压。

本发明的一些实施例提供了可以具有减少的复杂度和大小的解码器、局部字线驱动器以及方法。在一些实施例中，可以通过减少为了避免未选择的部分字线浮置而在解码器中添加的NMOS晶体管以及通过减少用于控制每个NMOS晶体管的信号线，来简化解码器，这也可以减少解码器的面积。

附图说明

图1是示出传统的NOR类型的闪存设备的示意方框图；

图2是示出图1的存储设备的存储块中的一个存储单元的电路图；

图3是示出图1中的NOR类型的闪存设备的读操作的电路图；

图4是示出图1中的NOR类型的闪存设备的写操作的电路图；

图5是示出图1中的NOR类型的闪存设备的擦除操作的电路图；

图6是示出用于图1中的存储设备的字线解码器的电路图；

图7示出了根据本发明的一些实施例的非易失性存储设备的解码器；以及

图8是示出了根据本发明的另外实施例的用于图7中的解码器的电平移动器的电路图。

具体实施方式

在下文中，参考在其中示出了本发明的实施例的附图，对本发明进行更全面的描述。然而，本发明可以体现为多种不同形式，并且不应被理解为受限于这里所提出的实施例。而是，提供这些实施例以使得本公开更加彻底且完善，并将本发明的范围完全传达给本领域的技术人员。

在附图中，为了清楚起见，可以将元件的大小或配置理想化或放大。可以理解的是，当元件被称为与另一个元件“相连”或“相耦合”时，它可以直接与另一个元件相连或相耦合，或者可以存在居间元件。相反地，当元件被称为与另一个元件“直接相连”或“直接耦合”时，不存在居间元件。在全文中，相似附图标记表示相似元件。正如这里所使用的，术语“和/或”包括一个或多个有关列出项的任意和所有组合。

可以理解的是，虽然术语第一、第二、第三等可以在这里用于描述多个元件、组件、和/或部分，这些元件、组件、和/或部分不应受这些术语所限制。这些术语仅用于把一个元件、组件、或部分与另一个元件、区域、或部分区分开来。因此，下文所讨论的第一元件、组件、或部分可以被称为第二元件、组件、或部分，这不背离本发明的教导。

这里使用的术语仅为了描述具体实施例，并不意欲成为本发明的限制。正如这里所用的，单数形式“一个(a)”、“一个(an)”和“这个”也将会包括复数形式，除非上下文清楚地指出是其它方式。还可以理解的是，当在本说明书中使用术语“包括”和/或“包括”时，指定了所述特征、整体、步骤、操作、元件和/或组件的存在，但是不排除一个或更多其它特征、整体、步骤、操作、元件、组件和/或其组合的存在或附加。

除非另有定义，这里使用的所有术语(包括技术的和科学的术语)具有与本发明所属领域的一个普通技术人员通常所理解的含义相同的含义。还可以理解的是，例如在常用字典中所定义的那些术语，应该被解释为具有与其相关技术领域内的上下文含义相一致的含义，并且将不以理想化或过度正式的意义来解释，除非这里清楚地那样定义了。

图7示出了根据本发明的一些实施例的非易失性存储设备的解码器700。该非易失性存储设备包括与存储设备的各个存储单元相连的局部字线WL<0>-WL<7>。响应于可通过NMOS晶体管NM71、NM72选择的读全局字线GWL_RD和写全局字线GWL_WT来驱动局部字线WL<0>-WL<7>。解码器700响应于在读全局字线GWL_RD、写全局字线GWL_WT和部分字线PWL<0>-PWL<7>上所施加的信号来选择局部字线WL<0>-WL<7>。

解码器700包括电平移动器78和局部字线驱动器70-77。当读全局字线GWL_RD和写全局字线GWL_WT未被选择时，电平移动器78给第一节点N1提供正电压(例如，VCC)。当读全局字线GWL_RD或写全局字线GWL_WT被选择了时，电平移动器78给第一节点N1提供负电压Vneg。

电平移动器78如图8所示。电平移动器78包括输入节点预加压电路82和电压移动电路85，电压移动电路85包括负电压提供电路84和86。输入节点预加压电路82包括：一对串联的PMOS晶体管PM81、PM82；以及反相器，包括PMOS晶体管PM83和NMOS晶体管NM81。当未选择所连接的读全局字线GWL_RD或写全局字线GWL_WT时，输入节点预加压电路82对电平移动器78的输入端子N70预加压。当未选择所连接的读全局字线GWL_RD或写全局字线GWL_WT时，通过其栅极偏置为地电压的PMOS晶体管PM81、PM82，来向电平移动器78的输入端子N70提供电压VCC。

NMOS晶体管NM71、NM72的电流驱动能力远大于PMOS晶体管PM81、PM82的电流驱动能力。因此，当选择所连接的读全局字线GWL_RD或写全局字线GWL_WT时，相应的NMOS晶体管NM71、NM72导通，并且将电平移动器的输入端子N70驱动至相应的线nSS_RD或nSS_WT的电压。线nSS_RD和nSS_WT中的每一个都在读取和编程操作中具有0V左右的地电压。

当选择所连接的读全局字线GWL_RD或写全局字线GWL_WT时，负电压提供电路84、86给第一节点N1提供负电压Vneg。负电压馈送电路84、86可以实现为各种形式，图8中的电路为示例。负电压提供电路84、86包括第一、第二、第三和第四PMOS晶体管PM84、PM85、PM86和PM87 ，以及第一、第二、第三和第四NMOS晶体管NM82、NM83、NM84和NM85。

对于第一PMOS晶体管PM84，栅极与电平移动器的输入端子相连，源极与电源电压端子VCC相连，以及漏极与第一NMOS晶体管NM82的漏极相连。对于第二PMOS晶体管PM85，栅极与由晶体管PM83、NM81组成的反相器的输出端子相连，源极与电源电压端子VCC相连，以及漏极与第二NMOS晶体管NM83的漏极相连。对于第三PMOS晶体管PM86，栅极与电平移动器78的输出端子N1相连，源极与缺省电压提供端子相连，以及漏极与第三NMOS晶体管的漏极相连。对于第四PMOS晶体管PM87，栅极与第三PMOS晶体管PM86的漏极相连，源极与缺省电压提供端子相连，以及漏极与第三PMOS晶体管PM86的栅极相连。

对于第一NMOS晶体管NM82，栅极与第二PMOS晶体管PM85的漏极相连，漏极与第一PMOS晶体管PM84的漏极相连，以及源极与负电压提供端子Vneg相连。对于第二NMOS晶体管NM83，栅极与第一NMOS晶体管NM82的漏极相连，漏极与第二PMOS晶体管PM85的漏极相连，以及源极与负电压提供端子Vneg相连。对于第三NMOS晶体管NM84，栅极与第二NMOS晶体管NM83的漏极相连，漏极与第四PMOS晶体管PM87的栅极相连，以及源极与负电压提供端子Vneg相连。对于第四NMOS晶体管NM85，栅极与第一NMOS晶体管NM82的漏极相连，漏极与电平移动器78的输出端子相连，以及源极与负电压提供端子Vneg相连。

当节点N70具有0V左右的低电平时，第一PMOS晶体管PM84导通，以及第四NMOS晶体管NM85导通，使第一节点N1具有负电压Vneg。当节点N70具有预加压电压VCC时，第一节点N1具有缺省电压Vpx。

再次参照图7，局部字线驱动器70包括PMOS晶体管PM71和NMOS晶体管NM73。PMOS晶体管PM71的栅极与第一节点N1相连，而其源极与部分字线PWL<0>相连，以及其漏极与NMOS晶体管NM73的漏极相连。NMOS晶体管NM73的栅极与第一节点N1相连，而其漏极与PMOS晶体管PM71的漏极相连。NMOS晶体管NM73的源极与外部电压线Vex相连。

当选择读全局字线GWL_RD并选择局部字线WL<0>时，第一节点N1具有负电压Vneg。通过部分字线PWL<0>，给局部字线WL<0>提供操作电压。例如，该操作电压可以在读取操作中是5V或在编程操作是10V。即使第一节点N1具有负电压Vneg，其余的局部字线WL<1>-WL<7>未被选择。通过相应的部分字线PWL<1>-PWL<7>，给未选择的局部字线WL<1>-WL<7>提供电压。例如，在读取和编程操作中，这个电压都可以是0V左右的地电压。

当第一节点N1具有缺省电压Vpx时，给局部字线提供外部电压Vex。外部电压Vex可以是地电压VSS。当电平移动器78的输出端子N1的电压是负电压Vneg时，局部字线驱动器通过相应的部分字线PWL<0>，给所选的局部字线(例如，WL<0>)提供操作电压，并通过相应的部分字线PWL<1>-PWL<7>，给未选择的局部字线WL<1>-WL<7>提供地电压VSS。当电平移动器78的输出端子N1具有缺省电压Vpx时，局部字线驱动器给未选择的局部字线WL<0>-WL<7>提供浮置防止电压。该浮置防止电压可以低于缺省电压，例如地电压VSS。

如图7所示，局部字线驱动器70包括一个PMOS晶体管PM71和一个NMOS晶体管NM73。该PMOS晶体管PM71由输入端子N1的负电压Vneg导通，以便当局部字线WL<0>被选择时向其提供操作电压。该操作电压是通过相应的部分字线PWL<0>提供的。

当局部字线WL<0>未被选择时，该NMOS晶体管NM73为其提供浮置防止电压Vex。通过由输入端子N1的缺省电压Vpx导通NMOS晶体管NM73，来将该浮置防止电压Vxe提供给局部字线WL<0>。

希望负电压Vneg足以导通与未选择的局部字线WL<7>相连的局部字线驱动器77的PMOS晶体管PM74。例如，当施加给与未选择的局部字线WL<7>相连的部分字线PWL<7>的电压为0V左右时，负电压Vneg可以为-2V。

因此，在根据本发明的一些实施例的非易失性存储设备的解码器中，可以减少可能由为防止传统非易失性存储设备的解码器中未选择的局部字线浮置而添加的控制信号和电路所引起的问题。具体地，可以通过减少NMOS晶体管以及用于控制为了防止未选择的局部字线浮置而在传统非易失性存储设备的解码器中添加的每个NMOS晶体管的信号线的数量，来简化解码器的结构，以及减少解码器所占据的面积。

将参考图7和图8，对根据本发明的一些实施例的非易失性存储设备中的解码器的操作进行描述。根据本发明的一些实施例，在用于通过在访问存储单元时施加给部分字线PWL和读全局字线GWL_RD以及写全局字线GWL_WT的信号组合来选择一个局部字线WL的非易失性存储设备的解码器中，解码操作包括：当选择读全局字线GWL_RD或写全局字线GWL_WT时，给与所选全局字线相对应的多个局部字线驱动器70-77的输入端子提供负电压Vneg，以及通过部分字线(例如，PWL<0>)为其提供操作电压，以选择局部字线WL<0>。通过相应的部分字线PWL<1>-PWL<7>，将地电压VSS共同提供给未选择的局部字线WL<1>-WL<7>。假设图7中所示的读全局字线GWL_RD或写全局字线GWL_WT未被选择，通过使用每个局部字线驱动器70-77中的NMOS晶体管NM73-NM74，与除了读全局字线GWL_RD或写全局字线GWL_WT以外的全局字线相对应的局部字线具有地电压。负电压Vneg可以具有足以使与未选择的局部字线相耦合的局部字线驱动器77中的PMOS晶体管PM74导通的电平。

因此，根据本发明的一些实施例，可以减少由为了防止传统非易失性存储设备的解码器中的未选择的局部字线浮置而添加的控制信号和电路所引起的问题。具体地，可以通过减少为了防止未选择的局部字线浮置而在解码器中添加的NMOS晶体管以及通过减少用以控制每个NMOS晶体管的信号线，来简化解码器的结构。还可以减少解码器的面积。

前述内容是对本发明的示例性描述，并不应被理解为限制本发明。尽管已经对本发明的一些示例性实施例进行了描述，本领域的技术人员将很容易理解，在实质上不偏离本发明的新颖教导和优点的前提下，许多修改是可以的。因此，所有这些修改都旨在被包括在权利要求所限定的本发明范围内。因此，可以理解的是，前述内容是对本发明的示例性描述，并且本发明不应被理解为受限于所公开的特定实施例，并且对所公开的实施例的修改以及其它实施例都旨在被包括在所附权利要求的范围内。

Claims (12)

1.一种用于非易失性存储器的解码器，所述解码器包括：

电平移动器，配置用于：响应于全局字线的选择而在其输出处产生第一电压，以及响应于全局字线的未选择而在其输出处产生第二电压；以及

多个局部字线驱动器，每个都具有与电平移动器的输出相耦合的输入，各个局部字线驱动器配置用于：当电平移动器的输出处于第一电压时，响应于各个部分字线上的电压来驱动各个局部字线；当电平移动器的输出处于第二电压时，将各个局部字线驱动至公共电压，

其中，所述电平移动器包括：

输入节点预加压电路，配置用于：当全局字线未被选择时，将电平移动器的输入预加压至第三电压；以及当全局字线被选择时，允许将电平移动器的输入驱动至第四电压；以及

电压移动电路，与电平移动器的输入相耦合，并配置用于将电平移动器的输入处的第三和第四电压映射为电平移动器的输出处的第一和第二电压。

2.根据权利要求1所述的解码器，其中，所述第一电压为负，以及所述第二电压为正。

3.根据权利要求1所述的解码器，其中，每个局部字线驱动器包括：

PMOS晶体管，具有与相应的部分字线相耦合的源极、与相应的局部字线相耦合的漏极、以及与电平移动器的输出相耦合的栅极；以及

NMOS晶体管，具有与相应的局部字线相耦合的源极、与具有公共电压的节点相耦合的漏极、以及与电平移动器的输出相耦合的栅极。

4.根据权利要求3所述的解码器，其中，所述具有公共电压的节点包括接地节点。

5.根据权利要求1所述的解码器：

其中，所述输入节点预加压电路包括：

PMOS晶体管，配置为电阻器，并耦合于电源节点和电平移动器的输入节点之间；以及

反相器，具有与电平移动器的输入相耦合的输入，以及与电压移动电路的第一输入相耦合的输出；以及

其中，所述电压移动电路具有与电平移动器的输入相耦合的第二输入。

6.根据权利要求5所述的解码器，其中，所述电压移动电路包括：

第一PMOS晶体管，具有与电平移动器的输入相连的栅极以及与正电源节点相连的源极；

第二PMOS晶体管，具有与反相器的输出相连的栅极以及与正电源节点相连的源极；

第一NMOS晶体管，具有与第二PMOS晶体管的漏极相连的栅极、与第一PMOS晶体管的漏极相连的漏极、以及与具有第一电压的节点相连的源极；

第二NMOS晶体管，具有与第一NMOS晶体管的漏极相连的栅极、与第二PMOS晶体管的漏极相连的漏极、以及与具有第一电压的节点相连的源极；

第三PMOS晶体管，具有与电平移动器的输出相连的栅极、与具有第二电压的节点相连的源极；

第四PMOS晶体管，具有与第三PMOS晶体管的漏极相连的栅极以及与具有第二电压的节点相连的源极；

第三NMOS晶体管，具有与第二NMOS晶体管的漏极相连的栅极、与第四PMOS晶体管的栅极相连的漏极、以及与具有第一电压的节点相连的源极；

以及第四NMOS晶体管，具有与第一NMOS晶体管的漏极相连的栅极、与电平移动器的输出相连的漏极、以及与具有第一电压的节点相连的源极。

7.根据权利要求1所述的解码器，其中，每个局部字线驱动器包括：

PMOS晶体管，具有与电平移动器的输出相连的栅极、与相应的部分字线相连的源极、以及与相应的局部字线相连的漏极；以及

NMOS晶体管，具有与电平移动器的输出相连的栅极、与PMOS晶体管的漏极相连的漏极、以及与具有公共电压的节点相耦合的源极。

8.根据权利要求1所述的解码器，其中，部分字线上的电压包括读取或编程电压。

9.根据权利要求1所述的解码器，其中，所述公共电压小于第二电压。

10.根据权利要求1所述的解码器，其中，所述公共电压是地电压。

11.一种存储设备，包括根据权利要求1所述的解码器。

12.一种用于操作存储设备的方法，所述方法包括：

在电平移动器处，响应于全局字线的相应的选择和未选择，在全局字线输出节点上产生相反极性的第一和第二电压；

当全局字线输出节点处于第一电压时，响应于各个部分字线上的电压来驱动各个局部字线；以及

当全局字线输出节点处于第二电压时，将所有局部字线驱动至公共电压，

其中，所述电平移动器包括：

输入节点预加压电路，配置用于：当全局字线未被选择时，将电平移动器的输入预加压至第三电压；以及当全局字线被选择时，允许将电平移动器的输入驱动至第四电压；以及

电压移动电路，与电平移动器的输入相耦合，并配置用于将电平移动器的输入处的第三和第四电压映射为电平移动器的输出处的第一和第二电压。

Images