CN1758370A - 非易失性存储设备中使用的行解码器电路 - Google Patents

非易失性存储设备中使用的行解码器电路 Download PDF

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Abstract

在这里公开的发明是一种非易失性存储设备。该非易失性存储设备包括：第一晶体管，其连接在第一电压和控制节点之间，并由第二电压控制；第二晶体管，其连接在第一电压和控制节点之间，并由第三电压控制；以及字线驱动器，用于响应控制节点的电压来驱动字线。在擦除操作期间，第二电压被设置为地电压。在擦除操作期间，第三电压被设置为电源电压。

Description

非易失性存储设备中使用的行解码器电路
相关申请的交叉参考
本申请要求于2004年10月7日提交的韩国专利申请第2004-80080号的优先权和利益，通过引用将该申请的内容全部合并于此。
技术领域
本发明一般涉及半导体存储设备，更具体地，涉及使用在非易失性存储设备中的行解码器电路。
背景技术
如所公知的，半导体存储设备中具有以行和列的矩阵格式排列的存储单元。为了向任何存储单元写入数据/从任何存储单元读取数据，都应该选择行和列。换言之，半导体存储设备应该具有用于选择行的电路(在下文中称为“行解码器电路”)和用于选择列的电路。存储容量越大，连接到行/列的存储单元的数目就越大。即，由于增加了行/列的载荷，用于驱动行/列的时间导致访问时间的增加。为了克服这些问题，最近已经提出了各种技术。典型的例子是分级行/列结构。在韩国公开公布第10-2004-0015901号中公开了具有分级行/列结构的行解码器电路，通过引用将该公布合并于此。
图1是示出根据传统技术的非易失性存储设备中的行解码器电路的电路图。在上述的韩国公开公布中登载了图1的解码器电路。图1的解码器电路是对应于一个全局字线GWL的局部解码器电路。本领域的技术人员将清楚地理解，以相同的方式构建对应于剩余全局字线的局部解码器电路。在擦除操作期间，对图1的局部解码器电路说明如下。
在擦除操作期间，应该向字线WL0-WLi提供大约-10V的擦除电压。为此，当选择信号SS和GWL保持在低电平时，分别将Vpx、Vpgate、以及Vex设置为0V、-2V、以及-10V。在这个偏置条件下，PMOS晶体管11将ND1节点设置到0V。通过NMOS晶体管120_0-12_i，将这些字线WL0-WLi分别设置到Vex。即，在擦除操作期间分别将字线WL0-WLi驱动到-10V。将以公知的方式擦除连接到字线WL0-WLi的存储单元。
如前面所提到的，在擦除操作期间根据传统技术应该将-2V的Vpgate提供到局部解码器电路10。这意味着，对于非易失性存储设备需要用于产生-2V的租用泵(leased pump)和用于控制该租用泵的电路。
发明内容
因此本发明的一个目的是提供一种能够减少其芯片面积的非易失性存储设备中的行解码器。
在本发明的一个方面，提供了一种行解码器电路，其包括：第一晶体管，其连接在第一电压和控制节点之间，并由第二电压控制；第二晶体管，其连接在第一电压和控制节点之间，并由第三电压控制；以及字线驱动器，用于响应控制节点的电压来驱动字线。在擦除操作期间第二电压被设置为地电压，并在擦除操作期间第三电压被设置为电源电压。
在本实施例中，在除擦除之外的擦除操作剩余期间，将第三电压设置为地电压。
在本实施例中，还包括开关，用于在读取/写入操作期间，响应选择信号而将控制节点连接到地电压和电源电压之一。
在本实施例中，第一晶体管是PMOS晶体管，而第二晶体管是NMOS晶体管。
在本实施例中，在擦除操作、编程操作、以及读取操作期间，将第一电压分别设置为地电压、10V、以及5V。
在本实施例中，在读取操作期间，将第二电压设置为地电压。在编程操作期间，将第二电压设置为低于第一电压的电压。
附图说明
图1是示出根据传统技术的非易失性存储设备中的行解码器电路的电路图；
图2是示出根据本发明的第一实施例的非易失性存储设备中的行解码器电路的电路图；
图3是示出根据本发明的第二实施例的非易失性存储设备中的行解码器电路的电路图；
图4是示出根据本发明的第三实施例的非易失性存储设备中的行解码器电路的电路图。
具体实施方式
下面将参考附图描述本发明，附图中示出了本发明示范实施例。然而，本发明可以以许多不同的形式实施，而不应该解释为限于在这里陈述的实施例。相反，提供这些实施例，使得本公开全面和完整，并且本公开会将本发明的范围完全转达给本领域的技术人员。
图2是示出根据本发明的第一实施例的非易失性存储设备中的行解码器电路的电路图。
参考图2，根据本发明的第一实施例的非易失性存储设备中的行解码器电路100包括：PMOS晶体管101；NMOS晶体管102、103、以及104；以及多个字线驱动器DRV0-DRVi。PMOS晶体管101连接在Vpx电压和作为控制节点的ND10节点之间，并由Vexen控制。NMOS晶体管103和104串联连接在ND10节点和地电压之间，并分别由选择信号SS和GWL控制。字线驱动器DRV0包括PMOS晶体管105和NMOS晶体管106和107。PMOS晶体管105连接在选择信号线PWL0和字线WL0之间，并由ND10节点的电压控制。NMOS晶体管106连接在字线WL0和Vpx电压之间，并由反转的选择信号nPWL0控制。以与驱动器DRV0相同的方式构建剩余的字线驱动器DRV1-DRVi的组成元件，并用相同的附图标记来表示这些组成元件。
在这个实施例中，用本领域公知的高电压晶体管来构成在图2中示出的MOS晶体管。全局解码器电路(没有示出)根据用于选择全局线之一的地址信息来产生选择信号GWL。根据分级行/列结构，一条全局字线对应于如图2所示的i编号字线。区段(sector)选择电路(没有示出)根据用于选择由存储体(bank)构成的区段的地址信息来产生选择信号SS。区段选择电路根据用于在字线WL0-WLi之中选择至少一个的地址信息来产生选择信号PWL0-PWLi和nPWL0-NPWLi。
根据每个操作模式的行解码器电路的偏置条件如下。
[表1]
  擦除   编程   读取
  Vpx   0V   10V   5V
  Vpgate   0V   -2V   0V
  Vexen   Vcc   0V   0V
  Vex   -10V   0V   0V
将参考图2和表1来更全面地描述根据本发明的第一实施例的行解码器电路的操作。
如表1所示，在擦除操作期间，将Vpx和Vpgate设置为0V，并将Vexen设置为电源电压Vcc，并将Vex设置为-10V。在这个电压条件下，不考虑选择信号SS和GWL，由Vexen控制的NMOS晶体管102将0V(例如，Vpx)施加到ND10节点上。当将0V施加到ND10节点时，通过每个字线驱动器DRV0-DRVi的NMOS晶体管106将Vex(例如，-10V)施加到字线。如图1所示，与传统的行解码器不同，在擦除操作期间将0V(不是-2V)的Vpgate施加到PMOS晶体管101的栅极。这意味着，没有对用于产生-2V的租用泵和用于控制该租用泵的电路的需求。这样，通过仅添加一个NMOS晶体管102就有可能去除租用泵和用于控制该租用泵的电路。结果，可能减少芯片面积。
在读取/编程操作期间，假设激活了选择信号SS、GWL、以及PWL0。激活的选择信号SS和GWL具有电源电压Vcc的高电平，且激活的选择信号PWL0具有电压Vpx。未激活的选择信号PWL1-PWLi具有地电压的低电平。根据这个偏置条件，通过NMOS晶体管103和104将地电压施加到ND10节点。字线驱动器DRV0的PMOS晶体管105将选择信号PWL0的电压，即Vpx(在读取操作期间为5V而在编程操作期间为10V)施加到字线WL0。相反地，分别由反转的选择信号nPWL-nPWLi控制的NMOS晶体管107将值为Vex的地电压施加到未被选择的字线WL1-WLi。
图3是示出根据本发明的第二实施例的非易失性存储设备中的行解码器电路的电路图。
参考图3，根据第二实施例的非易失性存储设备中的行解码器电路200与图2中所示的行解码器电路不同处在于：根据读取和编程操作独立地控制ND20节点。诸如NOR快闪(flash)设备的非易失性存储设备支持在读取操作期间执行写入操作的RWW模式。在上述的参考文献中更全面地描述了该RWW操作，因此，这里省略了该描述。
根据本发明的第二实施例的非易失性存储设备中的行解码器电路200包括：PMOS晶体管201；NMOS晶体管202、203R、203W、204R以及204W；以及多个字线驱动器DRV0-DRVi。PMOS晶体管201连接在Vpx和ND20节点之间，并由Vpgate控制。NMOS晶体管202连接在Vpx和ND20节点之间，并由Vexen控制。NMOS晶体管203R和204R串联连接在ND20节点和地电压之间，并由选择信号SS_R和GWL_R控制。NMOS晶体管203W和204W串联连接在ND20节点和地电压之间，并由选择信号SS_W和GWL_W控制。字线驱动器DRV0包括PMOS晶体管205和NMOS晶体管206和207。PMOS晶体管205连接在选择信号线PWL0和字线WL0之间，并由ND20节点的电压控制。NMOS晶体管206连接在字线WL0和Vex电压之间，并由ND20节点的电压控制。NMOS晶体管207连接在字线WL0和Vex电压之间，并由反转的选择信号nPWL0控制。以与驱动器DRV0相同的方式构建剩余的字线驱动器DRV1-DRVi的组成元件，并用相同的附图标记来表示这些组成元件。
根据每个操作模式的输入电压Vpx、Vpgate、Vexen、以及Vex与表1中的那些输入电压相同。在下文中，将参考图3和表1来更全面地描述根据本发明的第二实施例的行解码器的操作。
如表1所示，在擦除操作期间，将Vpx和Vpgate设置为0V，并将Vexen设置为电源电压Vcc，并将Vex设置为-10V。在这个电压条件下，不考虑选择信号SS_R、SS_W、GWLR和GWL_W，由Vexen电压控制的NMOS晶体管202将Vpx，即0V，施加到ND20节点上。当将0V施加到ND20节点时，通过每个字线驱动器DRV0-DRVi的NMOS晶体管206将Vex(-10V)施加到字线。如表1所示，与根据传统技术的行解码器电路不同，在擦除操作期间将0V(不是-2V)的Vpgate施加到PMOS晶体管201的栅极。这意味着，没有对用于产生-2V的租用泵和用于控制该租用泵的电路的需求。因此，有可能去除用于产生-2V的租用泵和用于控制该租用泵的电路。结果，可能减少芯片面积。
在读取操作期间，假设激活了选择信号SS_R、GWLR、以及PWL0。激活的选择信号SS_R和GWL_R具有电源电压Vcc的高电平，且激活的选择信号PWL0具有Vpx。未激活的选择信号PWL1-PWLi具有地电压的低电平。在这个偏置条件下，通过NMOS晶体管203R和204R将地电压施加到ND20节点。在读取操作期间，低电平的选择信号SS_W和GWL_W使NMOS晶体管203W和204W关断。字线驱动器DRV0的PMOS晶体管205将选择信号PWL0的电压，即Vpx(5V)，施加到字线WL0。相反地，分别由反转的选择信号nPWL-NPWLi控制的NMOS晶体管207将值为Vex的地电压施加到未被选择的字线WL1-WLi。
在编程操作期间，假设激活了选择信号SS_W、GWL_W、以及PWL0。激活的选择信号SS_W和GWL_W具有电源电压Vcc的高电平，且激活的选择信号PWL0具有Vpx。未激活的选择信号PWL1-PWLi具有地电压的低电平。在这个偏置条件下，NMOS晶体管203W和204W将地电压施加到ND20节点。在编程操作期间，低电平的选择信号SS_R和GWL_R使NMOS晶体管203R和204R关断。字线驱动器DRV0的PMOS晶体管205将选择信号PWL0的电压，即Vpx(10V)施加到字线WL0。相反地，分别由反转的选择信号nPWL-NPWLi控制的NMOS晶体管207将值为Vex的地电压施加到未被选择的字线WL1-WLi。
图4是示出根据本发明的第三实施例的非易失性存储设备中的行解码器电路的电路图。
参考图4，根据本发明的第二实施例的非易失性存储设备中的行解码器电路300包括：PMOS晶体管301；NMOS晶体管302、303、以及304；以及多个字线驱动器DRV0-DRVi。PMOS晶体管301连接在Vpx和ND30节点之间，并由Vpgate控制。NMOS晶体管302连接在Vpx和ND30节点之间，并由Vexen控制。NMOS晶体管303连接在ND30节点和选择信号线GWL_R之间，并由选择信号SS_R控制。NMOS晶体管304连接在ND30节点和选择信号线GWL_W之间，并由选择信号SS_W控制。字线驱动器DRV0包括PMOS晶体管305和NMOS晶体管306和307。PMOS晶体管305连接在选择信号PWL0和字线WL0之间，并由ND30节点的电压控制。NMOS晶体管306连接在字线WL0和Vex之间，并由ND30节点的电压控制。NMOS晶体管307连接在字线WL0和Vex之间，并由反转的选择信号nPWL0控制。以与驱动器DRV0相同的方式构建剩余的字线驱动器DRV1-DRVi的组成元件，并用相同的附图标记来表示这些组成元件。
根据每个操作模式的输入电压Vpx、Vpgate、Vexen、以及Vex与表1中所示的那些输入电压相同。在下文中，将参考图4和表1来更全面地描述根据本发明的第三实施例的行解码器电路的操作。
如表1所示，在擦除操作期间，将Vpx和Vpgate设置为0V，并将Vexen设置为电源电压Vcc，并将Vex设置为-10V。在这个电压条件下，不考虑选择信号SS_R、SS_W、GWL_R和GWL_W，由Vexen控制的NMOS晶体管302将Vpx(0V)施加到ND30节点上。当将0V施加到ND30节点时，每个字线驱动器DRV0-DRVi的NMOS晶体管306将Vex(-10V)施加到字线上。如表1所示，与根据传统技术的行解码器电路不同，在擦除操作期间将0V(不是-2V)的Vpgate施加到PMOS晶体管301的栅极。这意味着，没有对用于产生-2V的租用泵和用于控制该租用泵的电路的需求。因此，有可能去除用于产生-2V的租用泵和用于控制该租用泵的电路。结果，可能减少芯片面积。
在读取操作期间，假设激活了选择信号SS_R、GWL_R、以及PWL0。激活的选择信号SS_R和GWL_R分别具有电源电压Vcc的高电平和地电压的低电平。激活的选择信号PWL0具有Vpx。未激活的选择信号PWL1-PWLi具有地电压的低电平。在这个偏置条件下，ND30节点连接到具有地电压的选择信号线GWL_R。在读取操作期间，低电平的选择信号SS_W使NMOS晶体管304关断。字线驱动器DRV0的PMOS晶体管305将选择信号PWL0的电压，即Vpx(5V)，施加到字线WL0。相反地，分别由反转的选择信号nPWL-NPWLi控制的NMOS晶体管307将值为Vex的地电压施加到未被选择的字线WL1-WLi。
在编程操作期间，假设选择信号SS_W、GWL_W、以及PWL0变为被激活。激活的选择信号SS_W和GWL_W分别具有电源电压Vcc的高电平和地电压的低电平。激活的选择信号PWL0具有Vpx。未激活的选择信号PWL1-PWLi具有地电压的低电平。在这个偏置条件下，NMOS晶体管304将ND30节点连接到具有地电压的选择信号线GWL_W。在编程操作期间，低电平的选择信号SS_R使NMOS晶体管303关断。通过字线驱动器DRV0的PMOS晶体管305将值为Vpx(10V)的选择信号PWL0的电压施加到字线。相反地，分别由反转的选择信号nPWL-NPWLi控制的NMOS晶体管307将值为Vex的地电压施加到未被选择的字线WL1-WLi。
如前面所述，去除了用于产生在擦除操作期间使用的-2V的租用泵和用于控制该租用泵的电路，从而减少了芯片面积。
已经描述了本发明的典型实施例，要注意，本领域的技术人员根据上面的讲述内容可以作出修改和变化。因此，应理解，可以对所公开的本发明的实施例进行改变，而仍在所附权利要求所限定的本发明的范围和精神之内。

Claims (15)

1.一种行解码器电路，在能够在读取、编程、和擦除模式下操作的非易失性存储设备中使用，该行解码器电路包括：
第一晶体管，其连接在第一电压和控制节点之间，并由第二电压控制；
第二晶体管，其连接在第一电压和控制节点之间，并由第三电压控制；以及
字线驱动器，用于响应控制节点的电压来驱动字线。
2.根据权利要求1的行解码器电路，其中在擦除操作期间，第二电压被设置为地电压，而第三电压被设置为电源电压。
3.根据权利要求1的行解码器电路，其中在除擦除操作之外的剩余操作期间，第三电压被设置为地电压。
4.根据权利要求1的行解码器电路，还包括开关，用于在读取和编程操作期间响应选择信号将控制节点连接到地电压和电源电压之一。
5.根据权利要求4的行解码器电路，其中所述开关包括与第二开关晶体管串联连接的第一开关晶体管。
6.根据权利要求4的行解码器电路，其中所述开关包括与第四开关晶体管串联连接的第三开关晶体管。
7.根据权利要求1的行解码器电路，其中第一晶体管是PMOS晶体管，而第二晶体管是NMOS晶体管。
8.根据权利要求1的行解码器电路，其中在所述擦除操作、所述编程操作、以及所述读取操作期间，第一电压被分别设置为地电压、10V、以及5V。
9.根据权利要求1的行解码器电路，其中在读取操作期间第二电压被设置为地电压，并且其中，在编程操作期间第二电压被设置为低于第一电压的电压。
10.一种操作在非易失性存储设备中使用的行解码器电路的方法，包括：
由第二电压控制第一晶体管，所述第一晶体管连接在第一电压和控制节点之间；
由第三电压控制第二晶体管，所述第二晶体管连接在第一电压和控制节点之间；以及
响应控制节点的电压来驱动字线。
11.根据权利要求10的方法，在擦除操作期间，包括：
将第二电压设置为地电压；以及
将第三电压设置为电源电压。
12.根据权利要求10的方法，在读取和编程操作期间，包括：
响应选择信号，将控制节点连接到地电压和电源电压之一。
13.根据权利要求10的方法，包括：
在除擦除操作之外的剩余操作期间，将第三电压设置为地电压。
14.根据权利要求10的方法，包括：在擦除操作、编程操作、以及读取操作期间，将第一电压分别设置为地电压、10V、以及5V。
15.根据权利要求10的方法，包括：
在读取操作期间将第二电压设置为地电压；而在编程操作期间将第二电压设置为低于第一电压的电压。
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