CN110827900B - 双侧存储阵列 - Google Patents

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Abstract

本发明公开了一种双侧存储阵列，所述双侧存储阵列包含位于中央的闪存单元阵列，且闪存单元阵列的两个相对侧的每一侧上均连接四个本地X解码器。每一个所述本地X解码器包括八个晶体管。相比现有的本地X解码器，仅仅增加了额外的三个晶体管，就可以避免存储单元在擦除操作过程中被选中的问题，且电路简单，易于实现，而且将八个本地X解码器分布在位于中央的闪存单元阵列的两个相对侧上，使其可以适应现有技术中的八条字线的间距，因此不会显著增加电路占用面积。

Description

双侧存储阵列
技术领域
本发明涉及存储技术，尤其涉及一种双侧存储阵列。
背景技术
存储阵列可包括多个本地X解码器。半导体领域的最新发展增加了本地X解码器中的晶体管数目，但同时需考虑如何使得本地X解码器的输出信号能够避免存储单元在擦除操作过程中被选中。
参考图1A，该图所示为现有本地X解码器。该本地X解码器包括PMOS晶体管P0、NMOS晶体管N1和NMOS晶体管N2。PMOS晶体管P0的栅极接电压信号GWLb，PMOS晶体管P0的源极和衬底N阱接电压信号PWL，PMOS晶体管P0的漏极接NMOS晶体管N1的漏极，NMOS晶体管N1的栅极接电压信号GWLb，NMOS晶体管N1的源极接电压信号SVEEX。对于NOR闪存单元，当本地X解码器检测到擦除模式时，电压信号VEEX为-9伏(V)，电压信号SVEEX为0V，电压信号GWLb为0V，电压信号PWL为0V，使得NMOS晶体管N1的栅源电压Vgs＝0V小于其阈值电压VT，故NMOS晶体管N1截止，NMOS晶体管N1的漏极电平为VT，此时PMOS晶体管P0因其栅源电压Vgs＝0V高于其阈值电压(为负电压)而截止，因此字线WL可连接的最高电压仅为PMOS晶体管P0的阈值电压VT的绝对值。
参考图1B，该图所示为含八个图1A所示本地X解码器的闪存单元阵列。如图所示，所述八个本地X解码器紧密排布于闪存单元阵列的一侧。在图1A所示本地X解码器中，PMOS晶体管P0形成于一N阱中，NMOS晶体管N1和NMOS晶体管N2形成于一三重P阱中，而且当GWLb＝0V，PWL＝0V，SVEEX＝0V，VEEX＝-9V，SVPPX＝0V时，晶体管P0、N1、N2均截止，字线WL的电压为PMOS晶体管P0的阈值电压VT的绝对值，这意味着字线不能悬空。而当电压信号PWL大于P0栅极上施加的偏压GWLb且栅源压差小于PMOS晶体管P0的阈值电压时，PMOS晶体管P0导通，由此会在PMOS晶体管P0上产生电场。经过多次循环后，PMOS晶体管P0栅极上的电荷将因电场变弱而丢失，从而使得该已编程单元变为已擦除单元，即该存储单元在擦除操作过程中被选中。
一种可能的解决方案是在本地X解码器中增加额外的晶体管和信号，以确保晶体管P0的栅极在擦除模式下具有9V电位，晶体管P0始终保持截止，从而使得相应的存储单元的存储晶体管的栅氧上不存在电场。但是增加额外的晶体管及相应的信号可导致电路面积增大，同时，存储单元阵列的纵向尺寸又存在约2.47nm的限制，这对本地X解码器的布局提出了挑战。
发明内容
本发明的目的在于提供一种双侧存储阵列，能够避免存储单元在擦除操作过程中被选中的问题，同时不会占用太多的电路面积。
为了实现上述目的，本发明提供一种双侧存储阵列，所述双侧存储阵列包含位于中央的闪存单元阵列，所述闪存单元阵列具有相对的两侧，所述两侧中的每一侧连接四个本地X解码器，每个所述本地X解码器包括第一PMOS晶体管、第二PMOS晶体管、第三PMOS晶体管、第一NMOS晶体管、第二NMOS晶体管、第三NMOS晶体管和第四NMOS晶体管；其中，
第一PMOS晶体管的栅极和所述第一NMOS晶体管的栅极均连接至第一电压信号，所述第一PMOS晶体管的漏极和所述第一NMOS晶体管的漏极相互连接并输出节点信号，所述第一PMOS晶体管的源极连接第二电压信号，所述第一NMOS晶体管的源极连接第三电压信号；
第二NMOS晶体管的漏极和第二PMOS晶体管的漏极相互连接并连接至一字线，所述第二PMOS晶体管的源极连接第四电压信号，所述第二NMOS晶体管的源极连接第五电压信号，所述第二PMOS晶体管的栅极连接所述节点信号，所述第二NMOS晶体管的栅极连接所述第三电压信号；
第三PMOS晶体管的源极连接所述节点信号，所述第三PMOS晶体管的漏极连接所述第三电压信号，所述第三PMOS晶体管的栅极连接第六电压信号；以及
第三NMOS晶体管的源极和第四NMOS晶体管的漏极连接，所述第三NMOS晶体管的漏极连接所述第四电压信号，所述第三NMOS晶体管的栅极连接第七电压信号，所述第四NMOS晶体管的栅极连接第八电压信号，所述第四NMOS晶体管的源极连接所述字线。
可选地，每个所述本地X解码器内的所有晶体管的沟道均纵向设置。
可选地，所述两侧的本地X解码器中的P沟道和N沟道关于所述闪存单元阵列呈对称设置。
可选地，所述两侧中的其中一侧的四个本地X解码器中的P沟道和N沟道在衬底中按如下由靠近闪存单元阵列至远离闪存单元阵列的方向顺序设置：第一本地X解码器的P沟道，第二本地X解码器的P沟道，第三本地X解码器的P沟道，第四本地X解码器的P沟道，第四本地X解码器的N沟道，第三本地X解码器的N沟道，第二本地X解码器的N沟道，第一本地X解码器的N沟道。
可选地，所述两侧中的其中一侧的四个本地X解码器中，每个所述本地X解码器的P沟道按照由靠近闪存单元阵列至远离闪存单元阵列的方向顺序设置为：所述第二PMOS晶体管的P沟道、所述第一PMOS晶体管的P沟道以及所述第三PMOS晶体管的P沟道；每个所述本地X解码器的N沟道按照由靠近闪存单元阵列至远离闪存单元阵列的方向顺序设置为：所述第一NMOS晶体管的N沟道、所述第二NMOS晶体管的N沟道、所述第四NMOS晶体管的N沟道以及所述第三NMOS晶体管的N沟道。
可选地，所述两侧中的其中一侧的每个本地X解码器中，所述第一PMOS晶体管的P沟道的背向所述闪存单元阵列的一侧边界和所述第三PMOS晶体管的P沟道的面向所述闪存单元阵列的一侧边界相接在一起，所述第二PMOS晶体管的P沟道的背向所述闪存单元阵列的一侧边界和所述第一PMOS晶体管的P沟道的面向所述闪存单元阵列的一侧边界之间具有间隔，所述第二NMOS晶体管的N沟道、所述第四NMOS晶体管的N沟道以及所述第三NMOS晶体管的N沟道的边界按照由靠近闪存单元阵列至远离闪存单元阵列的方向顺序依次相接在一起，所述第一NMOS晶体管的N沟道的背向所述闪存单元阵列的一侧边界和所述第二NMOS晶体管的N沟道的面向所述闪存单元阵列的一侧边界之间具有间隔。
可选地，所述两侧中的其中一侧的各个所述本地X解码器通过相应的奇数序号的字线连接至所述闪存单元阵列，所述双侧存储阵列的另一侧的各个所述本地X解码器通过相应的偶数序号的字线连接至所述闪存单元阵列。
可选地，所述双侧存储阵列中，所述闪存单元阵列通过三层金属布线与每一侧的四个所述本地X解码器。
可选地，所述两侧中的其中一侧中，各个所述本地X解码器所需的所述第三电压信号、所述第五电压信号、所述第六电压信号和所述第七电压信号，以及，第二个和第四个所述本地X解码器所需的第四电压信号分别通过相应的第一层金属布线接入，且第二个和第四个所述本地X解码器通过相应的第一层金属布线连接至相应的字线；各个所述本地X解码器所需的所述第一电压信号，以及，第一个和第三个所述本地X解码器所需的第四电压信号分别通过相应的第二层金属布线接入，且第一个和第三个所述本地X解码器通过相应的第二层金属布线连接至相应的字线；各个所述本地X解码器所需的第二电压信号和第八电压信号分别通过相应的第三层金属布线接入。
可选地，所述第一至第三PMOS晶体管的衬底中均具有N阱；各个所述本地X解码器中的所述第二PMOS晶体管的N阱和所述第三PMOS晶体管的N阱通过相应的第一层金属布线相互连接；所述两侧中的其中一侧的四个所述本地X解码器中的所述第一PMOS晶体管的N阱通过相应的第一层金属布线依次连接，并通过相应的第三层金属布线接入所述第二电压信号。
可选地，所述两侧中的每一侧连接的四个所述本地X解码器共用同一个N阱、同一个深N阱以及同一个三重P阱，所述三重P阱形成在所述深N阱中，且所述N阱位于所述深N阱和所述闪存单元阵列之间。
与现有技术相比，本发明的技术方案具有以下有益效果：
1、仅仅增加额外的三个晶体管，就可以防止错误的擦除操作，且电路简单，易于实现。
2、将八个本地X解码器分布在位于中央的闪存单元阵列的两个相对侧上，并通过相应的字线与闪存单元阵列连接，由此仍然可以适应现有技术中的八条字线的间距，因此不会显著增加电路占用面积。
对于本领域普通技术人员而言，毋庸置疑的是，通过阅读下文中对附图所示优选实施方式的具体描述，本发明的上述和其他目的将变得显而易见。
附图说明
图1A为现有技术的本地X解码器的电路结构示意图。
图1B为图1A所示八个本地X解码器在存储阵列内的布局俯视示意图。
图2A为根据本发明一种示例实施方式的本地X解码器的电路结构示意图。
图2B为图2A所示八个本地X解码器在存储阵列内的布局俯视示意图。
图3A为图2A四个本地X解码器的P沟道设于存储阵列一侧的布局结构的示意图。
图3B为图2A四个本地X解码器的N沟道设于存储阵列一侧的布局结构的示意图。
具体实施方式
图2A所示为含额外晶体管和信号的本地X解码器,图2B所示为含八个本地X解码器的闪存单元阵列，其中，每一本地X解码器均为图2A所示本地X解码器。请参考图2A和图2B，本发明的核心思想在于，为了解决图1A所示的现有本地X解码器使得已编程单元变为已擦除单元(即相应的存储单元在擦除操作过程中被选中)，最终导致已编程数据容易丢失的问题，在图1A所示本地X解码器的基础上增加晶体管P1、P2和N10。由于晶体管P1和P2的存在，可确保P0的栅极具有9V电位，因此始终处于截止状态，以确保其连接的字线WL在擦除模式下且未被选择时能一直处于悬空状态，而且其电位为阱底电位，也就是说可达到尽可能高的电位，从而使得存储单元的存储晶体管的栅氧上不存在电场，进而可以避免擦除模式下未被选中的存储单元在擦除操作过程中被选中，导致其中的已编程数据容易丢失的问题。即本发明的技术方案能够在擦除操作过程中，通过控制P0始终截止而降低字线被干扰的几率，从而使得擦除模式下闪存中未被选中的存储单元保持为已编程状态。因此，采用图2A所示的本地X解码器可在擦除模式下有效避免未选中的存储单元的已编程数据的丢失。
具体地，请参考图2B，本发明一实施例提供一种双侧存储阵列，所述双侧存储阵列包含位于中央的闪存单元阵列，所述闪存单元阵列具有相对的两侧，所述两侧中的每一侧连接四个本地X解码器(即图2B中的(本地X解码器)×4)。其中，所述闪存单元阵列可以为具有512条字线WL的存储阵列，且其每连续的8条字线所控制的存储单元被划分为一个扇区。本实施例中，所述闪存单元阵列具有的相对的两侧定义为左侧和右侧，其右侧连接的四个本地X解码器可通过偶数序号的字线与闪存单元阵列连接，其左侧连接的四个本地X解码器可通过奇数序号的字线与闪存单元阵列连接。
可选地，所述闪存单元阵列的相对的两侧连接的本地X解码器关于所述闪存单元阵列呈轴对称设置，具体地，所述闪存单元阵列的每侧的四个本地X解码器共用同一个N阱、同一个深N阱以及同一个三重P阱，所述三重P阱形成在所述深N阱中，且所述N阱位于所述深N阱和所述闪存单元阵列之间。也就是说，所述双侧存储阵列的布局从左至右依次为具有三重P阱的深N阱、N阱、闪存单元阵列、N阱、具有三重P阱的深N阱。由此，可以尽量减小本地X解码器的电路占用面积。
请参考图2A，所述双侧存储阵列中的每个所述本地X解码器包括第一PMOS晶体管P2、第二PMOS晶体管P0、第三PMOS晶体管P1、第一NMOS晶体管N0、第二NMOS晶体管N1、第三NMOS晶体管N2以及第四NMOS晶体管N10。其中，第一PMOS晶体管P2的栅极和所述第一NMOS晶体管N0的栅极均连接至第一电压信号svppx_on，所述第一PMOS晶体管P2的漏极和所述第一NMOS晶体管N0的漏极相互连接并输出节点信号(未图示)，所述第一PMOS晶体管P2的源极连接第二电压信号SVPPX_local，所述第一NMOS晶体管N0的源极连接第三电压信号GWLb。第二NMOS晶体管N1的漏极和第二PMOS晶体管P0的漏极相互连接并连接至一字线WL，所述第二PMOS晶体管P0的源极连接第四电压信号PWL，所述第二NMOS晶体管N1的源极连接第五电压信号SVEEX，所述第二PMOS晶体管P0的栅极连接所述节点信号(即第二PMOS晶体管P0的栅极与第一NMOS晶体管N0的漏极和第一PMOS晶体管P2的漏极连接)，所述第二NMOS晶体管N1的栅极连接所述第三电压信号GWLb。第三PMOS晶体管P1的源极连接所述节点信号(即第三PMOS晶体管P1的源极与第二PMOS晶体管P0的栅极、第一NMOS晶体管N0的漏极和第一PMOS晶体管P2的漏极连接)，所述第三PMOS晶体管P1的漏极连接所述第三电压信号GWLb，所述第三PMOS晶体管P1的栅极连接第六电压信号SVPPX_b。第三NMOS晶体管N2的源极和第四NMOS晶体管N10的漏极连接，所述第三NMOS晶体管N2的漏极连接所述第四电压信号PWL，所述第三NMOS晶体管N2的栅极连接第七电压信号GWL，所述第四NMOS晶体管N10的栅极连接第八电压信号SVPPX，所述第四NMOS晶体管N10的源极连接所述字线WL。字线WL连接闪存单元阵列中的相应的存储单元，该存储单元对应的存储电容为C0。
此外，第一PMOS晶体管P2、第二PMOS晶体管P0、第三PMOS晶体管P1的衬底中均具有N阱，第一NMOS晶体管N0、第二NMOS晶体管N1、第三NMOS晶体管N2以及第四NMOS晶体管N10的衬底中均具有深N阱和三重P阱，且三重P阱形成在深N阱中。可选地，第一PMOS晶体管P2、第二PMOS晶体管P0、第三PMOS晶体管P1共用同一个N阱，第一NMOS晶体管N0、第二NMOS晶体管N1、第三NMOS晶体管N2以及第四NMOS晶体管N10共用同一个深N阱和同一个三重P阱。此外，第一NMOS晶体管N0、第二NMOS晶体管N1、第三NMOS晶体管N2以及第四NMOS晶体管N10的深N阱均连接第八电压信号SVPPX，第一NMOS晶体管N0、第二NMOS晶体管N1、第三NMOS晶体管N2以及第四NMOS晶体管N10的三重P阱均连接第九电压信号VEEX，第一PMOS晶体管P2、第二PMOS晶体管P0、第三PMOS晶体管P1的N阱均连接第二电压信号SVPPX_local。其中，第一电压信号svppx_on为擦除模式信号，用于仅在本地X解码器输出擦除模式下的未选择字线信号WL时为0V，其他状态可以为9V；第二电压信号SVPPX_local在擦除模式下设为9V；第三电压信号GWLb可以在擦除模式下设为0V；第四电压信号PWL可以在擦除模式下设为0V；第五电压信号SVEEX用于选择存储阵列的存储体中的多个扇区当中的一个扇区，对擦除模式下的未选字线可设置为0V，对擦除模式的所选字线可设置为-9V；第六电压信号SVPPX_b用于在取值为9V时表示擦除模式，并在取9V以外的其它值时表示所有其它状态；第七电压信号GWL在擦除模式下可以设为-9V；第八电压信号SVPPX用于从闪存单元阵列的多个(如512个)存储体中选出一个存储体，其在擦除模式下可以设置为0V；第九电压信号VEEX用于为闪存单元阵列中的多个存储体当中的一个存储体选择工作模式，在擦除模式下可设置为-9V。
图2A中示出了本地X解码器能在擦除模式下给其连接的未选字线WL提供合适的信号而使得该未选字线WL悬空时的各信号的状态(即电压值)，具体地，SVPPX_b＝9V，svppx_on＝0V，GWLb＝0V，VEEX＝-9V，SVPPX＝0V，PWL＝0V，GWL＝-9V，SVEEX＝0V，由此可以导通第一PMOS晶体管P2，SVPPX_b通过导通的第一PMOS晶体管P2向第二PMOS晶体管P0的栅极提供9V电压，第二PMOS晶体管P0关断(或者说截止)，从而第四电压信号PWL(＝0V)无法通过第二PMOS晶体管P0传输。与此同时，晶体管N1、N2、N10和P1均截止，使得该本地X解码器连接的未选字线WL的电平升至9V。这表示，此时因晶体管P0、P1、N0、N1、N2都关断，且未字线WL可浮动至9V(该电压是从P0的栅极耦合而来)，所以在该未选字线WL连接的存储单元的存储晶体管的栅氧上不产生压差，从而可以避免阱干扰错误。
其中，图2B中所示的双侧存储阵列中的每一个本地X解码器均为图2A所示本地X解码器。如背景技术部分所述，图2A所示的本地X解码器相比图1A所示的本地X解码器存在额外的晶体管P1，P2和N10及其相应信号，因此图2A所示的电路的面积大于图1A所示的电路的面积。与此同时，由于闪存单元阵列的纵向尺寸(即沿垂直于字线的方向上的尺寸)具有限制，因此图2A所示本地X解码器无法以图1B所示方式实现布局。
此外，需要说明的是，当svppx_on＝0V，GWLb＝0V，SVPPX＝0V，PWL＝0V，SVEEX＝0V时，本地X解码器中的各个晶体管连接这些信号的端相当于接地，例如第二NMOS晶体管N1的漏极因GWLb＝0V而视作接地，第三PMOS晶体管P1的漏极因GWLb＝0V而视作接地。
为了使得本实施例的本地X解码器能够被顺利实施，请参考图3A和图3B，本实施例中，通过将各个本地X解码器的晶体管(具体为栅极)在水平面内的朝向从左右朝向(X向，或者说，晶体管的宽度沿字线方向设置)旋转至上下朝向(Y向，即晶体管的宽度沿垂直于字线的方向设置)，可实现在闪存单元阵列上接入图2A所示的含额外晶体管的本地X解码器。这是因为，虽然字线之间的纵向间距必须保持为越窄越好，但水平间距无任何限制。晶体管的旋转仅会将X方向上的芯片总面积增加约2％，但不会增大Y方向上的芯片面积。
此外，如图2B所示，上述八个本地X解码器可分为两组，每组四个，而且两组分别位于闪存单元阵列两侧。各字线均从左向右延伸，其中，四条奇数序号的(第1条、第3条、第5条、第7条)字线分别与闪存单元阵列左侧的四个本地X解码器连接，而四条偶数序号的(第2条、第4条、第6条、第8条)字线分别与闪存单元阵列右侧的四个本地X解码器连接。
即使进行上述改进，电路元件之间的连接仍然存在一些困难。如背景技术中所述，为了在本地X解码器中引入额外晶体管，需要同时引入三个额外信号(SVPPX_local，svppx_on和SVPPX_b)，而且每一组本地X解码器本身还有自己的信号：所输出的字线信号wl<3:0>(即图3A和3B中所示的每侧的四个本地X解码器0～3的字线信号WL0～WL3)，所需的第四电压信号pwl<3:0>(即图3A和3B中所示的每侧的四个本地X解码器0～3的第四电压信号PWL0～PWL3)以及节点信号p_g<3:0>(即图3A和3B中所示的每侧的四个本地X解码器0～3的节点信号p_g0～p_g3)。也就是说，闪存单元阵列的每一侧均需要增加十二条水平走向的信号线。而且，这些信号线必须符合几何设计规则(GDR)所指定的最小金属互连线宽度和间距。为了防止这些额外信号线之间发生短路，需要对每侧的四个本地X解码器的P沟道和N沟道进行特定布局。
参考图3A和图3B，该两图分别示出位于双侧存储阵列右侧的四个本地X解码器(每个本地X解码器均采用图2A所示的电路结构)的P沟道和N沟道的布局结构。请参考图3A和图3B，这四个本地X解码器分别定义为本地X解码器0～3。本地X解码器0中的第一PMOS晶体管P2、第二PMOS晶体管P0、第三PMOS晶体管P1定义为PMOS0，第一NMOS晶体管N0、第二NMOS晶体管N1、第三NMOS晶体管N2以及第四NMOS晶体管N10定义为NMOS0，本地X解码器0需要的第四电压信号定义为PWL0，本地X解码器0向相应的字线输出的信号定义为WL0(或者说本地X解码器0连接的字线定义为WL0，即第1条字线为WL0)；本地X解码器1中的第一PMOS晶体管P2、第二PMOS晶体管P0、第三PMOS晶体管P1定义为PMOS1，第一NMOS晶体管N0、第二NMOS晶体管N1、第三NMOS晶体管N2以及第四NMOS晶体管N10定义为NMOS1，本地X解码器1需要的第四电压信号定义为PWL1，本地X解码器1向相应的字线输出的信号定义为WL1(或者说本地X解码器1连接的字线定义为WL1，即第2条字线为WL1)；本地X解码器2中的第一PMOS晶体管P2、第二PMOS晶体管P0、第三PMOS晶体管P1定义为PMOS2，第一NMOS晶体管N0、第二NMOS晶体管N1、第三NMOS晶体管N2以及第四NMOS晶体管N10定义为NMOS2，本地X解码器2需要的第四电压信号定义为PWL2，本地X解码器2向相应的字线输出的信号定义为WL2(或者说本地X解码器2连接的字线定义为WL2，即第3条字线为WL2)；本地X解码器3中的第一PMOS晶体管P2、第二PMOS晶体管P0、第三PMOS晶体管P1定义为PMOS3，第一NMOS晶体管N0、第二NMOS晶体管N1、第三NMOS晶体管N2以及第四NMOS晶体管N10定义为NMOS3，本地X解码器3需要的第四电压信号定义为PWL3，本地X解码器3向相应的字线输出的信号定义为WL3(或者说本地X解码器3连接的字线定义为WL3，即第4条字线为WL3)。双侧存储阵列右侧的四个本地X解码器的各个晶体管垂直排列(即晶体管的沟道沿垂直于字线的方向延伸设置)，这四个本地X解码器的所有晶体管按从左至右(即由靠近闪存单元阵列至远离闪存单元阵列的方向)的顺序依次排列为PMOS0、PMOS1、PMOS2、PMOS3、NMOS3、NMOS2、NMOS1、NMOS0，该布置还允许所有12条信号线p_g0(即PMOS0中的节点信号，或者说中的节点信号，或者说PMOS0中的P0的栅极信号)、p_g1(即PMOS1中的节点信号，或者说PMOS1中的P0的栅极信号)、p_g2(即PMOS2中的节点信号，或者说PMOS2中的P0的栅极信号)、p_g3(即PMOS3中的节点信号，或者说PMOS3中的P0的栅极信号)、WL0、WL1、WL2、WL3、PWL0、PWL1、PWL2、PWL3沿水平向X向设置。
如图3A所示，每一个本地X解码器具有三条P沟道，分别对应第一PMOS晶体管P2、第二PMOS晶体管P0、第三PMOS晶体管P1，具体地，双侧存储阵列右侧的每个本地X解码器中的三条P沟道按照从左至右(即由靠近闪存单元阵列至远离闪存单元阵列的方向)顺序设置为：第二PMOS晶体管P0的P沟道、第一PMOS晶体管P2的P沟道以及第三PMOS晶体管P1的P沟道。如图3B所示，每一个本地X解码器具有四条N沟道，分别对应第一NMOS晶体管N0、第二NMOS晶体管N1、第四NMOS晶体管N10以及第三NMOS晶体管N2，具体地，双侧存储阵列右侧的每个所述本地X解码器的四条N沟道按照从左至右(即由靠近闪存单元阵列至远离闪存单元阵列的方向)顺序设置为：所述第一NMOS晶体管N0的N沟道、所述第二NMOS晶体管N1的N沟道、所述第四NMOS晶体管N10的N沟道以及所述第三NMOS晶体管N2的N沟道。此外，第二PMOS晶体管P0和第一NMOS晶体管N0的沟道宽度可以为其他同导电类型晶体管的沟道的两倍。
本实施例中，双侧存储阵列右侧的每个本地X解码器中，第二PMOS晶体管P0的有源区、第一PMOS晶体管P2和第三PMOS晶体管P1的有源区从左至右依次设置，且第一PMOS晶体管P2和第三PMOS晶体管P1的有源区相接在一起，也可以说，第一PMOS晶体管P2的P沟道的右侧边界(即P2背向所述闪存单元阵列的一侧边界)和第三PMOS晶体管P1的P沟道的左侧边界(即P1面向所述闪存单元阵列的一侧边界)相接在一起。第二PMOS晶体管P0的有源区和第一PMOS晶体管P2的有源区通过间隔中的N阱隔离开，也就是说，第二PMOS晶体管P0的P沟道的右侧(即P0背向所述闪存单元阵列的一侧边界)和第一PMOS晶体管P2的P沟道的左侧边界(即P2面向所述闪存单元阵列的一侧边界)之间具有间隔。第一NMOS晶体管N0、第二NMOS晶体管N1、第四NMOS晶体管N10和第三NMOS晶体管N2的有源区从左至右依次设置，且第二NMOS晶体管N1、第四NMOS晶体管N10和第三NMOS晶体管N2的有源区顺次相接在一起，也可以说，第二NMOS晶体管N1的N沟道、第三NMOS晶体管N2的N沟道以及第四NMOS晶体管N10的N沟道的边界按照从左至右(即由靠近闪存单元阵列至远离闪存单元阵列的方向)顺序依次相接在一起。第一NMOS晶体管N0的有源区和第二NMOS晶体管N1的有源区通过间隔中的三重P阱隔离开，也就是说，所述第一NMOS晶体管N0的N沟道的右侧边界(即N1背向所述闪存单元阵列的一侧边界)和所述第二NMOS晶体管N1的N沟道的左侧边界(即N1面向所述闪存单元阵列的一侧边界)之间具有间隔。
双侧存储阵列的8个本地X解码器可以通过三层金属布线与闪存单元阵列进行相应的连接。请继续参考图3A和图3B，仍以双侧存储阵列的右侧的四个本地X解码器与闪存单元阵列的连接为例，在图3A和图3B中，以粗实线表示第一层金属布线，以虚线表示第二层金属布线，以点划线表示第三层金属布线，且图3A的右侧边界可以和图3B的左侧边界相接在一起，各个线上的相应圆点表示过孔连接处。其中，各个所述本地X解码器0～3所需的第三电压信号GWLb、第五电压信号SVEEX、第六电压信号SVPPX_b和第七电压信号GWL，以及，第二个本地X解码器1(也可以称为第二本地X解码器)所需的第四电压信号PWL1和第四个本地X解码器3(也可以称为第四本地X解码器)所需的第四电压信号PWL3分别通过相应的第一层金属布线接入，且第二个本地X解码器1(也可以称为第二本地X解码器)通过相应的第一层金属布线连接至相应的字线WL1，第四个本地X解码器3(也可以称为第四本地X解码器)通过相应的第一层金属布线连接至相应的字线WL3。各个所述本地X解码器0～3所需的所述第一电压信号svppx_on，以及，第一个本地X解码器0(也可以称为第一本地X解码器)所需的第四电压信号PWL0和第三个本地X解码器2(也可以称为第三本地X解码器)所需的第四电压信号PWL2分别通过相应的第二层金属布线接入，且第一个本地X解码器0通过相应的第二层金属布线连接至相应的字线WL0，第三个本地X解码器2通过相应的第二层金属布线连接至相应的字线WL2。各个所述本地X解码器0～3所需的第二电压信号SVPPX_local、第八电压信号SVPPX以及各个NMOS晶体管的三重P阱所需的第九电压信号VEEX分别通过相应的第三层金属布线接入。
具体地，从图3A和图3B中可以看出，本地X解码器0～3中的所有的第三NMOS晶体管N2的栅极通过相应的第一层金属布线依次连接并接入第七电压信号GWL；本地X解码器0～3中的所有的第一PMOS晶体管P2的栅极和所有的第一NMOS晶体管N0的栅极通过相应的第二层金属布线顺次连接在一起后接入第一电压信号svppx_on；本地X解码器0～3中的所有的第三PMOS晶体管P1的漏极和所有的第一NMOS晶体管N0的源极通过相应的第一层金属布线顺次连接在一起后接入第三电压信号GWLb；本地X解码器0～3中的所有的第一PMOS晶体管P2的源极通过相应的第一层金属布线顺次连接在一起，本地X解码器3的第一PMOS晶体管P2的源极再连接相应的第三层金属布线，以接入第二电压信号SVPPX_local。此外，本地X解码器0中的第二PMOS晶体管P0的栅极、第一PMOS晶体管P2的漏极和第三PMOS晶体管P1的源极通过相应的第一层金属布线顺次连接在一起，第三PMOS晶体管P1的源极还进一步通过相应的第二层金属布线连接至本地X解码器0的第一NMOS晶体管N0的漏极，以使得本地X解码器0中的第二PMOS晶体管P0的栅极、第一PMOS晶体管P2的漏极、第三PMOS晶体管P1的源极和第一NMOS晶体管N0的漏极接入PMOS0中的所需的节点信号p_g0。本地X解码器1中的第二PMOS晶体管P0的栅极、第一PMOS晶体管P2的漏极、第三PMOS晶体管P1的源极和第一NMOS晶体管N0的漏极通过相应的第一层金属布线层顺次连接，以使得本地X解码器1中的第二PMOS晶体管P0的栅极、第一PMOS晶体管P2的漏极、第三PMOS晶体管P1的源极和第一NMOS晶体管N0的漏极接入PMOS1中的所需的节点信号p_g1。本地X解码器2中的第二PMOS晶体管P0的栅极、第一PMOS晶体管P2的漏极和第三PMOS晶体管P1的源极通过相应的第一层金属布线顺次连接在一起，第三PMOS晶体管P1的源极还进一步通过相应的第二层金属布线连接至本地X解码器2的第一NMOS晶体管N0的漏极，以使得本地X解码器2中的第二PMOS晶体管P0的栅极、第一PMOS晶体管P2的漏极、第三PMOS晶体管P1的源极和第一NMOS晶体管N0的漏极接入PMOS0中的所需的节点信号p_g2。本地X解码器3中的第二PMOS晶体管P0的栅极、第一PMOS晶体管P2的漏极、第三PMOS晶体管P1的源极和第一NMOS晶体管N0的漏极通过相应的第一层金属布线层依次连接，以使得本地X解码器3中的第二PMOS晶体管P0的栅极、第一PMOS晶体管P2的漏极、第三PMOS晶体管P1的源极和第一NMOS晶体管N0的漏极接入PMOS1中的所需的节点信号p_g3。本地X解码器0的第二PMOS晶体管P0的源极通过第三层金属布线层接入其所需的第四电压信号PWL0，还通过相应的第二层金属布线连接第二PMOS晶体管P0的N阱、第三NMOS晶体管N2的漏极。本地X解码器1的第二PMOS晶体管P0的源极通过第一层金属布线层依次连接本地X解码器1的第二PMOS晶体管P0的N阱、第三NMOS晶体管N2的漏极，以接入其所需的第四电压信号PWL1。本地X解码器2的第二PMOS晶体管P0的源极通过相应的第二层金属布线层连接本地X解码器2的第二PMOS晶体管P0的N阱、第三NMOS晶体管N2的漏极，以接入其所需的第四电压信号PWL2。本地X解码器3的第二PMOS晶体管P0的源极通过第一层金属布线层依次连接本地X解码器3的第二PMOS晶体管P0的N阱、第三NMOS晶体管N2的漏极，以接入其所需的第四电压信号PWL3。
通过上述布线方式而形成的信号线svppx_on、GWLb、PWL0～3、p_g0～3、WL0～3、GWL、SVEEX、SVPPX_b均水平延伸。
此外，信号线SVPPX_local、向各个NMOS晶体管的深N阱提供相应的第八电压信号的信号线SVPPX、向各个NMOS晶体管的三重P阱提供相应的第九电压信号的信号线VEEX可以并行且垂直地布置PMOS3和NMOS3之间，即信号线SVPPX_local、SVPPX和VEEX可以与沟道平行。
通过以图3A和图3B所示顺序设置各组PMOS和NMOS并进行布线连接，使得图2A所示本地X解码器所需的信号线之间不会发生相互短路。且通过这种方式的布局和连线，可以使得本发明的双侧存储阵列能够在符合几何设计规则的同时，不增大纵向尺寸，避免占用更多的电路面积。
本领域技术人员可容易理解的是，在本发明技术内容范围内，还可对上述装置和方法做出各种修饰和变化。因此，以上公开内容应理解为仅由下附权利要求的范围和界限界定。

Claims (11)

1.一种双侧存储阵列，其特征在于，所述双侧存储阵列包含位于中央的闪存单元阵列，所述闪存单元阵列具有相对的两侧，所述两侧中的每一侧连接四个本地X解码器，每个所述本地X解码器包括第一PMOS晶体管、第二PMOS晶体管、第三PMOS晶体管、第一NMOS晶体管、第二NMOS晶体管、第三NMOS晶体管和第四NMOS晶体管；其中，
第一PMOS晶体管的栅极和所述第一NMOS晶体管的栅极均连接至第一电压信号，所述第一PMOS晶体管的漏极和所述第一NMOS晶体管的漏极相互连接并输出节点信号，所述第一PMOS晶体管的源极连接第二电压信号，所述第一NMOS晶体管的源极连接第三电压信号；
第二NMOS晶体管的漏极和第二PMOS晶体管的漏极相互连接并连接至一字线，所述第二PMOS晶体管的源极连接第四电压信号，所述第二NMOS晶体管的源极连接第五电压信号，所述第二PMOS晶体管的栅极连接所述节点信号，所述第二NMOS晶体管的栅极连接所述第三电压信号；
第三PMOS晶体管的源极连接所述节点信号，所述第三PMOS晶体管的漏极连接所述第三电压信号，所述第三PMOS晶体管的栅极连接第六电压信号；以及
第三NMOS晶体管的源极和第四NMOS晶体管的漏极连接，所述第三NMOS晶体管的漏极连接所述第四电压信号，所述第三NMOS晶体管的栅极连接第七电压信号，所述第四NMOS晶体管的栅极连接第八电压信号，所述第四NMOS晶体管的源极连接所述字线。
2.如权利要求1所述的双侧存储阵列，其特征在于，每个所述本地X解码器内的所有晶体管的沟道均纵向设置。
3.如权利要求2所述的双侧存储阵列，其特征在于，所述两侧的本地X解码器中的P沟道和N沟道关于所述闪存单元阵列呈对称设置。
4.如权利要求3所述的双侧存储阵列，其特征在于，所述两侧中的其中一侧的四个本地X解码器中的P沟道和N沟道在衬底中按如下由靠近闪存单元阵列至远离闪存单元阵列的方向顺序设置：第一本地X解码器的P沟道，第二本地X解码器的P沟道，第三本地X解码器的P沟道，第四本地X解码器的P沟道，第四本地X解码器的N沟道，第三本地X解码器的N沟道，第二本地X解码器的N沟道，第一本地X解码器的N沟道。
5.如权利要求4所述的双侧存储阵列，其特征在于，所述两侧中的其中一侧的四个本地X解码器中，每个所述本地X解码器的P沟道按照由靠近闪存单元阵列至远离闪存单元阵列的方向顺序设置为：所述第二PMOS晶体管的P沟道、所述第一PMOS晶体管的P沟道以及所述第三PMOS晶体管的P沟道；每个所述本地X解码器的N沟道按照由靠近闪存单元阵列至远离闪存单元阵列的方向顺序设置为：所述第一NMOS晶体管的N沟道、所述第二NMOS晶体管的N沟道、所述第四NMOS晶体管的N沟道以及所述第三NMOS晶体管的N沟道。
6.如权利要求5所述的双侧存储阵列，其特征在于，所述两侧为右侧和左侧，在所述双侧存储阵列右侧的每个本地X解码器中，所述第二PMOS晶体管的有源区、所述第一PMOS晶体管的有源区和所述第三PMOS晶体管的有源区从左至右依次设置，且所述第一PMOS晶体管的有源区和所述第三PMOS晶体管的有源区相接在一起，所述第二PMOS晶体管的有源区和所述第一PMOS晶体管的有源区之间具有间隔；所述第一NMOS晶体管的有源区、所述第二NMOS晶体管的有源区、所述第四NMOS晶体管的有源区以及所述第三NMOS晶体管的有源区从左至右依次设置，且所述第二NMOS晶体管的有源区、所述第四NMOS晶体管的有源区以及所述第三NMOS晶体管的有源区顺次相接在一起，所述第一NMOS晶体管的有源区和所述第二NMOS晶体管的有源区之间具有间隔。
7.如权利要求1的所述双侧存储阵列，其特征在于，所述两侧中的其中一侧的各个所述本地X解码器通过相应的奇数序号的字线连接至所述闪存单元阵列，所述双侧存储阵列的另一侧的各个所述本地X解码器通过相应的偶数序号的字线连接至所述闪存单元阵列。
8.如权利要求1的所述双侧存储阵列，其特征在于，所述双侧存储阵列一侧连接的四个本地X解码器中，第二个和第四个所述本地X解码器通过相应的第一层金属布线连接至所述闪存单元阵列相应的字线，第一个和第三个所述本地X解码器通过相应的第二层金属布线连接至所述闪存单元阵列相应的字线。
9.如权利要求8的所述双侧存储阵列，其特征在于，所述两侧中的其中一侧中，各个所述本地X解码器所需的所述第三电压信号、所述第五电压信号、所述第六电压信号和所述第七电压信号，以及，第二个和第四个所述本地X解码器所需的第四电压信号分别通过相应的第一层金属布线接入；各个所述本地X解码器所需的所述第一电压信号，以及，第一个和第三个所述本地X解码器所需的第四电压信号分别通过相应的第二层金属布线接入；各个所述本地X解码器所需的第二电压信号和第八电压信号分别通过相应的第三层金属布线接入。
10.如权利要求8的所述双侧存储阵列，其特征在于，所述第一至第三PMOS晶体管的衬底中均具有N阱；各个所述本地X解码器中的所述第二PMOS晶体管的N阱和所述第三PMOS晶体管的N阱通过相应的第一层金属布线相互连接；所述两侧中的其中一侧的四个所述本地X解码器中的所述第一PMOS晶体管的N阱通过相应的第一层金属布线依次连接，并通过相应的第三层金属布线接入所述第二电压信号。
11.如权利要求1的所述双侧存储阵列，其特征在于，所述两侧中的每一侧连接的四个所述本地X解码器共用同一个N阱、同一个深N阱以及同一个三重P阱，所述三重P阱形成在所述深N阱中，且所述N阱位于所述深N阱和所述闪存单元阵列之间。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023004945A1 (zh) * 2021-07-29 2023-02-02 长鑫存储技术有限公司 字线驱动器电路及存储器

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1211042A (zh) * 1997-09-11 1999-03-17 本电气株式会社 防止未选择的存贮单元受到干扰的非易失可编程存贮器件
US6236618B1 (en) * 2000-04-03 2001-05-22 Virage Logic Corp. Centrally decoded divided wordline (DWL) memory architecture
CN1758370A (zh) * 2004-10-07 2006-04-12 三星电子株式会社 非易失性存储设备中使用的行解码器电路
CN101071638A (zh) * 2006-05-12 2007-11-14 海力士半导体有限公司 闪存器件及其擦除方法
CN101079323A (zh) * 2006-05-23 2007-11-28 恩益禧电子股份有限公司 稳定地进行擦除操作的非易失性半导体存储装置及其操作方法
CN107393583A (zh) * 2016-05-16 2017-11-24 三星电子株式会社 存储器件

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100476889B1 (ko) * 2002-04-04 2005-03-17 삼성전자주식회사 플래쉬메모리의 워드라인디코더
US8427888B2 (en) * 2010-02-09 2013-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Word-line driver using level shifter at local control circuit
JP2013114701A (ja) * 2011-11-25 2013-06-10 Toshiba Corp 半導体記憶装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1211042A (zh) * 1997-09-11 1999-03-17 本电气株式会社 防止未选择的存贮单元受到干扰的非易失可编程存贮器件
US6236618B1 (en) * 2000-04-03 2001-05-22 Virage Logic Corp. Centrally decoded divided wordline (DWL) memory architecture
CN1758370A (zh) * 2004-10-07 2006-04-12 三星电子株式会社 非易失性存储设备中使用的行解码器电路
CN101071638A (zh) * 2006-05-12 2007-11-14 海力士半导体有限公司 闪存器件及其擦除方法
CN101079323A (zh) * 2006-05-23 2007-11-28 恩益禧电子股份有限公司 稳定地进行擦除操作的非易失性半导体存储装置及其操作方法
CN107393583A (zh) * 2016-05-16 2017-11-24 三星电子株式会社 存储器件

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